JP3530315B2 - Output circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、MOSトランジス
タで構成した半導体集積回路(LSI)に関するもので
あり、特に、MOSトランジスタのゲート酸化膜耐圧以
上の電圧を電源電圧とする他のLSIと接続するための
インターフェースとなる出力回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit (LSI) composed of MOS transistors, and in particular, it is connected to another LSI having a power supply voltage higher than the gate oxide film breakdown voltage of the MOS transistor. The present invention relates to an output circuit that serves as an interface for.
【0002】[0002]
【従来の技術】近年、半導体集積回路の微細化に伴い、
半導体デバイスの耐圧、特にMOSトランジスタのゲー
ト酸化膜の耐圧が低くなっており、これに伴い3Vやそ
れ以下の低電圧を電源電圧とするLSIが増加してい
る。ところが、LSIの電源電圧が3Vであっても、こ
のLSIと接続する外部のLSIの電源電圧が例えば5
Vである場合には、3Vの電源電圧を5Vに変換して出
力する出力回路が必要になる。2. Description of the Related Art In recent years, with the miniaturization of semiconductor integrated circuits,
The withstand voltage of semiconductor devices, particularly the withstand voltage of the gate oxide film of MOS transistors, has decreased, and along with this, the number of LSIs using a low voltage of 3 V or less as a power supply voltage has increased. However, even if the power supply voltage of the LSI is 3V, the power supply voltage of the external LSI connected to this LSI is, for example, 5V.
In the case of V, an output circuit for converting the power supply voltage of 3V into 5V and outputting it is necessary.
【0003】以下、図面を参照して従来の出力回路につ
いて説明する。この出力回路は、出力パッド部の電位状
態を外部LSIの電源電位、接地電位及びハイインピー
ダンスのいずれかに設定する回路である。A conventional output circuit will be described below with reference to the drawings. This output circuit is a circuit that sets the potential state of the output pad portion to any one of the power supply potential, the ground potential, and the high impedance of the external LSI.
【0004】図13は従来の出力回路の構成を示す回路
図である。図13において、OUTは外部LSIの信号
線が接続される出力パッド部、IN及びENは出力パッ
ド部OUTの電位状態を制御する出力制御端子であっ
て、INはオンチップ回路からの信号を入力する入力端
子、ENはイネーブル信号を入力するイネーブル端子で
ある。また、VDD1は第1の電位であり、その値はL
SIを構成するMOSトランジスタのゲート酸化膜耐圧
以下であり例えば3V、VDD2は外部LSIの電源電
位である第2の電位であり、その値は例えば5Vであ
る。FIG. 13 is a circuit diagram showing the structure of a conventional output circuit. In FIG. 13, OUT is an output pad section to which the signal line of the external LSI is connected, IN and EN are output control terminals for controlling the potential state of the output pad section OUT, and IN is a signal input from the on-chip circuit. EN is an enable terminal for inputting an enable signal. VDD1 is the first potential, and its value is L
The voltage is equal to or lower than the withstand voltage of the gate oxide film of the MOS transistor forming SI, and is, for example, 3V, VDD2 is the second potential which is the power supply potential of the external LSI, and its value is, for example, 5V.
【0005】110は出力制御端子IN,ENの電位に
応じてプルアップ制御信号及びプルダウン制御信号を生
成する信号生成回路であり、NANDゲート11及びN
ORゲート12によって構成されている。NANDゲー
ト11、NORゲート12は電源電位として第1の電位
VDD1が与えられており、MOSトランジスタのゲー
ト酸化膜耐圧以下の電圧で動作する。Reference numeral 110 is a signal generation circuit for generating a pull-up control signal and a pull-down control signal according to the potentials of the output control terminals IN and EN, and NAND gates 11 and N.
It is composed of an OR gate 12. The NAND gate 11 and the NOR gate 12 are supplied with the first potential VDD1 as the power supply potential and operate at a voltage equal to or lower than the gate oxide film breakdown voltage of the MOS transistor.
【0006】120は信号生成回路110から入力され
たプルアップ制御信号を昇圧して出力する電圧変換回路
であり、P型MOSトランジスタ21,22、N型MO
Sトランジスタ23,24、及び信号の論理の反転を行
うインバータ回路29によって構成されている。P型M
OSトランジスタ21,22のソースには第2の電位V
DD2が与えられ、P型MOSトランジスタ21とN型
MOSトランジスタ23とのドレイン同士が接続され、
P型MOSトランジスタ22とN型MOSトランジスタ
24とのドレイン同士が接続され、N型MOSトランジ
スタ23,24のソースは接地されている。Reference numeral 120 denotes a voltage conversion circuit for boosting and outputting the pull-up control signal input from the signal generation circuit 110. The voltage conversion circuit 120 has P-type MOS transistors 21, 22 and N-type MO.
It is composed of S transistors 23 and 24, and an inverter circuit 29 for inverting the logic of signals. P type M
The second potential V is applied to the sources of the OS transistors 21 and 22.
DD2 is applied, the drains of the P-type MOS transistor 21 and the N-type MOS transistor 23 are connected to each other,
The drains of the P-type MOS transistor 22 and the N-type MOS transistor 24 are connected to each other, and the sources of the N-type MOS transistors 23 and 24 are grounded.
【0007】N型MOSトランジスタ23のゲートには
信号生成回路110から入力されたプルアップ制御信号
が入力され、N型MOSトランジスタ24には前記プル
アップ制御信号がインバータ回路29によって反転され
て入力される。P型MOSトランジスタ21のゲートは
P型MOSトランジスタ22のドレイン(N型MOSト
ランジスタ24のドレイン)に接続され(節点B)、P
型MOSトランジスタ22のゲートはP型MOSトラン
ジスタ21のドレイン(N型MOSトランジスタ23の
ドレイン)に接続されている(節点A)。節点Bから、
昇圧されたプルアップ制御信号が出力される。また、イ
ンバータ回路29には電源電位として第1の電位VDD
1が与えられている。The pull-up control signal input from the signal generating circuit 110 is input to the gate of the N-type MOS transistor 23, and the pull-up control signal is inverted and input to the N-type MOS transistor 24 by the inverter circuit 29. It The gate of the P-type MOS transistor 21 is connected to the drain of the P-type MOS transistor 22 (drain of the N-type MOS transistor 24) (node B), P
The gate of the type MOS transistor 22 is connected to the drain of the P type MOS transistor 21 (the drain of the N type MOS transistor 23) (node A). From node B,
The boosted pull-up control signal is output. Further, the inverter circuit 29 has a first potential VDD as a power source potential.
1 is given.
【0008】130はプルアップ回路であり、P型MO
Sトランジスタ31によって構成されている。P型MO
Sトランジスタ31は、ゲートが電圧変換回路120の
節点Bに接続され、ソース及び基板に第2の電位VDD
2が与えられ、ドレインが出力パッド部OUTに接続さ
れており、オン状態のとき出力パッド部OUTの電位を
第2の電位VDD2まで引き上げる。A pull-up circuit 130 is a P-type MO.
It is composed of an S transistor 31. P type MO
The gate of the S transistor 31 is connected to the node B of the voltage conversion circuit 120, and the source and the substrate have the second potential VDD.
2 is applied, the drain is connected to the output pad section OUT, and the potential of the output pad section OUT is raised to the second potential VDD2 when in the ON state.
【0009】140はプルダウン回路であり、N型MO
Sトランジスタ41によって構成されている。N型MO
Sトランジスタ41は、ゲートに信号生成回路110の
NORゲート12の出力信号が印加され、ソース及び基
板が接地され、ドレインが出力パッド部OUTに接続さ
れており、オン状態のとき出力パッド部OUTの電位を
接地電位まで引き下げる。A pull-down circuit 140 is an N-type MO.
It is composed of an S transistor 41. N type MO
The output signal of the NOR gate 12 of the signal generation circuit 110 is applied to the gate of the S-transistor 41, the source and the substrate are grounded, and the drain is connected to the output pad section OUT. Pull the potential down to ground potential.
【0010】以上のように構成された図13に示す従来
の出力回路について、その動作を図14及び図15を参
照して説明する。なお、以下の説明では、ディジタル信
号におけるハイレベル(高電位)を「“H”」とし、ロ
ウレベル(低電位)を「“L”」とし、特に必要のある
ときは「“H”(3V)」のように電位の値も付すこと
にする。また、ここでは第1の電位VDD1を3Vと
し、第2の電位VDD2を5Vとする。The operation of the conventional output circuit shown in FIG. 13 configured as above will be described with reference to FIGS. 14 and 15. In the following description, a high level (high potential) in a digital signal is ““ H ”” and a low level (low potential) is “L”. The value of the electric potential is also attached. Further, here, the first potential VDD1 is set to 3V and the second potential VDD2 is set to 5V.
【0011】まず、出力パッド部OUTから“H”(5
V)を出力する場合の動作を図14を用いて説明する。
この場合、イネーブル端子ENに“H”(3V)のイネ
ーブル信号を入力すると共に入力端子INに“H”(3
V)の入力信号を入力する。First, "H" (5
The operation of outputting V) will be described with reference to FIG.
In this case, an “H” (3V) enable signal is input to the enable terminal EN and an “H” (3V) signal is input to the input terminal IN.
Input the input signal V).
【0012】すると、NANDゲート11の出力信号は
“L”(0V)になり、NORゲート12の出力信号も
“L”(0V)になる。NANDゲート11の出力信号
が0Vになると、N型MOSトランジスタ23のゲート
電位は0Vになる一方、N型MOSトランジスタ24の
ゲートはインバータ回路29を介してNANDゲート1
1に接続されているのでその電位は3Vになる。したが
って、N型MOSトランジスタ23はオフになり、N型
MOSトランジスタ24はオンになる。N型MOSトラ
ンジスタ24がオンになると節点Bの電位が下がるた
め、P型MOSトランジスタ21はゲート電位が下がる
のでオンになる。P型MOSトランジスタ21がオンに
なる一方N型MOSトランジスタ23がオフになるの
で、節点Aの電位は5Vになる。節点Aの電位が5Vに
なることによってP型MOSトランジスタ22がオフに
なる一方、N型MOSトランジスタ24はオンであるの
で、節点Bの電位は0Vになる。Then, the output signal of the NAND gate 11 becomes "L" (0V), and the output signal of the NOR gate 12 also becomes "L" (0V). When the output signal of the NAND gate 11 becomes 0V, the gate potential of the N-type MOS transistor 23 becomes 0V, while the gate of the N-type MOS transistor 24 becomes the NAND gate 1 through the inverter circuit 29.
Since it is connected to 1, its potential will be 3V. Therefore, the N-type MOS transistor 23 is turned off and the N-type MOS transistor 24 is turned on. When the N-type MOS transistor 24 is turned on, the potential of the node B is lowered, so that the P-type MOS transistor 21 is turned on because the gate potential is lowered. Since the P-type MOS transistor 21 is turned on and the N-type MOS transistor 23 is turned off, the potential of the node A becomes 5V. When the potential of the node A becomes 5V, the P-type MOS transistor 22 is turned off, while the N-type MOS transistor 24 is turned on, so that the potential of the node B becomes 0V.
【0013】節点Bの電位が0Vになると、P型MOS
トランジスタ31はゲート電位が0Vになるのでオンに
なり、またN型MOSトランジスタ41は、NORゲー
ト12の出力信号が0Vなのでゲート電位が0Vになり
オフになる。P型MOSトランジスタ31がオンである
と共にN型MOSトランジスタ41がオフであり、また
P型MOSトランジスタ31のソースには第2の電位V
DD2が与えられているので、出力パッド部OUTの電
位は“H”(5V)になる。このように、イネーブル端
子ENに“H”(3V)のイネーブル信号を入力する共
に入力端子INに“H”(3V)の入力信号を入力する
と、出力パッド部OUTから“H”(5V)が出力され
る。図14では、出力パッド部OUTから“H”(5
V)が出力されるときオンになるMOSトランジスタを
破線の丸で囲んでいる。When the potential of the node B becomes 0 V, the P-type MOS
The transistor 31 is turned on because the gate potential becomes 0V, and the N-type MOS transistor 41 is turned off because the gate potential becomes 0V because the output signal of the NOR gate 12 is 0V. The P-type MOS transistor 31 is on and the N-type MOS transistor 41 is off, and the source of the P-type MOS transistor 31 has the second potential V
Since DD2 is applied, the potential of the output pad OUT becomes "H" (5V). As described above, when an “H” (3V) enable signal is input to the enable terminal EN and an “H” (3V) input signal is input to the input terminal IN, “H” (5V) is output from the output pad section OUT. Is output. In FIG. 14, “H” (5
The MOS transistor that is turned on when V) is output is surrounded by a dashed circle.
【0014】次に、出力パッド部OUTから“L”(0
V)を出力する場合の動作を図15を用いて説明する。
この場合、イネーブル端子ENに“H”(3V)のイネ
ーブル信号を入力すると共に入力端子INに“L”(0
V)の入力信号を入力する。Next, from the output pad section OUT to "L" (0
The operation of outputting V) will be described with reference to FIG.
In this case, an “H” (3V) enable signal is input to the enable terminal EN and an “L” (0
Input the input signal V).
【0015】すると、NANDゲート11の出力信号は
“H”(3V)になり、NORゲート12の出力信号も
また“H”(3V)になる。NANDゲート11の出力
信号が3Vになると、N型MOSトランジスタ23のゲ
ート電位は3Vになる一方、N型MOSトランジスタ2
4のゲートはインバータ回路29を介してNANDゲー
ト11に接続されているのでその電位は0Vになる。し
たがって、N型MOSトランジスタ23はオンになり、
N型MOSトランジスタ24はオフになる。N型MOS
トランジスタ23がオンになると節点Aの電位が下がる
ため、P型MOSトランジスタ22はゲート電位が下が
るのでオンになる。P型MOSトランジスタ22がオン
になる一方N型MOSトランジスタ24はオフになるの
で、節点Bの電位は5Vになる。節点Bの電位が5Vに
なることによってP型MOSトランジスタ21がオフに
なる一方、N型MOSトランジスタ23はオンであるの
で、節点Aの電位は0Vになる。Then, the output signal of the NAND gate 11 becomes "H" (3V), and the output signal of the NOR gate 12 also becomes "H" (3V). When the output signal of the NAND gate 11 becomes 3V, the gate potential of the N-type MOS transistor 23 becomes 3V, while the N-type MOS transistor 2
Since the gate of No. 4 is connected to the NAND gate 11 via the inverter circuit 29, its potential becomes 0V. Therefore, the N-type MOS transistor 23 is turned on,
The N-type MOS transistor 24 is turned off. N-type MOS
When the transistor 23 is turned on, the potential of the node A is lowered, and therefore the P-type MOS transistor 22 is turned on because the gate potential is lowered. Since the P-type MOS transistor 22 is turned on and the N-type MOS transistor 24 is turned off, the potential of the node B becomes 5V. When the potential of the node B becomes 5V, the P-type MOS transistor 21 is turned off, while the N-type MOS transistor 23 is turned on, so that the potential of the node A becomes 0V.
【0016】P型MOSトランジスタ31はゲート電位
すなわち節点Bの電位が5Vになるのでオフであり、ま
た、N型MOSトランジスタ41はNORゲート12の
出力信号が3Vなのでゲート電位が3Vになりオンであ
る。P型MOSトランジスタ31がオフであると共にN
型MOSトランジスタ41がオンであり、さらにN型M
OSトランジスタ41のソースは接地されているので、
出力パッド部OUTの電位は“L”(0V)になる。こ
のように、イネーブル端子ENに“H”(3V)のイネ
ーブル信号を入力する共に入力端子INに“L”(0
V)の入力信号を入力すると、出力パッド部OUTから
“L”(0V)が出力される。図15では、出力パッド
部OUTから“L”(0V)が出力されるときオンにな
るMOSトランジスタを破線の丸で囲んでいる。The P-type MOS transistor 31 is off because the gate potential, that is, the potential of the node B is 5V, and the N-type MOS transistor 41 is on because the output signal of the NOR gate 12 is 3V and the gate potential is 3V. is there. When the P-type MOS transistor 31 is off and N
Type MOS transistor 41 is ON, and an N type M
Since the source of the OS transistor 41 is grounded,
The potential of the output pad section OUT becomes "L" (0V). In this manner, the enable signal EN is input with an enable signal of "H" (3V) and the input terminal IN is supplied with "L" (0V).
When the input signal V) is input, "L" (0V) is output from the output pad section OUT. In FIG. 15, a MOS transistor that is turned on when “L” (0 V) is output from the output pad section OUT is surrounded by a dashed circle.
【0017】次に、出力パッド部OUTをハイインピー
ダンス状態にする場合の動作を説明する。この場合は、
入力端子INに入力する信号の論理値に関わらず、イネ
ーブル端子ENに入力するイネーブル信号を“L”にす
る。Next, the operation for setting the output pad section OUT in the high impedance state will be described. in this case,
The enable signal input to the enable terminal EN is set to "L" regardless of the logical value of the signal input to the input terminal IN.
【0018】すると、NANDゲート11の出力信号は
“H”(3V)になり、NORゲート12の出力信号は
“L”(0V)になる。NANDゲート11の出力信号
が3Vなので、出力パッド部OUTから“L”を出力す
る場合と同様の動作によりP型MOSトランジスタ31
はオフになる。また、NORゲート12の出力信号が0
Vなので、出力パッド部OUTから“H”を出力する場
合と同様の動作によりN型MOSトランジスタ41はオ
フになる。したがって、P型MOSトランジスタ31及
びN型MOSトランジスタ41はいずれもオフになるの
で、出力パッド部OUTはハイ・インピーダンス状態と
なる。Then, the output signal of the NAND gate 11 becomes "H" (3V) and the output signal of the NOR gate 12 becomes "L" (0V). Since the output signal of the NAND gate 11 is 3V, the P-type MOS transistor 31 is operated by the same operation as when "L" is output from the output pad section OUT.
Turns off. Further, the output signal of the NOR gate 12 is 0
Since it is V, the N-type MOS transistor 41 is turned off by the same operation as in the case of outputting "H" from the output pad section OUT. Therefore, since both the P-type MOS transistor 31 and the N-type MOS transistor 41 are turned off, the output pad section OUT is in a high impedance state.
【0019】[0019]
【発明が解決しようとする課題】しかしながら、従来の
出力回路には以下のような問題がある。However, the conventional output circuit has the following problems.
【0020】図13に示すような従来の出力回路では、
MOSトランジスタのゲート・ドレイン間又はゲート・
ソース間に、第2の電位VDD2と接地電位との電位差
すなわち外部LSIの電源電圧に等しい電圧がかかる。
MOSトランジスタはその構造上、ゲート・ドレイン間
電圧又はゲート・ソース間電圧がゲート酸化膜にかかる
ので、外部LSIの電源電圧がゲート酸化膜耐圧以上の
ときにはゲート酸化膜の破壊又は劣化が起こる。In the conventional output circuit as shown in FIG. 13,
Between the gate and drain of the MOS transistor or the gate
A potential difference between the second potential VDD2 and the ground potential, that is, a voltage equal to the power supply voltage of the external LSI is applied between the sources.
Since the gate-drain voltage or the gate-source voltage of the MOS transistor is applied to the gate oxide film due to its structure, the gate oxide film is destroyed or deteriorated when the power supply voltage of the external LSI is equal to or higher than the gate oxide film breakdown voltage.
【0021】例えば、出力パッド部OUTから“H”
(5V)を出力する場合は、プルダウン回路140を構
成するN型MOSトランジスタ41をオフ状態にするた
めにそのゲート電位を0Vにし、またプルアップ回路1
30を構成するP型MOSトランジスタ31をオン状態
にするためにそのゲート電位を0Vにする。このとき、
N型MOSトランジスタ41は、ゲート電位が0Vにな
ると共に出力パッド部OUTに接続されたドレインの電
位が5Vになるため、ゲート・ドレイン間電圧が5Vに
なる。同様に、P型MOSトランジスタ31はゲート・
ソース間電圧が5Vになる。したがって、N型MOSト
ランジスタ41及びP型MOSトランジスタ31のゲー
ト酸化膜に、耐圧以上の電圧(5V)がかかることにな
る。For example, from the output pad section OUT to "H"
When outputting (5 V), the gate potential of the N-type MOS transistor 41 forming the pull-down circuit 140 is set to 0 V to turn it off, and the pull-up circuit 1
In order to turn on the P-type MOS transistor 31 forming the transistor 30, the gate potential thereof is set to 0V. At this time,
Since the gate potential of the N-type MOS transistor 41 becomes 0V and the potential of the drain connected to the output pad portion OUT becomes 5V, the gate-drain voltage becomes 5V. Similarly, the P-type MOS transistor 31 has a gate
The source-to-source voltage becomes 5V. Therefore, a voltage (5 V) higher than the breakdown voltage is applied to the gate oxide films of the N-type MOS transistor 41 and the P-type MOS transistor 31.
【0022】またこのとき、電圧変換回路120を構成
する各MOSトランジスタのゲート酸化膜にも、耐圧以
上の電圧がかかる。例えばN型MOSトランジスタ23
は、ゲート電位が0Vになると共に節点Aに接続された
ドレインの電位が5Vになるため、ゲート・ドレイン間
電圧が5Vになる。また、P型MOSトランジスタ22
は、節点Aに接続されたゲートの電位が5Vになると共
に節点Bに接続されたドレインの電位が0Vになるた
め、ゲート・ドレイン間電圧が5Vになる。さらに、P
型MOSトランジスタ21は、ソースに第2の電位VD
D2として5Vが与えられていると共に節点Bに接続さ
れたゲートの電位が0Vになるため、ゲート・ソース間
電圧が5Vになる。At this time, a voltage higher than the withstand voltage is also applied to the gate oxide film of each MOS transistor constituting the voltage conversion circuit 120. For example, N-type MOS transistor 23
, The potential of the drain connected to the node A becomes 5V and the gate-drain voltage becomes 5V. In addition, the P-type MOS transistor 22
, The potential of the gate connected to the node A becomes 5V and the potential of the drain connected to the node B becomes 0V, so that the gate-drain voltage becomes 5V. Furthermore, P
Type MOS transistor 21 has a second potential VD at its source.
Since 5V is applied as D2 and the potential of the gate connected to the node B becomes 0V, the gate-source voltage becomes 5V.
【0023】また、出力パッド部OUTから“L”を出
力する場合は、節点Bの電位が5Vになると共に出力パ
ッド部OUTの電位が0Vになるため、P型MOSトラ
ンジスタ31のゲート・ドレイン間電圧は5Vになる。
また、電圧変換回路120においても、N型MOSトラ
ンジスタ24は、ゲート電位が0Vになると共に節点B
に接続されたドレインの電位が5Vになるためゲート・
ドレイン間電圧が5Vになる。また、P型MOSトラン
ジスタ21は、節点Bに接続されたゲートの電位が5V
になると共に節点Aに接続されたドレインの電位が0V
になるためゲート・ドレイン間電圧が5Vとなる。さら
に、P型MOSトランジスタ22は、ソースに第2の電
位VDD2として5Vが与えられていると共に節点Aに
接続されたゲートの電位が0Vになるためゲート・ソー
ス間電圧が5Vになる。When "L" is output from the output pad section OUT, the potential of the node B becomes 5V and the potential of the output pad section OUT becomes 0V. Therefore, the potential between the gate and drain of the P-type MOS transistor 31 is increased. The voltage becomes 5V.
Also in the voltage conversion circuit 120, the N-type MOS transistor 24 has a gate potential of 0 V and a node B.
Since the potential of the drain connected to
The drain-to-drain voltage becomes 5V. The potential of the gate of the P-type MOS transistor 21 connected to the node B is 5V.
And the potential of the drain connected to node A becomes 0V
Therefore, the gate-drain voltage becomes 5V. Further, in the P-type MOS transistor 22, 5V is applied to the source as the second potential VDD2 and the potential of the gate connected to the node A becomes 0V, so that the gate-source voltage becomes 5V.
【0024】さらに、出力パッド部OUTをハイ・イン
ピーダンス状態にする場合も、P型MOSトランジスタ
31のゲート電位が5Vになるので、出力パッド部OU
Tに0Vを加えると、P型MOSトランジスタ31のゲ
ート・ドレイン間電圧が5Vになる。また、N型MOS
トランジスタ41のゲート電位が0Vになるので、出力
パッド部OUTに5Vを加えると、N型MOSトランジ
スタ41のゲート・ドレイン間電圧が5Vになる。Further, even when the output pad portion OUT is set to the high impedance state, the gate potential of the P-type MOS transistor 31 becomes 5V, so that the output pad portion OU
When 0V is applied to T, the gate-drain voltage of the P-type MOS transistor 31 becomes 5V. In addition, N-type MOS
Since the gate potential of the transistor 41 becomes 0V, if 5V is applied to the output pad portion OUT, the gate-drain voltage of the N-type MOS transistor 41 becomes 5V.
【0025】このように、従来の出力回路には、接続す
る外部LSIの電源電圧がこの出力回路を構成するMO
Sトランジスタのゲート酸化膜耐圧以上のときには、各
MOSトランジスタのゲート酸化膜に耐圧以上の電圧が
かかってしまい、ゲート酸化膜の破壊又は劣化が起こる
という問題があった。この問題はゲート酸化膜耐圧の大
きいMOSトランジスタを用いれば回避できるが、MO
Sトランジスタのゲート酸化膜耐圧を大きくすることは
半導体集積回路の微細化の妨げとなり好ましくない。As described above, in the conventional output circuit, the power supply voltage of the external LSI connected to the conventional output circuit constitutes the MO that constitutes this output circuit.
When the gate oxide film withstand voltage of the S transistor is higher than the withstand voltage, a voltage higher than the withstand voltage is applied to the gate oxide film of each MOS transistor, and the gate oxide film is broken or deteriorated. This problem can be avoided by using a MOS transistor having a large gate oxide film breakdown voltage.
Increasing the breakdown voltage of the gate oxide film of the S transistor is not preferable because it hinders miniaturization of the semiconductor integrated circuit.
【0026】前記の問題に鑑み、本発明は、外部LSI
と接続するためのインターフェースとなる出力回路にお
いて、外部LSIの電源電圧がこの出力回路を構成する
MOSトランジスタのゲート酸化膜耐圧以上であっても
各MOSトランジスタのゲート酸化膜に耐圧以上の電圧
がかかることがなく、しかも前記外部LSIの電源電圧
を振幅とする信号を出力可能にすることを課題とする。In view of the above problems, the present invention provides an external LSI
In the output circuit serving as an interface for connecting with the external LSI, even if the power supply voltage of the external LSI is equal to or higher than the gate oxide film breakdown voltage of the MOS transistor forming the output circuit, a voltage higher than the breakdown voltage is applied to the gate oxide film of each MOS transistor It is an object of the present invention to enable output of a signal whose amplitude is the power supply voltage of the external LSI.
【0027】[0027]
【課題を解決するための手段】前記の課題を解決するた
め、請求項1の発明が講じた手段は、第1の電位を電源
電位と する一の回路の出力信号を入力とし、この一の回
路の出力信号に従って出力部から第2の電位を電源電位
とする他の回路に信号を出力する出力回路として、入力
された前記一の回路の出力信号を基にして、前記第1の
電位と接地電位との電位差を振幅とする第1及び第2の
制御信号を生成する信号生成回路と、前記信号生成回路
によって生成された第1の制御信号を入力とし、この第
1の制御信号の振幅を変換することによりプルアップ制
御信号を生成して出力する電圧変換回路と、前記電圧変
換回路から出力されたプルアップ制御信号を入力とし、
このプルアップ制御信号の指示に従って前記出力部の電
位を前記第2の電位に引き上げるか否かを制御するプル
アップ回路と、前記信号生成回路によって生成された第
2の制御信号をプルダウン制御信号として入力し、この
プルダウン制御信号の指示に従って前記出力部の電位を
接地電位に引き下げるか否かを制御するプルダウン回路
とを備え、前記プルアップ回路は、ソースに前記第2の
電位が与えられ且つゲートに前記プルアップ制御信号が
入力される第1のP型MOSトランジスタと、前記第1
のP型MOSトランジスタのドレインにソースが接続さ
れると共にドレインが前記出力部に接続され且つゲート
に前記第1の電位と異なる第3の電位が印加された第2
のP型MOSトランジスタとを備え、前記プルダウン回
路は、ソースが接地され且つゲートに前記プルダウン制
御信号が入力される第1のN型MOSトランジスタと、
前記第1のN型MOSトランジスタのドレインにソース
が接続されると共にドレインが前記出力部に接続され且
つゲートに前記第1の電位が印加された第2のN型MO
Sトランジスタとを備え、前記電圧変換回路は、前記出
力部の電位を前記第2の電位に引き上げるよう前記プル
アップ回路に指示するときは、前記プルアップ制御信号
の電位を、前記第2の電位から前記第1のP型MOSト
ランジスタの閾値電圧を引いた電位以下で且つ前記第2
の電位から前記第1のP型MOSトランジスタのゲート
酸化膜耐圧相当電圧を引いた電位以上の電位にする一
方、前記出力部の電位を前記第2の電位に引き上げるよ
う前記プルアップ回路に指示しないときは、前記プルア
ップ制御信号の電位を前記第2の電位にするものであ
る。 [Means for Solving the Problems ]
Therefore, the means taken by the invention of claim 1 is that the first potential is a power source.
The output signal of one circuit, which is the potential, is input, and this
The second potential from the output according to the output signal of the path
Input as an output circuit that outputs a signal to another circuit
Based on the output signal of the one circuit
The first and second amplitudes are the potential difference between the potential and the ground potential.
A signal generating circuit for generating a control signal, and the signal generating circuit
The first control signal generated by
Pull-up control by converting the amplitude of the control signal of 1
A voltage conversion circuit that generates and outputs a control signal, and the voltage conversion circuit
With the pull-up control signal output from the conversion circuit as input,
According to the instruction of this pull-up control signal,
Pull for controlling whether or not the position is raised to the second potential
Up circuit and a first circuit generated by the signal generating circuit.
Input the control signal of 2 as a pull-down control signal.
The potential of the output section is changed according to the pull-down control signal instruction.
Pull-down circuit that controls whether or not it is pulled down to ground potential
And the pull-up circuit has a source connected to the second
A potential is applied and the pull-up control signal is applied to the gate.
An input first P-type MOS transistor, and the first
The source is connected to the drain of the P-type MOS transistor of
And the drain is connected to the output and the gate
A second electric potential to which a third electric potential different from the first electric potential is applied to
And a P-type MOS transistor of
The source is grounded and the gate has the pull-down control.
A first N-type MOS transistor to which a control signal is input,
Source to the drain of the first N-type MOS transistor
And the drain is connected to the output section and
Second N-type MO having the first potential applied to its gate
An S-transistor, the voltage conversion circuit
The pulling to raise the electric potential of the force section to the second electric potential.
When instructing the up circuit, the pull-up control signal
From the second potential to the first P-type MOS transistor.
The potential is less than or equal to the potential obtained by subtracting the threshold voltage of the transistor, and the second
From the potential of the gate of the first P-type MOS transistor
A voltage that is equal to or higher than the potential obtained by subtracting the oxide film breakdown voltage.
On the other hand, the electric potential of the output section is raised to the second electric potential.
If you do not instruct the pull-up circuit,
The potential of the control signal is set to the second potential.
It
【0028】さらに、前記請求項1の発明に係る出力回
路は、前記第1の電位と前記第2の電位との電位差を検
出し、前記第2の電位が前記第1の電位よりも大きいか
否かを示す電位差検出信号を出力する電位差検出回路
と、所定の電位及び接地電位が与えられると共に前記電
位差検出回路から出力された電位差検出信号を入力と
し、この電位差検出信号が前記第2の電位が前記第1の
電位よりも大きいことを示すときは前記所定の電位を選
択出力する一方、前記電位差検出信号が前記第2の電位
が前記第1の電位以下であることを示すときは接地電位
を選択出力するスイッチ回路とを備えており、前記スイ
ッチ回路の出力電位を前記第3の電位とするものであ
る。 Further, the output circuit according to the invention of claim 1 is
Road includes a first detecting a potential difference between said second potential potential, the potential difference detection circuit, wherein the second potential is outputted a potential difference detection signal indicating whether or not greater than the first potential When a predetermined potential and a ground potential are applied and the potential difference detection signal output from the potential difference detection circuit is input, and the potential difference detection signal indicates that the second potential is larger than the first potential, A switch circuit that selectively outputs the predetermined potential, and selectively outputs a ground potential when the potential difference detection signal indicates that the second potential is less than or equal to the first potential, Monodea to the output potential of the circuit and the third potential
It
【0029】請求項1の発明によると、電位差検出回路
及びスイッチ回路によって、第2の電位が第1の電位よ
りも大きいときは前記所定の電位が第3の電位として選
択される一方、第2の電位が第1の電位以下であるとき
は第3の電位として接地電位が選択される。このため、
第2の電位が変化しても、MOSトランジスタのゲート
酸化膜に耐圧以上の電圧がかからず且つMOSトランジ
スタのドレイン電流が大きくなるような最適な電位が第
3の電位として常に選択される。According to the first aspect of the invention, the predetermined potential is selected as the third potential by the potential difference detection circuit and the switch circuit when the second potential is higher than the first potential, while the second potential is selected. When the potential of is less than or equal to the first potential, the ground potential is selected as the third potential. For this reason,
Even if the second potential changes, the optimum potential is always selected as the third potential such that the gate oxide film of the MOS transistor does not receive a voltage higher than the withstand voltage and the drain current of the MOS transistor becomes large.
【0030】そして、請求項2の発明では、前記請求項
1の出力回路における所定の電位は、前記第1の電位以
下で且つ前記第2の電位から前記第1のP型MOSトラ
ンジスタのゲート酸化膜耐圧相当電圧を引いた電位以上
であるものとする。In the invention of claim 2 , the above-mentioned claim
The predetermined potential in the first output circuit is equal to or lower than the first potential and equal to or higher than the second potential minus the gate oxide film breakdown voltage equivalent voltage of the first P-type MOS transistor.
【0031】また、請求項3の発明では、請求項1の出
力回路における電位差検出回路は、ソースに前記第2の
電位が与えられ且つゲートに前記第1の電位が印加され
た第7のP型MOSトランジスタと、ソースに前記第1
の電位が与えられた第8のP型MOSトランジスタと、
前記第7のP型MOSトランジスタとドレイン同士が接
続された第7のN型MOSトランジスタと、前記第7の
N型MOSトランジスタのソースにドレインが接続され
且つソースが接地された第8のN型MOSトランジスタ
と、前記第8のP型MOSトランジスタとドレイン同士
が接続され且つソースが接地された第9のN型MOSト
ランジスタと、ドレインに前記第1の電位が与えられる
と共にゲートに前記第2の電位が印加され且つソースが
前記第8のP型MOSトランジスタのゲートに接続され
た第10のN型MOSトランジスタとを備え、前記第8
のN型MOSトランジスタのゲートと前記第9のN型M
OSトランジスタのドレインとが接続されると共に前記
第9のN型MOSトランジスタのゲートと前記第8のN
型MOSトランジスタのドレインとが接続され、前記第
8のP型MOSトランジスタと前記第9のN型MOSト
ランジスタとのドレイン同士が接続された節点から前記
電位差検出信号を出力するものとする。[0031] In the invention of claim 3, the potential difference detection circuit in the output circuit of claim 1, seventh P wherein the and gate the second potential is applied to the source a first potential is applied Type MOS transistor, and the first for the source
An eighth P-type MOS transistor to which a potential of
A seventh N-type MOS transistor whose drains are connected to each other and a seventh N-type MOS transistor whose drain is connected to the source of the seventh N-type MOS transistor and whose source is grounded. A MOS transistor, a ninth N-type MOS transistor in which the drain is connected to the eighth P-type MOS transistor and the source is grounded, and the first potential is applied to the drain and the second potential is applied to the gate. A tenth N-type MOS transistor to which a potential is applied and whose source is connected to the gate of the eighth P-type MOS transistor;
N-type MOS transistor gate and the ninth N-type M
The drain of the OS transistor is connected to the gate of the ninth N-type MOS transistor and the eighth N-type MOS transistor.
The drain of the type MOS transistor is connected, and the potential difference detection signal is output from a node where the drains of the eighth P-type MOS transistor and the ninth N-type MOS transistor are connected to each other.
【0032】そして、請求項4の発明では、前記請求項
3の出力回路において、前記第7及び第8のP型MOS
トランジスタの基板電位は前記第2の電位であり、前記
第7,第8,第9及び第10のN型MOSトランジスタ
の基板電位は接地電位であるものとする。In the invention of claim 4 , the above-mentioned claim
In the third output circuit, the seventh and eighth P-type MOS
The substrate potential of the transistor is the second potential, and the substrate potentials of the seventh, eighth, ninth and tenth N-type MOS transistors are ground potentials.
【0033】また、請求項5の発明が講じた解決手段
は、第1の電位を電源電位とする一の回路の出力信号を
入力とし、この一の回路の出力信号に従って出力部から
第2の電位を電源電位とする他の回路に信号を出力する
出力回路として、入力された前記一の回路の出力信号を
基にして、前記第1の電位と接地電位との電位差を振幅
とする第1及び第2の制御信号を生成する信号生成回路
と、前記信号生成回路によって生成された第1の制御信
号を入力とし、この第1の制御信号の振幅を変換するこ
とによりプルアップ制御信号を生成して出力する電圧変
換回路と、前記電圧変換回路から出力されたプルアップ
制御信号を入力とし、このプルアップ制御信号の指示に
従って前記出力部の電位を前記第2の電位に引き上げる
か否かを制御するプルアップ回路と、前記信号生成回路
によって生成された第2の制御信号をプルダウン制御信
号として入力し、このプルダウン制御信号の指示に従っ
て前記出力部の電位を接地電位に引き下げるか否かを制
御するプルダウン回路とを備え、前記プルアップ回路
は、ソースに前記第2の電位が与えられ且つゲートに前
記プルアップ制御信号が入力される第1のP型MOSト
ランジスタと、前記第1のP型MOSトランジスタのド
レインにソースが接続されると共にドレインが前記出力
部に接続され且つゲートに前記第1の電位と異なる第3
の電位が印加された第2のP型MOSトランジスタとを
備え、前記プルダウン回路は、ソースが接地され且つゲ
ートに前記プルダウン制御信号が入力される第1のN型
MOSトランジスタと、前記第1のN型MOSトランジ
スタのドレインにソースが接続されると共にドレインが
前記出力部に接続され且つゲートに前記第1の電位が印
加された第2のN型MOSトランジスタとを備え、前記
電圧変換回路は、前記出力部の電位を前記第2の電位に
引き上げるよう前記プルアップ回路に指示するときは、
前記プルアップ制御信号の電位を、前記第2の電位から
前記第1のP型MOSトランジスタの閾値電圧を引いた
電位以下で且つ前記第2の電位から前記第1のP型MO
Sトランジスタのゲート酸化膜耐圧相当電圧を引いた電
位以上の電位にする一方、前記出力部の電位を前記第2
の電位に引き上げるよう前記プルアップ回路に指示しな
いときは、前記プルアップ制御信号の電位を前記第2の
電位にするものである。 Further, the solution means taken by the invention of claim 5
Is the output signal of the one circuit in which the first potential is the power supply potential.
As an input, from the output section according to the output signal of this one circuit
Output a signal to another circuit that uses the second potential as the power supply potential
As an output circuit, the input output signal of the one circuit is
The amplitude of the potential difference between the first potential and the ground potential is based on
Signal generation circuit for generating first and second control signals
And a first control signal generated by the signal generating circuit.
Signal as an input, and the amplitude of this first control signal can be converted.
Generates a pull-up control signal by
Conversion circuit and pull-up output from the voltage conversion circuit
Use the control signal as an input and specify the pull-up control signal.
Therefore, the potential of the output section is raised to the second potential.
Pull-up circuit for controlling whether or not the signal generation circuit
The second control signal generated by the pull-down control signal.
Signal and follow the instructions of this pull-down control signal.
Control whether or not the potential of the output section is lowered to the ground potential.
And a pull-down circuit for controlling the pull-up circuit.
Is applied with the second potential at the source and before the gate.
The first P-type MOS transistor to which the pull-up control signal is input
The transistor and the transistor of the first P-type MOS transistor.
The source is connected to the rain and the drain is the output
A third gate connected to the gate and different from the first potential at the gate
And a second P-type MOS transistor to which the potential of
The pull-down circuit has a source grounded and a gate.
First N-type to which the pull-down control signal is input
MOS transistor and the first N-type MOS transistor
The source is connected to the drain of the
It is connected to the output section and the gate is imprinted with the first potential.
An added second N-type MOS transistor,
The voltage conversion circuit changes the potential of the output section to the second potential.
When instructing the pull-up circuit to pull up,
The potential of the pull-up control signal is changed from the second potential
Subtracting the threshold voltage of the first P-type MOS transistor
Below the potential and from the second potential to the first P-type MO
S-transistor gate oxide film withstand voltage equivalent voltage subtracted
While the potential of the output section is set to the second or higher,
Do not instruct the pull-up circuit to raise the potential of
If not, the potential of the pull-up control signal is set to the second
It is to be a potential.
【0034】さらに、前記請求項5の発明に係る出力回
路は、前記第1の電位と前記第2の電位との電位差を検
出し、前記第2の電位が前記第1の電位よりも大きいか
否かを示す電位差検出信号を出力する電位差検出回路
と、前記電位差検出回路から出力された電位差検出信号
を入力とし、この電位差検出信号が前記第2の電位が前
記第1の電位よりも大きいことを示すときは前記電圧変
換回路の動作速度を促進する一方、前記電位差検出信号
が前記第2の電位が前記第1の電位以下であることを示
すときは前記電圧変換回路の動作速度を促進しない電圧
変換促進回路とを備えているものである。 Further, the output circuit according to the invention of claim 5 is
Road includes a first detecting a potential difference between said second potential potential, the potential difference detection circuit, wherein the second potential is outputted a potential difference detection signal indicating whether or not greater than the first potential When the potential difference detection signal output from the potential difference detection circuit is input and the potential difference detection signal indicates that the second potential is larger than the first potential, the operating speed of the voltage conversion circuit is promoted. Meanwhile, when the potential difference detection signal indicates that said second potential is equal to or less than the first potential are those provided with a voltage conversion accelerator circuit does not promote the operating speed of said voltage conversion circuit.
【0035】そして、請求項6の発明では、前記請求項
5の出力回路において、前記電圧変換回路は、ソースに
前記第2の電位が与えられた第3及び第4のP型MOS
トランジスタと、前記第3のP型MOSトランジスタの
ドレインにソースが接続された第5のP型MOSトラン
ジスタと、前記第4のP型MOSトランジスタのドレイ
ンにソースが接続された第6のP型MOSトランジスタ
と、前記第6のP型MOSトランジスタとドレイン同士
が接続された第3のN型MOSトランジスタと、前記第
3のN型MOSトランジスタのソースにドレインが接続
され且つソースが接地された第4のN型MOSトランジ
スタと、前記第5のP型MOSトランジスタとドレイン
同士が接続された第5のN型MOSトランジスタと、前
記第5のN型MOSトランジスタのソースにドレインが
接続され且つソースが接地された第6のN型MOSトラ
ンジスタとを備え、前記第3のP型MOSトランジスタ
のゲートと前記第4のP型MOSトランジスタのドレイ
ンとが接続されると共に前記第4のP型MOSトランジ
スタのゲートと前記第3のP型MOSトランジスタのド
レインとが接続され、前記第5及び第6のP型MOSト
ランジスタのゲートに前記第3の電位が印加されると共
に前記第3及び第5のN型MOSトランジスタのゲート
に前記第1の電位が印加され、前記第6のN型MOSト
ランジスタのゲートに前記信号生成回路によって生成さ
れた第1の制御信号が入力されると共に前記第4のN型
MOSトランジスタのゲートに前記第1の制御信号の反
転信号が入力され、前記第4のP型MOSトランジスタ
のドレインと前記第6のP型MOSトランジスタのソー
スとが接続された節点から前記プルアップ制御信号を出
力するものである。そして、前記電圧変換促進回路は、
前記第3のP型MOSトランジスタとドレイン同士が接
続された第11のN型MOSトランジスタと、前記第1
1のN型MOSトランジスタのソースにドレインが接続
され且つ前記第6のN型MOSトランジスタのドレイン
にソースが接続された第12のN型MOSトランジスタ
と、前記第4のP型MOSトランジスタとドレイン同士
が接続された第13のN型MOSトランジスタと、前記
第13のN型MOSトランジスタのソースにドレインが
接続され且つ前記第4のN型MOSトランジスタのドレ
インにソースが接続された第14のN型MOSトランジ
スタとを備え、前記第11及び第13のN型MOSトラ
ンジスタのゲートに前記第1の電位が印加され、前記第
12及び第14のN型MOSトランジスタのゲートに前
記電位差検出信号を入力するものとする。さらに、前記
電位差検出回路は、前記第2の電位が前記第1の電位よ
りも大きいときは前記第1の電位を前記電位差検出信号
として出力する一方、前記第2の電位が前記第1の電位
以下であるときは接地電位を前記電位差検出信号として
出力するものとする。According to the invention of claim 6 , the above-mentioned claim
In the output circuit of No. 5, the voltage conversion circuit includes third and fourth P-type MOS transistors whose sources are supplied with the second potential.
A transistor, a fifth P-type MOS transistor whose source is connected to the drain of the third P-type MOS transistor, and a sixth P-type MOS transistor whose source is connected to the drain of the fourth P-type MOS transistor. A transistor, a third N-type MOS transistor whose drain is connected to the sixth P-type MOS transistor, and a fourth source whose drain is connected to the source of the third N-type MOS transistor and whose source is grounded. The N-type MOS transistor, the fifth P-type MOS transistor and the fifth N-type MOS transistor whose drains are connected to each other, and the drain of which is connected to the source of the fifth N-type MOS transistor and the source of which is grounded. A sixth N-type MOS transistor, and a gate of the third P-type MOS transistor and the third N-type MOS transistor. Is connected to the drain of the P-type MOS transistor, and the gate of the fourth P-type MOS transistor is connected to the drain of the third P-type MOS transistor, and the fifth and sixth P-type MOS transistors are connected. The third potential is applied to the gate of the second N-type MOS transistor, the first potential is applied to the gates of the third and fifth N-type MOS transistors, and the signal generation is applied to the gate of the sixth N-type MOS transistor. A first control signal generated by a circuit is input, an inverted signal of the first control signal is input to the gate of the fourth N-type MOS transistor, and a drain of the fourth P-type MOS transistor is input. The pull-up control signal is output from a node connected to the source of the sixth P-type MOS transistor. And, the voltage conversion promoting circuit,
An eleventh N-type MOS transistor having drains connected to the third P-type MOS transistor;
A twelfth N-type MOS transistor having a drain connected to the source of the first N-type MOS transistor and a source connected to the drain of the sixth N-type MOS transistor, and the fourth P-type MOS transistor and the drain Connected to a thirteenth N-type MOS transistor, and a fourteenth N-type MOS transistor whose drain is connected to the source of the thirteenth N-type MOS transistor and whose source is connected to the drain of the fourth N-type MOS transistor. A MOS transistor, wherein the first potential is applied to the gates of the eleventh and thirteenth N-type MOS transistors, and the potential difference detection signal is input to the gates of the twelfth and fourteenth N-type MOS transistors. I shall. Further, the potential difference detection circuit outputs the first potential as the potential difference detection signal when the second potential is larger than the first potential, while the second potential is the first potential. In the following cases, the ground potential is output as the potential difference detection signal.
【0036】さらに、請求項7の発明では、前記請求項
6の出力回路における第12のN型MOSトランジスタ
のソースは、前記第6のN型MOSトランジスタのドレ
インに接続される代わりに前記第1の制御信号の反転信
号が入力されるものとする。Further, in the invention of claim 7 , the above-mentioned claim
It is assumed that the source of the twelfth N-type MOS transistor in the sixth output circuit receives the inverted signal of the first control signal instead of being connected to the drain of the sixth N-type MOS transistor.
【0037】そして、請求項8の発明では、前記請求項
7の出力回路における第14のN型MOSトランジスタ
のソースは、前記第4のN型MOSトランジスタのドレ
インに接続される代わりに前記第1の制御信号が入力さ
れるものとする。In the invention of claim 8 , the above-mentioned claim
It is assumed that the source of the 14th N-type MOS transistor in the output circuit of 7 receives the first control signal instead of being connected to the drain of the fourth N-type MOS transistor.
【0038】[0038]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【0039】(第1の参考例)
図1は本発明の第1の参考例に係る出力回路の構成を示
す回路図である。本発明に係る出力回路は、LSIを構
成するMOSトランジスタのゲート酸化膜耐圧以上の電
圧を電源電圧とする外部LSIとのインターフェースと
して用いられるものであり、LSIの内部回路の出力信
号に従って、出力パッド部の電位状態を外部LSIの電
源電位(“H”レベル)、接地電位(“L”レベル)及
びハイインピーダンスのいずれかに設定するものであ
る。( First Reference Example ) FIG. 1 is a circuit diagram showing a configuration of an output circuit according to a first reference example of the present invention. The output circuit according to the present invention is used as an interface with an external LSI having a power supply voltage equal to or higher than a gate oxide film breakdown voltage of a MOS transistor constituting the LSI, and an output pad according to an output signal of an internal circuit of the LSI. The potential state of the part is set to any one of the power supply potential (“H” level), the ground potential (“L” level) and high impedance of the external LSI.
【0040】図1において、OUTは外部LSIの信号
線と接続される出力部としての出力パッド部、IN及び
ENは出力パッド部OUTの電位状態を制御する出力制
御端子であって、INはオンチップ回路(LSIの内部
回路)からの信号を入力する入力端子、ENはイネーブ
ル信号を入力するイネーブル端子、10は出力制御端子
IN,ENの電位に応じて第1の制御信号S1 及び第2
の制御信号S2 を生成する信号生成回路、20は信号生
成回路10から入力される第1の制御信号S1 を昇圧し
てプルアップ制御信号Su として出力する電圧変換回
路、30は電圧変換回路20から入力されたプルアップ
制御信号Su に従って出力パッド部OUTの電位を引き
上げるプルアップ回路、40は信号生成回路10から入
力された第2の制御信号S2 (プルダウン制御信号
Sd )に従って出力パッド部OUTの電位を引き下げる
プルダウン回路である。また、VDD1は第1の電位で
あり、その値はLSIを構成するMOSトランジスタの
ゲート酸化膜の耐圧以下であり例えば3V、VDD2は
外部LSIの電源電位である第2の電位であり、その値
はLSIを構成するMOSトランジスタのゲート酸化膜
の耐圧以上であり例えば5Vである。In FIG. 1, OUT is an output pad section as an output section connected to the signal line of the external LSI, IN and EN are output control terminals for controlling the potential state of the output pad section OUT, and IN is ON. An input terminal for inputting a signal from a chip circuit (an internal circuit of the LSI), EN is an enable terminal for inputting an enable signal, and 10 is a first control signal S 1 and a second control signal S 1 according to the potentials of the output control terminals IN and EN.
, A voltage conversion circuit for generating the control signal S 2 of the signal, a voltage conversion circuit 20 for boosting the first control signal S 1 input from the signal generation circuit 10 and outputting the boosted control signal S u , and a voltage conversion circuit 30. A pull-up circuit that raises the potential of the output pad section OUT according to the pull-up control signal S u input from the circuit 20, and 40 indicates a second control signal S 2 (pull-down control signal S d ) input from the signal generation circuit 10. It is a pull-down circuit that lowers the potential of the output pad section OUT. Further, VDD1 is a first potential, the value of which is less than or equal to the breakdown voltage of the gate oxide film of the MOS transistor forming the LSI, for example, 3V, VDD2 is the second potential which is the power supply potential of the external LSI, and its value Is equal to or higher than the breakdown voltage of the gate oxide film of the MOS transistor forming the LSI and is, for example, 5V.
【0041】信号生成回路10は、入力端子INに入力
された信号及びイネーブル端子ENに入力されたイネー
ブル信号をそれぞれ入力とするNANDゲート11及び
NORゲート12によって構成されており、NANDゲ
ート11から第1の制御信号S1 が出力される一方、N
ORゲート12から第2の制御信号S2 が出力される。
また、NANDゲート11及びNORゲート12は第1
の電位VDD1が電源電位として与えられ、MOSトラ
ンジスタのゲート酸化膜耐圧以下の電圧で動作する。The signal generation circuit 10 is composed of a NAND gate 11 and a NOR gate 12, which receive the signal input to the input terminal IN and the enable signal input to the enable terminal EN, respectively. While the control signal S 1 of 1 is output, N
The OR gate 12 outputs the second control signal S 2 .
Further, the NAND gate 11 and the NOR gate 12 are the first
Potential VDD1 is supplied as a power supply potential, and the MOS transistor operates at a voltage equal to or lower than the gate oxide film breakdown voltage of the MOS transistor.
【0042】電圧変換回路20は、P型MOSトランジ
スタ21,22,25,26、N型MOSトランジスタ
23,24,27,28、及び信号の論理の反転を行う
インバータ回路29によって構成されており、図13に
示す従来の出力回路における電圧変換回路120と比較
すると、P型MOSトランジスタ21,22とN型MO
Sトランジスタ23,24との間にP型MOSトランジ
スタ25,26及びN型MOSトランジスタ27,28
が挿入された形になっている。 The voltage conversion circuit 20 is composed of P-type MOS transistors 21, 22, 25, 26, N-type MOS transistors 23, 24, 27, 28, and an inverter circuit 29 for inverting the logic of signals. Compared with the voltage conversion circuit 120 in the conventional output circuit shown in FIG. 13, the P-type MOS transistors 21 and 22 and the N-type MO are provided.
P-type MOS transistors 25, 26 and N-type MOS transistors 27, 28 between the S transistors 23, 24
Has been inserted .
【0043】P型MOSトランジスタ21,22は、ソ
ースに第2の電位VDD2が与えられており、ドレイン
はP型MOSトランジスタ25,26のソースにそれぞ
れ接続されている。そして、P型MOSトランジスタ2
5,26のドレインはN型MOSトランジスタ27,2
8のドレインにそれぞれ接続されており、N型MOSト
ランジスタ27,28のソースはN型MOSトランジス
タ23,24のドレインにそれぞれ接続されており、N
型MOSトランジスタ23,24のソースは接地されて
いる。The sources of the P-type MOS transistors 21 and 22 are supplied with the second potential VDD2, and the drains thereof are connected to the sources of the P-type MOS transistors 25 and 26, respectively. Then, the P-type MOS transistor 2
The drains of 5, 26 are N-type MOS transistors 27, 2
8 and the sources of the N-type MOS transistors 27 and 28 are connected to the drains of the N-type MOS transistors 23 and 24, respectively.
The sources of the MOS transistors 23 and 24 are grounded.
【0044】P型MOSトランジスタ21のゲートはP
型MOSトランジスタ22のドレイン(P型MOSトラ
ンジスタ26のソース)と接続され(節点B)、P型M
OSトランジスタ22のゲートはP型MOSトランジス
タ21のドレイン(P型MOSトランジスタ25のソー
ス)と接続されている(節点A)。節点Bから、プルア
ップ制御信号Su が出力される。P型MOSトランジス
タ25,26及びN型MOSトランジスタ27,28の
ゲートには第1の電位VDD1が印加される。また、N
型MOSトランジスタ23のゲートには信号生成回路1
0によって生成された第1の制御信号S1 が入力され、
N型MOSトランジスタ24のゲートには第1の制御信
号S1 がインバータ回路29によって反転されて入力さ
れる。The gate of the P-type MOS transistor 21 is P
Connected to the drain of the P-type MOS transistor 22 (source of the P-type MOS transistor 26) (node B),
The gate of the OS transistor 22 is connected to the drain of the P-type MOS transistor 21 (source of the P-type MOS transistor 25) (node A). The pull-up control signal S u is output from the node B. The first potential VDD1 is applied to the gates of the P-type MOS transistors 25 and 26 and the N-type MOS transistors 27 and 28. Also, N
Signal generation circuit 1 at the gate of the MOS transistor 23.
The first control signal S 1 generated by 0 is input,
The first control signal S 1 is inverted by the inverter circuit 29 and input to the gate of the N-type MOS transistor 24.
【0045】P型MOSトランジスタ21,22,2
5,26の基板電位は第2の電位VDD2であり、N型
MOSトランジスタ23,24,27,28の基板電位
は接地電位である。また、インバータ回路29は電源電
位として第1の電位VDD1が与えられている。P-type MOS transistors 21, 22, 2
The substrate potentials of 5 and 26 are the second potential VDD2, and the substrate potentials of the N-type MOS transistors 23, 24, 27 and 28 are ground potentials. Further, the inverter circuit 29 is supplied with the first potential VDD1 as a power supply potential.
【0046】プルアップ回路30は、電圧変換回路20
から出力されたプルアップ制御信号Su を入力とし、出
力パッド部OUTから“H”を出力するとき出力パッド
部OUTの電位を第2の電位VDD2まで引き上げるも
のであり、P型MOSトランジスタ31,32によって
構成されている。P型MOSトランジスタ31は請求項
1,5の第1のP型MOSトランジスタに相当し、P型
MOSトランジスタ32は請求項1,5の第2のP型M
OSトランジスタに相当する。The pull-up circuit 30 is a voltage conversion circuit 20.
The pull-up control signal Su output from the input pad OUT is input to raise the potential of the output pad portion OUT to the second potential VDD2 when "H" is output from the output pad portion OUT. It is composed by. Claim for the P-type MOS transistor 31
1 and 5 , corresponding to the first P-type MOS transistor, and the P-type MOS transistor 32 is the second P-type M transistor according to claim 1.
It corresponds to an OS transistor.
【0047】P型MOSトランジスタ31は、ゲートに
プルアップ制御信号Su が入力され、ソースに第2の電
位VDD2が与えられると共にドレインがP型MOSト
ランジスタ32のソースに接続されている。P型MOS
トランジスタ32は、ゲートに第1の電位VDD1が印
加され、さらにソースがP型MOSトランジスタ31の
ドレインに接続されると共にドレインが出力パッド部O
UTに接続されている。また、P型MOSトランジスタ
31,32の基板電位は共に第2の電位VDD2であ
る。In the P-type MOS transistor 31, the pull-up control signal Su is input to the gate, the second potential VDD2 is applied to the source, and the drain is connected to the source of the P-type MOS transistor 32. P-type MOS
In the transistor 32, the first potential VDD1 is applied to the gate, the source is connected to the drain of the P-type MOS transistor 31, and the drain is the output pad portion O.
It is connected to the UT. The substrate potentials of the P-type MOS transistors 31 and 32 are both the second potential VDD2.
【0048】プルダウン回路40は、信号生成回路10
から出力されたプルダウン制御信号Sd (第2の制御信
号S2 )を入力とし、出力パッド部OUTから“L”を
出力するとき出力パッド部OUTの電位を接地電位まで
引き下げるものであり、N型MOSトランジスタ41,
42によって構成されている。N型MOSトランジスタ
41は請求項1,5の第1のN型MOSトランジスタに
相当し、N型MOSトランジスタ42は請求項1,5の
第2のN型MOSトランジスタに相当する。The pull-down circuit 40 is a signal generation circuit 10.
When the pull-down control signal S d (second control signal S 2 ) output from the input pad is input and "L" is output from the output pad portion OUT, the potential of the output pad portion OUT is lowered to the ground potential. Type MOS transistor 41,
It is constituted by 42. N-type MOS transistor 41 corresponds to the first N-type MOS transistor according to claim 1, 5, N-type MOS transistor 42 corresponds to the second N-type MOS transistor according to claim 1, 5.
【0049】N型MOSトランジスタ41は、ゲートに
プルダウン制御信号Sd が入力され、ソースが接地され
ていると共にドレインがN型MOSトランジスタ42の
ソースに接続されている。また、N型MOSトランジス
タ42は、ゲートに第1の電位VDD1が印加され、さ
らにソースがN型MOSトランジスタ41のドレインに
接続されると共にドレインが出力パッド部OUTに接続
されている。In the N-type MOS transistor 41, the pull-down control signal S d is input to the gate, the source is grounded, and the drain is connected to the source of the N-type MOS transistor 42. The N-type MOS transistor 42 has a gate to which the first potential VDD1 is applied, a source connected to the drain of the N-type MOS transistor 41, and a drain connected to the output pad section OUT.
【0050】図1に示す本参考例に係る出力回路につい
て、その動作を説明する。なお、以下の説明では、第1
の電位VDD1を3Vとし、第2の電位VDD2を5V
とする。The operation of the output circuit according to this reference example shown in FIG. 1 will be described. In the following description, the first
Potential VDD1 of 3V and second potential VDD2 of 5V
And
【0051】まず、出力パッド部OUTから“H”(5
V)を出力する場合の動作を図2を用いて説明する。こ
の場合、イネーブル端子ENに“H”(3V)のイネー
ブル信号を入力すると共に入力端子INに“H”(3
V)の入力信号を入力する。First, "H" (5
The operation for outputting V) will be described with reference to FIG. In this case, an “H” (3V) enable signal is input to the enable terminal EN and an “H” (3V) signal is input to the input terminal IN.
Input the input signal V).
【0052】すると、NANDゲート11の出力信号す
なわち第1の制御信号S1 は“L”(0V)になり、N
ORゲート12の出力信号すなわち第2の制御信号S2
もまた“L”(0V)になる。第1の制御信号S1 が0
Vなので、N型MOSトランジスタ23のゲート電位は
0Vになり、またN型MOSトランジスタ24のゲート
電位は第1の制御信号S1 がインバータ回路29を介し
て入力されるので3Vになる。Then, the output signal of the NAND gate 11, that is, the first control signal S 1 becomes "L" (0V), and N
The output signal of the OR gate 12, that is, the second control signal S 2
Also becomes "L" (0V). The first control signal S 1 is 0
Since it is V, the gate potential of the N-type MOS transistor 23 becomes 0V, and the gate potential of the N-type MOS transistor 24 becomes 3V because the first control signal S 1 is input through the inverter circuit 29.
【0053】したがって、N型MOSトランジスタ23
はオフ、N型MOSトランジスタ24はオンとなる。N
型MOSトランジスタ28はゲート電位が第1の電位V
DD1すなわち3Vであるのでオンであり、またP型M
OSトランジスタ26は基板電位が第2の電位VDD2
すなわち5Vであり且つゲート電位が第1の電位VDD
1すなわち3Vであるのでオンである。したがって、N
型MOSトランジスタ24,28及びP型MOSトラン
ジスタ26が全てオンになるため、節点Bの電位が下が
り、これによりP型MOSトランジスタ21がオンにな
る。Therefore, the N-type MOS transistor 23
Turns off and the N-type MOS transistor 24 turns on. N
Type MOS transistor 28 has a gate potential of first potential V
It is on because it is DD1 or 3V, and it is a P-type M
The substrate potential of the OS transistor 26 is the second potential VDD2.
That is, it is 5 V and the gate potential is the first potential VDD.
Since it is 1 or 3 V, it is on. Therefore, N
Since the type MOS transistors 24 and 28 and the P-type MOS transistor 26 are all turned on, the potential at the node B is lowered, which turns on the P-type MOS transistor 21.
【0054】P型MOSトランジスタ21がオンであり
N型MOSトランジスタ23はオフであるので、節点A
の電位は5Vになる。節点Aが5Vになることによって
P型MOSトランジスタ22がオフになり、一方、N型
MOSトランジスタ24,28、及びP型MOSトラン
ジスタ26が全てオンであるので、節点Bの電位は下が
る。ところが、P型MOSトランジスタ26の存在によ
って節点Bの電位は0Vにはならない。このときの節点
Bの電位をVB、基板バイアス効果を考慮したP型MO
Sトランジスタの閾値電圧をVTP’とすると、
VB=3+|VTP’|
となる。すなわち、プルアップ制御信号Su の電位は
(3+|VTP’|)Vになる。Since the P-type MOS transistor 21 is on and the N-type MOS transistor 23 is off, the node A
Potential of 5V. When the node A becomes 5V, the P-type MOS transistor 22 is turned off, while the N-type MOS transistors 24 and 28 and the P-type MOS transistor 26 are all on, so the potential of the node B is lowered. However, due to the presence of the P-type MOS transistor 26, the potential of the node B does not become 0V. At this time, the potential of the node B is VB, and the P-type MO considering the substrate bias effect
If the threshold voltage of the S transistor is VTP ', then VB = 3 + | VTP' |. That is, the potential of the pull-up control signal S u becomes V (3+ | | VTP ') .
【0055】プルアップ制御信号Su の電位が下がるこ
とにより、プルアップ回路30のP型MOSトランジス
タ31はオンになる。また、P型MOSトランジスタ3
2は基板電位が第2の電位VDD2すなわち5Vであり
且つゲート電位が第1の電位VDD1すなわち3Vであ
るのでオンである。さらに、プルダウン回路40のN型
MOSトランジスタ41は、信号生成回路10から出力
されたプルダウン制御信号Sd (第2の制御信号S2 )
が0Vなので、ゲート電位が0Vになりオフである。P
型MOSトランジスタ31がオンであり、N型MOSト
ランジスタ41がオフであり、さらに、P型MOSトラ
ンジスタ31のソースには第2の電位VDD2すなわち
5Vが与えられているので、出力パッド部OUTの電位
は“H”(5V)になる。[0055] By the potential of the pull-up control signal S u is lowered, P-type MOS transistor 31 of the pull-up circuit 30 is turned on. In addition, the P-type MOS transistor 3
2 is ON because the substrate potential is the second potential VDD2, that is, 5V, and the gate potential is the first potential VDD1, that is, 3V. Further, the N-type MOS transistor 41 of the pull-down circuit 40 has the pull-down control signal S d (second control signal S 2 ) output from the signal generation circuit 10.
Is 0V, the gate potential becomes 0V and the device is off. P
The type MOS transistor 31 is on, the N type MOS transistor 41 is off, and the source of the P type MOS transistor 31 is supplied with the second potential VDD2, that is, 5 V. Therefore, the potential of the output pad portion OUT is Becomes "H" (5V).
【0056】以上のように、イネーブル端子ENに
“H”(3V)のイネーブル信号を入力すると共に入力
端子INに“H”(3V)の入力信号を入力すると、出
力パッド部OUTからは“H”(5V)が出力される。
図2では、出力パッド部OUTから“H”(5V)が出
力されるときにオンになるMOSトランジスタを破線で
囲っている。As described above, when the "H" (3V) enable signal is input to the enable terminal EN and the "H" (3V) input signal is input to the input terminal IN, "H" (H) is output from the output pad section OUT. "(5V) is output.
In FIG. 2, a MOS transistor that is turned on when “H” (5V) is output from the output pad section OUT is surrounded by a broken line.
【0057】またこのとき、出力回路を構成するいずれ
のMOSトランジスタのゲート酸化膜にも5Vの電圧が
かからず、ゲート酸化膜の破壊や劣化をきたすことはな
い。At this time, the voltage of 5 V is not applied to the gate oxide film of any of the MOS transistors forming the output circuit, so that the gate oxide film is not destroyed or deteriorated.
【0058】すなわち、出力パッド部OUTから“H”
(5V)を出力するとき、N型MOSトランジスタ23
のゲート電位は0Vになり、一方、節点Aの電位は5V
になるが、ゲートに第1の電位VDD1すなわち3Vが
与えられるN型MOSトランジスタ27の存在により、
N型MOSトランジスタ23のドレイン電位VD23は
5Vにならず、基板バイアス効果を考慮したN型MOS
トランジスタの閾値電圧をVTN’とすると、
VD23=3−VTN’
となる。したがって、N型MOSトランジスタ23のゲ
ート・ドレイン間電圧は(3−VTN’)Vであって5
Vにはならず、3V以下である。That is, from the output pad section OUT to "H"
When outputting (5V), the N-type MOS transistor 23
Gate potential is 0V, while node A potential is 5V
However, due to the presence of the N-type MOS transistor 27 whose gate is supplied with the first potential VDD1, that is, 3V,
The drain potential VD23 of the N-type MOS transistor 23 does not become 5V and the N-type MOS transistor in consideration of the substrate bias effect.
If the threshold voltage of the transistor is VTN ', then VD23 = 3-VTN'. Therefore, the gate-drain voltage of the N-type MOS transistor 23 is (3-VTN ′) V, which is 5
It does not become V and is 3 V or less.
【0059】また、節点Aの電位は5Vになり節点Bの
電位は(3+|VTP’|)Vになるので、P型MOS
トランジスタ22のゲート・ドレイン間電圧(VDG2
2)、P型MOSトランジスタ21のゲート・ソース間
電圧(VGS21)及びP型MOSトランジスタ31の
ゲート・ソース間電圧(VGS31)の絶対値は、
|VDG22|=|VGS21|
=|VGS31|
=|(3+|VTP’|)−5|
=2−|VTP’|
となり、5Vにはならず3V以下である。Further, since the potential of the node A becomes 5V and the potential of the node B becomes (3+ | VTP '|) V, the P-type MOS
The voltage between the gate and drain of the transistor 22 (VDG2
2), the absolute values of the gate-source voltage (VGS21) of the P-type MOS transistor 21 and the gate-source voltage (VGS31) of the P-type MOS transistor 31 are as follows: | VDG22 | = | VGS21 | = | VGS31 | = | (3+ | VTP '|) -5 | = 2- | VTP' |, which is 3V or less, not 5V.
【0060】さらに、N型MOSトランジスタ41のゲ
ートが0Vになり、出力パッド部OUTは5Vになる
が、ゲートに第1の電位VDD1すなわち3Vが与えら
れるN型MOSトランジスタ42の存在により、N型M
OSトランジスタ41のドレインにかかる電圧(VD4
1)は5Vにはならず、
VD41=3−VTN’
となる。したがって、N型MOSトランジスタ41にお
いてもゲート・ドレイン間電圧は(3−VTN’)Vで
あって5Vにはならず、3V以下である。Further, although the gate of the N-type MOS transistor 41 becomes 0V and the output pad portion OUT becomes 5V, the N-type MOS transistor 42 whose gate is supplied with the first potential VDD1, that is, 3V, has the N-type MOS transistor 42. M
The voltage applied to the drain of the OS transistor 41 (VD4
1) does not become 5V, but becomes VD41 = 3-VTN '. Therefore, also in the N-type MOS transistor 41, the gate-drain voltage is (3-VTN ') V, which is not 5V but 3V or less.
【0061】次に、出力パッド部OUTから“L”(0
V)を出力する場合の動作を図3を用いて説明する。こ
の場合、イネーブル端子ENに“H”(3V)のイネー
ブル信号を入力すると共に入力端子INに“L”(0
V)の入力信号を入力する。Next, from the output pad section OUT to "L" (0
The operation for outputting V) will be described with reference to FIG. In this case, an “H” (3V) enable signal is input to the enable terminal EN and an “L” (0
Input the input signal V).
【0062】すると、NANDゲート11の出力信号す
なわち第1の制御信号S1 は“H”(3V)になり、N
ORゲート12の出力信号すなわち第2の制御信号S2
もまた“H”(3V)になる。第1の制御信号S1 が3
Vになると、N型MOSトランジスタ23のゲート電位
は3Vになり、またN型MOSトランジスタ24のゲー
ト電位は第1の制御信号S1 がインバータ回路29を介
して入力されるので0Vになる。Then, the output signal of the NAND gate 11, that is, the first control signal S 1 becomes "H" (3V), and N
The output signal of the OR gate 12, that is, the second control signal S 2
Also becomes "H" (3V). The first control signal S 1 is 3
When it becomes V, the gate potential of the N-type MOS transistor 23 becomes 3V, and the gate potential of the N-type MOS transistor 24 becomes 0V because the first control signal S 1 is inputted through the inverter circuit 29.
【0063】したがって、N型MOSトランジスタ23
はオンになり、N型MOSトランジスタ24はオフにな
る。N型MOSトランジスタ27はゲート電位が第1の
電位VDD1すなわち3Vであるのでオンであり、ま
た、P型MOSトランジスタ25は基板電位が第2の電
位VDD2すなわち5Vであり且つゲート電位が第1の
電位VDD1すなわち3Vであるのでオンである。した
がって、N型MOSトランジスタ23,27、及びP型
MOSトランジスタ25が全てオンになるため、節点A
の電位が下がり、これによりP型MOSトランジスタ2
2がオンになる。P型MOSトランジスタ22がオンに
なる一方、N型MOSトランジスタ24はオフであるの
で、節点Bの電位は5Vになる。すなわち、プルアップ
制御信号Su の電位は5Vになる。Therefore, the N-type MOS transistor 23
Turns on and the N-type MOS transistor 24 turns off. The N-type MOS transistor 27 is ON because the gate potential is the first potential VDD1, that is, 3V, and the P-type MOS transistor 25 is the substrate potential is the second potential VDD2, that is, 5V, and the gate potential is the first potential. Since the potential VDD1 is 3V, it is ON. Therefore, since the N-type MOS transistors 23 and 27 and the P-type MOS transistor 25 are all turned on, the node A
Potential of the P-type MOS transistor 2 decreases
2 turns on. Since the P-type MOS transistor 22 is turned on and the N-type MOS transistor 24 is turned off, the potential of the node B becomes 5V. That is, the potential of the pull-up control signal S u becomes to 5V.
【0064】節点Bの電位が5VになることによってP
型MOSトランジスタ21がオフになる一方、N型MO
Sトランジスタ23,27及びP型MOSトランジスタ
25が全てオンになるので、節点Aの電位は下がるが、
P型MOSトランジスタ25の存在により0Vにはなら
ない。このときの節点Aの電位をVA、基板バイアス効
果を考慮したP型MOSトランジスタの閾値電圧をVT
P’とすると、
VA=3+|VTP’|
となる。When the potential of the node B becomes 5V, P
Type MOS transistor 21 is turned off while N type MO
Since the S transistors 23 and 27 and the P-type MOS transistor 25 are all turned on, the potential at the node A drops,
Due to the presence of the P-type MOS transistor 25, it does not become 0V. At this time, the potential of the node A is VA, and the threshold voltage of the P-type MOS transistor considering the substrate bias effect is VT.
If P ′, then VA = 3 + | VTP ′ |
【0065】プルアップ制御信号Su の電位が5Vにな
ることにより、プルアップ回路30のP型MOSトラン
ジスタ31はオフになる。また、プルダウン制御信号S
d (第2の制御信号S2 )が3Vなので、プルダウン回
路40のN型MOSトランジスタ41はゲート電位が3
Vになり、オンになる。P型MOSトランジスタ31が
オフであると共にN型MOSトランジスタ41がオンで
あり、さらにN型MOSトランジスタ41のソースが接
地されているので、出力パッド部OUTの電位は“L”
(0V)になる。When the potential of the pull-up control signal S u becomes 5V, the P-type MOS transistor 31 of the pull-up circuit 30 is turned off. In addition, the pull-down control signal S
Since the d (second control signal S 2 ) is 3V, the N-type MOS transistor 41 of the pull-down circuit 40 has a gate potential of 3V.
It becomes V and turns on. Since the P-type MOS transistor 31 is off, the N-type MOS transistor 41 is on, and the source of the N-type MOS transistor 41 is grounded, the potential of the output pad OUT is “L”.
(0V).
【0066】以上のように、イネーブル端子ENに
“H”(3V)のイネーブル信号を入力すると共に入力
端子INに“L”(0V)の入力信号を入力すると、出
力パッド部OUTからは“L”(0V)が出力される。
図3では、出力パッド部OUTから“L”が出力される
ときにオンになるMOSトランジスタを破線で囲ってい
る。As described above, when the "H" (3V) enable signal is input to the enable terminal EN and the "L" (0V) input signal is input to the input terminal IN, "L" is output from the output pad section OUT. "(0V) is output.
In FIG. 3, a MOS transistor that is turned on when “L” is output from the output pad section OUT is surrounded by a broken line.
【0067】またこのとき、出力回路を構成するいずれ
のMOSトランジスタのゲート酸化膜にも5Vの電圧が
かからず、ゲート酸化膜の破壊や劣化をきたすことはな
い。At this time, the voltage of 5 V is not applied to the gate oxide film of any of the MOS transistors forming the output circuit, and the gate oxide film is not destroyed or deteriorated.
【0068】すなわち、出力パッド部OUTから“L”
(0V)を出力するとき、N型MOSトランジスタ24
のゲート電位が0Vになる一方、節点Bの電位は5Vに
なるが、ゲートに第1の電位VDD1すなわち3Vが印
加されたN型MOSトランジスタ28の存在によって、
N型MOSトランジスタ24のドレインにかかる電圧
(VD24)は5Vにはならず、基板バイアス効果を考
慮したN型MOSトランジスタの閾値電圧をVTN’と
すると、
VD24=3−VTN’
となる。したがって、N型MOSトランジスタ24のゲ
ート・ドレイン間電圧は(3−VTN’)Vになり、5
Vにはならず3V以下である。That is, from the output pad section OUT to "L"
When outputting (0 V), the N-type MOS transistor 24
While the potential of the node B becomes 5 V while the potential of the gate becomes 0 V, due to the existence of the N-type MOS transistor 28 in which the first potential VDD1, that is, 3 V is applied to the gate,
The voltage (VD24) applied to the drain of the N-type MOS transistor 24 does not become 5V, and if the threshold voltage of the N-type MOS transistor considering the substrate bias effect is VTN ', then VD24 = 3-VTN'. Therefore, the gate-drain voltage of the N-type MOS transistor 24 becomes (3-VTN ') V, which is 5
It does not become V and is 3 V or less.
【0069】また、節点Bの電位は5Vになり節点Aの
電位は(3+|VTP’|)Vになるので、P型MOS
トランジスタ22のゲート・ドレイン間電圧(VDG2
2)及びP型MOSトランジスタ21のゲート・ソース
間電圧(VGS21)の絶対値は、
|VDG22|=|VGS21|
=|(3+|VTP’|)−5|
=2−|VTP’|
になり、5Vにはならず3V以下である。Further, since the potential of the node B becomes 5V and the potential of the node A becomes (3 + │VTP'│) V, the P-type MOS
The voltage between the gate and drain of the transistor 22 (VDG2
2) and the absolute value of the gate-source voltage (VGS21) of the P-type MOS transistor 21 becomes | VDG22 | = | VGS21 | = | (3+ | VTP '|) -5 | = 2- | VTP' | It does not become 5V but is 3V or less.
【0070】さらに、P型MOSトランジスタ31のゲ
ート電位が5Vになり出力パッド部OUTの電位は0V
になるが、ゲートに第1の電位VDD1が印加されたP
型MOSトランジスタ32の存在によって、P型MOS
トランジスタ31のドレイン電位VD31は、
VD31=3+|VTP’|
となり、P型MOSトランジスタ31のゲート・ドレイ
ン間電圧(VDG31)の絶対値は、
|VDG31|=|(3+|VTP’|)−5|
=2−|VTP’|
であり、5Vとはならず3V以下である。Further, the gate potential of the P-type MOS transistor 31 becomes 5V, and the potential of the output pad portion OUT becomes 0V.
However, when the first potential VDD1 is applied to the gate P
The presence of the p-type MOS transistor 32
The drain potential VD31 of the transistor 31 becomes VD31 = 3 + | VTP '|, and the absolute value of the gate-drain voltage (VDG31) of the P-type MOS transistor 31 is | VDG31 | = | (3+ | VTP' |) -5 | = 2- | VTP '|, which is not 5V but 3V or less.
【0071】次に、出力パッド部OUTをハイインピー
ダンス状態にする場合の動作を説明する。この場合、イ
ネーブル端子ENに“L”(0V)のイネーブル信号を
入力する。Next, the operation for setting the output pad section OUT in the high impedance state will be described. In this case, an "L" (0V) enable signal is input to the enable terminal EN.
【0072】すると、NANDゲート11の出力信号す
なわち第1の制御信号S1 は“H”(3V)になり、N
ORゲート12の出力信号すなわち第2の制御信号S2
は“L”(0V)になる。この場合、電圧変換回路20
は出力パッド部OUTから“H”を出力する場合と同様
の動作を行うので、節点Aの電位が(3+|VTP’
|)になり節点Bの電位すなわちプルアップ制御信号S
u が5Vになる。したがって、プルアップ回路30のP
型MOSトランジスタ31はゲート電位が5Vになるの
でオフになる一方、プルダウン回路40のN型MOSト
ランジスタ41もまたゲート電位が0Vになるのでオフ
になり、出力パッド部OUTはハイ・インピーダンス状
態になる。Then, the output signal of the NAND gate 11, that is, the first control signal S 1 becomes "H" (3V), and N
The output signal of the OR gate 12, that is, the second control signal S 2
Becomes "L" (0V). In this case, the voltage conversion circuit 20
Performs the same operation as when "H" is output from the output pad section OUT, the potential of the node A is (3+ | VTP '
|) And the potential of the node B, that is, the pull-up control signal S
u becomes 5V. Therefore, P of the pull-up circuit 30
The type MOS transistor 31 is turned off because its gate potential is 5V, while the N type MOS transistor 41 of the pull-down circuit 40 is also turned off because its gate potential is 0V, and the output pad section OUT is in a high impedance state. .
【0073】この状態で、出力パッド部OUTに外部か
ら5V又は0Vを印加しても、出力パッド部OUTから
“H”又は“L”を出力する場合と同様に、どのMOS
トランジスタのゲート酸化膜にも5Vの電圧がかから
ず、ゲート酸化膜の破壊又は劣化をきたすことはない。In this state, even if 5V or 0V is externally applied to the output pad section OUT, as in the case of outputting "H" or "L" from the output pad section OUT, which MOS
The voltage of 5 V is not applied to the gate oxide film of the transistor, and the gate oxide film is not destroyed or deteriorated.
【0074】以上説明したように、本参考例に係る出力
回路によると、全てのMOSトランジスタのゲート酸化
膜に5Vの電圧をかけることなく、振幅が5Vの信号を
出力することができる。一般的にいうと、本参考例に係
る出力回路によると、外部LSIの電源電圧が出力回路
を構成するMOSトランジスタのゲート酸化膜耐圧以上
であっても、各MOSトランジスタのゲート酸化膜に耐
圧以上の電圧をかけることなく、前記外部LSIの電源
電圧を振幅とする信号を出力することができる。As described above, according to the output circuit of the present reference example , a signal having an amplitude of 5V can be output without applying a voltage of 5V to the gate oxide films of all the MOS transistors. Generally speaking, according to the output circuit of the present reference example , even if the power supply voltage of the external LSI is equal to or higher than the gate oxide film breakdown voltage of the MOS transistors forming the output circuit, the gate oxide film of each MOS transistor is not less than the breakdown voltage. It is possible to output a signal having an amplitude of the power supply voltage of the external LSI without applying the voltage.
【0075】なお、本参考例に係る出力回路は図4に示
すような構成としてもよい。図4において、電圧変換回
路20は図1に示す出力回路における電圧変換回路20
からN型MOSトランジスタ23が削除された構成にな
っており、N型MOSトランジスタ27のソースにイン
バータ回路29の出力線が直接接続されている。図4に
示す出力回路でも図1に示す出力回路と同様の効果が得
られ、しかもN型MOSトランジスタを1個減らすこと
ができる。The output circuit according to the present reference example may have a structure as shown in FIG. 4, the voltage conversion circuit 20 is the voltage conversion circuit 20 in the output circuit shown in FIG.
The N-type MOS transistor 23 is omitted from the configuration, and the output line of the inverter circuit 29 is directly connected to the source of the N-type MOS transistor 27. The output circuit shown in FIG. 4 has the same effect as that of the output circuit shown in FIG. 1, and the number of N-type MOS transistors can be reduced by one.
【0076】(第2の参考例)
図5は本発明の第2の参考例に係る出力回路の構成を示
す回路図である。図1に示す第1の参考例に係る出力回
路と異なるのは、電圧変換回路20を構成するP型MO
Sトランジスタ25,26、及びプルアップ回路30を
構成するP型MOSトランジスタ32のゲートに第1の
電位VDD1を印加せず、代わりに第3の電位VDD3
を印加する構成とした点である。( Second Reference Example ) FIG. 5 is a circuit diagram showing a configuration of an output circuit according to a second reference example of the present invention. The difference from the output circuit according to the first reference example shown in FIG. 1 is that the P-type MO that constitutes the voltage conversion circuit 20.
The first potential VDD1 is not applied to the gates of the S-transistors 25 and 26 and the P-type MOS transistor 32 forming the pull-up circuit 30, but instead the third potential VDD3 is applied.
The point is that the voltage is applied.
【0077】図5において、図1に示す第1の参考例に
係る出力回路と共通の構成要素には図1と同一の符号を
付し、本参考例ではその詳細な説明を省略する。5, the same components as those of the output circuit according to the first reference example shown in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and detailed description thereof will be omitted in this reference example .
【0078】図5に示す出力回路は図1に示す第1の参
考例に係る出力回路と同様に動作し、出力パッド部OU
Tから“H”(5V)や“L”(0V)を出力する場合
及び出力パッド部OUTをハイインピーダンス状態にす
る場合における各MOSトランジスタのオン・オフ状態
も同様になる。The output circuit shown in FIG. 5 is the first reference shown in FIG.
It operates in the same manner as the output circuit according to the example , and the output pad unit OU
The ON / OFF state of each MOS transistor when outputting “H” (5V) or “L” (0V) from T and when setting the output pad section OUT in a high impedance state is similar.
【0079】しかし、P型MOSトランジスタ25,2
6,32のゲートに第3の電位VDD3を印加する構成
としているので、これらのP型MOSトランジスタのゲ
ート電位を自由に設定することができる。However, the P-type MOS transistors 25 and 2
Since the third potential VDD3 is applied to the gates of 6, 32, the gate potentials of these P-type MOS transistors can be set freely.
【0080】ここで、第1の電位VDD1を3Vとし、
第2の電位VDD2を5Vとする。図1に示す出力回路
のようにP型MOSトランジスタ25,26,32のゲ
ートに第1の電位VDD1が印加されているとき、P型
MOSトランジスタ25,26,32のゲート・ソース
間電圧VGSは、
VGS=VDD1−VDD2
=3−5=−2
となる。Here, the first potential VDD1 is set to 3V,
The second potential VDD2 is set to 5V. When the first potential VDD1 is applied to the gates of the P-type MOS transistors 25, 26, 32 as in the output circuit shown in FIG. 1, the gate-source voltage VGS of the P-type MOS transistors 25, 26, 32 becomes , VGS = VDD1-VDD2 = 3-5 = -2.
【0081】P型MOSトランジスタの飽和動作時のド
レイン電流Idsp は、トランジスタ利得係数をβp 、基
板バイアスが0Vのときの閾値電圧をVTPとすると、
Idsp =(βp /2)×(VGS−VTP)2
である。すなわち、LSIのプロセス上許される範囲内
でゲート・ソース間電圧VGSを大きくするほど、P型
MOSトランジスタのドレイン電流を多くすることがで
きる。The drain current I dsp at the saturation operation of the P-type MOS transistor is I dsp = (β p / 2) × (when the transistor gain coefficient is β p and the threshold voltage when the substrate bias is 0 V is VTP. VGS-VTP) 2 . That is, the drain current of the P-type MOS transistor can be increased as the gate-source voltage VGS is increased within the range permitted by the LSI process.
【0082】LSIのプロセス上許されるゲート・ソー
ス間電圧の最大値が例えば3.6Vであるとすると、図
5に示す出力回路において第3の電位VDD3として
1.4Vを与えることによって、P型MOSトランジス
タ25,26,32のゲート・ソース間電圧VGS’
は、
VGS’=VIN−VDD2
=1.4−5=−3.6
となり、LSIのプロセス上許される範囲内の最大値と
なる。図1に示す出力回路に対するドレイン電流の比
は、VTPを−0.6Vとすると、
{−3.6−(−0.6)}2 /{−2−(−0.6)}2
=9/1.96=4.59
となり、P型MOSトランジスタのドレイン電流を図1
に示す出力回路の4.59倍にすることができる。ドレ
イン電流が多くなる分、出力回路の動作が高速になると
いう効果が得られる。Assuming that the maximum value of the gate-source voltage allowed in the LSI process is 3.6 V, for example, the output circuit shown in FIG. Gate-source voltage VGS 'of the MOS transistors 25, 26, 32
Becomes VGS '= VIN-VDD2 = 1.4-5 = -3.6, which is the maximum value within the range allowed in the LSI process. The drain current ratio for the output circuit shown in FIG. 1 is {-3.6-(-0.6)} 2 /{-2-(-0.6)} 2 = if VTP is -0.6V. 9 / 1.96 = 4.59, and the drain current of the P-type MOS transistor is shown in FIG.
It can be 4.59 times that of the output circuit shown in FIG. As the drain current increases, the operation of the output circuit becomes faster.
【0083】なお、第3の電位VDD3は出力回路が構
成されているLSIの外部から与えてもよいし、LSI
の内部に第3の電位VDD3を生成する電圧生成回路を
設けてもよい。The third potential VDD3 may be given from the outside of the LSI in which the output circuit is formed, or
A voltage generation circuit that generates the third potential VDD3 may be provided inside the.
【0084】なお、第1の参考例における図4に示す変
形例と同様に、電圧変換回路20においてN型MOSト
ランジスタ23を削除してN型MOSトランジスタ27
のソースにインバータ回路29の出力線を接続する構成
としてもよい。As in the modification shown in FIG. 4 in the first reference example , the N-type MOS transistor 23 is deleted from the voltage conversion circuit 20 and the N-type MOS transistor 27 is removed.
The output line of the inverter circuit 29 may be connected to the source of the.
【0085】(第1の実施形態)
図6は本発明の第1の実施形態に係る出力回路の構成を
示す回路図である。図5に示す第2の参考例に係る出力
回路と異なるのは、電圧変換回路20のP型MOSトラ
ンジスタ25,26及びプルアップ回路30のP型MO
Sトランジスタ32のゲートに印加する第3の電位VD
D3を、第1の電位VDD1と第2の電位VDD2との
電位差を検出する電位差検出回路50から出力される電
位差検出信号OUT1に従って、スイッチ回路58によ
って所定の電位VIN又は接地電位に設定する構成とし
た点である。( First Embodiment ) FIG. 6 is a circuit diagram showing a configuration of an output circuit according to a first embodiment of the present invention. The difference from the output circuit according to the second reference example shown in FIG. 5 is that P-type MOS transistors 25 and 26 of the voltage conversion circuit 20 and P-type MO of the pull-up circuit 30.
Third potential VD applied to the gate of the S transistor 32
A configuration in which D3 is set to a predetermined potential VIN or a ground potential by the switch circuit 58 according to the potential difference detection signal OUT1 output from the potential difference detection circuit 50 that detects the potential difference between the first potential VDD1 and the second potential VDD2. That is the point.
【0086】図6において、図5に示す第2の参考例に
係る出力回路と共通の構成要素には図5と同一の符号を
付し、本実施形態ではその詳細な説明を省略する。6, the same components as those of the output circuit according to the second reference example shown in FIG. 5 are designated by the same reference numerals as those in FIG. 5, and the detailed description thereof will be omitted in the present embodiment.
【0087】図6に示す出力回路は図1に示す第1の参
考例に係る出力回路及び図5に示す第2の参考例に係る
出力回路と同様に動作し、出力パッド部OUTから
“H”(5V)や“L”(0V)を出力する場合及び出
力パッド部OUTをハイインピーダンス状態にする場合
における各MOSトランジスタのオン・オフ状態も同様
になる。The output circuit shown in FIG. 6 corresponds to the first reference shown in FIG.
When the output circuit according to the example and the output circuit according to the second reference example shown in FIG. 5 operate in the same manner and output “H” (5V) or “L” (0V) from the output pad section OUT, The same applies to the ON / OFF state of each MOS transistor when the pad portion OUT is set to the high impedance state.
【0088】スイッチ回路58は、電位差検出回路50
から出力される電位差検出信号OUT1に従って、第2
の電位VDD2が第1の電位VDD1よりも高いときは
P型MOSトランジスタ25,26,32のゲートに所
定の電位VINを第3の電位VDD3として印加する一
方、第2の電位VDD2が第1の電位VDD1以下のと
きはP型MOSトランジスタ25,26,32のゲート
を接地する。The switch circuit 58 is a potential difference detection circuit 50.
According to the potential difference detection signal OUT1 output from the second
When the potential VDD2 is higher than the first potential VDD1, the predetermined potential VIN is applied to the gates of the P-type MOS transistors 25, 26 and 32 as the third potential VDD3, while the second potential VDD2 is the first potential VDD2. When the potential is VDD1 or less, the gates of the P-type MOS transistors 25, 26, 32 are grounded.
【0089】図6のような構成にした目的について説明
する。The purpose of having the configuration as shown in FIG. 6 will be described.
【0090】第1の電位VDD1が3Vであるとする
と、本発明に係る出力回路を5V電源で動作する他のL
SIと常に接続する(すなわち第2の電位VDD2が常
に5Vである)場合には図1や図5に示すような構成で
も特に問題はないが、使用者(ユーザ)によっては、本
発明に係る出力回路を3V電源で動作する他のLSIと
接続して使用することもときには有り得る。この場合、
すなわち第1の電位VDD1及び第2の電位VDD2が
共に3Vである場合に図1や図5に示すような構成の出
力回路を用いると、MOSトランジスタを流れるドレイ
ン電流が極端に小さくなり、動作速度が低下してしま
う。Assuming that the first potential VDD1 is 3V, the output circuit according to the present invention can be operated by another L operating with a 5V power supply.
When it is always connected to SI (that is, the second potential VDD2 is always 5 V), there is no particular problem with the configuration shown in FIG. 1 or FIG. 5, but depending on the user (user), the present invention can be applied. It is sometimes possible to use the output circuit by connecting it to another LSI that operates with a 3V power supply. in this case,
That is, when both the first potential VDD1 and the second potential VDD2 are 3V and the output circuit having the configuration shown in FIG. 1 or 5 is used, the drain current flowing through the MOS transistor becomes extremely small, and the operating speed becomes Will decrease.
【0091】例えば図5に示す出力回路において、第1
の電位VDD1を3Vとし第3の電位VDD3を1.4
Vとすると、P型MOSトランジスタ25,26,32
のゲート・ソース間電圧VGSは、第2の電位VDD2
が5Vのときは第2の参考例で説明したように−3.6
Vである。ところが、第2の電位VDD2が3Vのとき
は、P型MOSトランジスタ25,26,32のゲート
・ソース間電圧VGSは、
VGS=VDD3−VDD2
=1.4−3=−1.6
となる。第2の電位VDD2が5Vのときと3Vのとき
とのP型MOSトランジスタ25,26,32のドレイ
ン電流の比は、
{−1.6−(−0.6)}2 /{−3.6−(−0.6)}2
=1/9=0.11
となり、第2の電位VDD2が3Vになると第2の電位
VDD2が5Vのときに比べてドレイン電流が0.11
倍に低下してしまう。For example, in the output circuit shown in FIG.
And the third potential VDD3 is 1.4V.
Assuming V, P-type MOS transistors 25, 26, 32
The gate-source voltage VGS of the second potential VDD2
Is 5V, as described in the second reference example , -3.6.
V. However, when the second potential VDD2 is 3V, the gate-source voltage VGS of the P-type MOS transistors 25, 26, 32 is VGS = VDD3-VDD2 = 1.4-3 = -1.6. The ratio of the drain currents of the P-type MOS transistors 25, 26, 32 when the second potential VDD2 is 5 V and 3 V is {-1.6-(-0.6)} 2 / {-3. 6 − (− 0.6)} 2 = 1/9 = 0.11, and when the second potential VDD2 becomes 3V, the drain current is 0.11 as compared with the case where the second potential VDD2 is 5V.
It will be doubled.
【0092】一方、図6に示す本実施形態に係る出力回
路によると、第2の電位VDD2が第1の電位VDD1
以下のときはスイッチ回路58によりP型MOSトラン
ジスタ25,26,32のゲートを接地するので、例え
ば、第2の電位VDD2が第1の電位VDD1と同じ3
Vであっても、P型MOSトランジスタ25,26,3
2のゲート・ソース間電圧VGSは、
VGS=VDD3−VDD2
=0−3=−3
となる。第2の電位VDD2が5Vのときと3Vのとき
とのP型MOSトランジスタ25,26,32のドレイ
ン電流の比は、
{−3.0−(−0.6)}2 /{−3.6−(−0.6)}2
=5.76/9=0.64
となる。図5に示す出力回路ではドレイン電流が0.1
1倍に低下したのに比べて、図6に示す本実施形態に係
る出力回路ではドレイン電流が0.64倍にしか低下し
ない。したがって、第2の電位VDD2の変化による動
作速度の低下が大幅に改善される。On the other hand, according to the output circuit of this embodiment shown in FIG. 6, the second potential VDD2 changes from the first potential VDD1.
In the following cases, since the gates of the P-type MOS transistors 25, 26, 32 are grounded by the switch circuit 58, for example, the second potential VDD2 is the same as the first potential VDD1.
Even if V, P-type MOS transistors 25, 26, 3
The gate-source voltage VGS of 2 is VGS = VDD3-VDD2 = 0-3 = -3. The ratio of the drain currents of the P-type MOS transistors 25, 26, 32 when the second potential VDD2 is 5V and 3V is {-3.0-(-0.6)} 2 / {-3. 6-(-0.6)} 2 = 5.76 / 9 = 0.64. In the output circuit shown in FIG. 5, the drain current is 0.1.
Compared with the one-time reduction, the output circuit according to the present embodiment shown in FIG. 6 only reduces the drain current by 0.64 times. Therefore, the decrease in operating speed due to the change in the second potential VDD2 is significantly improved.
【0093】図7は、電位差検出回路50の詳細な構成
を示す回路図である。FIG. 7 is a circuit diagram showing a detailed structure of the potential difference detection circuit 50.
【0094】図7において、51,52はP型MOSト
ランジスタであり、それぞれ請求項3における第7のP
型MOSトランジスタ、第8のP型MOSトランジスタ
に相当する。また、53,54,55,56はN型MO
Sトランジスタであり、それぞれ請求項3における第7
のN型MOSトランジスタ、第8のN型MOSトランジ
スタ、第9のN型MOSトランジスタ、第10のN型M
OSトランジスタに相当する。また、57は高抵抗であ
る。[0094] In FIG. 7, 51 and 52 are P-type MOS transistor, a seventh P in claim 3, respectively
Type MOS transistor and an eighth P-type MOS transistor. Also, 53, 54, 55, 56 are N-type MOs.
It is S transistor, the seventh in claim 3, respectively
N-type MOS transistor, eighth N-type MOS transistor, ninth N-type MOS transistor, tenth N-type M transistor
It corresponds to an OS transistor. Further, 57 has a high resistance.
【0095】P型MOSトランジスタ51は、ゲートに
は第1の電位VDD1が印加され、ソース及び基板には
第2の電位VDD2が与えられ、ドレインはN型MOS
トランジスタ53のドレインに接続されている。P型M
OSトランジスタ52は、ゲートはN型MOSトランジ
スタ56のソースに接続され、基板には第2の電位VD
D2が与えられ、ソースは第1の電位VDD1が与えら
れると共にN型MOSトランジスタ56のドレインに接
続され、ドレインはN型MOSトランジスタ55のドレ
イン及びN型MOSトランジスタ54のゲートに接続さ
れており、この接続点から電位差検出信号OUT1を出
力する。In the P-type MOS transistor 51, the first potential VDD1 is applied to the gate, the second potential VDD2 is applied to the source and the substrate, and the drain is the N-type MOS transistor.
It is connected to the drain of the transistor 53. P type M
The gate of the OS transistor 52 is connected to the source of the N-type MOS transistor 56, and the substrate has the second potential VD.
D2 is supplied, the source is supplied with the first potential VDD1, and the drain is connected to the drain of the N-type MOS transistor 56, and the drain is connected to the drain of the N-type MOS transistor 55 and the gate of the N-type MOS transistor 54. The potential difference detection signal OUT1 is output from this connection point.
【0096】N型MOSトランジスタ53は、ゲートに
は第1の電位VDD1が印加され、ドレインはP型MO
Sトランジスタ51のドレインに接続され、ソースはN
型MOSトランジスタ54のドレイン及びN型MOSト
ランジスタ55のゲートに接続され、基板は接地されて
いる。N型MOSトランジスタ54は、ゲートはP型M
OSトランジスタ52のドレイン及びN型MOSトラン
ジスタ55のドレインに接続され、ドレインはN型MO
Sトランジスタ53のソース及びN型MOSトランジス
タ55のゲートに接続され、基板及びソースは接地され
ている。N型MOSトランジスタ55は、ゲートはN型
MOSトランジスタ53のソース及びN型MOSトラン
ジスタ54のドレインに接続され、ドレインはP型MO
Sトランジスタ52のドレイン及びN型MOSトランジ
スタ54のゲートに接続され、基板及びソースは接地さ
れている。In the N-type MOS transistor 53, the first potential VDD1 is applied to the gate and the P-type MO transistor is applied to the drain.
It is connected to the drain of the S transistor 51, and the source is N
Connected to the drain of the N-type MOS transistor 54 and the gate of the N-type MOS transistor 55, and the substrate is grounded. The N-type MOS transistor 54 has a P-type M gate
It is connected to the drain of the OS transistor 52 and the drain of the N-type MOS transistor 55, and the drain is an N-type MO transistor.
It is connected to the source of the S transistor 53 and the gate of the N-type MOS transistor 55, and the substrate and the source are grounded. The gate of the N-type MOS transistor 55 is connected to the source of the N-type MOS transistor 53 and the drain of the N-type MOS transistor 54, and the drain thereof is a P-type MO transistor.
It is connected to the drain of the S transistor 52 and the gate of the N-type MOS transistor 54, and the substrate and the source are grounded.
【0097】また、N型MOSトランジスタ56は、ゲ
ートには第2の電位VDD2が印加され、ドレインには
第1の電位VDD1が与えられ、ソースはP型MOSト
ランジスタ52のゲートに接続され、基板は接地されて
いる。高抵抗57は、一端はN型MOSトランジスタ5
6のソース及びP型MOSトランジスタ52のゲートに
接続され、他端は接地されている。In the N-type MOS transistor 56, the gate is applied with the second potential VDD2, the drain is applied with the first potential VDD1, and the source is connected to the gate of the P-type MOS transistor 52. Is grounded. The high resistance 57 has an N-type MOS transistor 5 at one end.
6 and the gate of the P-type MOS transistor 52, and the other end is grounded.
【0098】図7に示す電位差検出回路50について、
その動作を図8及び図9を用いて説明する。Regarding the potential difference detection circuit 50 shown in FIG.
The operation will be described with reference to FIGS. 8 and 9.
【0099】まず、第2の電位VDD2が第1の電位V
DD1よりも高電位であるとき、例えば第2の電位VD
D2が5Vであり、第1の電位VDD1が3Vであると
きの動作を説明する。First, the second potential VDD2 is the first potential V
When the potential is higher than DD1, for example, the second potential VD
The operation when D2 is 5V and the first potential VDD1 is 3V will be described.
【0100】このとき、P型MOSトランジスタ51
は、ゲート電位が第1の電位VDD1すなわち3Vであ
りソース及び基板の電位が第2の電位VDD2すなわち
5Vであるので、オンになる。一方、N型MOSトラン
ジスタ56は、基板電位が0Vでありドレイン電位が第
1の電位VDD1すなわち3Vであり、ゲート電位が第
2の電位VDD2すなわち5Vであるので、オンにな
り、ソース電位は3Vになる。P型MOSトランジスタ
52は、ソース電位が第1の電位VDD1すなわち3V
であると共に基板電位が第2の電位VDD2すなわち5
Vであり、ゲート電位がN型MOSトランジスタ56の
ソース電位すなわち3Vであるので、オフになる。ま
た、N型MOSトランジスタ53はゲート電位が第1の
電位VDD1すなわち3Vであるので、オンになる。At this time, the P-type MOS transistor 51
Turns on because the gate potential is the first potential VDD1 or 3V and the source and substrate potentials are the second potential VDD2 or 5V. On the other hand, since the substrate potential is 0V, the drain potential is the first potential VDD1 or 3V, and the gate potential is the second potential VDD2 or 5V, the N-type MOS transistor 56 is turned on and the source potential is 3V. become. The source potential of the P-type MOS transistor 52 is the first potential VDD1, that is, 3V.
And the substrate potential is the second potential VDD2, that is, 5
Since it is V and the gate potential is the source potential of the N-type MOS transistor 56, that is, 3 V, it is turned off. Further, the N-type MOS transistor 53 is turned on because the gate potential is the first potential VDD1, that is, 3V.
【0101】P型MOSトランジスタ51及びN型MO
Sトランジスタ53がオンになることによりN型MOS
トランジスタ55のゲート電位が上昇し、N型MOSト
ランジスタ55はオンになる。N型MOSトランジスタ
55がオンになることによってN型MOSトランジスタ
54のゲート電位が接地電位になり、N型MOSトラン
ジスタ54はオフになる。P-type MOS transistor 51 and N-type MO
By turning on the S transistor 53, an N-type MOS
The gate potential of the transistor 55 rises and the N-type MOS transistor 55 turns on. When the N-type MOS transistor 55 is turned on, the gate potential of the N-type MOS transistor 54 becomes the ground potential, and the N-type MOS transistor 54 is turned off.
【0102】したがって、図8に示すように、第2の電
位VDD2が第1の電位VDD1よりも高電位であると
きは、P型MOSトランジスタ51及びN型MOSトラ
ンジスタ53,55,56がオンになると共にP型MO
Sトランジスタ52及びN型MOSトランジスタ54が
オフになり、電位差検出信号OUT1は接地電位すなわ
ち0Vになる。図8では、第2の電位VDD2が第1の
電位VDD1よりも高電位であるときオンになるMOS
トランジスタを破線で囲っている。Therefore, as shown in FIG. 8, when the second potential VDD2 is higher than the first potential VDD1, the P-type MOS transistor 51 and the N-type MOS transistors 53, 55 and 56 are turned on. Naruto and P-type MO
The S transistor 52 and the N-type MOS transistor 54 are turned off, and the potential difference detection signal OUT1 becomes the ground potential, that is, 0V. In FIG. 8, a MOS that is turned on when the second potential VDD2 is higher than the first potential VDD1.
The transistor is surrounded by a broken line.
【0103】次に、第2の電位VDD2が第1の電位V
DD1以下であるとき、例えば第2の電位VDD2及び
第1の電位VDD1が共に3Vのときの動作を説明す
る。Next, the second potential VDD2 is changed to the first potential V
The operation when DD1 or less, for example, when the second potential VDD2 and the first potential VDD1 are both 3V will be described.
【0104】このとき、P型MOSトランジスタ51は
ゲート、ソース及び基板の電位が全て3Vであるのでオ
フになる。一方、N型MOSトランジスタ56は基板が
0Vでありゲート及びドレインが3Vであるのでソース
フォロワ動作となり、ソース電位VSは、基板バイアス
効果を考慮した閾値電圧VTN’を例えば0.9Vであ
るとすると、
VS=VDD2−VTN’
=3−0.9=2.1
となる。At this time, the P-type MOS transistor 51 is turned off because the potentials of the gate, the source and the substrate are all 3V. On the other hand, since the N-type MOS transistor 56 has a substrate of 0V and a gate and a drain of 3V, the N-type MOS transistor 56 operates as a source follower, and the source potential VS has a threshold voltage VTN ′ considering the substrate bias effect of 0.9V, for example. , VS = VDD2-VTN ′ = 3-0.9 = 2.1.
【0105】これにより、P型MOSトランジスタ52
は、ゲート電位が2.1Vになりソース及び基板の電位
が3Vであるのでオンになる。P型MOSトランジスタ
52がオンになることによりN型MOSトランジスタ5
4のゲート電位が上昇し、N型MOSトランジスタ54
はオンになる。N型MOSトランジスタ54がオンにな
ることによってN型MOSトランジスタ55のゲート電
位が接地電位となり、N型MOSトランジスタ55はオ
フになる。As a result, the P-type MOS transistor 52
Turns on because the gate potential is 2.1V and the source and substrate potentials are 3V. When the P-type MOS transistor 52 is turned on, the N-type MOS transistor 5
The gate potential of 4 rises, and the N-type MOS transistor 54
Turns on. When the N-type MOS transistor 54 is turned on, the gate potential of the N-type MOS transistor 55 becomes the ground potential, and the N-type MOS transistor 55 is turned off.
【0106】したがって、図9に示すように、第2の電
位VDD2が第1の電位VDD1と同電位であるとき
は、P型MOSトランジスタ52及びN型MOSトラン
ジスタ53,54がオンになると共にP型MOSトラン
ジスタ51及びN型MOSトランジスタ55がオフにな
り、電位差検出信号OUT1は3Vになる。図9では、
第2の電位VDD2が第1の電位VDD1と同電位であ
るときオンになるMOSトランジスタを破線で囲ってい
る。なお、N型MOSトランジスタ56は弱いオン状態
である。Therefore, as shown in FIG. 9, when the second potential VDD2 is the same potential as the first potential VDD1, the P-type MOS transistor 52 and the N-type MOS transistors 53 and 54 are turned on and P The type MOS transistor 51 and the N type MOS transistor 55 are turned off, and the potential difference detection signal OUT1 becomes 3V. In Figure 9,
A dashed line surrounds the MOS transistor that is turned on when the second potential VDD2 is the same as the first potential VDD1. The N-type MOS transistor 56 is in a weak ON state.
【0107】さらに、図7に示す電位差検出回路50
は、第2の電位VDD2が第1の電位VDD1よりも高
電位であるときでも、各MOSトランジスタのゲート酸
化膜には第1の電位VDD1と接地電位との電位差以上
の電圧はかからない構成になっている。Further, the potential difference detecting circuit 50 shown in FIG.
Is configured such that even if the second potential VDD2 is higher than the first potential VDD1, the gate oxide film of each MOS transistor does not receive a voltage equal to or more than the potential difference between the first potential VDD1 and the ground potential. ing.
【0108】例えば、第1の電位VDD1が3Vであり
第2の電位VDD2が5Vであるとき、N型MOSトラ
ンジスタ56は、基板電位が0V、ソース及びドレイン
の電位が3V、ゲート電位が5Vであるが、オン状態で
あり基板には反転層(この例では3V)が生じているた
め、ゲート酸化膜にかかる電圧は2Vである。また、P
型MOSトランジスタ51は、基板、ソース及びドレイ
ンの電位が5Vになるが、ゲート電位が3Vであるので
ゲート酸化膜にかかる電圧は2Vである。N型MOSト
ランジスタ53は、ドレイン電位が5V、基板電位が0
Vであるが、ゲート電位が3Vでオン状態であり基板に
は反転層ができているため、ゲート酸化膜にかかる電圧
は2V以下である。For example, when the first potential VDD1 is 3V and the second potential VDD2 is 5V, the N-type MOS transistor 56 has a substrate potential of 0V, a source and drain potential of 3V, and a gate potential of 5V. However, the voltage applied to the gate oxide film is 2V because it is in the ON state and the inversion layer (3V in this example) is generated on the substrate. Also, P
The potential of the substrate, the source and the drain of the type MOS transistor 51 is 5V, but the gate potential is 3V, so the voltage applied to the gate oxide film is 2V. The N-type MOS transistor 53 has a drain potential of 5V and a substrate potential of 0.
However, the voltage applied to the gate oxide film is 2 V or less because the gate potential is 3 V, the gate potential is on, and the substrate has an inversion layer.
【0109】このように、電位差検出回路50は、第2
の電位VDD2が第1の電位VDD1よりも高電位であ
るときは電位差検出信号OUT1として“L”を出力す
る一方、第2の電位VDD2が第1の電位VDD1と同
電位であるときは電位差検出信号OUT1として“H”
を出力する。しかも、各トランジスタのゲート酸化膜に
は第1の電位VDD1と接地電位との電位差以上の電圧
はかからない。As described above, the potential difference detection circuit 50 has the second
When the second potential VDD2 is higher than the first potential VDD1, “L” is output as the potential difference detection signal OUT1, while when the second potential VDD2 is the same potential as the first potential VDD1, the potential difference detection is performed. "H" as signal OUT1
Is output. Moreover, no voltage higher than the potential difference between the first potential VDD1 and the ground potential is applied to the gate oxide film of each transistor.
【0110】このような電位差検出回路50の電位差検
出信号OUT1に従って、スイッチ回路58は、第2の
電位VDD2が第1の電位VDD1よりも高電位である
ときは、P型MOSトランジスタ25,26,32のゲ
ートに第3の電位VDD3として所定の電位VINを印
加する一方、第2の電位VDD2が第1の電位VDD1
以下であるときは、P型MOSトランジスタ25,2
6,32のゲートを接地する。このような構成によっ
て、第2の電位VDD2が低下したときでも出力回路を
高速に動作させることができる。したがって、接続する
外部LSIが3V動作回路であっても5V動作回路であ
っても常に高速動作を維持することができ、動作可能な
電圧範囲の広い出力回路を提供することができる。According to the potential difference detection signal OUT1 of the potential difference detection circuit 50, the switch circuit 58, when the second potential VDD2 is higher than the first potential VDD1, outputs the P-type MOS transistors 25, 26 ,. A predetermined potential VIN is applied as the third potential VDD3 to the gate of 32, while the second potential VDD2 is changed to the first potential VDD1.
When it is below, P-type MOS transistors 25, 2
Ground the gates of 6, 32. With such a configuration, the output circuit can operate at high speed even when the second potential VDD2 drops. Therefore, regardless of whether the connected external LSI is a 3V operating circuit or a 5V operating circuit, high-speed operation can be always maintained, and an output circuit having a wide operable voltage range can be provided.
【0111】(第2の実施形態)
図10は、本発明の第2の実施形態に係る出力回路の構
成を示す回路図である。図10に示す出力回路では、N
型MOSトランジスタ23のドレインとN型MOSトラ
ンジスタ27のソースとの接続点である節点Cと節点A
との間にN型MOSトランジスタ61,62が直列に接
続されており、またN型MOSトランジスタ24のドレ
インとN型MOSトランジスタ28のソースとの接続点
である節点Dと節点Bとの間にN型MOSトランジスタ
63,64が直列に接続されている。N型MOSトラン
ジスタ61,63のゲートには第1の電位VDD1が印
加され、N型MOSトランジスタ62,64のゲートに
は第1の電位VDD1と第2の電位VDD2との電位差
を検出する電位差検出回路50の電位差検出信号OUT
1が入力される。( Second Embodiment ) FIG. 10 is a circuit diagram showing a configuration of an output circuit according to a second embodiment of the present invention. In the output circuit shown in FIG.
Node C and node A, which are connection points between the drain of the N-type MOS transistor 23 and the source of the N-type MOS transistor 27.
And N-type MOS transistors 61 and 62 are connected in series between them, and between a node D and a node B which is a connection point between the drain of the N-type MOS transistor 24 and the source of the N-type MOS transistor 28. N-type MOS transistors 63 and 64 are connected in series. A first potential VDD1 is applied to the gates of the N-type MOS transistors 61 and 63, and a potential difference detection that detects a potential difference between the first potential VDD1 and the second potential VDD2 is applied to the gates of the N-type MOS transistors 62 and 64. Potential difference detection signal OUT of circuit 50
1 is input.
【0112】これらの点以外は図5に示す第2の参考例
に係る出力回路と同様の構成であり、図5と共通の構成
要素には同一の符号を付し、本実施形態ではその詳細な
説明を省略する。N型MOSトランジスタ61,62,
63及び64によって電圧変換促進回路が構成されてお
り、N型MOSトランジスタ61,62,63及び64
はそれぞれ、請求項6に記載の第11のN型MOSトラ
ンジスタ、第12のN型MOSトランジスタ、第13の
N型MOSトランジスタ、及び第14のN型MOSトラ
ンジスタに相当する。Except for these points, the configuration is the same as that of the output circuit according to the second reference example shown in FIG. 5, and the same components as those in FIG. In the form, detailed description thereof will be omitted. N-type MOS transistors 61, 62,
A voltage conversion promoting circuit is configured by 63 and 64, and N-type MOS transistors 61, 62, 63 and 64 are provided.
Respectively correspond to the 11 N-type MOS transistor, the first 12 N-type MOS transistor, N-type MOS transistor 13, and the 14 N-type MOS transistor according to claim 6.
【0113】本実施形態に係る出力回路は、第2の電位
VDD2が第1の電位VDD1以下であるときの特性を
改善することを目的とする。具体的には、出力パッド部
OUTから“H”を出力するときの遅延時間を短くする
ものである。The output circuit according to the present embodiment aims to improve the characteristics when the second potential VDD2 is equal to or lower than the first potential VDD1. Specifically, the delay time when "H" is output from the output pad section OUT is shortened.
【0114】電位差検出回路50は、第2の電位VDD
2が第1の電位VDD1よりも高電位であるときは電位
差検出信号OUT1として“L”(0V)を出力する一
方、第2の電位VDD2が第1の電位VDD1以下であ
るときは電位差検出信号OUT1として“H”(VDD
1)を出力する。The potential difference detection circuit 50 has the second potential VDD.
When 2 is higher than the first potential VDD1, “L” (0V) is output as the potential difference detection signal OUT1, while when the second potential VDD2 is equal to or lower than the first potential VDD1, the potential difference detection signal is output. “H” (VDD
1) is output.
【0115】したがって、第2の電位VDD2が第1の
電位VDD1よりも高電位であるときはN型MOSトラ
ンジスタ62,64がオフになるので、節点A−C間及
び節点B−D間はバイパスされない。一方、第2の電位
VDD2が第1の電位VDD1以下であるときはN型M
OSトランジスタ62,64がオンになるので、節点A
−C間にはN型MOSトランジスタ61,62からなる
バイパスが形成されると共に節点B−D間にはN型MO
Sトランジスタ63,64からなるバイパスが形成され
る。Therefore, when the second potential VDD2 is higher than the first potential VDD1, the N-type MOS transistors 62 and 64 are turned off, so that the nodes A and C and the nodes B and D are bypassed. Not done. On the other hand, when the second potential VDD2 is less than or equal to the first potential VDD1, the N-type M
Since the OS transistors 62 and 64 are turned on, the node A
A bypass consisting of N-type MOS transistors 61 and 62 is formed between −C and N-type MO between nodes BD.
A bypass composed of S transistors 63 and 64 is formed.
【0116】出力パッド部OUTから“H”を出力する
ときは節点Bの電位(プルアップ制御信号Su )が立ち
下がるが、このときN型MOSトランジスタ63,64
からなるバイパスによって節点Bの電位を引き下げるの
で、図5に示す出力回路のようにバイパスがなくP型M
OSトランジスタ26のみによって引き下げる場合より
も速く立ち下がる。しかも、節点Bの“L”における電
位は(VDD3+|VTP´|)Vから0Vに変わる。
プルアップ回路30のP型MOSトランジスタ31は、
ゲート電位が0Vになることからゲート−ソース間電圧
が大きくなるのでドレイン電流が大きくなる。したがっ
て、節点Bの電位の立ち下がりが速くなること及びP型
MOSトランジスタ31のドレイン電流が大きくなるこ
とによって、出力パッド部OUTから“H”を出力する
ときの遅延時間が短くなる。When "H" is output from the output pad section OUT, the potential of the node B (pull-up control signal Su) falls, but at this time, the N-type MOS transistors 63, 64.
Since the potential of the node B is lowered by the bypass consisting of, there is no bypass like the output circuit shown in FIG.
It falls faster than when it is pulled down only by the OS transistor 26. Moreover, the potential of the node B at "L" changes from (VDD3 + | VTP '|) V to 0V.
The P-type MOS transistor 31 of the pull-up circuit 30 is
Since the gate potential becomes 0 V, the voltage between the gate and the source becomes large, so that the drain current becomes large. Therefore, the fall of the potential of the node B becomes faster and the drain current of the P-type MOS transistor 31 becomes larger, so that the delay time when "H" is output from the output pad section OUT becomes shorter.
【0117】図11は本実施形態に係る出力回路の変形
例の構成を示す回路図である。図10と比較すると、N
型MOSトランジスタ61,62が節点Aとインバータ
回路29の出力線との間に直列に接続されており、N型
MOSトランジスタ63,64が節点Bとインバータ回
路29の入力線との間に直列に接続されている点が異な
る。FIG. 11 is a circuit diagram showing a configuration of a modified example of the output circuit according to this embodiment. Compared to FIG. 10, N
Type MOS transistors 61 and 62 are connected in series between the node A and the output line of the inverter circuit 29, and N type MOS transistors 63 and 64 are connected in series between the node B and the input line of the inverter circuit 29. The difference is that they are connected.
【0118】第2の電位VDD2が第1の電位VDD1
以下であるときはN型MOSトランジスタ62,64が
オンになるので、節点Aとインバータ回路29の出力線
との間にN型MOSトランジスタ61,62からなるバ
イパスが形成されると共に節点Bとインバータ回路29
の入力線との間にN型MOSトランジスタ63,64か
らなるバイパスが形成される。The second potential VDD2 is the first potential VDD1.
In the following cases, the N-type MOS transistors 62 and 64 are turned on, so that a bypass consisting of the N-type MOS transistors 61 and 62 is formed between the node A and the output line of the inverter circuit 29, and the node B and the inverter are formed. Circuit 29
A bypass including N-type MOS transistors 63 and 64 is formed between the input line and the input line.
【0119】出力パッド部OUTから“H”を出力する
とき、節点Aの電位が“H”になり節点Bの電位(プル
アップ制御信号Su )が“L”になるが、信号生成回路
10から出力される第1の制御信号S1 は“L”である
のでインバータ回路29の出力信号は“H”になり、バ
イパスを通して節点Aの電位が押し上げられる。このた
め、節点Aの電位が“H”になるまでの遅延時間が短く
なり、図10に示す出力回路よりも高速に動作する。When "H" is output from the output pad section OUT, the potential of the node A becomes "H" and the potential of the node B (pull-up control signal Su ) becomes "L", but the signal generation circuit 10 Since the first control signal S 1 output from is "L", the output signal of the inverter circuit 29 becomes "H", and the potential of the node A is pushed up through the bypass. Therefore, the delay time until the potential of the node A becomes "H" is shortened, and the circuit operates faster than the output circuit shown in FIG.
【0120】図12は本実施形態に係る出力回路の変形
例の構成を示す回路図であり、図10と図11とを折衷
したものである。図12において、N型MOSトランジ
スタ61,62が図11と同様に節点Aとインバータ回
路29の出力線との間に直列に接続されている一方、N
型MOSトランジスタ63,64が図10と同様に節点
Bと節点Dとの間に直列に接続されている。FIG. 12 is a circuit diagram showing the configuration of a modification of the output circuit according to this embodiment, which is an eclectic combination of FIG. 10 and FIG. 12, N-type MOS transistors 61 and 62 are connected in series between the node A and the output line of the inverter circuit 29 as in FIG.
The MOS transistors 63 and 64 are connected in series between the node B and the node D as in FIG.
【0121】[0121]
【発明の効果】以上のように本発明に係る出力回路によ
ると、外部LSIの電源電圧がこの出力回路を構成する
MOSトランジスタのゲート酸化膜耐圧以上であって
も、各MOSトランジスタのゲート酸化膜に耐圧以上の
電圧がかかることなく前記外部LSIの電源電圧を振幅
とする信号を出力可能であるので、ゲート酸化膜の破壊
又は劣化が起こらない。As described above, according to the output circuit of the present invention, even if the power supply voltage of the external LSI is equal to or higher than the gate oxide film breakdown voltage of the MOS transistor forming the output circuit, the gate oxide film of each MOS transistor is formed. Since a signal having the amplitude of the power supply voltage of the external LSI can be output without applying a voltage higher than the withstand voltage to the gate, the gate oxide film is not destroyed or deteriorated.
【0122】また、プルアップ回路を構成する第2のP
型MOSトランジスタ、電圧変換回路を構成する第5及
び第6のP型MOSトランジスタのゲート電位をMOS
トランジスタのドレイン電流がより大きくなる値に設定
することによって、本発明に係る出力回路の動作をより
高速にすることができる。In addition, the second P that constitutes the pull-up circuit
Gates of the fifth and sixth P-type MOS transistors forming the voltage conversion circuit
By setting the drain current of the transistor to a larger value, the output circuit according to the present invention can operate at higher speed.
【0123】さらに、電位差検出回路及びスイッチ回路
を設けることによって、第2の電位が第1の電位以下で
あるときは第2,第5及び第6のP型MOSトランジス
タのゲート電位を接地電位にすることができる。このた
め、第2の電位が低下したときでもMOSトランジスタ
のドレイン電流の増加によって本発明に係る出力回路の
動作を高速にすることができ、高速動作可能な電位範囲
が広い出力回路を提供することができる。Further, by providing the potential difference detection circuit and the switch circuit, the gate potentials of the second, fifth and sixth P-type MOS transistors are set to the ground potential when the second potential is equal to or lower than the first potential. can do. Therefore, the output circuit according to the present invention can operate at high speed by increasing the drain current of the MOS transistor even when the second potential decreases, and an output circuit having a wide potential range capable of high-speed operation is provided. You can
【図1】本発明の第1の参考例に係る出力回路の構成を
示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an output circuit according to a first reference example of the present invention.
【図2】本発明の第1の参考例に係る出力回路の構成を
示す回路図であり、出力パッド部の出力電位が高電位の
ときの動作を示す図である。FIG. 2 is a circuit diagram showing a configuration of an output circuit according to a first reference example of the present invention, showing an operation when an output potential of an output pad section is a high potential.
【図3】本発明の第1の参考例に係る出力回路の構成を
示す回路図であり、出力パッド部の出力電位が低電位の
ときの動作を示す図である。FIG. 3 is a circuit diagram showing a configuration of an output circuit according to a first reference example of the present invention, and is a diagram showing an operation when an output potential of an output pad section is a low potential.
【図4】本発明の第1の参考例に係る出力回路の変形例
の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a modified example of the output circuit according to the first reference example of the present invention.
【図5】本発明の第2の参考例に係る出力回路の構成を
示す回路図である。FIG. 5 is a circuit diagram showing a configuration of an output circuit according to a second reference example of the present invention.
【図6】本発明の第1の実施形態に係る出力回路の構成
を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of an output circuit according to the first embodiment of the present invention.
【図7】本発明の第1の実施形態に係る出力回路におけ
る電位差検出回路の詳細な構成を示す回路図である。FIG. 7 is a circuit diagram showing a detailed configuration of a potential difference detection circuit in the output circuit according to the first embodiment of the present invention.
【図8】本発明の第1の実施形態に係る出力回路におけ
る電位差検出回路の詳細な構成を示す回路図であり、第
2の電位が第1の電位よりも大きいときの動作を示す図
である。FIG. 8 is a circuit diagram showing a detailed configuration of a potential difference detection circuit in the output circuit according to the first embodiment of the present invention, showing an operation when the second potential is higher than the first potential. is there.
【図9】本発明の第1の実施形態に係る出力回路におけ
る電位差検出回路の詳細な構成を示す回路図であり、第
2の電位が第1の電位以下であるときの動作を示す図で
ある。FIG. 9 is a circuit diagram showing a detailed configuration of a potential difference detection circuit in the output circuit according to the first embodiment of the present invention, showing an operation when the second potential is equal to or lower than the first potential. is there.
【図10】本発明の第2の実施形態に係る出力回路の構
成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of an output circuit according to a second embodiment of the present invention.
【図11】本発明の第2の実施形態に係る出力回路の変
形例の構成を示す回路図である。FIG. 11 is a circuit diagram showing a configuration of a modified example of the output circuit according to the second embodiment of the present invention.
【図12】本発明の第2の実施形態に係る出力回路の変
形例の構成を示す回路図である。FIG. 12 is a circuit diagram showing a configuration of a modified example of the output circuit according to the second embodiment of the present invention.
【図13】従来の出力回路の構成を示す回路図である。FIG. 13 is a circuit diagram showing a configuration of a conventional output circuit.
【図14】従来の出力回路の構成を示す回路図であり、
出力パッド部の出力電位が高電位のときの動作を示す図
である。FIG. 14 is a circuit diagram showing a configuration of a conventional output circuit,
It is a figure which shows operation | movement when the output electric potential of an output pad part is a high electric potential.
【図15】従来の出力回路の構成を示す回路図であり、
出力パッド部の出力電位が低電位のときの動作を示す図
である。FIG. 15 is a circuit diagram showing a configuration of a conventional output circuit,
It is a figure which shows operation | movement when the output electric potential of an output pad part is a low electric potential.
【符号の説明】
IN 入力端子
EN イネーブル端子
OUT 出力パッド部(出力部)
VDD1 第1の電位
VDD2 第2の電位
VDD3 第3の電位
VIN 所定の電位
OUT1 電位差検出信号
A 節点
B 節点
10 信号生成回路
S1 第1の制御信号
S2 第2の制御信号
Su プルアップ制御信号
Sd プルダウン制御信号
20 電圧変換回路
21 P型MOSトランジスタ(第3のP型MOSトラ
ンジスタ)
22 P型MOSトランジスタ(第4のP型MOSトラ
ンジスタ)
23 N型MOSトランジスタ(第6のN型MOSトラ
ンジスタ)
24 N型MOSトランジスタ(第4のN型MOSトラ
ンジスタ)
25 P型MOSトランジスタ(第5のP型MOSトラ
ンジスタ)
26 P型MOSトランジスタ(第6のP型MOSトラ
ンジスタ)
27 N型MOSトランジスタ(第5のN型MOSトラ
ンジスタ)
28 N型MOSトランジスタ(第3のN型MOSトラ
ンジスタ)
30 プルアップ回路
31 P型MOSトランジスタ(第1のP型MOSトラ
ンジスタ)
32 P型MOSトランジスタ(第2のP型MOSトラ
ンジスタ)
40 プルダウン回路
41 N型MOSトランジスタ(第1のN型MOSトラ
ンジスタ)
42 N型MOSトランジスタ(第2のN型MOSトラ
ンジスタ)
50 電位差検出回路
51 P型MOSトランジスタ(第7のP型MOSトラ
ンジスタ)
52 P型MOSトランジスタ(第8のP型MOSトラ
ンジスタ)
53 N型MOSトランジスタ(第7のN型MOSトラ
ンジスタ)
54 N型MOSトランジスタ(第8のN型MOSトラ
ンジスタ)
55 N型MOSトランジスタ(第9のN型MOSトラ
ンジスタ)
56 N型MOSトランジスタ(第10のN型MOSト
ランジスタ)
58 スイッチ回路
61 N型MOSトランジスタ(第11のN型MOSト
ランジスタ)
62 N型MOSトランジスタ(第12のN型MOSト
ランジスタ)
63 N型MOSトランジスタ(第13のN型MOSト
ランジスタ)
64 N型MOSトランジスタ(第14のN型MOSト
ランジスタ)[Description of Reference Signs] IN input terminal EN enable terminal OUT output pad section (output section) VDD1 first potential VDD2 second potential VDD3 third potential VIN predetermined potential OUT1 potential difference detection signal A node B node 10 signal generation circuit S 1 First control signal S 2 Second control signal Su Pull-up control signal S d Pull-down control signal 20 Voltage conversion circuit 21 P-type MOS transistor (third P-type MOS transistor) 22 P-type MOS transistor (third 4 P-type MOS transistor) 23 N-type MOS transistor (sixth N-type MOS transistor) 24 N-type MOS transistor (fourth N-type MOS transistor) 25 P-type MOS transistor (fifth P-type MOS transistor) 26 P-type MOS transistor (sixth P-type MOS transistor) 27 N-type MOS Transistor (fifth N-type MOS transistor) 28 N-type MOS transistor (third N-type MOS transistor) 30 Pull-up circuit 31 P-type MOS transistor (first P-type MOS transistor) 32 P-type MOS transistor (second) P-type MOS transistor) 40 Pull-down circuit 41 N-type MOS transistor (first N-type MOS transistor) 42 N-type MOS transistor (second N-type MOS transistor) 50 Potential difference detection circuit 51 P-type MOS transistor (seventh P-type MOS transistor) 52 P-type MOS transistor (eighth P-type MOS transistor) 53 N-type MOS transistor (seventh N-type MOS transistor) 54 N-type MOS transistor (eighth N-type MOS transistor) 55 N-type MOS transistor (9th N-type MOS transistor) 56 N-type MOS transistor (tenth N-type MOS transistor) 58 Switch circuit 61 N-type MOS transistor (11th N-type MOS transistor) 62 N-type MOS transistor (12th N-type MOS transistor) 63 N-type MOS transistor (13th N-type MOS transistor) 64 N-type MOS transistor (14th N-type MOS transistor)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−74616(JP,A) 特開 平6−37624(JP,A) 特開 平7−111450(JP,A) 国際公開95/019660(WO,A1) (58)調査した分野(Int.Cl.7,DB名) H03K 19/00 H03K 17/00 ─────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-7-74616 (JP, A) JP-A-6-37624 (JP, A) JP-A-7-111450 (JP, A) International Publication 95/019660 (WO, A1) (58) Fields investigated (Int.Cl. 7 , DB name) H03K 19/00 H03K 17/00
Claims (8)
出力信号を入力とし、この一の回路の出力信号に従っ
て、出力部から第2の電位を電源電位とする他の回路に
信号を出力する出力回路であって、 入力された前記一の回路の出力信号を基にして、前記第
1の電位と接地電位との電位差を振幅とする第1及び第
2の制御信号を生成する信号生成回路と、 前記信号生成回路によって生成された第1の制御信号を
入力とし、この第1の制御信号の振幅を変換することに
よりプルアップ制御信号を生成して出力する電圧変換回
路と、 前記電圧変換回路から出力されたプルアップ制御信号を
入力とし、このプルアップ制御信号の指示に従って前記
出力部の電位を前記第2の電位に引き上げるか否かを制
御するプルアップ回路と、 前記信号生成回路によって生成された第2の制御信号を
プルダウン制御信号として入力し、このプルダウン制御
信号の指示に従って前記出力部の電位を接地電位に引き
下げるか否かを制御するプルダウン回路とを備え、 前記プルアップ回路は、 ソースに前記第2の電位が与えられ且つゲートに前記プ
ルアップ制御信号が入力される第1のP型MOSトラン
ジスタと、前記第1のP型MOSトランジスタのドレイ
ンにソースが接続されると共にドレインが前記出力部に
接続され且つゲートに、前記第1の電位と異なる第3の
電位が印加された第2のP型MOSトランジスタとを備
え、 前記プルダウン回路は、 ソースが接地され且つゲートに前記プルダウン制御信号
が入力される第1のN型MOSトランジスタと、前記第
1のN型MOSトランジスタのドレインにソースが接続
されると共にドレインが前記出力部に接続され且つゲー
トに前記第1の電位が印加された第2のN型MOSトラ
ンジスタとを備え、 前記電圧変換回路は、 前記出力部の電位を前記第2の電位に引き上げるよう前
記プルアップ回路に指示するときは、前記プルアップ制
御信号の電位を、前記第2の電位から前記第1のP型M
OSトランジスタの閾値電圧を引いた電位以下で且つ前
記第2の電位から前記第1のP型MOSトランジスタの
ゲート酸化膜耐圧相当電圧を引いた電位以上の電位にす
る一方、前記出力部の電位を前記第2の電位に引き上げ
るよう前記プルアップ回路に指示しないときは、前記プ
ルアップ制御信号の電位を前記第2の電位にするもので
あり、 前記出力回路は、 前記第1の電位と前記第2の電位との電位差を検出し、
前記第2の電位が前記第1の電位よりも大きいか否かを
示す電位差検出信号を出力する電位差検出回路と、 所定の電位及び接地電位が与えられると共に前記電位差
検出回路から出力された電位差検出信号を入力とし、こ
の電位差検出信号が前記第2の電位が前記第1の電位よ
りも大きいことを示すときは前記所定の電位を選択出力
する一方、前記電位差検出信号が前記第2の電位が前記
第1の電位以下であることを示すときは接地電位を選択
出力するスイッチ回路とを備え、 前記スイッチ回路の出力電位を前記第3の電位とするこ
とを特徴とする出力回路。1. A circuit for using a first potential as a power supply potential
Use the output signal as input and follow the output signal of this one circuit.
From the output to another circuit that uses the second potential as the power supply potential.
An output circuit for outputting a signal, the first circuit based on the input output signal of the one circuit,
1st and 1st whose amplitude is the potential difference between the first potential and the ground potential
A signal generation circuit for generating a second control signal, the first control signal generated by the signal generating circuit
As an input, to convert the amplitude of this first control signal
Voltage conversion circuit that generates and outputs a more pull-up control signal
And a pull-up control signal output from the voltage conversion circuit.
As an input, follow the instructions of this pull-up control signal
It controls whether or not the potential of the output section is raised to the second potential.
And a pull-up circuit for controlling the second control signal generated by the signal generation circuit.
Input as a pull-down control signal to control this pull-down
Pull the potential of the output section to the ground potential according to the signal instructions.
A pull-down circuit for controlling whether or not to lower the voltage, the pull-up circuit being provided with the second potential at a source and the pull-up circuit at a gate.
First P-type MOS transistor to which a pull-up control signal is input
A transistor and a drain of the first P-type MOS transistor.
Source to the output and the drain to the output
A third gate connected to the gate and different from the first potential
A second P-type MOS transistor to which a potential is applied
In the pull-down circuit, the source is grounded and the gate is the pull-down control signal.
A first N-type MOS transistor to which
Source is connected to the drain of N-type MOS transistor 1
And the drain is connected to the output and
Second N-type MOS transistor to which the first potential is applied
And a voltage converter for increasing the potential of the output unit to the second potential.
When instructing the pull-up circuit,
The potential of the control signal from the second potential to the first P-type M
Below the threshold voltage of the OS transistor and before
From the second potential of the first P-type MOS transistor
Set the potential higher than the gate oxide film withstand voltage equivalent voltage.
Meanwhile, the potential of the output section is raised to the second potential.
If you do not instruct the pull-up circuit to
To set the potential of the loop-up control signal to the second potential
And the output circuit detects a potential difference between the first potential and the second potential,
A potential difference detection circuit that outputs a potential difference detection signal indicating whether or not the second potential is higher than the first potential, and a potential difference detection circuit that is supplied with a predetermined potential and a ground potential and that is output from the potential difference detection circuit. When the signal is an input and the potential difference detection signal indicates that the second potential is larger than the first potential, the predetermined potential is selected and output, while the potential difference detection signal indicates that the second potential is A switch circuit which selectively outputs a ground potential when the output potential is equal to or lower than the first potential, and the output potential of the switch circuit is the third potential.
の電位から前記第1のP型MOSトランジスタのゲート
酸化膜耐圧相当電圧を引いた電位以上であることを特徴
とする出力回路。2. The output circuit according to claim 1 , wherein the predetermined potential is less than or equal to the first potential and the second potential is less than or equal to the first potential.
The output circuit has a potential equal to or higher than a potential obtained by subtracting a voltage equivalent to the gate oxide film withstand voltage of the first P-type MOS transistor from the potential.
1の電位が印加された第7のP型MOSトランジスタ
と、 ソースに前記第1の電位が与えられた第8のP型MOS
トランジスタと、 前記第7のP型MOSトランジスタとドレイン同士が接
続された第7のN型MOSトランジスタと、 前記第7のN型MOSトランジスタのソースにドレイン
が接続され且つソースが接地された第8のN型MOSト
ランジスタと、 前記第8のP型MOSトランジスタとドレイン同士が接
続され且つソースが接地された第9のN型MOSトラン
ジスタと、 ドレインに前記第1の電位が与えられると共にゲートに
前記第2の電位が印加され且つソースが前記第8のP型
MOSトランジスタのゲートに接続された第10のN型
MOSトランジスタとを備え、 前記第8のN型MOSトランジスタのゲートと前記第9
のN型MOSトランジスタのドレインとが接続されると
共に前記第9のN型MOSトランジスタのゲートと前記
第8のN型MOSトランジスタのドレインとが接続さ
れ、 前記第8のP型MOSトランジスタと前記第9のN型M
OSトランジスタとのドレイン同士が接続された節点か
ら前記電位差検出信号を出力するものであることを特徴
とする出力回路。3. The output circuit according to claim 1 , wherein the potential difference detection circuit is a seventh P-type MOS transistor in which the source is applied with the second potential and the gate is applied with the first potential. And an eighth P-type MOS having the source supplied with the first potential
A transistor, a seventh N-type MOS transistor in which the drains of the seventh P-type MOS transistor are connected to each other, and a drain of which is connected to the source of the seventh N-type MOS transistor and the source of which is grounded An N-type MOS transistor, a ninth N-type MOS transistor whose drain is connected to the eighth P-type MOS transistor and whose source is grounded, and said first potential is applied to the drain and said gate is applied to the gate. A tenth N-type MOS transistor to which a second potential is applied and whose source is connected to the gate of the eighth P-type MOS transistor, wherein the gate of the eighth N-type MOS transistor and the ninth
Is connected to the drain of the N-type MOS transistor, the gate of the ninth N-type MOS transistor is connected to the drain of the eighth N-type MOS transistor, and the eighth P-type MOS transistor and the eighth N-type MOS transistor are connected to each other. N type M of 9
An output circuit, which outputs the potential difference detection signal from a node in which drains of an OS transistor and drains are connected to each other.
は、前記第2の電位であり、 前記第7,第8,第9及び第10のN型MOSトランジ
スタの基板電位は、接地電位であることを特徴とする出
力回路。4. The output circuit according to claim 3 , wherein the substrate potentials of the seventh and eighth P-type MOS transistors are the second potential, and the seventh, eighth, ninth and ninth 10. The output circuit, wherein the substrate potential of the N-type MOS transistor 10 is ground potential.
出力信号を入力とし、この一の回路の出力信号に従っ
て、出力部から第2の電位を電源電位とする他の回路に
信号を出力する出力回路であって、 入力された前記一の回路の出力信号を基にして、前記第
1の電位と接地電位との電位差を振幅とする第1及び第
2の制御信号を生成する信号生成回路と、 前記信号生成回路によって生成された第1の制御信号を
入力とし、この第1の制御信号の振幅を変換することに
よりプルアップ制御信号を生成して出力する電圧変換回
路と、 前記電圧変換回路から出力されたプルアップ制御信号を
入力とし、このプルアップ制御信号の指示に従って前記
出力部の電位を前記第2の電位に引き上げるか否かを制
御するプルアップ回路と、 前記信号生成回路によって生成された第2の制御信号を
プルダウン制御信号として入力し、このプルダウン制御
信号の指示に従って前記出力部の電位を接地電位に引き
下げるか否かを制御するプルダウン回路とを備え、 前記プルアップ回路は、 ソースに前記第2の電位が与えられ且つゲートに前記プ
ルアップ制御信号が入力される第1のP型MOSトラン
ジスタと、前記第1のP型MOSトランジスタのドレイ
ンにソースが接続されると共にドレインが前記出力部に
接続され且つゲートに、前記第1の電位と異なる第3の
電位が印加された第2のP型MOSトランジスタとを備
え、 前記プルダウン回路は、 ソースが接地され且つゲートに前記プルダウン制御信号
が入力される第1のN型MOSトランジスタと、前記第
1のN型MOSトランジスタのドレインにソースが接続
されると共にドレインが前記出力部に接続され且つゲー
トに前記第1の電位が印加された第2のN型MOSトラ
ンジスタとを備え、 前記電圧変換回路は、 前記出力部の電位を前記第2の電位に引き上げるよう前
記プルアップ回路に指示するときは、前記プルアップ制
御信号の電位を、前記第2の電位から前記第1のP型M
OSトランジスタの閾値電圧を引いた電位以下で且つ前
記第2の電位から前記第1のP型MOSトランジスタの
ゲート酸化膜耐圧相当電圧を引いた電位以上の電位にす
る一方、前記出力部 の電位を前記第2の電位に引き上げ
るよう前記プルアップ回路に指示しないときは、前記プ
ルアップ制御信号の電位を前記第2の電位にするもので
あり、 前記出力回路は、 前記第1の電位と前記第2の電位との電位差を検出し、
前記第2の電位が前記第1の電位よりも大きいか否かを
示す電位差検出信号を出力する電位差検出回路と、 前記電位差検出回路から出力された電位差検出信号を入
力とし、この電位差検出信号が前記第2の電位が前記第
1の電位よりも大きいことを示すときは前記電圧変換回
路の動作速度を促進する一方、前記電位差検出信号が前
記第2の電位が前記第1の電位以下であることを示すと
きは前記電圧変換回路の動作速度を促進しない電圧変換
促進回路とを備えていることを特徴とする出力回路。5. A circuit for using the first potential as a power supply potential
Use the output signal as input and follow the output signal of this one circuit.
From the output to another circuit that uses the second potential as the power supply potential.
An output circuit for outputting a signal, the first circuit based on the input output signal of the one circuit,
1st and 1st whose amplitude is the potential difference between the first potential and the ground potential
A signal generation circuit for generating a second control signal, the first control signal generated by the signal generating circuit
As an input, to convert the amplitude of this first control signal
Voltage conversion circuit that generates and outputs a more pull-up control signal
And a pull-up control signal output from the voltage conversion circuit.
As an input, follow the instructions of this pull-up control signal
It controls whether or not the potential of the output section is raised to the second potential.
And a pull-up circuit for controlling the second control signal generated by the signal generation circuit.
Input as a pull-down control signal to control this pull-down
Pull the potential of the output section to the ground potential according to the signal instructions.
A pull-down circuit for controlling whether or not to lower the voltage, the pull-up circuit being provided with the second potential at a source and the pull-up circuit at a gate.
First P-type MOS transistor to which a pull-up control signal is input
A transistor and a drain of the first P-type MOS transistor.
Source to the output and the drain to the output
A third gate connected to the gate and different from the first potential
A second P-type MOS transistor to which a potential is applied
In the pull-down circuit, the source is grounded and the gate is the pull-down control signal.
A first N-type MOS transistor to which
Source is connected to the drain of N-type MOS transistor 1
And the drain is connected to the output and
Second N-type MOS transistor to which the first potential is applied
And a voltage converter for increasing the potential of the output unit to the second potential.
When instructing the pull-up circuit,
The potential of the control signal from the second potential to the first P-type M
Below the threshold voltage of the OS transistor and before
From the second potential of the first P-type MOS transistor
Set the potential higher than the gate oxide film withstand voltage equivalent voltage.
Meanwhile, the potential of the output section is raised to the second potential.
If you do not instruct the pull-up circuit to
To set the potential of the loop-up control signal to the second potential
And the output circuit detects a potential difference between the first potential and the second potential,
A potential difference detection circuit that outputs a potential difference detection signal indicating whether or not the second potential is higher than the first potential, and a potential difference detection signal output from the potential difference detection circuit as an input, and the potential difference detection signal is When indicating that the second potential is higher than the first potential, the operation speed of the voltage conversion circuit is accelerated, while the potential difference detection signal indicates that the second potential is equal to or lower than the first potential. And an output circuit that does not accelerate the operating speed of the voltage conversion circuit.
型MOSトランジスタと、 前記第3のP型MOSトランジスタのドレインにソース
が接続された第5のP型MOSトランジスタと、 前記第4のP型MOSトランジスタのドレインにソース
が接続された第6のP型MOSトランジスタと、 前記第6のP型MOSトランジスタとドレイン同士が接
続された第3のN型MOSトランジスタと、 前記第3のN型MOSトランジスタのソースにドレイン
が接続され且つソースが接地された第4のN型MOSト
ランジスタと、 前記第5のP型MOSトランジスタとドレイン同士が接
続された第5のN型MOSトランジスタと、 前記第5のN型MOSトランジスタのソースにドレイン
が接続され且つソースが接地された第6のN型MOSト
ランジスタとを備え、 前記第3のP型MOSトランジスタのゲートと前記第4
のP型MOSトランジスタのドレインとが接続されると
共に前記第4のP型MOSトランジスタのゲートと前記
第3のP型MOSトランジスタのドレインとが接続さ
れ、前記第5及び第6のP型MOSトランジスタのゲー
トに前記第3の電位が印加されると共に前記第3及び第
5のN型MOSトランジスタのゲートに前記第1の電位
が印加され、前記第6のN型MOSトランジスタのゲー
トに前記信号生成回路によって生成された第1の制御信
号が入力されると共に前記第4のN型MOSトランジス
タのゲートに前記第1の制御信号の反転信号が入力さ
れ、前記第4のP型MOSトランジスタのドレインと前
記第6のP型MOSトランジスタのソースとが接続され
た節点から前記プルアップ制御信号を出力するものであ
り、 前記電圧変換促進回路は、 前記第3のP型MOSトランジスタとドレイン同士が接
続された第11のN型MOSトランジスタと、 前記第11のN型MOSトランジスタのソースにドレイ
ンが接続され且つ前記第6のN型MOSトランジスタの
ドレインにソースが接続された第12のN型MOSトラ
ンジスタと、 前記第4のP型MOSトランジスタとドレイン同士が接
続された第13のN型MOSトランジスタと、 前記第13のN型MOSトランジスタのソースにドレイ
ンが接続され且つ前記第4のN型MOSトランジスタの
ドレインにソースが接続された第14のN型MOSトラ
ンジスタとを備え、 前記第11及び第13のN型MOSトランジスタのゲー
トに前記第1の電位が印加され、前記第12及び第14
のN型MOSトランジスタのゲートに前記電位差検出信
号を入力するものであり、 前記電位差検出回路は、前記第2の電位が前記第1の電
位よりも大きいときは前記第1の電位を前記電位差検出
信号として出力する一方、前記第2の電位が前記第1の
電位以下であるときは接地電位を前記電位差検出信号と
して出力するものであることを特徴とする出力回路。6. The output circuit according to claim 5 , wherein the voltage conversion circuit includes third and fourth P-type transistors having a source to which the second potential is applied.
Type MOS transistor, a fifth P-type MOS transistor whose source is connected to the drain of the third P-type MOS transistor, and a sixth P-type transistor whose source is connected to the drain of the fourth P-type MOS transistor. -Type MOS transistor, a third N-type MOS transistor having the sixth P-type MOS transistor and drains connected to each other, a drain connected to the source of the third N-type MOS transistor, and a source grounded A fourth N-type MOS transistor, a fifth N-type MOS transistor in which the fifth P-type MOS transistor and the drains thereof are connected to each other, and a drain and a source of the fifth N-type MOS transistor And a sixth N-type MOS transistor whose ground is connected to the ground. And the fourth
Is connected to the drain of the P-type MOS transistor, and the gate of the fourth P-type MOS transistor is connected to the drain of the third P-type MOS transistor, and the fifth and sixth P-type MOS transistors are connected. The third potential is applied to the gate of the second N-type MOS transistor, the first potential is applied to the gates of the third and fifth N-type MOS transistors, and the signal generation is applied to the gate of the sixth N-type MOS transistor. A first control signal generated by a circuit is input, an inverted signal of the first control signal is input to the gate of the fourth N-type MOS transistor, and a drain of the fourth P-type MOS transistor is input. The pull-up control signal is output from a node connected to the source of the sixth P-type MOS transistor. The circuit includes an eleventh N-type MOS transistor whose drain is connected to the third P-type MOS transistor, and a sixth N-type MOS transistor whose drain is connected to the source of the eleventh N-type MOS transistor. A twelfth N-type MOS transistor whose source is connected to the drain of the transistor, a thirteenth N-type MOS transistor whose drain is connected to the fourth P-type MOS transistor, and the thirteenth N-type MOS transistor A fourteenth N-type MOS transistor having a drain connected to the source and a source connected to the drain of the fourth N-type MOS transistor, wherein the gates of the eleventh and thirteenth N-type MOS transistors are A twelfth and fourteenth potential is applied to the first potential.
The potential difference detection signal is input to the gate of the N-type MOS transistor, and the potential difference detection circuit detects the first potential difference when the second potential is higher than the first potential. An output circuit, which outputs the signal as a signal, and outputs the ground potential as the potential difference detection signal when the second potential is equal to or lower than the first potential.
第6のN型MOSトランジスタのドレインに接続される
代わりに前記第1の制御信号の反転信号が入力されるこ
とを特徴とする出力回路。7. The output circuit according to claim 6 , wherein the source of the twelfth N-type MOS transistor is connected to the drain of the sixth N-type MOS transistor instead of the first control signal. An output circuit characterized by receiving an inverted signal.
第4のN型MOSトランジスタのドレインに接続される
代わりに前記第1の制御信号が入力されることを特徴と
する出力回路。8. The output circuit according to claim 7 , wherein the source of the fourteenth N-type MOS transistor is connected to the drain of the fourth N-type MOS transistor, and the first control signal is supplied. An output circuit characterized by being input.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21826196A JP3530315B2 (en) | 1995-09-21 | 1996-08-20 | Output circuit |
TW085111054A TW338188B (en) | 1995-09-21 | 1996-09-10 | Output circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-242894 | 1995-09-21 | ||
JP24289495 | 1995-09-21 | ||
JP21826196A JP3530315B2 (en) | 1995-09-21 | 1996-08-20 | Output circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09148915A JPH09148915A (en) | 1997-06-06 |
JP3530315B2 true JP3530315B2 (en) | 2004-05-24 |
Family
ID=26522477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21826196A Expired - Fee Related JP3530315B2 (en) | 1995-09-21 | 1996-08-20 | Output circuit |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3530315B2 (en) |
TW (1) | TW338188B (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8598936B2 (en) | 2012-02-27 | 2013-12-03 | Renesas Electronics Corporation | Semiconductor integrated circuit |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5917358A (en) * | 1997-12-09 | 1999-06-29 | Motorola, Inc. | Method and output buffer with programmable bias to accommodate multiple supply voltages |
JP2009147985A (en) * | 2001-08-31 | 2009-07-02 | Renesas Technology Corp | Semiconductor device |
US7145364B2 (en) * | 2005-02-25 | 2006-12-05 | Agere Systems Inc. | Self-bypassing voltage level translator circuit |
US7605618B2 (en) * | 2006-01-12 | 2009-10-20 | Qualcomm, Incorporated | Digital output driver and input buffer using thin-oxide field effect transistors |
JP4724575B2 (en) * | 2006-03-03 | 2011-07-13 | Okiセミコンダクタ株式会社 | Level conversion circuit |
JP5095184B2 (en) * | 2006-11-22 | 2012-12-12 | フリースケール セミコンダクター インコーポレイテッド | Level shifter circuit |
JP2008199153A (en) * | 2007-02-09 | 2008-08-28 | Matsushita Electric Ind Co Ltd | Level shifter |
JP5966402B2 (en) * | 2012-02-10 | 2016-08-10 | 凸版印刷株式会社 | Semiconductor integrated circuit |
JP5886112B2 (en) * | 2012-04-11 | 2016-03-16 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit device, level shift circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0637624A (en) * | 1992-07-13 | 1994-02-10 | Nec Corp | Level conversion circuit |
JPH0774616A (en) * | 1993-07-06 | 1995-03-17 | Seiko Epson Corp | Signal voltage level converting circuit and output buffer circuit |
JP2901171B2 (en) * | 1993-10-08 | 1999-06-07 | 日本電信電話株式会社 | Deep submicron MOSFET output buffer circuit |
US5493244A (en) * | 1994-01-13 | 1996-02-20 | Atmel Corporation | Breakdown protection circuit using high voltage detection |
-
1996
- 1996-08-20 JP JP21826196A patent/JP3530315B2/en not_active Expired - Fee Related
- 1996-09-10 TW TW085111054A patent/TW338188B/en not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8598936B2 (en) | 2012-02-27 | 2013-12-03 | Renesas Electronics Corporation | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH09148915A (en) | 1997-06-06 |
TW338188B (en) | 1998-08-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031118 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040113 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040224 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040227 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
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