JP3526997B2 - マスクrom - Google Patents
マスクromInfo
- Publication number
- JP3526997B2 JP3526997B2 JP35202495A JP35202495A JP3526997B2 JP 3526997 B2 JP3526997 B2 JP 3526997B2 JP 35202495 A JP35202495 A JP 35202495A JP 35202495 A JP35202495 A JP 35202495A JP 3526997 B2 JP3526997 B2 JP 3526997B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory cell
- field shield
- data
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は製造工程でデータが
書き込まれて読み出し専用メモリとして用いられるマス
クROM(リード・オンリ・メモリ)およびデータ読出
方法ならびにその製造方法に係り、特にフィールドシー
ルド素子分離構造を有するマスクROMおよびデータ読
出方法ならびにその製造方法に関する。 【0002】 【従来の技術】マスクROMには、素子分離手段とし
て、フィールドシールド素子分離構造を有するものがあ
る。この構造は、メモリセルを構成する各MOSトラン
ジスタ間にMOS型のフィールドシールドトランジスタ
を選択的に形成すると共に、このフィールドシールドト
ランジスタのゲート電極をフィールドシールドトランジ
スタのしきい値以下の電位に固定することによって素子
分離を図ろうとするものである。以下、図13〜図18
を参照して、このようなフィールドシールド素子分離構
造を有する従来のマスクROMについて説明する。 【0003】図13は従来のマスクROMのメモリセル
部分の回路を表し、図14はその平面的素子構成を表す
ものである。また、図15は図14におけるA−A′線
に沿った断面、図16は図14におけるB−B′線に沿
った断面、図17は図14におけるC−C′線に沿った
断面、図18は図14におけるD−D′線に沿った断面
を表すものである。 【0004】図13に示したように、このマスクROM
は、メモリセルとして作用するNMOS型のトランジス
タM11〜M22を備えている。このうちトランジスタ
M11およびM12の各ゲート電極はワードラインWL
1に接続され、トランジスタM21およびM22の各ゲ
ート電極はワードラインWL2に接続されている。トラ
ンジスタM11およびM21のドレインは共通接続され
ると共にビットラインBL1に接続され、トランジスタ
M12およびM22のドレインは共通接続されると共に
ビットラインBL2に接続されている。これらの4つの
トランジスタの各ソースラインSL1〜SL4はいずれ
も接地されている。 【0005】図14〜図18に示したように、P型のシ
リコン基板101上のメモリセル形成領域には、フィー
ルドシールドゲート酸化膜102を介してフィールドシ
ールドゲート電極104が全面に形成され、さらにその
上にフィールドシールドキャップ酸化膜105が全面に
形成されている。これらの3層を貫通してシリコン基板
101に達する開口151、152が細長い逆S字形に
選択的に形成され、これらの開口151,152の内側
面にサイドウォール酸化膜106が形成されている。な
お、フィールドシールドゲート電極104は、後述する
ように、各メモリセルトランジスタ間を分離するための
素子分離用フィールドシールドトランジスタを構成する
ものである。 【0006】フィールドシールドキャップ酸化膜105
および開口151,152内のシリコン基板101上に
は、直線状(図14の上下方向)にパターニングされた
ゲート電極層109−1およびキャップ酸化膜110−
1、並びにゲート電極層109−2およびキャップ酸化
膜110−2が延設されている。但し、開口151,1
52内の領域においてはシリコン基板101上にゲート
酸化膜107を介してゲート電極層109−1,109
−2が形成されている。このうち、ゲート電極層109
−1はトランジスタM11,M12のワードラインWL
1として作用し、ゲート電極層109−2はトランジス
タM21,M22のワードラインWL2として作用する
ものである。ゲート電極層109−1およびキャップ酸
化膜110−1、並びにゲート電極層109−2および
キャップ酸化膜110−2の両側面には、サイドウォー
ル酸化膜111が形成されている。 【0007】図14および図15に示したように、開口
151内のシリコン基板101の表面近傍領域には、サ
イドウォール酸化膜106およびサイドウォール酸化膜
111と自己整合的にドレイン拡散層112aおよびソ
ース拡散層112bが形成されている。これらの拡散層
は、シリコン基板101にN型の不純物を拡散させて形
成したもので、トランジスタM21のドレインおよびソ
ースとなる領域である。なお、トランジスタM11、M
12およびM22における図16に対応した断面は図示
しないが、これらもM21と同様の構造になっている。 【0008】以上の素子構造を覆うようにしてBPSG
(ボロン・リン・シリケート・ガラス)膜等からなる層
間絶縁膜113が全面に形成されている。そして、この
層間絶縁膜113を貫通して、開口151内のドレイン
拡散層112aおよびソース拡散層112bに達するコ
ンタクト孔114b,114cが形成され、これらのコ
ンタクト孔を埋めるようにして、直線状にパターニング
された金属配線115b,115cがゲート電極層10
9−1,109−2と直交する方向に延設されている
(図14〜図16)。ここで、金属配線115bはビッ
トラインBL1,BL2として作用し、金属配線115
cはソースラインSL1〜SL4として作用するもので
あり、アルミニウム等から構成されている。 【0009】図14に示したように、フィールドシール
ドゲート電極104は、金属配線115b,115cと
平行に延設された金属配線115aとコンタクト孔11
4aを介して接続されている。この金属配線115aは
通常0Vに固定されるようになっている。ここで、フィ
ールドシールドゲート電極104をゲート電極とする素
子分離用フィールドシールドトランジスタのしきい値電
圧は、例えば3Vである。したがって、フィールドシー
ルドゲート電極104を0Vに固定しておくことによ
り、素子分離用フィールドシールドトランジスタを非導
通状態に保持し、隣接するトランジスタM11〜M22
の相互間を電気的に分離することができるようになって
いる。 【0010】なお、金属配線115a,115b,11
5cは、図示しない保護膜によって覆われている。 【0011】次に、以上のような構成のマスクROMの
作用および動作を説明する。 【0012】このマスクROMに対するデータ書込み
は、その製造工程において、所定のメモリセルトランジ
スタのチャネル領域となる部分以外をマスクして、その
領域のシリコン基板101表面にのみ不純物をイオン注
入し、そのメモリセルトランジスタのしきい電圧を変え
ることで行う。例えば今、初期状態(データ非書込状
態)におけるメモリセルトランジスタM11〜M22の
しきい値電圧が1Vであるとし、例えばトランジスタM
21にデータを書き込むものとすると、図16に示した
ように、製造工程において、このトランジスタM21の
ゲート電極層109−2の下部領域のシリコン基板10
1にP型の不純物をイオン注入して、高濃度不純物領域
108を形成し、これにより、トランジスタM21のし
きい値電圧のみを2Vに変化させる。他のトランジスタ
M11,M12,M22のしきい値電圧は1Vのままで
ある。 【0013】こうして製造したマスクROMからのデー
タ読出しは、次のようにして行う。すなわち、読出対象
のメモリセルトランジスタのビットラインを立ち上げる
と共に、そのメモリセルトランジスタのワードライン
に、高しきい値電圧(データを書き込んだメモリセルト
ランジスタのしきい値電圧)と低しきい値電圧(データ
を書き込まなかったメモリセルトランジスタのしきい値
電圧)の中間の電圧を印加したときの読出対象トランジ
スタのオン/オフ(ドレイン電流の有無)によってデー
タの“1”,“0”を判断する。 【0014】具体的には、例えば、図13において、デ
ータを書き込まなかったメモリセルトランジスタM11
からデータを読み出す場合には、ビットラインBL1を
5V、ビットラインBL2を0V、ワードラインWL1
を1.5V、ワードラインWL2を0Vとする。ソース
ラインSL1,SL2は上記のように接地されており、
0Vである。この場合、トランジスタM11のしきい値
電圧は1Vであるから、トランジスタM11はオン状態
となり、ビットラインBL1からソースラインSL1に
電流が流れる。一方、データを書き込んだメモリセルト
ランジスタM21からデータを読み出す場合には、ビッ
トラインBL1を5V、ビットラインBL2を0V、ワ
ードラインWL1を0V、ワードラインWL2を1.5
Vとする。ソースラインSL1,SL2は上記と同様に
0Vである。この場合、トランジスタM21のしきい値
電圧は2Vであるから、トランジスタM21はオフ状態
となり、ビットラインBL1からソースラインSL2に
電流は流れない。このようにして、ドレイン電流の有無
を判断し、これを“1”,“0”に対応付けて読み出し
データとする。 【0015】また、上述のように、各メモリセルトラン
ジスタM11〜M22の相互間は、フィールドシールド
ゲート電極104をしきい値電圧以下の0Vに固定して
素子分離用フィールドシールドトランジスタを非導通状
態に保持することによって、電気的に分離されており、
上記のような各メモリセルからのデータ読み出しが可能
になっている。 【0016】このように、マスクROMは、各メモリセ
ルを単一のMOSトランジスタによって構成しているた
め、比較的単純な構造で集積度を上げることができる。 【0017】 【発明が解決しようとする課題】しかしながら、近年に
あっては、記憶容量の増大とチップサイズの小型化の要
請に呼応してDRAM等の各種の半導体メモリの集積度
が飛躍的に高まりつつあり、マスクROMについてもよ
り一層高集積化してチップサイズの小型化と大容量化を
図る必要がある。ここで、チップサイズは、容量が同じ
であれば、メモリセルトランジスタの素子サイズと素子
分離用MOS型フィールドシールドトランジスタのサイ
ズとによって定まる。言い換えると、記憶容量は、チッ
プサイズが同じであれば、メモリセルトランジスタの素
子サイズと素子分離用MOS型フィールドシールドトラ
ンジスタのサイズとによって定まる。このため、マスク
ROMの小型化や大容量化を図るためには、より高度の
微細加工技術が必要となり、困難を伴う場合が多い。 【0018】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、現状レベルよりも高度の微細加工技
術を必要とせずにチップサイズの小型化と大容量化を実
現することができるマスクROMおよびそのデータ読出
方法ならびにマスクROMの製造方法を提供することに
ある。 【0019】 【課題を解決するための手段】請求項1記載のマスクR
OMは、半導体基板上に形成されると共にそのしきい値
電圧が変えられることによってデータを記憶するメモリ
セル用MOS型トランジスタと、各メモリセル用MOS
型トランジスタ間を相互に区分して電気的に分離する素
子分離用MOS型フィールドシールドトランジスタとを
備えたフィールドシールド素子分離構造のマスクROM
であって、前記素子分離用MOS型フィールドシールド
トランジスタのチャネル領域の一部のしきい値電圧を、
データの内容に応じて変えることによって、素子分離領
域の一部に、データを記憶するメモリセル機能を有する
MOS型トランジスタを形成したものである。 【0020】このマスクROMでは、メモリセル用MO
S型トランジスタが本来のメモリセルとしてデータ記憶
に利用されるほか、本来は素子分離用として設けられた
MOS型フィールドシールドトランジスタの一部にもデ
ータ記憶機能が付与されている。すなわち、素子分離用
MOS型フィールドシールドトランジスタのチャネル領
域のうちの一部領域のしきい値電圧を、データの内容に
応じて変えることによって、その領域をチャネル部とす
るMOS型フィールドシールドトランジスタがメモリセ
ルとして機能し、これによってデータが記憶される。 【0021】 【0022】 【0023】 【0024】 【0025】 【0026】 【0027】 【0028】 【0029】 【実施の形態】以下、本発明の実施の形態を図面を参照
して具体的に説明する。 【0030】図1は本発明の一実施の形態に係るマスク
ROMにおけるメモリセルアレイの一部回路の構成を表
すものであり、図2はその平面的素子構成を表すもので
ある。また、図3は図2におけるA−A′線に沿った断
面、図4は図2におけるB−B′線に沿った断面、図5
は図2におけるC−C′線に沿った断面、図6は図2に
おけるD−D′線に沿った断面、図7は図2におけるE
−E′線に沿った断面、図8は図2におけるF−F′線
に沿った断面を表すものである。なお、これらの図で、
従来例(図13〜図18)と同一構成要素には同一の符
号を付すものとする。 【0031】図1に示したように、このマスクROM
は、メモリセルとして作用するNMOS型のトランジス
タM11〜M22を備えている。このうちトランジスタ
M11およびM12の各ゲート電極はワードラインWL
1に接続され、トランジスタM21およびM22の各ゲ
ート電極はワードラインWL2に接続されている。トラ
ンジスタM11およびM21のドレインは共通接続され
ると共にビットラインBL1に接続され、トランジスタ
M12およびM22のドレインは共通接続されると共に
ビットラインBL2に接続されている。トランジスタM
11のソースとトランジスタM12のソースとの間に
は、フィールドシールドトランジスタFS11が接続さ
れ、トランジスタM21のソースとトランジスタM22
のソースとの間には、フィールドシールドトランジスタ
FS21が接続されている。トランジスタM11とフィ
ールドシールドトランジスタFS11との接続点はソー
スラインSL1に接続され、トランジスタM21とフィ
ールドシールドトランジスタFS21との接続点はソー
スラインSL2に接続され、トランジスタM12とフィ
ールドシールドトランジスタFS11との接続点はソー
スラインSL3に接続され、トランジスタM22とフィ
ールドシールドトランジスタFS21との接続点はソー
スラインSL4に接続されている。フィールドシールド
トランジスタFS11およびFS21の各ゲート電極は
フィールドシールドラインFSLに接続されている。 【0032】図3〜図8に示したように、P型のシリコ
ン基板101上のメモリセル形成領域には、フィールド
シールドゲート酸化膜102を介してフィールドシール
ドゲート電極104が全面に形成され、さらにその上に
フィールドシールドキャップ酸化膜105が全面に形成
されている。これらの3層を貫通してシリコン基板10
1に達する開口151、152が細長い逆S字形に選択
的に形成され、これらの開口151,152の内側面に
サイドウォール酸化膜106が形成されている。なお、
フィールドシールドゲート電極104は、各メモリセル
トランジスタ間を分離するための素子分離用フィールド
シールドトランジスタを構成する。 【0033】フィールドシールドキャップ酸化膜105
および開口151,152内のシリコン基板101上に
は、直線状(図2の上下方向)にパターニングされたゲ
ート電極層109−1およびキャップ酸化膜110−
1、並びにゲート電極層109−2およびキャップ酸化
膜110−2が延設されている。但し、開口151,1
52内の領域においてはシリコン基板101上にゲート
酸化膜107を介してゲート電極層109−1,109
−2が形成されている。このうち、ゲート電極層109
−1はトランジスタM11,M12のワードラインWL
1として作用し、ゲート電極層109−2はトランジス
タM21,M22のワードラインWL2として作用する
ものである。ゲート電極層109−1およびキャップ酸
化膜110−1、並びにゲート電極層109−2および
キャップ酸化膜110−2の両側面には、サイドウォー
ル酸化膜111が形成されている。 【0034】図3および図4に示したように、開口15
1内のシリコン基板101の表面近傍領域には、サイド
ウォール酸化膜106およびサイドウォール酸化膜11
1と自己整合的にドレイン拡散層112aおよびソース
拡散層112bが形成されている。これらの拡散層は、
シリコン基板101にN型の不純物を拡散させて形成し
たもので、トランジスタM21のドレインおよびソース
となる領域である。なお、トランジスタM11、M12
およびM22における図5に対応した断面は図示しない
が、これらもM21と同様の構造になっている。 【0035】以上の素子構造を覆うようにしてBPSG
(ボロン・リン・シリケート・ガラス)膜等からなる層
間絶縁膜113が全面に形成されている。そして、この
層間絶縁膜113を貫通して、開口151内のドレイン
拡散層112aおよびソース拡散層112bに達するコ
ンタクト孔114b,114cが形成され、これらのコ
ンタクト孔を埋めるようにして、直線状にパターニング
された金属配線115b,115cがゲート電極層10
9−1,109−2と直交する方向に延設されている
(図3〜図5)。ここで、金属配線115bはビットラ
インBL1,BL2として作用し、金属配線115cは
ソースラインSL1〜SL4として作用するものであ
り、アルミニウム等から構成されている。 【0036】図3に示したように、フィールドシールド
ゲート電極104は、金属配線115b,115cと平
行に延設された金属配線115aとコンタクト孔114
aを介して接続されている。この金属配線115aは通
常0Vに固定されているが、後述するように、フィール
ドシールドトランジスタを1つのメモリセルと見立てて
ここからデータを読み出す場合には、例えば2.5Vが
印加されるようになっている。この点が本発明の特徴を
なしている。ここで、フィールドシールドゲート電極1
04をゲート電極とする素子分離用フィールドシールド
トランジスタのしきい値電圧は、例えば3Vである。し
たがって、フィールドシールドゲート電極104を0V
にしておくことにより、素子分離用フィールドシールド
トランジスタを非導通状態に保持し、隣接するトランジ
スタM11〜M22の相互間を電気的に分離することが
できるようになっている。 【0037】図7に示したように、ソースラインSL1
につながる開口151内のソース拡散層112bと、ソ
ースラインSL3につながる開口152内のソース拡散
層112bと、これらの間のフィールドシールドゲート
電極104およびフィールドシールドゲート酸化膜10
2とは、図1におけるフィールドシールドトランジスタ
FS11を構成している。同様に、図8に示したよう
に、ソースラインSL2につながる開口151内のソー
ス拡散層112bと、ソースラインSL4につながる開
口152内のソース拡散層112bと、これらの間のフ
ィールドシールドゲート電極104およびフィールドシ
ールドゲート酸化膜102とは、図1におけるフィール
ドシールドトランジスタFS21を構成している。この
うち、フィールドシールドトランジスタFS11のフィ
ールドシールドゲート電極104の下部のシリコン基板
101表面近傍領域(チャネルとなる領域)には、P型
の低濃度不純物領域103が形成され、これによって記
憶データ“1”を表している(図7)。一方、フィール
ドシールドトランジスタFS21のフィールドシールド
ゲート電極104の下部のシリコン基板101表面近傍
領域(チャネルとなる領域)には、P型の低濃度不純物
領域103は形成されておらず、これによって記憶デー
タ“0”を表している(図8)。 【0038】なお、金属配線115a,115b,11
5cは、図示しない保護膜によって覆われている。 【0039】次に、以上のような構成のマスクROMの
作用および動作を説明する。 【0040】このマスクROMでは、従来からデータ記
憶用に設けられていた本来のメモリセル(トランジスタ
M11〜M22)のほかに、本来は素子分離用に設けら
れていたフィールドシールドトランジスタによってもデ
ータを記憶できるようになっている。ここではまず、メ
モリセル(トランジスタM11〜M22)に対するデー
タ書込および読出方法を説明する。 【0041】このマスクROMのメモリセル(M11〜
M22)に対するデータ書込方法は従来例と同様であ
る。すなわち、その製造工程において、所定のメモリセ
ルトランジスタのチャネル領域となる部分以外をマスク
して、その領域のシリコン基板101表面にのみ不純物
をイオン注入し、そのメモリセルトランジスタのしきい
電圧を変えることで行う。例えば今、初期状態(データ
非書込状態)におけるメモリセルトランジスタM11〜
M22のしきい値電圧が1Vであるとし、例えばトラン
ジスタM21にデータを書き込むものとすると、図4お
よび図6に示したように、製造工程において、このトラ
ンジスタM21のゲート電極層109−2の下部領域の
シリコン基板101にP型の不純物をイオン注入して、
P型の高濃度不純物領域108を形成し、これにより、
トランジスタM21のしきい値電圧のみを2Vに変化さ
せる。他のトランジスタM11,M12,M22のしき
い値電圧は1Vのままである。これで、トランジスタM
21からなるメモリセルにのみデータが書き込まれたこ
とになる。 【0042】マスクROMのメモリセル(M11〜M2
2)からのデータ読出方法もまた従来例の説明と同様で
ある。すなわち、読出対象のメモリセルトランジスタの
ビットラインを立ち上げると共に、そのメモリセルトラ
ンジスタのワードラインに、高しきい値電圧(データを
書き込んだメモリセルトランジスタのしきい値電圧)と
低しきい値電圧(データを書き込まなかったメモリセル
トランジスタのしきい値電圧)の中間の電圧を印加した
ときの読出対象トランジスタのオン/オフ(ドレイン電
流の有無)によってデータの“1”,“0”を判断す
る。例えば、図1において、データを書き込まなかった
メモリセルトランジスタM11からデータを読み出す場
合には、ビットラインBL1を5V、ビットラインBL
2を0V、ワードラインWL1を1.5V、ワードライ
ンWL2を0Vとする。ソースラインSL1,SL2は
上記のように接地されており、0Vである。この場合、
トランジスタM11のしきい値電圧は1Vであるから、
トランジスタM11はオン状態となり、ビットラインB
L1からソースラインSL1に電流が流れる。一方、デ
ータを書き込んだメモリセルトランジスタM21からデ
ータを読み出す場合には、ビットラインBL1を5V、
ビットラインBL2を0V、ワードラインWL1を0
V、ワードラインWL2を1.5Vとする。ソースライ
ンSL1,SL2は上記と同様に0Vである。この場
合、トランジスタM21のしきい値電圧は2Vであるか
ら、トランジスタM21はオフ状態となり、ビットライ
ンBL1からソースラインSL2に電流は流れない。こ
のようにして、ドレイン電流の有無を判断し、これを
“1”,“0”に対応付けて読み出しデータとする。 【0043】また、上述のように、各メモリセルトラン
ジスタM11〜M22の相互間は、フィールドシールド
ゲート電極104をしきい値電圧以下の0Vに固定して
素子分離用フィールドシールドトランジスタを非導通状
態に保持することによって、電気的に分離されており、
上記のような各メモリセルからのデータ読み出しが可能
になっている。 【0044】次に、本発明の特徴であるフィールドシー
ルドトランジスタへのデータ書込および読出方法を説明
する。 【0045】フィールドシールドトランジスタへのデー
タ書込みは、書き込み対象のフィールドシールドトラン
ジスタのチャネル領域となるシリコン基板101表面近
傍のP型不純物濃度を低下させることで行う。具体的に
は、例えば、フィールドシールドトランジスタFS11
にデータを書き込むものとすると、製造工程において、
図3,図4および図7に示したように、このフィールド
シールドトランジスタFS11のフィールドシールドゲ
ート電極104の下部のシリコン基板101の表面近傍
領域(チャネルとなる領域)に、N型の不純物をイオン
注入することにより、P型の低濃度不純物領域103を
形成する。フィールドシールドトランジスタFS11の
しきい値電圧は元々3Vであったものが例えば2Vに低
下する。一方、フィールドシールドトランジスタFS2
のしきい値電圧は3Vのままである。これで、フィール
ドシールドトランジスタFS11にのみデータが書き込
まれたことになる。 【0046】一方、フィールドシールドトランジスタか
らのデータ読出しは、次のようにして行う。すなわち、
読出対象のフィールドシールドトランジスタ部分に接続
された2つのメモリセルトランジスタのビットラインの
うちの一方を立ち上げると共に、これら2つのメモリセ
ルトランジスタをオン状態、これら2つのメモリセルト
ランジスタと対をなす2つのメモリセルトランジスタを
オフ状態にし、さらにすべてのソースラインをフローテ
ィング状態にした上で、フィールドシールドトランジス
タのゲート電極(フィールドシールドラインFSL)
に、低しきい値電圧(データを書き込んだフィールドシ
ールドトランジスタのしきい値電圧2V)と高しきい値
電圧(データを書き込まなかったフィールドシールドト
ランジスタのしきい値電圧3V)の中間の電圧を印加
し、そのときの読出対象フィールドシールドトランジス
タ部分のオン/オフ(ドレイン電流の有無)によってデ
ータの“1”,“0”を判断する。 【0047】例えば、図1において、データを書き込ん
だフィールドシールドトランジスタFS11からデータ
を読み出す場合には、ビットラインBL1を5V、ビッ
トラインBL2を0V、ワードラインWL1を5V、ワ
ードラインWL2を0Vとし、ソースラインSL1〜S
L4をすべてフローティング状態にした上で、フィール
ドシールドラインFSLに中間電圧として2.5Vを印
加する。この場合、メモリセルトランジスタのしきい値
電圧は1Vまたは2Vであるから、トランジスタM1
1,M12はオン状態となってビットラインBL1とF
S11との間およびビットラインBL2とFS11との
間が導通状態になると共に、トランジスタM21,M2
2はオフ状態となってビットラインBL1とFS21と
の間およびビットラインBL2とFS21との間は非導
通状態になる。また、フィールドシールドトランジスタ
FS11のしきい値電圧は2Vであるから、フィールド
シールドトランジスタFS11はオン状態となる。この
ため、ビットラインBL1から、メモリセルトランジス
タM11、フィールドシールドトランジスタFS11お
よびメモリセルトランジスタM12を介して、ビットラ
インBL2に電流が流れる。これにより、データ“1”
が読み出されたと判断することができる。 【0048】一方、データを書き込んでいないフィール
ドシールドトランジスタFS21からデータを読み出す
場合には、ビットラインBL1を5V、ビットラインB
L2を0V、ワードラインWL1を0V、ワードライン
WL2を5Vとし、ソースラインSL1〜SL4をすべ
てフローティング状態にした上で、フィールドシールド
ラインFSLに中間電圧として2.5Vを印加する。こ
の場合、メモリセルトランジスタのしきい値電圧は1V
または2Vであるから、トランジスタM21,M22は
オン状態となってビットラインBL1とFS21との間
およびビットラインBL2とFS21との間が導通状態
になると共に、トランジスタM11,M12はオフ状態
となってビットラインBL1とFS11との間およびビ
ットラインBL2とFS11との間は非導通状態にな
る。また、フィールドシールドトランジスタFS21の
しきい値電圧は元のままの3Vであるから、フィールド
シールドトランジスタFS21はオンしない。このた
め、ビットラインBL1からビットラインBL2に電流
が流れることはない。これにより、データ“0”が読み
出されたと判断することができる。 【0049】次に、図9および図10を参照して、以上
のような構成のマスクROMの製造方法を説明する。な
お、図9および図10は図2におけるB−B′線に沿っ
た断面について製造工程を表すものである。 【0050】まず、図9(a)に示したように、不純物
濃度(1〜5)×1016cm-3のP型のシリコン基板1
01上に、熱酸化法によって100〜200nm程度の
膜厚のシリコン酸化膜102′を形成した後、所定位置
に開口を有するようにパターニングされたフォトレジス
ト121を全面に塗布形成し、この所定位置の開口から
イオン注入によりN型不純物をシリコン基板101の表
面近傍に導入する。これにより、相対的にP型不純物濃
度の低い低濃度不純物領域103を形成する。このとき
のイオン注入は、例えばイオン種をリン(P)とし、加
速エネルギーを30〜50keV、ドーズ量を(1〜1
0)×1011cm-2に設定して行う。なお、これとは逆
に、上記の所定位置のみをマスクしてP型不純物をイオ
ン注入注入することにより、その所定位置以外の領域の
不純物濃度を高くすることによって相対的にP型不純物
濃度の低い低濃度不純物領域103を形成するようにし
てもよい。 【0051】次に、図9(b)に示したように、フォト
レジスト121を除去した後、CVD法によって、リン
をドープした多結晶シリコン(ポリシリコン)膜を15
0〜200nmの膜厚に形成し、さらに、100〜20
0nmの膜厚のシリコン酸化膜を形成した後、これらを
パターニングして開口151を形成することにより、フ
ィールドシールドゲート酸化膜102、フィールドシー
ルドゲート電極104およびフィールドシールドキャッ
プ酸化膜105を形成する。もちろん、このとき、開口
152の形成も同時に行う。さらに、CVD法によっ
て、150〜200nmの膜厚のシリコン酸化膜を形成
し、異方性エッチング法によってこのシリコン酸化膜を
エッチングすることにより、開口151の内側面にサイ
ドウォール酸化膜106を形成する。 【0052】次に、図9(c)に示したように、熱酸化
法によって開口151内のシリコン基板101上に15
〜30nmの膜厚のシリコン酸化膜107′を形成した
後、この開口部151内の中央部に開口を有するように
パターニングされたフォトレジスト122を全面に形成
し、これをマスクとしてイオン注入を行うことにより、
開口部151内の中央部領域にP型不純物を導入し、P
型の高濃度不純物領域108を形成する。このときのイ
オン注入は、例えばイオン種をフッ化ボロン(B
F2 + )とし、加速エネルギーを20〜50keV、ド
ーズ量を(1〜10)×1011cm-2に設定して行う。 【0053】次に、図10(a)に示したように、フォ
トレジスト122を除去した後、CVD法によって、リ
ンをドープした多結晶シリコン膜を150〜200nm
の膜厚に形成し、さらに、CVD法によって100〜2
00nmの膜厚のシリコン酸化膜を形成した後、これら
を所定の形状にパターニングすることにより、ゲート酸
化膜107、ゲート電極109−1,109−2および
キャップ酸化膜110−1,110−2を形成する。さ
らに、CVD法によって、200〜300nmの膜厚の
シリコン酸化膜を形成し、異方性エッチング法によって
このシリコン酸化膜をエッチングすることにより、ゲー
ト酸化膜107、ゲート電極109−1,109−2お
よびキャップ酸化膜110−1,110−2からなるワ
ードラインの両側面にサイドウォール酸化膜111を形
成する。 【0054】次に、図10(b)に示したように、全面
にN型不純物をイオン注入し、ドレイン拡散層112a
およびソース拡散層112bを形成する。このときのイ
オン注入は、例えばイオン種を砒素(As+ )とし、加
速エネルギーを70〜100keV、ドーズ量を(5〜
10)×1015cm-2に設定して行う。その後、CVD
法によって500〜800nmの膜厚のBPSG膜等か
らなる層間絶縁膜113を全面に形成したのち、コンタ
クト孔114(コンタクト114cおよび図2,図3の
コンタクト孔114a,114b)を開口し、さらに、
スパッタ法によりアルミニウム、シリコンおよび銅等か
らなる500〜800nm程度の膜厚の金属配線層を形
成し、これをパターニングして金属配線115a,11
5b,115cを形成する(図2〜図4参照)。その
後、所定の保護膜(図示せず)を全面に形成してこのマ
スクROMの製造を完了する。 【0055】なお、上記説明においては、素子分離用M
OS型フィールドシールドトランジスタおよびメモリセ
ルトランジスタのしきい値電圧制御のためのチャネル部
へのイオン注入は、シリコン酸化膜102′あるいはシ
リコン酸化膜107′の上から行うようにしたが、これ
に限定されることはなく、加速エネルギーやドーズ量を
適切に設定することにより、それぞれの後に形成される
多結晶シリコン膜の上からイオン注入を行うようにして
もよい。 【0056】なお、図1および図2では、説明を簡明に
するために2×2のメモリセルアレイの場合について説
明したが、実際には、例えば図11に示したように構成
することができる。このメモリセルアレイは、m本のワ
ードラインWL1〜WLmと、n本のビットラインBL
1〜BLnと、2n本のソースラインSL1〜SL2n
と、ワードラインとソースラインの各交点部に形成され
たn×m個のメモリセルトランジスタと、奇数番目のソ
ースライン間を接続する形で存在する(n−1)×(m
/2)個のフィールドシールドトランジスタと、偶数番
目のソースライン間を接続する形で存在する(n−1)
×(m/2)個のフィールドシールドトランジスタと、
フィールドシールドトランジスタのフィールドシールド
ゲート電極に必要な電圧を印加するためのフィールドシ
ールドラインFSLとを備えている。但し、ここでは
m、nは整数とする。したがって、結局、このマスクR
OMの記憶ビット容量Xは、次の(1)式のようにな
る。 X=n×m+(n−1)×(m/2)×2 =2×(n×m)−m……(1) 【0057】この値は、従来構成のマスクROMの記憶
ビット容量(n×m)のほぼ2倍である。すなわち、従
来と同様の微細加工技術を用いているにもかかわらず、
メモリ容量を2倍程度に高めることが可能となる。 【0058】図12は、制御回路を含むマスクROMの
全体構成例を表すものである。このマスクROMは、図
11に示した構成のメモリセルアレイ8と、データ読出
対象アドレスを示すアドレス信号が入力されると共に、
このアドレス信号をワードアドレスとビットアドレスと
に分割して出力するアドレスバッファ1と、ビットライ
ンBL1〜BLnに印加する電圧を制御するビット線電
圧制御回路2と、このビット線電圧制御回路2から出力
されるビット線電圧制御信号を基にアドレスバッファ1
からのビットアドレス信号をデコードしてメモリセルア
レイ8に入力するビット線デコーダ3と、ワードライン
WL1〜WLmに印加する電圧を制御するワード線電圧
制御回路4と、このワード線電圧制御回路4から出力さ
れるワード線電圧制御信号を基にアドレスバッファ1か
ら入力されるワードアドレス信号をデコードしてメモリ
セルアレイ8に入力するワード線デコーダ5と、ソース
ラインSL1〜SL2nの電位を制御するソース線電位
制御回路6と、フィールドシールドトランジスタのフィ
ールドシールドゲートラインFSLに印加する電圧を制
御するフィールドシールドゲート線電圧制御回路7と、
メモリセルアレイ8からデータを読み出して出力する読
出回路9とを備えている。これらのうち、ビット線電圧
制御回路2、ワード線電圧制御回路4、ソース線電位制
御回路6、およびフィールドシールドゲート線電圧制御
回路7の各回路には、ROM部選択信号10が入力され
るようになっている。 【0059】このマスクROMでは、ROM部選択信号
10が入力されると、ビット線電圧制御回路2、ワード
線電圧制御回路4、ソース線電位制御回路6、およびフ
ィールドシールドゲート線電圧制御回路7の各回路が起
動する。そして、アドレスバッファ1から入力されたワ
ードアドレスおよびビットアドレスに応じて、各ワード
ライン、各ビットライン、および各ソースラインの各電
圧を適宜制御する。これにより、メモリセルアレイ8上
の読出対象のメモリセルまたはフィールドシールドトラ
ンジスタからデータが読み出されて読出回路9を経て出
力される。 【0060】なお、本実施の形態では、フィールドシー
ルドトランジスタのチャネル領域のうち、データを書き
込もうとする領域にN型不純物を導入(あるいは、デー
タを書き込もうとする領域以外の領域にP型不純物を導
入)し、その領域をチャネル部とするフィールドシール
ドトランジスタのしきい値電圧を低下させることによっ
てデータ書込みを行うようにしたが、これとは逆に、デ
ータを書き込もうとする領域にP型不純物を導入(ある
いは、データを書き込もうとする領域以外の領域にN型
不純物を導入)し、その領域をチャネル部とするフィー
ルドシールドトランジスタのしきい値電圧を高くするこ
とによってデータ書込みを行うようにしてもよい。この
場合は、フィールドシールドトランジスタのオン/オフ
(電流の有無)をデータの“0”/“1”に対応させれ
ばよい。 【0061】なお、本実施の形態では、メモリセルおよ
びフィールドシールドトランジスタをNMOS型のトラ
ンジスタで構成する場合について説明したが、本発明は
これに限定されることはなく、PMOS型トランジスタ
で構成することも可能である。 【0062】また、上記した製造方法に限定されるもの
ではなく、本発明のマスクROMの構造を形成可能な方
法であれば、他の任意の製造方法を適用することが可能
である。 【0063】 【発明の効果】以上説明したように、本発明のマスクR
OMによれば、メモリセル用MOS型トランジスタを本
来のメモリセルとしてデータ記憶に利用するほか、本来
は素子分離用として設けられたMOS型フィールドシー
ルドトランジスタの一部領域のしきい値電圧を、データ
の内容に応じて変えることによってMOS型フィールド
シールドトランジスタにもメモリセル機能(データ記憶
機能)を付与するようにしたので、チップ中での占有面
積の大きい素子分離用MOS型フィールドシールドトラ
ンジスタの領域をも有効に利用してデータを記憶させる
ことが可能となり、従来と同様の微細加工技術を用いな
がらチップ面積をさほど変えることなくメモリ容量を2
倍程度にまで高めることができるという効果がある。
書き込まれて読み出し専用メモリとして用いられるマス
クROM(リード・オンリ・メモリ)およびデータ読出
方法ならびにその製造方法に係り、特にフィールドシー
ルド素子分離構造を有するマスクROMおよびデータ読
出方法ならびにその製造方法に関する。 【0002】 【従来の技術】マスクROMには、素子分離手段とし
て、フィールドシールド素子分離構造を有するものがあ
る。この構造は、メモリセルを構成する各MOSトラン
ジスタ間にMOS型のフィールドシールドトランジスタ
を選択的に形成すると共に、このフィールドシールドト
ランジスタのゲート電極をフィールドシールドトランジ
スタのしきい値以下の電位に固定することによって素子
分離を図ろうとするものである。以下、図13〜図18
を参照して、このようなフィールドシールド素子分離構
造を有する従来のマスクROMについて説明する。 【0003】図13は従来のマスクROMのメモリセル
部分の回路を表し、図14はその平面的素子構成を表す
ものである。また、図15は図14におけるA−A′線
に沿った断面、図16は図14におけるB−B′線に沿
った断面、図17は図14におけるC−C′線に沿った
断面、図18は図14におけるD−D′線に沿った断面
を表すものである。 【0004】図13に示したように、このマスクROM
は、メモリセルとして作用するNMOS型のトランジス
タM11〜M22を備えている。このうちトランジスタ
M11およびM12の各ゲート電極はワードラインWL
1に接続され、トランジスタM21およびM22の各ゲ
ート電極はワードラインWL2に接続されている。トラ
ンジスタM11およびM21のドレインは共通接続され
ると共にビットラインBL1に接続され、トランジスタ
M12およびM22のドレインは共通接続されると共に
ビットラインBL2に接続されている。これらの4つの
トランジスタの各ソースラインSL1〜SL4はいずれ
も接地されている。 【0005】図14〜図18に示したように、P型のシ
リコン基板101上のメモリセル形成領域には、フィー
ルドシールドゲート酸化膜102を介してフィールドシ
ールドゲート電極104が全面に形成され、さらにその
上にフィールドシールドキャップ酸化膜105が全面に
形成されている。これらの3層を貫通してシリコン基板
101に達する開口151、152が細長い逆S字形に
選択的に形成され、これらの開口151,152の内側
面にサイドウォール酸化膜106が形成されている。な
お、フィールドシールドゲート電極104は、後述する
ように、各メモリセルトランジスタ間を分離するための
素子分離用フィールドシールドトランジスタを構成する
ものである。 【0006】フィールドシールドキャップ酸化膜105
および開口151,152内のシリコン基板101上に
は、直線状(図14の上下方向)にパターニングされた
ゲート電極層109−1およびキャップ酸化膜110−
1、並びにゲート電極層109−2およびキャップ酸化
膜110−2が延設されている。但し、開口151,1
52内の領域においてはシリコン基板101上にゲート
酸化膜107を介してゲート電極層109−1,109
−2が形成されている。このうち、ゲート電極層109
−1はトランジスタM11,M12のワードラインWL
1として作用し、ゲート電極層109−2はトランジス
タM21,M22のワードラインWL2として作用する
ものである。ゲート電極層109−1およびキャップ酸
化膜110−1、並びにゲート電極層109−2および
キャップ酸化膜110−2の両側面には、サイドウォー
ル酸化膜111が形成されている。 【0007】図14および図15に示したように、開口
151内のシリコン基板101の表面近傍領域には、サ
イドウォール酸化膜106およびサイドウォール酸化膜
111と自己整合的にドレイン拡散層112aおよびソ
ース拡散層112bが形成されている。これらの拡散層
は、シリコン基板101にN型の不純物を拡散させて形
成したもので、トランジスタM21のドレインおよびソ
ースとなる領域である。なお、トランジスタM11、M
12およびM22における図16に対応した断面は図示
しないが、これらもM21と同様の構造になっている。 【0008】以上の素子構造を覆うようにしてBPSG
(ボロン・リン・シリケート・ガラス)膜等からなる層
間絶縁膜113が全面に形成されている。そして、この
層間絶縁膜113を貫通して、開口151内のドレイン
拡散層112aおよびソース拡散層112bに達するコ
ンタクト孔114b,114cが形成され、これらのコ
ンタクト孔を埋めるようにして、直線状にパターニング
された金属配線115b,115cがゲート電極層10
9−1,109−2と直交する方向に延設されている
(図14〜図16)。ここで、金属配線115bはビッ
トラインBL1,BL2として作用し、金属配線115
cはソースラインSL1〜SL4として作用するもので
あり、アルミニウム等から構成されている。 【0009】図14に示したように、フィールドシール
ドゲート電極104は、金属配線115b,115cと
平行に延設された金属配線115aとコンタクト孔11
4aを介して接続されている。この金属配線115aは
通常0Vに固定されるようになっている。ここで、フィ
ールドシールドゲート電極104をゲート電極とする素
子分離用フィールドシールドトランジスタのしきい値電
圧は、例えば3Vである。したがって、フィールドシー
ルドゲート電極104を0Vに固定しておくことによ
り、素子分離用フィールドシールドトランジスタを非導
通状態に保持し、隣接するトランジスタM11〜M22
の相互間を電気的に分離することができるようになって
いる。 【0010】なお、金属配線115a,115b,11
5cは、図示しない保護膜によって覆われている。 【0011】次に、以上のような構成のマスクROMの
作用および動作を説明する。 【0012】このマスクROMに対するデータ書込み
は、その製造工程において、所定のメモリセルトランジ
スタのチャネル領域となる部分以外をマスクして、その
領域のシリコン基板101表面にのみ不純物をイオン注
入し、そのメモリセルトランジスタのしきい電圧を変え
ることで行う。例えば今、初期状態(データ非書込状
態)におけるメモリセルトランジスタM11〜M22の
しきい値電圧が1Vであるとし、例えばトランジスタM
21にデータを書き込むものとすると、図16に示した
ように、製造工程において、このトランジスタM21の
ゲート電極層109−2の下部領域のシリコン基板10
1にP型の不純物をイオン注入して、高濃度不純物領域
108を形成し、これにより、トランジスタM21のし
きい値電圧のみを2Vに変化させる。他のトランジスタ
M11,M12,M22のしきい値電圧は1Vのままで
ある。 【0013】こうして製造したマスクROMからのデー
タ読出しは、次のようにして行う。すなわち、読出対象
のメモリセルトランジスタのビットラインを立ち上げる
と共に、そのメモリセルトランジスタのワードライン
に、高しきい値電圧(データを書き込んだメモリセルト
ランジスタのしきい値電圧)と低しきい値電圧(データ
を書き込まなかったメモリセルトランジスタのしきい値
電圧)の中間の電圧を印加したときの読出対象トランジ
スタのオン/オフ(ドレイン電流の有無)によってデー
タの“1”,“0”を判断する。 【0014】具体的には、例えば、図13において、デ
ータを書き込まなかったメモリセルトランジスタM11
からデータを読み出す場合には、ビットラインBL1を
5V、ビットラインBL2を0V、ワードラインWL1
を1.5V、ワードラインWL2を0Vとする。ソース
ラインSL1,SL2は上記のように接地されており、
0Vである。この場合、トランジスタM11のしきい値
電圧は1Vであるから、トランジスタM11はオン状態
となり、ビットラインBL1からソースラインSL1に
電流が流れる。一方、データを書き込んだメモリセルト
ランジスタM21からデータを読み出す場合には、ビッ
トラインBL1を5V、ビットラインBL2を0V、ワ
ードラインWL1を0V、ワードラインWL2を1.5
Vとする。ソースラインSL1,SL2は上記と同様に
0Vである。この場合、トランジスタM21のしきい値
電圧は2Vであるから、トランジスタM21はオフ状態
となり、ビットラインBL1からソースラインSL2に
電流は流れない。このようにして、ドレイン電流の有無
を判断し、これを“1”,“0”に対応付けて読み出し
データとする。 【0015】また、上述のように、各メモリセルトラン
ジスタM11〜M22の相互間は、フィールドシールド
ゲート電極104をしきい値電圧以下の0Vに固定して
素子分離用フィールドシールドトランジスタを非導通状
態に保持することによって、電気的に分離されており、
上記のような各メモリセルからのデータ読み出しが可能
になっている。 【0016】このように、マスクROMは、各メモリセ
ルを単一のMOSトランジスタによって構成しているた
め、比較的単純な構造で集積度を上げることができる。 【0017】 【発明が解決しようとする課題】しかしながら、近年に
あっては、記憶容量の増大とチップサイズの小型化の要
請に呼応してDRAM等の各種の半導体メモリの集積度
が飛躍的に高まりつつあり、マスクROMについてもよ
り一層高集積化してチップサイズの小型化と大容量化を
図る必要がある。ここで、チップサイズは、容量が同じ
であれば、メモリセルトランジスタの素子サイズと素子
分離用MOS型フィールドシールドトランジスタのサイ
ズとによって定まる。言い換えると、記憶容量は、チッ
プサイズが同じであれば、メモリセルトランジスタの素
子サイズと素子分離用MOS型フィールドシールドトラ
ンジスタのサイズとによって定まる。このため、マスク
ROMの小型化や大容量化を図るためには、より高度の
微細加工技術が必要となり、困難を伴う場合が多い。 【0018】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、現状レベルよりも高度の微細加工技
術を必要とせずにチップサイズの小型化と大容量化を実
現することができるマスクROMおよびそのデータ読出
方法ならびにマスクROMの製造方法を提供することに
ある。 【0019】 【課題を解決するための手段】請求項1記載のマスクR
OMは、半導体基板上に形成されると共にそのしきい値
電圧が変えられることによってデータを記憶するメモリ
セル用MOS型トランジスタと、各メモリセル用MOS
型トランジスタ間を相互に区分して電気的に分離する素
子分離用MOS型フィールドシールドトランジスタとを
備えたフィールドシールド素子分離構造のマスクROM
であって、前記素子分離用MOS型フィールドシールド
トランジスタのチャネル領域の一部のしきい値電圧を、
データの内容に応じて変えることによって、素子分離領
域の一部に、データを記憶するメモリセル機能を有する
MOS型トランジスタを形成したものである。 【0020】このマスクROMでは、メモリセル用MO
S型トランジスタが本来のメモリセルとしてデータ記憶
に利用されるほか、本来は素子分離用として設けられた
MOS型フィールドシールドトランジスタの一部にもデ
ータ記憶機能が付与されている。すなわち、素子分離用
MOS型フィールドシールドトランジスタのチャネル領
域のうちの一部領域のしきい値電圧を、データの内容に
応じて変えることによって、その領域をチャネル部とす
るMOS型フィールドシールドトランジスタがメモリセ
ルとして機能し、これによってデータが記憶される。 【0021】 【0022】 【0023】 【0024】 【0025】 【0026】 【0027】 【0028】 【0029】 【実施の形態】以下、本発明の実施の形態を図面を参照
して具体的に説明する。 【0030】図1は本発明の一実施の形態に係るマスク
ROMにおけるメモリセルアレイの一部回路の構成を表
すものであり、図2はその平面的素子構成を表すもので
ある。また、図3は図2におけるA−A′線に沿った断
面、図4は図2におけるB−B′線に沿った断面、図5
は図2におけるC−C′線に沿った断面、図6は図2に
おけるD−D′線に沿った断面、図7は図2におけるE
−E′線に沿った断面、図8は図2におけるF−F′線
に沿った断面を表すものである。なお、これらの図で、
従来例(図13〜図18)と同一構成要素には同一の符
号を付すものとする。 【0031】図1に示したように、このマスクROM
は、メモリセルとして作用するNMOS型のトランジス
タM11〜M22を備えている。このうちトランジスタ
M11およびM12の各ゲート電極はワードラインWL
1に接続され、トランジスタM21およびM22の各ゲ
ート電極はワードラインWL2に接続されている。トラ
ンジスタM11およびM21のドレインは共通接続され
ると共にビットラインBL1に接続され、トランジスタ
M12およびM22のドレインは共通接続されると共に
ビットラインBL2に接続されている。トランジスタM
11のソースとトランジスタM12のソースとの間に
は、フィールドシールドトランジスタFS11が接続さ
れ、トランジスタM21のソースとトランジスタM22
のソースとの間には、フィールドシールドトランジスタ
FS21が接続されている。トランジスタM11とフィ
ールドシールドトランジスタFS11との接続点はソー
スラインSL1に接続され、トランジスタM21とフィ
ールドシールドトランジスタFS21との接続点はソー
スラインSL2に接続され、トランジスタM12とフィ
ールドシールドトランジスタFS11との接続点はソー
スラインSL3に接続され、トランジスタM22とフィ
ールドシールドトランジスタFS21との接続点はソー
スラインSL4に接続されている。フィールドシールド
トランジスタFS11およびFS21の各ゲート電極は
フィールドシールドラインFSLに接続されている。 【0032】図3〜図8に示したように、P型のシリコ
ン基板101上のメモリセル形成領域には、フィールド
シールドゲート酸化膜102を介してフィールドシール
ドゲート電極104が全面に形成され、さらにその上に
フィールドシールドキャップ酸化膜105が全面に形成
されている。これらの3層を貫通してシリコン基板10
1に達する開口151、152が細長い逆S字形に選択
的に形成され、これらの開口151,152の内側面に
サイドウォール酸化膜106が形成されている。なお、
フィールドシールドゲート電極104は、各メモリセル
トランジスタ間を分離するための素子分離用フィールド
シールドトランジスタを構成する。 【0033】フィールドシールドキャップ酸化膜105
および開口151,152内のシリコン基板101上に
は、直線状(図2の上下方向)にパターニングされたゲ
ート電極層109−1およびキャップ酸化膜110−
1、並びにゲート電極層109−2およびキャップ酸化
膜110−2が延設されている。但し、開口151,1
52内の領域においてはシリコン基板101上にゲート
酸化膜107を介してゲート電極層109−1,109
−2が形成されている。このうち、ゲート電極層109
−1はトランジスタM11,M12のワードラインWL
1として作用し、ゲート電極層109−2はトランジス
タM21,M22のワードラインWL2として作用する
ものである。ゲート電極層109−1およびキャップ酸
化膜110−1、並びにゲート電極層109−2および
キャップ酸化膜110−2の両側面には、サイドウォー
ル酸化膜111が形成されている。 【0034】図3および図4に示したように、開口15
1内のシリコン基板101の表面近傍領域には、サイド
ウォール酸化膜106およびサイドウォール酸化膜11
1と自己整合的にドレイン拡散層112aおよびソース
拡散層112bが形成されている。これらの拡散層は、
シリコン基板101にN型の不純物を拡散させて形成し
たもので、トランジスタM21のドレインおよびソース
となる領域である。なお、トランジスタM11、M12
およびM22における図5に対応した断面は図示しない
が、これらもM21と同様の構造になっている。 【0035】以上の素子構造を覆うようにしてBPSG
(ボロン・リン・シリケート・ガラス)膜等からなる層
間絶縁膜113が全面に形成されている。そして、この
層間絶縁膜113を貫通して、開口151内のドレイン
拡散層112aおよびソース拡散層112bに達するコ
ンタクト孔114b,114cが形成され、これらのコ
ンタクト孔を埋めるようにして、直線状にパターニング
された金属配線115b,115cがゲート電極層10
9−1,109−2と直交する方向に延設されている
(図3〜図5)。ここで、金属配線115bはビットラ
インBL1,BL2として作用し、金属配線115cは
ソースラインSL1〜SL4として作用するものであ
り、アルミニウム等から構成されている。 【0036】図3に示したように、フィールドシールド
ゲート電極104は、金属配線115b,115cと平
行に延設された金属配線115aとコンタクト孔114
aを介して接続されている。この金属配線115aは通
常0Vに固定されているが、後述するように、フィール
ドシールドトランジスタを1つのメモリセルと見立てて
ここからデータを読み出す場合には、例えば2.5Vが
印加されるようになっている。この点が本発明の特徴を
なしている。ここで、フィールドシールドゲート電極1
04をゲート電極とする素子分離用フィールドシールド
トランジスタのしきい値電圧は、例えば3Vである。し
たがって、フィールドシールドゲート電極104を0V
にしておくことにより、素子分離用フィールドシールド
トランジスタを非導通状態に保持し、隣接するトランジ
スタM11〜M22の相互間を電気的に分離することが
できるようになっている。 【0037】図7に示したように、ソースラインSL1
につながる開口151内のソース拡散層112bと、ソ
ースラインSL3につながる開口152内のソース拡散
層112bと、これらの間のフィールドシールドゲート
電極104およびフィールドシールドゲート酸化膜10
2とは、図1におけるフィールドシールドトランジスタ
FS11を構成している。同様に、図8に示したよう
に、ソースラインSL2につながる開口151内のソー
ス拡散層112bと、ソースラインSL4につながる開
口152内のソース拡散層112bと、これらの間のフ
ィールドシールドゲート電極104およびフィールドシ
ールドゲート酸化膜102とは、図1におけるフィール
ドシールドトランジスタFS21を構成している。この
うち、フィールドシールドトランジスタFS11のフィ
ールドシールドゲート電極104の下部のシリコン基板
101表面近傍領域(チャネルとなる領域)には、P型
の低濃度不純物領域103が形成され、これによって記
憶データ“1”を表している(図7)。一方、フィール
ドシールドトランジスタFS21のフィールドシールド
ゲート電極104の下部のシリコン基板101表面近傍
領域(チャネルとなる領域)には、P型の低濃度不純物
領域103は形成されておらず、これによって記憶デー
タ“0”を表している(図8)。 【0038】なお、金属配線115a,115b,11
5cは、図示しない保護膜によって覆われている。 【0039】次に、以上のような構成のマスクROMの
作用および動作を説明する。 【0040】このマスクROMでは、従来からデータ記
憶用に設けられていた本来のメモリセル(トランジスタ
M11〜M22)のほかに、本来は素子分離用に設けら
れていたフィールドシールドトランジスタによってもデ
ータを記憶できるようになっている。ここではまず、メ
モリセル(トランジスタM11〜M22)に対するデー
タ書込および読出方法を説明する。 【0041】このマスクROMのメモリセル(M11〜
M22)に対するデータ書込方法は従来例と同様であ
る。すなわち、その製造工程において、所定のメモリセ
ルトランジスタのチャネル領域となる部分以外をマスク
して、その領域のシリコン基板101表面にのみ不純物
をイオン注入し、そのメモリセルトランジスタのしきい
電圧を変えることで行う。例えば今、初期状態(データ
非書込状態)におけるメモリセルトランジスタM11〜
M22のしきい値電圧が1Vであるとし、例えばトラン
ジスタM21にデータを書き込むものとすると、図4お
よび図6に示したように、製造工程において、このトラ
ンジスタM21のゲート電極層109−2の下部領域の
シリコン基板101にP型の不純物をイオン注入して、
P型の高濃度不純物領域108を形成し、これにより、
トランジスタM21のしきい値電圧のみを2Vに変化さ
せる。他のトランジスタM11,M12,M22のしき
い値電圧は1Vのままである。これで、トランジスタM
21からなるメモリセルにのみデータが書き込まれたこ
とになる。 【0042】マスクROMのメモリセル(M11〜M2
2)からのデータ読出方法もまた従来例の説明と同様で
ある。すなわち、読出対象のメモリセルトランジスタの
ビットラインを立ち上げると共に、そのメモリセルトラ
ンジスタのワードラインに、高しきい値電圧(データを
書き込んだメモリセルトランジスタのしきい値電圧)と
低しきい値電圧(データを書き込まなかったメモリセル
トランジスタのしきい値電圧)の中間の電圧を印加した
ときの読出対象トランジスタのオン/オフ(ドレイン電
流の有無)によってデータの“1”,“0”を判断す
る。例えば、図1において、データを書き込まなかった
メモリセルトランジスタM11からデータを読み出す場
合には、ビットラインBL1を5V、ビットラインBL
2を0V、ワードラインWL1を1.5V、ワードライ
ンWL2を0Vとする。ソースラインSL1,SL2は
上記のように接地されており、0Vである。この場合、
トランジスタM11のしきい値電圧は1Vであるから、
トランジスタM11はオン状態となり、ビットラインB
L1からソースラインSL1に電流が流れる。一方、デ
ータを書き込んだメモリセルトランジスタM21からデ
ータを読み出す場合には、ビットラインBL1を5V、
ビットラインBL2を0V、ワードラインWL1を0
V、ワードラインWL2を1.5Vとする。ソースライ
ンSL1,SL2は上記と同様に0Vである。この場
合、トランジスタM21のしきい値電圧は2Vであるか
ら、トランジスタM21はオフ状態となり、ビットライ
ンBL1からソースラインSL2に電流は流れない。こ
のようにして、ドレイン電流の有無を判断し、これを
“1”,“0”に対応付けて読み出しデータとする。 【0043】また、上述のように、各メモリセルトラン
ジスタM11〜M22の相互間は、フィールドシールド
ゲート電極104をしきい値電圧以下の0Vに固定して
素子分離用フィールドシールドトランジスタを非導通状
態に保持することによって、電気的に分離されており、
上記のような各メモリセルからのデータ読み出しが可能
になっている。 【0044】次に、本発明の特徴であるフィールドシー
ルドトランジスタへのデータ書込および読出方法を説明
する。 【0045】フィールドシールドトランジスタへのデー
タ書込みは、書き込み対象のフィールドシールドトラン
ジスタのチャネル領域となるシリコン基板101表面近
傍のP型不純物濃度を低下させることで行う。具体的に
は、例えば、フィールドシールドトランジスタFS11
にデータを書き込むものとすると、製造工程において、
図3,図4および図7に示したように、このフィールド
シールドトランジスタFS11のフィールドシールドゲ
ート電極104の下部のシリコン基板101の表面近傍
領域(チャネルとなる領域)に、N型の不純物をイオン
注入することにより、P型の低濃度不純物領域103を
形成する。フィールドシールドトランジスタFS11の
しきい値電圧は元々3Vであったものが例えば2Vに低
下する。一方、フィールドシールドトランジスタFS2
のしきい値電圧は3Vのままである。これで、フィール
ドシールドトランジスタFS11にのみデータが書き込
まれたことになる。 【0046】一方、フィールドシールドトランジスタか
らのデータ読出しは、次のようにして行う。すなわち、
読出対象のフィールドシールドトランジスタ部分に接続
された2つのメモリセルトランジスタのビットラインの
うちの一方を立ち上げると共に、これら2つのメモリセ
ルトランジスタをオン状態、これら2つのメモリセルト
ランジスタと対をなす2つのメモリセルトランジスタを
オフ状態にし、さらにすべてのソースラインをフローテ
ィング状態にした上で、フィールドシールドトランジス
タのゲート電極(フィールドシールドラインFSL)
に、低しきい値電圧(データを書き込んだフィールドシ
ールドトランジスタのしきい値電圧2V)と高しきい値
電圧(データを書き込まなかったフィールドシールドト
ランジスタのしきい値電圧3V)の中間の電圧を印加
し、そのときの読出対象フィールドシールドトランジス
タ部分のオン/オフ(ドレイン電流の有無)によってデ
ータの“1”,“0”を判断する。 【0047】例えば、図1において、データを書き込ん
だフィールドシールドトランジスタFS11からデータ
を読み出す場合には、ビットラインBL1を5V、ビッ
トラインBL2を0V、ワードラインWL1を5V、ワ
ードラインWL2を0Vとし、ソースラインSL1〜S
L4をすべてフローティング状態にした上で、フィール
ドシールドラインFSLに中間電圧として2.5Vを印
加する。この場合、メモリセルトランジスタのしきい値
電圧は1Vまたは2Vであるから、トランジスタM1
1,M12はオン状態となってビットラインBL1とF
S11との間およびビットラインBL2とFS11との
間が導通状態になると共に、トランジスタM21,M2
2はオフ状態となってビットラインBL1とFS21と
の間およびビットラインBL2とFS21との間は非導
通状態になる。また、フィールドシールドトランジスタ
FS11のしきい値電圧は2Vであるから、フィールド
シールドトランジスタFS11はオン状態となる。この
ため、ビットラインBL1から、メモリセルトランジス
タM11、フィールドシールドトランジスタFS11お
よびメモリセルトランジスタM12を介して、ビットラ
インBL2に電流が流れる。これにより、データ“1”
が読み出されたと判断することができる。 【0048】一方、データを書き込んでいないフィール
ドシールドトランジスタFS21からデータを読み出す
場合には、ビットラインBL1を5V、ビットラインB
L2を0V、ワードラインWL1を0V、ワードライン
WL2を5Vとし、ソースラインSL1〜SL4をすべ
てフローティング状態にした上で、フィールドシールド
ラインFSLに中間電圧として2.5Vを印加する。こ
の場合、メモリセルトランジスタのしきい値電圧は1V
または2Vであるから、トランジスタM21,M22は
オン状態となってビットラインBL1とFS21との間
およびビットラインBL2とFS21との間が導通状態
になると共に、トランジスタM11,M12はオフ状態
となってビットラインBL1とFS11との間およびビ
ットラインBL2とFS11との間は非導通状態にな
る。また、フィールドシールドトランジスタFS21の
しきい値電圧は元のままの3Vであるから、フィールド
シールドトランジスタFS21はオンしない。このた
め、ビットラインBL1からビットラインBL2に電流
が流れることはない。これにより、データ“0”が読み
出されたと判断することができる。 【0049】次に、図9および図10を参照して、以上
のような構成のマスクROMの製造方法を説明する。な
お、図9および図10は図2におけるB−B′線に沿っ
た断面について製造工程を表すものである。 【0050】まず、図9(a)に示したように、不純物
濃度(1〜5)×1016cm-3のP型のシリコン基板1
01上に、熱酸化法によって100〜200nm程度の
膜厚のシリコン酸化膜102′を形成した後、所定位置
に開口を有するようにパターニングされたフォトレジス
ト121を全面に塗布形成し、この所定位置の開口から
イオン注入によりN型不純物をシリコン基板101の表
面近傍に導入する。これにより、相対的にP型不純物濃
度の低い低濃度不純物領域103を形成する。このとき
のイオン注入は、例えばイオン種をリン(P)とし、加
速エネルギーを30〜50keV、ドーズ量を(1〜1
0)×1011cm-2に設定して行う。なお、これとは逆
に、上記の所定位置のみをマスクしてP型不純物をイオ
ン注入注入することにより、その所定位置以外の領域の
不純物濃度を高くすることによって相対的にP型不純物
濃度の低い低濃度不純物領域103を形成するようにし
てもよい。 【0051】次に、図9(b)に示したように、フォト
レジスト121を除去した後、CVD法によって、リン
をドープした多結晶シリコン(ポリシリコン)膜を15
0〜200nmの膜厚に形成し、さらに、100〜20
0nmの膜厚のシリコン酸化膜を形成した後、これらを
パターニングして開口151を形成することにより、フ
ィールドシールドゲート酸化膜102、フィールドシー
ルドゲート電極104およびフィールドシールドキャッ
プ酸化膜105を形成する。もちろん、このとき、開口
152の形成も同時に行う。さらに、CVD法によっ
て、150〜200nmの膜厚のシリコン酸化膜を形成
し、異方性エッチング法によってこのシリコン酸化膜を
エッチングすることにより、開口151の内側面にサイ
ドウォール酸化膜106を形成する。 【0052】次に、図9(c)に示したように、熱酸化
法によって開口151内のシリコン基板101上に15
〜30nmの膜厚のシリコン酸化膜107′を形成した
後、この開口部151内の中央部に開口を有するように
パターニングされたフォトレジスト122を全面に形成
し、これをマスクとしてイオン注入を行うことにより、
開口部151内の中央部領域にP型不純物を導入し、P
型の高濃度不純物領域108を形成する。このときのイ
オン注入は、例えばイオン種をフッ化ボロン(B
F2 + )とし、加速エネルギーを20〜50keV、ド
ーズ量を(1〜10)×1011cm-2に設定して行う。 【0053】次に、図10(a)に示したように、フォ
トレジスト122を除去した後、CVD法によって、リ
ンをドープした多結晶シリコン膜を150〜200nm
の膜厚に形成し、さらに、CVD法によって100〜2
00nmの膜厚のシリコン酸化膜を形成した後、これら
を所定の形状にパターニングすることにより、ゲート酸
化膜107、ゲート電極109−1,109−2および
キャップ酸化膜110−1,110−2を形成する。さ
らに、CVD法によって、200〜300nmの膜厚の
シリコン酸化膜を形成し、異方性エッチング法によって
このシリコン酸化膜をエッチングすることにより、ゲー
ト酸化膜107、ゲート電極109−1,109−2お
よびキャップ酸化膜110−1,110−2からなるワ
ードラインの両側面にサイドウォール酸化膜111を形
成する。 【0054】次に、図10(b)に示したように、全面
にN型不純物をイオン注入し、ドレイン拡散層112a
およびソース拡散層112bを形成する。このときのイ
オン注入は、例えばイオン種を砒素(As+ )とし、加
速エネルギーを70〜100keV、ドーズ量を(5〜
10)×1015cm-2に設定して行う。その後、CVD
法によって500〜800nmの膜厚のBPSG膜等か
らなる層間絶縁膜113を全面に形成したのち、コンタ
クト孔114(コンタクト114cおよび図2,図3の
コンタクト孔114a,114b)を開口し、さらに、
スパッタ法によりアルミニウム、シリコンおよび銅等か
らなる500〜800nm程度の膜厚の金属配線層を形
成し、これをパターニングして金属配線115a,11
5b,115cを形成する(図2〜図4参照)。その
後、所定の保護膜(図示せず)を全面に形成してこのマ
スクROMの製造を完了する。 【0055】なお、上記説明においては、素子分離用M
OS型フィールドシールドトランジスタおよびメモリセ
ルトランジスタのしきい値電圧制御のためのチャネル部
へのイオン注入は、シリコン酸化膜102′あるいはシ
リコン酸化膜107′の上から行うようにしたが、これ
に限定されることはなく、加速エネルギーやドーズ量を
適切に設定することにより、それぞれの後に形成される
多結晶シリコン膜の上からイオン注入を行うようにして
もよい。 【0056】なお、図1および図2では、説明を簡明に
するために2×2のメモリセルアレイの場合について説
明したが、実際には、例えば図11に示したように構成
することができる。このメモリセルアレイは、m本のワ
ードラインWL1〜WLmと、n本のビットラインBL
1〜BLnと、2n本のソースラインSL1〜SL2n
と、ワードラインとソースラインの各交点部に形成され
たn×m個のメモリセルトランジスタと、奇数番目のソ
ースライン間を接続する形で存在する(n−1)×(m
/2)個のフィールドシールドトランジスタと、偶数番
目のソースライン間を接続する形で存在する(n−1)
×(m/2)個のフィールドシールドトランジスタと、
フィールドシールドトランジスタのフィールドシールド
ゲート電極に必要な電圧を印加するためのフィールドシ
ールドラインFSLとを備えている。但し、ここでは
m、nは整数とする。したがって、結局、このマスクR
OMの記憶ビット容量Xは、次の(1)式のようにな
る。 X=n×m+(n−1)×(m/2)×2 =2×(n×m)−m……(1) 【0057】この値は、従来構成のマスクROMの記憶
ビット容量(n×m)のほぼ2倍である。すなわち、従
来と同様の微細加工技術を用いているにもかかわらず、
メモリ容量を2倍程度に高めることが可能となる。 【0058】図12は、制御回路を含むマスクROMの
全体構成例を表すものである。このマスクROMは、図
11に示した構成のメモリセルアレイ8と、データ読出
対象アドレスを示すアドレス信号が入力されると共に、
このアドレス信号をワードアドレスとビットアドレスと
に分割して出力するアドレスバッファ1と、ビットライ
ンBL1〜BLnに印加する電圧を制御するビット線電
圧制御回路2と、このビット線電圧制御回路2から出力
されるビット線電圧制御信号を基にアドレスバッファ1
からのビットアドレス信号をデコードしてメモリセルア
レイ8に入力するビット線デコーダ3と、ワードライン
WL1〜WLmに印加する電圧を制御するワード線電圧
制御回路4と、このワード線電圧制御回路4から出力さ
れるワード線電圧制御信号を基にアドレスバッファ1か
ら入力されるワードアドレス信号をデコードしてメモリ
セルアレイ8に入力するワード線デコーダ5と、ソース
ラインSL1〜SL2nの電位を制御するソース線電位
制御回路6と、フィールドシールドトランジスタのフィ
ールドシールドゲートラインFSLに印加する電圧を制
御するフィールドシールドゲート線電圧制御回路7と、
メモリセルアレイ8からデータを読み出して出力する読
出回路9とを備えている。これらのうち、ビット線電圧
制御回路2、ワード線電圧制御回路4、ソース線電位制
御回路6、およびフィールドシールドゲート線電圧制御
回路7の各回路には、ROM部選択信号10が入力され
るようになっている。 【0059】このマスクROMでは、ROM部選択信号
10が入力されると、ビット線電圧制御回路2、ワード
線電圧制御回路4、ソース線電位制御回路6、およびフ
ィールドシールドゲート線電圧制御回路7の各回路が起
動する。そして、アドレスバッファ1から入力されたワ
ードアドレスおよびビットアドレスに応じて、各ワード
ライン、各ビットライン、および各ソースラインの各電
圧を適宜制御する。これにより、メモリセルアレイ8上
の読出対象のメモリセルまたはフィールドシールドトラ
ンジスタからデータが読み出されて読出回路9を経て出
力される。 【0060】なお、本実施の形態では、フィールドシー
ルドトランジスタのチャネル領域のうち、データを書き
込もうとする領域にN型不純物を導入(あるいは、デー
タを書き込もうとする領域以外の領域にP型不純物を導
入)し、その領域をチャネル部とするフィールドシール
ドトランジスタのしきい値電圧を低下させることによっ
てデータ書込みを行うようにしたが、これとは逆に、デ
ータを書き込もうとする領域にP型不純物を導入(ある
いは、データを書き込もうとする領域以外の領域にN型
不純物を導入)し、その領域をチャネル部とするフィー
ルドシールドトランジスタのしきい値電圧を高くするこ
とによってデータ書込みを行うようにしてもよい。この
場合は、フィールドシールドトランジスタのオン/オフ
(電流の有無)をデータの“0”/“1”に対応させれ
ばよい。 【0061】なお、本実施の形態では、メモリセルおよ
びフィールドシールドトランジスタをNMOS型のトラ
ンジスタで構成する場合について説明したが、本発明は
これに限定されることはなく、PMOS型トランジスタ
で構成することも可能である。 【0062】また、上記した製造方法に限定されるもの
ではなく、本発明のマスクROMの構造を形成可能な方
法であれば、他の任意の製造方法を適用することが可能
である。 【0063】 【発明の効果】以上説明したように、本発明のマスクR
OMによれば、メモリセル用MOS型トランジスタを本
来のメモリセルとしてデータ記憶に利用するほか、本来
は素子分離用として設けられたMOS型フィールドシー
ルドトランジスタの一部領域のしきい値電圧を、データ
の内容に応じて変えることによってMOS型フィールド
シールドトランジスタにもメモリセル機能(データ記憶
機能)を付与するようにしたので、チップ中での占有面
積の大きい素子分離用MOS型フィールドシールドトラ
ンジスタの領域をも有効に利用してデータを記憶させる
ことが可能となり、従来と同様の微細加工技術を用いな
がらチップ面積をさほど変えることなくメモリ容量を2
倍程度にまで高めることができるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係るマスクROMにお
けるメモリセルアレイの一部を表す回路図である。 【図2】このマスクROMのメモリセルアレイの素子構
成を表す平面図である。 【図3】図2のメモリセルアレイの素子構成を表す一断
面図である。 【図4】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図5】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図6】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図7】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図8】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図9】このマスクROMの製造方法を説明するための
一工程図である。 【図10】図9に続く工程を表す工程図である。 【図11】このマスクROMのメモリセルアレイの実際
レベルの素子構成を表す平面図である。 【図12】制御回路を含めて描いたマスクROMの全体
構成ブロック図である。 【図13】従来のマスクROMにおけるメモリセルアレ
イの一部を表す回路図である。 【図14】図13のマスクROMにおけるメモリセルア
レイの素子構成を表す平面図である。 【図15】図14のマスクROMにおけるメモリセルア
レイの素子構成を表す一断面図である。 【図16】図14のマスクROMにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【図17】図14のマスクROMにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【図18】図14のマスクROMにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【符号の説明】 1 アドレスバッファ 2 ビット線電圧制御回路 3 ビット線デコーダ 4 ワード線電圧制御回路 5 ワード線デコーダ 6 ソース線電位制御回路 7 フィールドシールドゲート線電圧制御回路 8 メモリセルアレイ 9 読出回路 101 シリコン基板(半導体基板) 102 フィールドシールドゲート酸化膜(第1の絶縁
膜) 103 低濃度不純物領域(データの書き込まれたフィ
ールドシールドトランジスタのチャネル領域) 104 フィールドシールドゲート電極(第1の導電
膜) 105 フィールドシールドキャップ酸化膜(第2の絶
縁膜) 106 サイドウォール酸化膜(第3の絶縁膜;絶縁膜
側壁) 107 ゲート酸化膜(第4の絶縁膜) 108 高濃度不純物領域(データの書き込まれたメモ
リセルトランジスタのチャネル領域) 109−1,109−2 ゲート電極(第2の導電膜) 110−1,110−2 キャップ酸化膜(第5の絶縁
膜) 111 サイドウォール酸化膜(第6の絶縁膜;絶縁膜
側壁) 112a ドレイン拡散層 112b ソース拡散層 115a 金属配線(フィールドシールドラインFS
L) 115b 金属配線(ビットラインBL1,BL2) 115c 金属配線(ソースラインSL1〜SL4) 151,152 開口 BL1,BL2 ビットライン FS11,FS21 フィールドシールドトランジスタ
(素子分離用MOS型フィールドシールドトランジス
タ) FSL フィールドシールドライン M11〜M22 NMOSトランジスタ(メモリセル用
MOS型トランジスタ) SL1〜SL2n ソースライン WL1〜WLm ワードライン
けるメモリセルアレイの一部を表す回路図である。 【図2】このマスクROMのメモリセルアレイの素子構
成を表す平面図である。 【図3】図2のメモリセルアレイの素子構成を表す一断
面図である。 【図4】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図5】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図6】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図7】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図8】図2のメモリセルアレイの素子構成を表す他の
断面図である。 【図9】このマスクROMの製造方法を説明するための
一工程図である。 【図10】図9に続く工程を表す工程図である。 【図11】このマスクROMのメモリセルアレイの実際
レベルの素子構成を表す平面図である。 【図12】制御回路を含めて描いたマスクROMの全体
構成ブロック図である。 【図13】従来のマスクROMにおけるメモリセルアレ
イの一部を表す回路図である。 【図14】図13のマスクROMにおけるメモリセルア
レイの素子構成を表す平面図である。 【図15】図14のマスクROMにおけるメモリセルア
レイの素子構成を表す一断面図である。 【図16】図14のマスクROMにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【図17】図14のマスクROMにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【図18】図14のマスクROMにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【符号の説明】 1 アドレスバッファ 2 ビット線電圧制御回路 3 ビット線デコーダ 4 ワード線電圧制御回路 5 ワード線デコーダ 6 ソース線電位制御回路 7 フィールドシールドゲート線電圧制御回路 8 メモリセルアレイ 9 読出回路 101 シリコン基板(半導体基板) 102 フィールドシールドゲート酸化膜(第1の絶縁
膜) 103 低濃度不純物領域(データの書き込まれたフィ
ールドシールドトランジスタのチャネル領域) 104 フィールドシールドゲート電極(第1の導電
膜) 105 フィールドシールドキャップ酸化膜(第2の絶
縁膜) 106 サイドウォール酸化膜(第3の絶縁膜;絶縁膜
側壁) 107 ゲート酸化膜(第4の絶縁膜) 108 高濃度不純物領域(データの書き込まれたメモ
リセルトランジスタのチャネル領域) 109−1,109−2 ゲート電極(第2の導電膜) 110−1,110−2 キャップ酸化膜(第5の絶縁
膜) 111 サイドウォール酸化膜(第6の絶縁膜;絶縁膜
側壁) 112a ドレイン拡散層 112b ソース拡散層 115a 金属配線(フィールドシールドラインFS
L) 115b 金属配線(ビットラインBL1,BL2) 115c 金属配線(ソースラインSL1〜SL4) 151,152 開口 BL1,BL2 ビットライン FS11,FS21 フィールドシールドトランジスタ
(素子分離用MOS型フィールドシールドトランジス
タ) FSL フィールドシールドライン M11〜M22 NMOSトランジスタ(メモリセル用
MOS型トランジスタ) SL1〜SL2n ソースライン WL1〜WLm ワードライン
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/8246
H01L 27/112
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 半導体基板上に形成されると共にそのし
きい値電圧が変えられることによってデータを記憶する
メモリセル用MOS型トランジスタと、各メモリセル用
MOS型トランジスタ間を相互に区分して電気的に分離
する素子分離用MOS型フィールドシールドトランジス
タとを備えたフィールドシールド素子分離構造のマスク
ROMであって、 前記素子分離用MOS型フィールドシールドトランジス
タのチャネル領域の一部のしきい値電圧を、データの内
容に応じて変えることによって、素子分離領域の一部
に、データを記憶するメモリセル機能を有するMOS型
トランジスタを形成したことを特徴とするマスクRO
M。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35202495A JP3526997B2 (ja) | 1995-12-27 | 1995-12-27 | マスクrom |
US08/766,505 US5754464A (en) | 1995-12-27 | 1996-12-13 | Mask ROM with field shield transistors functioning as memory cells and method of reading data thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35202495A JP3526997B2 (ja) | 1995-12-27 | 1995-12-27 | マスクrom |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09186255A JPH09186255A (ja) | 1997-07-15 |
JP3526997B2 true JP3526997B2 (ja) | 2004-05-17 |
Family
ID=18421264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35202495A Expired - Fee Related JP3526997B2 (ja) | 1995-12-27 | 1995-12-27 | マスクrom |
Country Status (2)
Country | Link |
---|---|
US (1) | US5754464A (ja) |
JP (1) | JP3526997B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW354380B (en) * | 1995-03-17 | 1999-03-11 | Hitachi Ltd | A liquid crystal device with a wide visual angle |
JPH10163311A (ja) * | 1996-11-27 | 1998-06-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2009218318A (ja) | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
US8120939B2 (en) * | 2009-09-24 | 2012-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | ROM cell having an isolation transistor formed between first and second pass transistors and connected between a differential bitline pair |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5650960A (en) * | 1994-05-18 | 1997-07-22 | United Microelectronics Corporation | Polysilicon programming memory cell |
-
1995
- 1995-12-27 JP JP35202495A patent/JP3526997B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-13 US US08/766,505 patent/US5754464A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5754464A (en) | 1998-05-19 |
JPH09186255A (ja) | 1997-07-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5698879A (en) | Nonvolatile semiconductor memory device | |
US5939749A (en) | Split gate transistor array | |
JP3906177B2 (ja) | 不揮発性半導体記憶装置 | |
JP3911044B2 (ja) | 半導体メモリ装置及びその製造方法 | |
JPS6225460A (ja) | 電気的に変更可能な不揮発性記憶装置及びその製造方法 | |
JP4557950B2 (ja) | 不揮発性半導体記憶置 | |
JPH01309382A (ja) | 半導体記憶装置の製造方法 | |
EP0618621B1 (en) | Non-volatile semiconductor memory device | |
JPH0461375A (ja) | 半導体記憶装置の製造方法 | |
JPH08153806A (ja) | 半導体装置およびその製造方法 | |
JP2000243857A (ja) | 半導体メモリデバイス及びその製造方法 | |
JP3526997B2 (ja) | マスクrom | |
US6150198A (en) | Method of fabricating semiconductor read-only memory device with reduced parastic capacitance between bit line and word line | |
JP2000260886A (ja) | 半導体記憶装置及びその製造方法 | |
JP2713115B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP3712313B2 (ja) | Sramセルの構造及びその製造方法 | |
US7268386B2 (en) | Nonvolatile semiconductor memory and a fabrication method for the same | |
US5824585A (en) | Semiconductor read-only memory device and method of fabricating the same | |
JP3210373B2 (ja) | 不揮発性半導体記憶装置 | |
JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPH07193198A (ja) | 不揮発性半導体メモリおよびその製造方法 | |
JP3631562B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPH05129560A (ja) | 半導体記憶装置 | |
JPS6267857A (ja) | 半導体記憶装置 | |
JP2572746B2 (ja) | 半導体メモリ装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040210 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040218 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |