JP3526850B2 - 音声出力装置 - Google Patents
音声出力装置Info
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- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
- H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Circuit For Audible Band Transducer (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電子機器に搭載さ
れた電源の起動時、停止時、リセット時にスピーカで発
生するノイズを抑制する方法に関する。
れた電源の起動時、停止時、リセット時にスピーカで発
生するノイズを抑制する方法に関する。
【０００２】
【従来の技術】従来、音声出力装置などの電子機器にお
いて、スピーカを駆動する場合、図１のような構成であ
った。この場合、通常使用時には、ディジタル信号がＤ
／Ａ変換器に入力され、Ｄ／Ａ変換器のアナログ出力が
オペアンプに入力され、その出力が出力端子に出力され
て外付けのコンデンサーを介してスピーカから音声等が
出力されていた。
いて、スピーカを駆動する場合、図１のような構成であ
った。この場合、通常使用時には、ディジタル信号がＤ
／Ａ変換器に入力され、Ｄ／Ａ変換器のアナログ出力が
オペアンプに入力され、その出力が出力端子に出力され
て外付けのコンデンサーを介してスピーカから音声等が
出力されていた。
【０００３】
【発明が解決しようとする課題】しかしながら、Ｄ／Ａ
変換器の入力信号として１／２ＶＤＤ（シグナルグラン
ド）の信号が入力される場合、電源起動時にＤ／Ａ変換
器の出力が急に１／２ＶＤＤのレベルに立ち上がり、オ
ペアンプの出力も接地（ＧＮＤ）レベル或いはハイイン
ピーダンス状態から急激にシグナルグランドのレベルに
変化するため、この電位の急峻な変化が、コンデンサー
を介してスピーカに入力されてノイズを発生していた。
また、電源停止時、リセット時にもオペアンプの出力が
シグナルグランド電位からＧＮＤ電位或いはハイインピ
ーダンス状態に急激に変化する場合、この電位の急峻な
変化がコンデンサーを介してスピーカにノイズを発生さ
せていた。
変換器の入力信号として１／２ＶＤＤ（シグナルグラン
ド）の信号が入力される場合、電源起動時にＤ／Ａ変換
器の出力が急に１／２ＶＤＤのレベルに立ち上がり、オ
ペアンプの出力も接地（ＧＮＤ）レベル或いはハイイン
ピーダンス状態から急激にシグナルグランドのレベルに
変化するため、この電位の急峻な変化が、コンデンサー
を介してスピーカに入力されてノイズを発生していた。
また、電源停止時、リセット時にもオペアンプの出力が
シグナルグランド電位からＧＮＤ電位或いはハイインピ
ーダンス状態に急激に変化する場合、この電位の急峻な
変化がコンデンサーを介してスピーカにノイズを発生さ
せていた。
【０００４】この発明は、上記のようなスピーカを駆動
する一般的な構成において、電源の起動、停止時にスピ
ーカのノイズ発生を簡単な構成で抑制する方法を提供す
ることを目的とする。
する一般的な構成において、電源の起動、停止時にスピ
ーカのノイズ発生を簡単な構成で抑制する方法を提供す
ることを目的とする。
【０００５】
【課題を解決する為の手段】この発明の代表的なもの
は、Ｄ／Ａ変換器と、このＤ／Ａ変換器から出力された
アナログ信号を増幅してスピーカを駆動する演算増幅器
と、出力ノードとを備える。そして、演算増幅器は、差
動増幅器と、ＮＭＯＳ型トランジスタと、ＰＭＯＳ型ト
ランジスタと、第一のスイッチ手段と、第二のスイッチ
手段とを有する。この第一のスイッチ手段は、接地電位
ノードとＮＭＯＳ型トランジスタのゲート電極との間に
接続され、第二のスイッチ手段は、電源電位ノードとＰ
ＭＯＳ型トランジスタのゲート電極との間に接続され
る。そして、電源投入時には、第二のスイッチ手段がオ
ン状態となりＰＭＯＳ型トランジスタが非動作状態とさ
れ、かつ、第一のスイッチ手段がオフ状態にされた状態
で、Ｄ／Ａ変換器に電源が投入される。また、電源遮断
時或いはシステムリセット時には、第二のスイッチ手段
がオン状態となりＰＭＯＳ型トランジスタが非動作状態
とされ、かつ、第一のスイッチ手段がオン状態となりＮ
ＭＯＳ型トランジスタが非動作状態とされた後に、Ｄ／
Ａ変換器への電源の供給が遮断される。
は、Ｄ／Ａ変換器と、このＤ／Ａ変換器から出力された
アナログ信号を増幅してスピーカを駆動する演算増幅器
と、出力ノードとを備える。そして、演算増幅器は、差
動増幅器と、ＮＭＯＳ型トランジスタと、ＰＭＯＳ型ト
ランジスタと、第一のスイッチ手段と、第二のスイッチ
手段とを有する。この第一のスイッチ手段は、接地電位
ノードとＮＭＯＳ型トランジスタのゲート電極との間に
接続され、第二のスイッチ手段は、電源電位ノードとＰ
ＭＯＳ型トランジスタのゲート電極との間に接続され
る。そして、電源投入時には、第二のスイッチ手段がオ
ン状態となりＰＭＯＳ型トランジスタが非動作状態とさ
れ、かつ、第一のスイッチ手段がオフ状態にされた状態
で、Ｄ／Ａ変換器に電源が投入される。また、電源遮断
時或いはシステムリセット時には、第二のスイッチ手段
がオン状態となりＰＭＯＳ型トランジスタが非動作状態
とされ、かつ、第一のスイッチ手段がオン状態となりＮ
ＭＯＳ型トランジスタが非動作状態とされた後に、Ｄ／
Ａ変換器への電源の供給が遮断される。
【０００６】
【０００７】
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【０００９】［第１の実施の形態］
［構成］図１は本発明を適用する音声出力装置１０の第
１の実施の形態を示す部分構成図である。図において、
音声出力装置１０は、シグナルグランドレベルをＤＣ的
に制御する為のデジタルソフト演算、或いはハードウェ
ア演算回路を備えており、このデジタル信号をＤＣ的に
制御するハードウェア１２をデジタルＤＣアッテネータ
と称する。図１に於けるその他の構成要素として、デジ
タルＤＣアッテネータの出力を入力してアナログ信号を
出力するＤ／Ａ変換器１４，Ｄ／Ａ変換器から出力され
るアナログ信号を入力する演算増幅器１６、演算増幅器
１６の出力信号の出力端子１３がある。
１の実施の形態を示す部分構成図である。図において、
音声出力装置１０は、シグナルグランドレベルをＤＣ的
に制御する為のデジタルソフト演算、或いはハードウェ
ア演算回路を備えており、このデジタル信号をＤＣ的に
制御するハードウェア１２をデジタルＤＣアッテネータ
と称する。図１に於けるその他の構成要素として、デジ
タルＤＣアッテネータの出力を入力してアナログ信号を
出力するＤ／Ａ変換器１４，Ｄ／Ａ変換器から出力され
るアナログ信号を入力する演算増幅器１６、演算増幅器
１６の出力信号の出力端子１３がある。
【００１０】デジタルＤＣアッテネータ１２は、通常は
入力されたデジタル信号をそのままＤ／Ａ変換器に出力
し、電源の起動、停止、リセット時にのみ、入力データ
に無関係にデジタルデータをソフト演算、或いはハード
ウェアによるデータの加減算によってデジタル信号のＤ
Ｃ値を可変制御する。
入力されたデジタル信号をそのままＤ／Ａ変換器に出力
し、電源の起動、停止、リセット時にのみ、入力データ
に無関係にデジタルデータをソフト演算、或いはハード
ウェアによるデータの加減算によってデジタル信号のＤ
Ｃ値を可変制御する。
【００１１】図２は、デジタルＤＣアッテネータの構成
例を示す図であり、図２（ａ）は、内部のシフトレジス
タを用いてビット０側から”１”を入力してソフト演算
によりシフト動作させることにより、初期値”００００
ｈ”（ＧＮＤに対応）から例えば”７ＦＦＦｈ”（１／
２ＶＤＤに対応）まで、出力データを変化させる場合の
例を示しており、図２（ｂ）は同様に、内部のシフトレ
ジスタを用いてビット１４側から”０”を入力し、入力
後に１ビットシフトする演算を繰り返すことにより、例
えば”７ＦＦＦｈ”のデータから”００００ｈ”まで徐
々に出力を変化させる場合の例である。
例を示す図であり、図２（ａ）は、内部のシフトレジス
タを用いてビット０側から”１”を入力してソフト演算
によりシフト動作させることにより、初期値”００００
ｈ”（ＧＮＤに対応）から例えば”７ＦＦＦｈ”（１／
２ＶＤＤに対応）まで、出力データを変化させる場合の
例を示しており、図２（ｂ）は同様に、内部のシフトレ
ジスタを用いてビット１４側から”０”を入力し、入力
後に１ビットシフトする演算を繰り返すことにより、例
えば”７ＦＦＦｈ”のデータから”００００ｈ”まで徐
々に出力を変化させる場合の例である。
【００１２】また、図２（ｃ）及び（ｄ）はレジスタと
加算器とを用いてハードウェア演算により、デジタルＤ
Ｃアッテネータの出力を”００００ｈ”〜”７ＦＦＦ
ｈ”まで徐々に変化させる場合と、逆に”７ＦＦＦｈ”
〜”００００ｈ”まで徐々に変化させて出力する場合の
例を示したものである。
加算器とを用いてハードウェア演算により、デジタルＤ
Ｃアッテネータの出力を”００００ｈ”〜”７ＦＦＦ
ｈ”まで徐々に変化させる場合と、逆に”７ＦＦＦｈ”
〜”００００ｈ”まで徐々に変化させて出力する場合の
例を示したものである。
【００１３】［動作］先ず、電源の起動時には、デジタ
ルＤＣアッテネータ１２の出力を”００００ｈ”（ＧＮ
Ｄレベル）からアナログ信号のグランドレベルである”
７ＦＦＦｈ”まで徐々に変化させてＤ／Ａ変換器１４に
入力する。これにより、Ｄ／Ａ変換器１４の出力は０Ｖ
からアナログ信号のシグナルグランドに対応する１／２
ＶＤＤのレベルまで徐々に変化し、この信号が出力端子
１３，コンデンサー１５を介してスピーカ１１を駆動す
るので、スピーカ１１からのノイズ発生が抑制される。
ルＤＣアッテネータ１２の出力を”００００ｈ”（ＧＮ
Ｄレベル）からアナログ信号のグランドレベルである”
７ＦＦＦｈ”まで徐々に変化させてＤ／Ａ変換器１４に
入力する。これにより、Ｄ／Ａ変換器１４の出力は０Ｖ
からアナログ信号のシグナルグランドに対応する１／２
ＶＤＤのレベルまで徐々に変化し、この信号が出力端子
１３，コンデンサー１５を介してスピーカ１１を駆動す
るので、スピーカ１１からのノイズ発生が抑制される。
【００１４】また、電源の停止或いはシステムリセット
時には、対応する制御信号によりデジタルＤＣアッテネ
ータの出力レベルを、入力信号に無関係にシグナルグラ
ンドレベル（１／２ＶＤＤ）からＧＮＤレベルまで徐々
に変化させる。これにより、上記同様に、スピーカ１１
を駆動する信号は１／２ＶＤＤ〜０Ｖまで徐々に変化す
るのでノイズの発生が抑制される。
時には、対応する制御信号によりデジタルＤＣアッテネ
ータの出力レベルを、入力信号に無関係にシグナルグラ
ンドレベル（１／２ＶＤＤ）からＧＮＤレベルまで徐々
に変化させる。これにより、上記同様に、スピーカ１１
を駆動する信号は１／２ＶＤＤ〜０Ｖまで徐々に変化す
るのでノイズの発生が抑制される。
【００１５】［第２の実施の形態］
［構成］図３は、本発明を適用する音声出力装置１０の
第２の実施の形態を示す部分構成図である。図におい
て、図１と同一番号を付与した構成要素については、第
１の実施例と同様の構成要素を示している。同図におけ
る演算増幅器３０は、その出力段が差動出力を有する差
動増幅器３１と、差動出力の一方の出力に接続されたＳ
ＷＡ３２とＮＭＯＳ型トランジスタ（ＮＭＯＳ）３５、
差動出力の他方の出力に接続されたスイッチＳＷＢ３３
とＰＭＯＳ型トランジスタ（ＰＭＯＳ）３４とから構成
されている。
第２の実施の形態を示す部分構成図である。図におい
て、図１と同一番号を付与した構成要素については、第
１の実施例と同様の構成要素を示している。同図におけ
る演算増幅器３０は、その出力段が差動出力を有する差
動増幅器３１と、差動出力の一方の出力に接続されたＳ
ＷＡ３２とＮＭＯＳ型トランジスタ（ＮＭＯＳ）３５、
差動出力の他方の出力に接続されたスイッチＳＷＢ３３
とＰＭＯＳ型トランジスタ（ＰＭＯＳ）３４とから構成
されている。
【００１６】スイッチＳＷＡ３２は、その一端が差動増
幅器３１の一方の出力に接続され、他端がＧＮＤに接続
されている。またＮＭＯＳ３５のソースはＧＮＤに接続
され、ドレインが出力ノードＮ１に、ゲートが前記差動
増幅器３１の一方の出力に接続されている。
幅器３１の一方の出力に接続され、他端がＧＮＤに接続
されている。またＮＭＯＳ３５のソースはＧＮＤに接続
され、ドレインが出力ノードＮ１に、ゲートが前記差動
増幅器３１の一方の出力に接続されている。
【００１７】また、スイッチＳＷＢ３３は、その一端が
差動増幅器３１の他方の出力に接続され、他端が電源Ｖ
ＤＤに接続されている。またＰＭＯＳ３４のソースはＶ
ＤＤに接続され、ドレインが出力ノードＮ１に、ゲート
が前記差動増幅器３１の他方の出力に接続されている。
差動増幅器３１の他方の出力に接続され、他端が電源Ｖ
ＤＤに接続されている。またＰＭＯＳ３４のソースはＶ
ＤＤに接続され、ドレインが出力ノードＮ１に、ゲート
が前記差動増幅器３１の他方の出力に接続されている。
【００１８】［動作］この装置１０における演算増幅器
３０は、通常の動作時においては、ＳＷＡ３２、ＳＷＢ
３３共にスイッチオフ（非接続）状態で、ＮＭＯＳ３５
とＰＭＯＳ３４により構成される出力段前段の差動増幅
器３１からの差動出力信号によりノードＮ１からアナロ
グ信号を出力する。ＳＷＡ３２をオン（接続）、ＳＷＢ
３３をオンした場合には、ＮＭＯＳ３５、ＰＭＯＳ３４
共にオフ状態となり、出力はハイインピーダンス状態と
なる。
３０は、通常の動作時においては、ＳＷＡ３２、ＳＷＢ
３３共にスイッチオフ（非接続）状態で、ＮＭＯＳ３５
とＰＭＯＳ３４により構成される出力段前段の差動増幅
器３１からの差動出力信号によりノードＮ１からアナロ
グ信号を出力する。ＳＷＡ３２をオン（接続）、ＳＷＢ
３３をオンした場合には、ＮＭＯＳ３５、ＰＭＯＳ３４
共にオフ状態となり、出力はハイインピーダンス状態と
なる。
【００１９】電源の起動時には、図示しない制御信号に
よりＳＷＢ３３をオン、ＳＷＡ３２をオフした状態でＤ
／Ａ変換器１４の電源を起動する。これにより、Ｄ／Ａ
変換器１４の出力レベルに無関係に、演算増幅器３０の
出力はＧＮＤレベルとなるので、スピーカ１１からのノ
イズ発生は抑制される。
よりＳＷＢ３３をオン、ＳＷＡ３２をオフした状態でＤ
／Ａ変換器１４の電源を起動する。これにより、Ｄ／Ａ
変換器１４の出力レベルに無関係に、演算増幅器３０の
出力はＧＮＤレベルとなるので、スピーカ１１からのノ
イズ発生は抑制される。
【００２０】Ｄ／Ａ変換器１４の出力が安定した所でＳ
ＷＢ３３をオフにし、演算増幅器３０からの信号出力を
開始する。
ＷＢ３３をオフにし、演算増幅器３０からの信号出力を
開始する。
【００２１】電源停止時、或いはシステムリセット時に
は、演算増幅器３０のＳＷＢ３３をオンすることにより
演算増幅器３０の出力をＧＮＤレベルとし、次にＳＷＡ
３２をオン、Ｄ／Ａ変換器１４の電源をオフとすること
により、電源停止時、或いはシステムリセット時の演算
増幅器３０の出力段の急激な変化を緩和しノイズの発生
を抑制する。
は、演算増幅器３０のＳＷＢ３３をオンすることにより
演算増幅器３０の出力をＧＮＤレベルとし、次にＳＷＡ
３２をオン、Ｄ／Ａ変換器１４の電源をオフとすること
により、電源停止時、或いはシステムリセット時の演算
増幅器３０の出力段の急激な変化を緩和しノイズの発生
を抑制する。
【００２２】［第３の実施の形態］
［構成］図４は、本発明を適用する音声出力装置１０の
第３の実施の形態を示す部分構成図である。図におい
て、Ｄ／Ａ変換器１４の前段にデジタルＤＣアッテネー
タと１２が接続されている点が第２の実施の形態の構成
と異なっており、その他の構成は、第２の実施の形態の
構成と同様である。
第３の実施の形態を示す部分構成図である。図におい
て、Ｄ／Ａ変換器１４の前段にデジタルＤＣアッテネー
タと１２が接続されている点が第２の実施の形態の構成
と異なっており、その他の構成は、第２の実施の形態の
構成と同様である。
【００２３】［動作］電源の起動時には、デジタルＤＣ
アッテネータ１２によりＤ／Ａ変換器１４の入力をＧＮ
Ｄレベルから徐々にシグナルグランドレベルに立ち上
げ、同時に図示しない制御信号によりスイッチをＳＷＡ
３２→ＳＷＢ３３の順にオン状態からオフ状態とするこ
とで、ノードＮ１の出力レベルがＧＮＤレベルから徐々
に立ち上がるようにする。
アッテネータ１２によりＤ／Ａ変換器１４の入力をＧＮ
Ｄレベルから徐々にシグナルグランドレベルに立ち上
げ、同時に図示しない制御信号によりスイッチをＳＷＡ
３２→ＳＷＢ３３の順にオン状態からオフ状態とするこ
とで、ノードＮ１の出力レベルがＧＮＤレベルから徐々
に立ち上がるようにする。
【００２４】また、電源停止時或いはシステムリセット
時には、デジタルＤＣアッテネータと１２によりＤ／Ａ
変換器１４の入力をシグナルグランドレベルからＧＮＤ
レベルに徐々に下げ、同時に演算増幅器３１の出力のス
イッチをＳＷＢ３３→ＳＷＡ３２の順にオンすることに
より、演算増幅器３０の出力Ｎ１を徐々にＧＮＤレベル
にまで立ち下げる。
時には、デジタルＤＣアッテネータと１２によりＤ／Ａ
変換器１４の入力をシグナルグランドレベルからＧＮＤ
レベルに徐々に下げ、同時に演算増幅器３１の出力のス
イッチをＳＷＢ３３→ＳＷＡ３２の順にオンすることに
より、演算増幅器３０の出力Ｎ１を徐々にＧＮＤレベル
にまで立ち下げる。
【００２５】このようにすることにより、電源オン時或
いはオフ時にスピーカから発生するノイズを抑制するこ
とができる。
いはオフ時にスピーカから発生するノイズを抑制するこ
とができる。
【００２６】
【発明の効果】以上詳細に説明したように、請求項１〜
３に係る発明によれば、電源オン或いは電源オフ時にス
ピーカの入力信号が急激に立ち上がったり、立ち下がっ
たりすることがないので、スピーカから発生するノイズ
を抑制することが可能となる。
３に係る発明によれば、電源オン或いは電源オフ時にス
ピーカの入力信号が急激に立ち上がったり、立ち下がっ
たりすることがないので、スピーカから発生するノイズ
を抑制することが可能となる。
【図１】本発明を適用する音声出力装置の第１の実施の
形態における部分構成図である。
形態における部分構成図である。
【図２】デジタルＤＣアッテネータの構成例を示す図で
ある。
ある。
【図３】本発明を適用する音声出力装置の第２の実施の
形態における部分構成図である。
形態における部分構成図である。
【図４】本発明を適用する音声出力装置の第３の実施の
形態における部分構成図である。
形態における部分構成図である。
１０ 音声出力装置
１１ スピーカ
１２ デジタルＤＣアッテネータ
１３ 出力端子
１４ Ｄ／Ａ変換器
１６、３０ 演算増幅器
１８ コンデンサー
３１ 差動増幅器
３２ スイッチ（ＳＷＡ）
３３ スイッチ（ＳＷＢ）
３４ ＰＭＯＳ型トランジスタ
３５ ＮＭＯＳ型トランジスタ
Claims (3)
- 【請求項１】デジタル信号をアナログ信号に変換して出
力するＤ／Ａ変換器と、 前記Ｄ／Ａ変換器から出力された前記アナログ信号を増
幅してスピーカを駆動する演算増幅器と、 出力ノードとを備え、 前記演算増幅器は、 一方の出力端子と他方の出力端子とを有する差動増幅器
と、 前記差動増幅器の前記一方の出力端子に接続されたゲー
ト電極と、接地電位ノードに接続されたソース電極と、
前記出力ノードに接続されたドレイン電極とを有するＮ
ＭＯＳ型トランジスタと、 前記差動増幅器の前記他方の出力端子に接続されたゲー
ト電極と、電源電位ノードに接続されたソース電極と、
前記出力ノードに接続されたドレイン電極とを有するＰ
ＭＯＳ型トランジスタと、 前記接地電位ノードと前記ＮＭＯＳ型トランジスタの前
記ゲート電極との間に接続された第一のスイッチ手段
と、 前記電源電位ノードと前記ＰＭＯＳ型トランジスタの前
記ゲート電極との間に接続された第二のスイッチ手段と
を備え、 電源投入時には、前記第二のスイッチ手段がオン状態と
なり前記ＰＭＯＳ型トランジスタが非動作状態とされ、
かつ、前記第一のスイッチ手段がオフ状態にされた状態
で、前記Ｄ／Ａ変換器に電源が投入され、 電源遮断時或いはシステムリセット時には、前記第二の
スイッチ手段がオン状態となり前記ＰＭＯＳ型トランジ
スタが非動作状態とされ、かつ、前記第一のスイッチ手
段がオン状態となり前記ＮＭＯＳ型トランジスタが非動
作状態とされた後に、前記Ｄ／Ａ変換器への電源の供給
が遮断されることを特徴とする音声出力装置。 - 【請求項２】前記電源遮断時或いは前記システムリセッ
ト時には、前記第二のスイッチ手段がオン状態にされた
後に、前記第一のスイッチ手段がオン状態にされること
を特徴とする請求項１記載の音声出力装置。 - 【請求項３】前記Ｄ／Ａ変換器にデジタル信号を出力す
る第一の手段を備え、 該第一の手段から出力される前記デジタル信号は、 前記電源投入時に、前記接地電位に対応するデジタル値
からシグナルグランドレベルに対応するデジタル値へ徐
々に変化し、 前記電源遮断時或いは前記システムリセット時に、前記
シグナルグランドレベルに対応するデジタル値から前記
接地電位に対応するデジタル値へ徐々に変化することを
特徴とする請求項１又は２に記載の音声出力装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002085758A JP3526850B2 (ja) | 2002-03-26 | 2002-03-26 | 音声出力装置 |
| US10/234,117 US7020293B2 (en) | 2002-03-26 | 2002-09-05 | Noise reduction method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002085758A JP3526850B2 (ja) | 2002-03-26 | 2002-03-26 | 音声出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003283256A JP2003283256A (ja) | 2003-10-03 |
| JP3526850B2 true JP3526850B2 (ja) | 2004-05-17 |
Family
ID=28449270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002085758A Expired - Fee Related JP3526850B2 (ja) | 2002-03-26 | 2002-03-26 | 音声出力装置 |
Country Status (2)
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|---|---|
| US (1) | US7020293B2 (ja) |
| JP (1) | JP3526850B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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