JP3520233B2 - Ad変換回路 - Google Patents
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Description
ナログ・デジタル変換器)に関し、特に低電圧動作を可
能とすると共に回路量(回路素子数)及び消費電力を低
減した高速のAD変換回路に関する。本発明のAD変換
回路は、デジタル信号処理を行うすべての製品、特に計
測器のFTTアナライザ、デジタル・オシロスコープな
どの製品に適している。
列型(フラッシュ型)のAD変換回路が知られている。
このAD変換回路は、ビット分解能の2のべき乗個のコ
ンパレータを用いて回路が構成されていた。例えば、分
解能が8ビットの場合、256(=28)個のコンパレ
ータ及びその後段に大きな回路量のデジタル・エンコー
ダを必要としていた。
は、回路量、消費電力が膨大になり、また入力容量も大
きくなり高周波特性が劣化してしまう。また、AD変換
回路に用いられる従来の回路方式では、電圧の領域で演
算を行う電圧モードの回路が使用されることが多い。し
かし、集積回路の微細化に伴い電源電圧が低くなってく
ると、この回路方式では対応できない。
ルディング・インターポレーション型)のAD変換回路
は、並列型のAD変換回路に比肩する高速性を有すると
共に回路量、消費電力、入力容量も並列型のADコンバ
ータに比して少ないという利点がある。この折り返し・
補間型AD変換回路の先行技術としては、例えば、特開
平8−149006号公報等に開示されているものがあ
る。
型のAD変換回路は回路量、消費電力、入力容量が大き
いという問題があった。また、折り返し・補間型AD変
換回路は、これらの問題を解決する有望な技術である
が、従来提案されているものの多くはバイポーラトラン
ジスタ回路を用いたものであり、電源電圧の低電圧化、
集積回路の微細化、消費電力の低減に十分対応できるも
のではなかった。
ついて、鋭意検討を重ねたところ、CMOSトランジス
タ回路を用いた高速AD変換回路の新たなアーキテクチ
ャーを開発するに至った。
型AD変換回路をさらに発展させたものであり、特にA
D変換回路の入力段のアナログ前処理回路に工夫を施す
ことにより、AD変換特性を向上し、かつ低電圧化及び
微細化・高集積化を可能にするAD変換回路を提供する
ことを目的としている。
概要を説明すれば以下の通りである。
グ信号を上位mビット及び下位nビットのグレイコード
に変換するAD変換回路において、アナログ信号ペアと
リファレンス電圧ペアとが夫々入力され、折り返しされ
た差動電流ペアを出力するm個の折り返し回路と、折り
返し回路が出力する差動電流ペアを比較し、上位mビッ
トのグレイコードを出力するm個の第1コンパレータ回
路と、アナログ信号ペアとリファレンス電圧ペアとが夫
々入力され、多相サイン波ペアを出力する複数のサイン
波発生回路と、多相サイン波ペアの間を補間し、2n個
のサイン波ペアを出力する補間回路と、サイン波ペアを
夫々比較し2値データを出力する2n個の第2コンパレ
ータ回路と、2値データをnビットのグレイコードに変
換するグレイコードエンコーダ回路と、を備え、グレイ
コードエンコーダ回路から下位nビットのグレイコード
を出力するものである。
換回路と同等のスピードを保ちながら、全体の回路量・
消費電力を大幅に減少させることができる。
おいて、クロック信号に応じて前記アナログ信号ペアの
レベルを一時保持し且つ出力するトラックホールド回路
を備え、このトラックホールド回路を介して前記アナロ
グ信号ペアを折り返し回路及びサイン波発生回路に入力
すると共に、第1及び第2コンパレータをクロック信号
と同期して動作させるようにしたことを特徴とするもの
である。
エラーの発生を防止し、AD変換精度を向上することが
できる。
発明において、アナログ信号ペアとリファレンス電圧ペ
アとの電位差を増幅し差動電圧ペアを出力する前段増幅
回路を備え、この前段増幅回路の出力を前記折り返し回
路に入力することを特徴とするものである。
することができる。
おいて、折り返し回路は、差動電圧ペアがゲートに印加
された差動MOSトランジスタペアと、この差動MOS
トランジスタペアに第1の電流を供給する電流源と、一
対の電流路に第2の電流を供給するカレントミラー回路
と、を備え、差動MOSトランジスタペアを夫々一対の
電流路に交互にクロスして接続し、一対の電流路の端か
ら折り返された差動電流ペアを出力するものである。
S構成により、低電圧化が可能となる。
グ信号が入力され上位mビットのデジタル信号を出力す
る折り返し回路と、差動アナログ信号が入力され下位n
ビットのデジタル信号を出力するサイン波発生回路と、
このサイン波発生回路の出力を補間する補間回路とを備
え、m+nビットのデジタル信号を出力するAD変換回
路において、折り返し回路は、差動アナログ信号と差動
参照電圧との差動電圧ペアがゲートに印加された1つ以
上の差動MOSトランジスタペアと、この差動MOSト
ランジスタペアに第1の電流を供給する電流源と、一対
の電流路に第2の電流を供給するカレントミラー回路
と、を備え、差動MOSトランジスタペアのドレインを
夫々前記一対の電流路に交互にクロスして接続し、一対
の電流路の端から折り返された差動電流ペアを出力する
ことを特徴とするものである。
ドを保ちながら、全体の回路量・消費電力を大幅に減少
させることができると共に電流モードのCMOS構成に
より、低電圧化が可能となる。
おいて、差動電流ペアを比較しグレイコード化されたデ
ジタル信号を出力する電流コンパレータを備えることを
特徴とするものである。
おいて、差動アナログ信号が入力され上位mビットのデ
ジタル信号を出力する折り返し回路と、差動アナログ信
号が入力され下位nビットのデジタル信号を出力するサ
イン波発生回路と、このサイン波発生回路の出力を補間
する補間回路とを備え、m+nビットのデジタル信号を
出力するAD変換回路において、サイン波発生回路は、
差動アナログ信号と差動参照電圧との差動電圧ペアがゲ
ートに印加された複数の差動MOSトランジスタペア
と、この差動MOSトランジスタペアに第1の電流を供
給する電流源と、一対の電流路に第2の電流を供給する
カレントミラー回路と、を備え、差動MOSトランジス
タペアのドレインを夫々前記一対の電流路に交互にクロ
スして接続し、一対の電流路の端からサイン波電流を出
力することを特徴とするものである。
大幅に減少させることができると共に電流モードのCM
OS構成により、低電圧化が可能となる。
のAD変換回路において、補間回路は位相がずらされた
複数のサイン波電流の間を電流補間する補間回路であっ
て、サイン波電流を所定の比率で複数の電流に分流する
分流手段と、複数のサイン波電流の間を電流補間するよ
うに前記分流された電流を加算する加算手段と、を備
え、サイン波電流を前記分流手段に直接入力したことを
特徴とするものである。
などのインターフェイス部分を省くことができる。
おいて、分流手段はゲート幅が異なる複数のMOSトラ
ンジスタを並列接続して成ることを特徴とするものであ
る。
のゲート幅で分流比を決定しているので補間精度を高く
することができる。
て、図1〜図18を参照しながら詳細に説明する。ま
ず、本発明のAD変換回路のアーキテクチャーの概要に
ついて、図1を参照しながら説明する。図1は、本実施
形態による折り返し・補間型(フォールディング・イン
ターポレーション型)のAD変換回路の機能ブロック図
である。
るが、上位3ビットと下位5ビットのデジタルデータを
発生する回路とでは、異なるアーキテクチャーを採用し
ている。上位3ビットを発生する回路は、フォールディ
ング・アーキテクチャーである。下位5ビットはフォー
ルディングとインターポレーションとが組み合わされた
アーキテクチャーである。
成は、差動アナログ入力信号(Vinp/Vinm)と差
動参照電圧(Vrefp/Vrefn)との電位差を増
幅する前段増幅回路(プリアンプ)1a〜1c、この前
段増幅回路1a〜1cの出力が入力されることにより折
り返された差動電流ペアを出力する3個の折り返し回路
(Folding Circuit)2a〜2c及びこの差動電流ペアを
比較し、上位3ビットのグレイコードを出力する3個の
コンパレータ3a〜3cから成っている。コンパレータ
3a〜3cは電流コンパレータ(Current Comparator)で
ある。
ィング・インターポレーションのアーキテクチャーの構
成は、前段増幅回路1d〜1g、この前段増幅回路1d
〜1gの出力に応じて45°ずつ位相がずらされた4相
サイン波ペアを出力するサイン波発生回路4a〜4d、
この4相サイン波ペアの間を補間し、5.625°ずつ
位相がずらされた32個のサイン波ペアを出力する補間
回路5、このサイン波ペアを夫々比較し2値データを出
力する32個のコンパレータ6、2値データをnビット
のグレイコードに変換するグレイコードエンコーダ回路
7から成っている。なお、本実施形態では、45°ずつ
位相がずらされた4相サイン波ペアを発生しているが、
これに限らず、例えば90°位相がずらされた2相のサ
イン波ペアを発生し、この2相のサイン波ペアを補間す
る構成とすることもできる。この場合、サイン波発生回
路は2個あればよい。
観点から見ると、図1中の中程に並んでいるコンパレー
タ3a〜3c、6を境にして、左側がアナログ前処理回
路、右側がデジタル回路となる。アナログ前処理回路と
は、前段増幅回路1a〜1g、折り返し回路2a〜2
c、サイン波発生回路4a〜4d、補間回路5の総称で
ある。
は、差動アナログ入力信号(Vinp/Vinm)として
入力される。差動参照電圧(Vrefp/Vrefn)
は、72個の抵抗ストリング8の各接続ノードから発生
される。差動アナログ入力信号(Vinp/Vinm)
は、上記のアナログ前処理回路によって、アナログエン
コードされた後、コンパレータ3a〜3c、6によって
デジタル化される。
そのままで上位3ビットのグレイコード(G7、G6、
G5)となる。下位5ビットについては、グレイコード
エンコーダ7によってグレイコード(G4〜G0)に変
換される。そして、8ビットのグレイコード(G7〜G
0)はDFF9a〜9dを介して一定のタイミングで出
力される。
アーキテクチャーの主要部であるが、オーバーフロー・
アンダー検出ビット(OU)、エラーコレクションビッ
ト(ERRC)も出力される。オーバーフロー・アンダ
ー検出の回路は、上位3ビットのフォールディング・ア
ーキテクチャーと同様の構成である。すなわち、前段増
幅回路1h、折り返し回路2d、コンパレータ3dとで
構成されている。
inm)は、トラックホールド回路10によってサンプ
ルホールドされた後、前段増幅回路1a〜1gに印加さ
れる。トラックホールド回路10は、クロック信号cl
kに応じて、例えばクロック信号clkがHレベルの期
間ごとに差動アナログ入力信号(Vinp/Vinm)の
サンプリングを行い、その期間、信号レベルを保持し且
つ出力する。
レータ3a〜3d、6及びDFF9a〜9eに共通に供
給され、これらの回路の動作との同期をとっている。す
なわち、コンパレータ3a〜3dは、クロック信号cl
kがHレベルの期間に比較動作を行なう。これにより、
信号遅延に起因するAD変換エラーの発生を防止し、A
D変換精度を向上することができる。
ブロック構成について、図2及び図3を参照しながら説
明する。図2は上位3ビットを発生するフォールディン
グ・アーキテクチャーを示す詳細なブロック図である。
また、図3は下位5ビットを発生するフォールディング
・インターポレーションのアーキテクチャーを示す詳細
なブロック図である。
1cには、差動アナログ入力信号Vinp/Vinmが
共通に入力されると共に抵抗ストリング8から発生され
る異なる差動参照電圧Vrefp/Vrefmが入力さ
れる。前段増幅回路1a、1b、1cは夫々1個、2
個、4個の差動増幅器を含んでいる。そして、前段増幅
回路1a、1b、1cは差動電圧ペア<srcp1,s
rcm1>〜<srcp4,srcm4>を出力し、こ
れらは対応する各折り返し回路2a〜2cに入力され
る。そして、折り返し回路2a〜2cは、折り返された
差動電流ペア<Iop7,Iom7>、<Iop6,I
om6>、<Iop5,Iom5>を対応するコンパレ
ータ3a〜3cに出力する。なお、図2中、簡単のため
に+側の参照電圧Vrefp(V36,V20,V52
…)のみが示されている。
1e、1f、1gには、差動アナログ入力信号Vinp
/Vinmが共通に入力されると共に抵抗ストリング8
から発生される異なる差動参照電圧Vrefp/Vre
fmが入力される。これらの前段増幅回路1d〜gは9
個の差動増幅器を含んでいる。
された差動電圧ペア<srcp1,srcm1>〜<s
rcp9,srcm9>を出力し、これらは対応する次
段のサイン波発生回路4a〜4dに入力される。そし
て、サイン波発生回路4a〜4dは、位相が45°ずつ
ずらされた4相サイン波ペア<Sinp0,Sinm0
>〜<Sinp3,Sinm3>を出力し、これらのサ
イン波ペアは更に次段の補間回路5で補間され、位相が
5.625°ずつずらされた32相のサイン波ペアを発
生する。そして、これらのサイン波ペアは夫々対応する
32個のコンパレータ回路6によって2値化された後、
グレイコードエンコーダ回路7によってグレイコード化
(G4〜G0)される。
て、差動アナログ入力信号Vinp/Vinmと差動参
照電圧Vrefp/Vrefmとの関係を説明する概略
図である。図4(a)に示すように、抵抗ストリングに
より高電圧Vhと低電圧Vlとの間は等分割され、Vr
efp、Vrefmは、その中間電圧(Vh+Vl)/
2(=入力信号のコモン電圧)を基準として同じ電圧差
の点に設定することが望ましい。この設定により、図4
(b)に示すように、VinpとVrefpの電圧差と
VinmとVrefmの電圧差は常に等しくなる。
照電圧Vrefpを示す図である。図中の番号は、抵抗
ストリングの各接続ノード番号に対応する電圧を示して
いる。たとえば、図中36は、中間電圧V36(=(V
h+Vl)/2)を示している。ここで、フルスケール
はVp4〜Vp68であり、Vp4以下はアンダーフロ
ーとなり、V68以上はオーバーフローとなる。なお、
図5には示されていないが、参照電圧Vrefm=Vp
72−Vrefpで表される。
について、図6及び図7を参照して概説する。図6にお
いて、簡単のために入力電圧Vinとして、シングル入
力Vinpのみが示されている。入力電圧Vinに応じ
て、折り返し回路1a、1b、1cは、図示のごとく各
参照電圧の位置で折り返された電流Iop7、Iop
6、Iop5を出力する。(−側の電流Iom7、Io
m6、Iomp5は図示されていない。)したがって、
これらの各電流をコンパレートすると、入力電圧Vin
に応じたデジタルデータ(000)(001)(01
1)(010)(110)(111)(101)(10
0)が得られる。これはそのままで上位3ビットのグレ
イコードとなっている。
電圧Vinに応じて4相のサイン波Sinp0〜Sin
p3を出力する。(−側のSinm0〜Sinm3は図
示されていない)そして、補間回路5は各4相のサイン
波Sinp0〜Sinp3間を8分割した32個のサイ
ン波を出力する。図において、Sinp0とSinp1
の間の補間例を図示している。
ータ回路6によって比較すると、図7に示すようなサイ
クルコードV0〜V31が得られる。そして、このサイ
クルコードV0〜V31をグレイコードエンコーダ7に
よってエンコードすると、同図に示すような下位5ビッ
トのグレイコード(G4〜G0)が得られる。
回路構成例と動作例について詳細に説明する。
性を示す図である。図8(a)に示すように、差動アナ
ログ入力信号Vinp/Vinmは、夫々差動参照電圧
Vrefp/Vrefmと対を成して、差動MOSトラ
ンジスタペア(M11,M12)(M13,M14)の
ゲートに入力される。出力は差動電圧ペア<scrp,
scrm>であり、次段の折り返し回路2a〜2d、サ
イン波発生回路4a〜4dに入力される。なお、図8
(a)において、ip1、im1、ip2、im2、I
m、Ipは夫々のMOSトランジスタM11、M11、
M13、M14、M15、M16に流れる電流であり、
Im=im1+im2、Ip=ip1+ip2の関係と
なっている。図8(b)は図8(a)に示した回路の入出
力特性を示す図であり、差動参照電圧Vrefp/Vr
efmを変えることによって、差動電圧ペア<scr
p,scrm>の交差する位置を変えることができる。
は既に述べたように、以下の式1を満たす値に設定する
ことが望ましい。
トランスコンダクタンスgmの変化を示す図である。図
9(a)は式1を満たす場合、図9(b)は式1を満た
さない場合を示している。この図から明らかなように、
式1を満たさない場合は式1を満たす場合に比べ、トラ
ンスコンダクタンスgmの値が小さくなってしまうこと
がわかる。
G6、G5)を生成するためのアナログエンコード回路
である。G7用の折り返し回路2a、G6用の折り返し
回路2b、G5用の折り返し回路2cの3種類の折り返
し回路が用いられる。
回路図である。この回路はPMOSカレントミラー回路
(M1)、PMOSバッファ(M2)及びNMOS差動
トランジスタペア(M3)の3つのブロックから構成さ
れている。カレントミラー回路(M1)は電流路である
vddp列、vddm列に同電流Ibを流す。差動トラ
ンジスタペア(M3)には前段増幅回路1aから出力さ
れる差動電圧ペア<scrp1,scrm1>が印加さ
れる。また、差動トランジスタペア(M3)には電流源
Iaが接続されている。vddp列、vddm列の電流
は差動トランジスタペア(M3)に流れる電流Im,I
p分が引く抜かれ、vddp列、vddm列の端から差
動電流ペア<Iop7,Iom7>が出力される。
ある。差動トランジスタペア(M3)はvddp列、v
ddm列にクロス接続されているので、Ip,Imの電
流差、Iop7,Iom7の電流差は常にIaである。
図11(c)に示すように、差動電流ペア<Iop7,
Iom7>は参照電圧(この場合は中間電圧V36)の
位置で折り返された入出力特性となる。この差動電流ペ
ア<Iop7,iom7>をコンパレータ3aにより2
値化すると図11(d)に示す入出力特性となり、これ
がそのまま最上位ビット(G7)のデジタルデータとな
る。
で動作しており、大きな電圧振幅を必要としないため低
電圧化に有利である。このことは以下に説明する回路に
ついても同様に言えることである。
回路図である。この回路もカレントミラー回路(M
4)、PMOSバッファ(M5)及びNMOS差動トラ
ンジスタペア(M6)の3つのブロックから構成されて
いるが、3つの差動トランジスタペアには夫々差動電圧
ペア<scrp1,scrm1>、<scrp2,sc
rm2>、<Vss、Vdd>が印加されている。ただ
し、Vssは接地電圧、Vddは電源電圧である。差動
トランジスタペアはvddp列、vddm列に交互にク
ロス接続されている。ここで、<Vss、Vdd>が印
加された差動トランジスタペアを設けているのは電流ペ
ア<Ip,Im>の1つには常にIa以上の電流が流れ
るようにするためであり、この差動トランジスタペアが
ない場合、電流ペア<Ip,Im>は差動信号とならな
い。
ある。差動トランジスタペアはクロス接続されているの
で電流ペア<Ip,Im>はIa〜2Iaの電流が流れ
る。そして、差動電流ペア<Iop6,Iom6>は2
つの参照電圧(V20、V52)の位置で折り返された
入出力特性となる。この差動電流ペア<Iop6,Io
m6>をコンパレータ3bにより2値化すると図13
(d)に示す入出力特性となり、これがそのまま上位2
ビット目(G6)のデジタルデータとなる。
回路図である。この回路もカレントミラー回路(M
7)、PMOSバッファ(M8)及びNMOS差動トラ
ンジスタペア(M9)の3つのブロックから構成されて
いるが、5つの差動トランジスタペアには夫々差動電圧
ペア<scrp1,scrm1>〜<scrp4,sc
rm4>、<Vss、Vdd>が印加されている。
ある。差動電流ペア<Iop5,Iom5>は4つの参
照電圧の位置で折り返された入出力特性となる。この差
動電流ペア<Iop5,Iom5>をコンパレータ3c
により2値化すると図15(d)に示す入出力特性とな
り、これがそのまま上位3ビット目(G5)のデジタル
データとなる。また、図15(c)より最大出力電流差
はすべてIaになっていることがわかる。つまり、差動
トランジスタペアの電流源Iaの値を大きくすることで
最大電流差を大きくすることができ、コンパレータ3c
の負担を軽くすることができる。また、電流Ibは回路
のスピードを決める要因となっており、Ibを大きくす
ると回路スピードは上がる。これは他の折り返し回路2
a,2bにおいても同様である。
ator) サイン波発生回路4a〜4dは下位ビットを生成するた
めのアナログエンコード回路である。図16はサイン波
発生回路を示す図である。図16(a)の回路図を参照
すると、基本的には折り返し回路と同様の構成である。
すなわち、カレントミラー回路(M10)及びNMOS
差動トランジスタペア(M11)から構成されている。
9つの差動トランジスタペアには夫々差動電圧ペア<s
crp1,scrm1>〜<scrp9,scrm9>
が印加されている。また、9つの差動トランジスタペア
は電流路であるvddp列、vddm列に交互にクロス
接続されている。そして、vddp列、vddm列の端
からサイン波電流ペア<Isinp、Isinm>が出
力される。
in)を示す動作波形図であり、各参照電圧の位置でゼ
ロクロスする。この特性がサイン波のように見えるので
サイン波発生回路と呼ばれる。同様にして、参照電圧の
異なる同様の回路4つで、位相が45°ずつずれた4相
のサイン波ペア<Isinp0、Isinm0>〜<I
sinp3、Isinm3>を発生させることができ
る。
Circuit) 補間回路は上述の4相のサイン波の間を電流補間して3
2相のサイン波電流ペアを発生させる回路である。図1
7は補間回路の回路図である。例えば、サイン波発生回
路の出力であり、位相が互いに45°ずれた2つのサイ
ン波Isinp0、Isinp1は、図17中の入力電
流36Ia、36Ibとなっている。すなわち、サイン
波発生回路の出力は補間回路の入力に直結されている点
を特徴としており、バッファ回路などのインターフェイ
スを省いた構成となっている。
ランジスタ群M12、M13の各ソースには入力電流3
6Ia、36Ibが入力される。各MOSトランジスタ
の傍に書かれた数字は、トランジスタのゲート幅の相対
的な大きさである。したがって、入力電流36Ia、3
6Ibは、これらのMOSトランジスタのゲート幅の比
に応じて分流される。すなわち、入力電流36Iaは1
Ib〜8Ibに8段階に分流され、入力電流36Ibは
1Ib〜8Ibに分流される。MOSトランジスタのゲ
ート幅はMOSプロセスにより高い加工精度が得られる
ので分流比を高精度に決定することができるという利点
がある。
1Ia〜7Iaと第2群の電流1Ib〜7Ibを加算す
ることにより、補間された8つの電流信号8Ia、7I
a+Ib、6Ia+2Ib、…を得ることができる。ま
た、他のサイン波間も同様にして補間することにより3
2個のサイン波ペアを得ることができる。図18は補間
例を示す波形図である。
タのゲート幅は1:2:3:4:5:6:7:8の比と
しているが、サイン波の非線型性を考慮してこれとは異
なる比率に設定してもよい。このようにして生成された
サイン波ペアはコンパレ−タ6により2値化され、さら
にグレイコード・エンコーダにより下位5ビット(G4
〜G0)が生成される。
で、+側入力電流が−側入力電流より大きければデジタ
ル信号1を出力し、小さければデジタル信号0を出力す
る回路である。回路構成は周知のものを用いることがで
きるのでここでは説明を省略する。
ode Encoder) グレイコード・エンコーダは補間回路からの32相の出
力を以下に示すような排他的論理和(Exclusive OR)回
路を用いてグレイコードに変換する回路である。すなわ
ち、図7に示したコンパレータのサイクルコード出力V
0〜V31に以下の演算を施すことによってグレイコー
ドへの変換を行なっている。 G4=V28 G3=V4*V20 G2=V0*V8*V16*V24 G1=V2*V6*V10*V14*V18*V22*
V26*V30 G0=V1*V3*V5*V7*V9*V11*V13
*V15*V17*V19*V21*V23*V25*
V27*V29*V31 ERRC=V12 ただし、*は排他的論理和を表す。
以下の通りである。
路として折り返し・補間型のアーキテクチャーを採用す
ることで、従来の並列型AD変換回路と同等のスピード
を保ちながら、全体の回路量・消費電力を大幅に減少さ
せることができる。例えば8ビット分解能の場合、コン
パレータは40個程度(並列型では256個)である。
また下位ビットについては補間回路を用いたことでデ
ジタルエンコーダ回路も大幅に小さくなり、全体として
並列型に比べて回路量・消費電力とも1/4程度にな
る。
のアナログ前処理回路(折り返し回路、サイン波発生回
路、補間回路)を導入したことにより、低電圧動作が可
能になり、また微細CMOSトランジスタの集積回路に
よりAD変換回路を実現できる。回路シミュレーション
によれば本発明の回路は電源電圧3Vで動作可能である
ことを確認した。
とをCMOSで構成するとともにこれらの入出力を直結
させているので、回路構成が簡便になるとともに高速動
作が可能である。
ォールディング・インターポレーション型)のAD変換
回路の機能ブロックを示す図である。
ーキテクチャーを示す詳細なブロック図である。
ンターポレーションのアーキテクチャーを示す詳細なブ
ロック図である。
Vinp/Vinmと差動参照電圧Vrefp/Vre
fmとの関係を説明する概略図である。
説明する波形図である。
説明する波形図である。
特性を示す図である。
トランスコンダクタンスgmの変化を示す図である。
る。
る。
る。
る。
る。
る。
Claims (7)
- 【請求項1】 入力アナログ信号を上位mビット及び下
位nビットのグレイコードに変換するAD変換回路にお
いて、差動アナログ信号ペアと差動リファレンス電圧ペアとの
電位差を増幅し差動電圧ペアを出力する前段増幅回路
と 、前記差動電圧ペアが入力され、 折り返された差動電流ペ
アを出力するm個の折り返し回路と、 前記折り返し回路が出力する差動電流ペアを比較し、上
位mビットのグレイコードを出力するm個の第1コンパ
レータ回路と、 前記差動アナログ信号ペアと前記差動リファレンス電圧
ペアとが夫々入力され、多相サイン波ペアを出力する複
数のサイン波発生回路と、 前記多相サイン波ペアの間を補間し、2n個のサイン波
ペアを出力する補間回路と、 前記サイン波ペアを夫々比較し2値データを出力する2
n個の第2コンパレータ回路と、 前記2値データをnビットのグレイコードに変換するグ
レイコードエンコーダ回路と、を備え、前記グレイコー
ドエンコーダ回路から下位nビットのグレイコード出力
し、さらに、前記折り返し回路は、前記差動電圧ペアがゲー
トに印加された差動MOSトランジスタペアと、この差
動MOSトランジスタペアに第1の電流を供給する電流
源と、一対の電流路に第2の電流を供給するカレントミ
ラー回路と、を備え、前記差動MOSトランジスタペア
のドレインを夫々前記一対の電流路に交互にクロスして
接続し、前記一対の電流路の端から折り返された前記差
動電流ペアを出力することを特徴とする AD変換回路。 - 【請求項2】 請求項1に記載のAD変換回路におい
て、クロック信号に応じて前記差動アナログ信号ペアの
レベルを一時保持し且つ出力するトラックホールド回路
を備え、このトラックホールド回路を介して前記差動ア
ナログ信号ペアを前記折り返し回路及びサイン波発生回
路に入力すると共に、前記第1及び第2コンパレータを
前記クロック信号と同期して動作させるようにしたこと
を特徴とするAD変換回路。 - 【請求項3】 差動アナログ信号が入力され上位mビッ
トのデジタル信号を出力する折り返し回路と、前記差動
アナログ信号が入力され下位nビットのデジタル信号を
出力するためのサイン波発生回路と、このサイン波発生
回路の出力を補間する補間回路とを備え、m+nビット
のデジタル信号を出力するAD変換回路において、 前記折り返し回路は、前記差動アナログ信号と差動参照
電圧との差動電圧ペアがゲートに印加された1つ以上の
差動MOSトランジスタペアと、この差動MOSトラン
ジスタペアに第1の電流を供給する電流源と、一対の電
流路に第2の電流を供給するカレントミラー回路と、を
備え、前記差動MOSトランジスタペアのドレインを夫
々前記一対の電流路に交互にクロスして接続し、前記一
対の電流路の端から折り返された差動電流ペアを出力す
ることを特徴とするAD変換回路。 - 【請求項4】 請求項3に記載のAD変換回路におい
て、前記差動電流ペアを比較しグレイコード化されたデ
ジタル信号を出力する電流コンパレータを備えることを
特徴とするAD変換回路。 - 【請求項5】 差動アナログ信号が入力され上位mビ
ットのデジタル信号を出力する折り返し回路と、前記差
動アナログ信号が入力され下位nビットのデジタル信号
を出力するためのサイン波発生回路と、このサイン波発
生回路の出力を補間する補間回路とを備え、m+nビッ
トのデジタル信号を出力するAD変換回路において、 前記サイン波発生回路は、前記差動アナログ信号と差動
参照電圧との差動電圧ペアがゲートに印加された複数の
差動MOSトランジスタペアと、この差動MOSトラン
ジスタペアに第1の電流を供給する電流源と、一対の電
流路に第2の電流を供給するカレントミラー回路と、を
備え、前記差動MOSトランジスタペアのドレインを夫
々前記一対の電流路に交互にクロスして接続し、前記一
対の電流路の端からサイン波電流を出力することを特徴
とするAD変換回路。 - 【請求項6】 請求項5に記載のAD変換回路におい
て、前記補間回路は位相がずらさ れた複数のサイン波電
流の間を電流補間する補間回路であって、 前記サイン波電流を所定の比率で複数の電流に分流する
分流手段と、 複数のサイン波電流の間を電流補間するように前記分流
された電流を加算する加算手段と、を備え、前記サイン
波電流を前記分流手段に直接入力したことを特徴とする
AD変換回路。 - 【請求項7】 請求項6に記載のAD変換回路におい
て、前記分流手段はゲート幅が異なる複数のMOSトラ
ンジスタを並列接続して成ることを特徴とするAD変換
回路。
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