JP3520233B2

JP3520233B2 - Ａｄ変換回路

Info

Publication number: JP3520233B2
Application number: JP2000012706A
Authority: JP
Inventors: 春夫小林; 安行木村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-01-21
Filing date: 2000-01-21
Publication date: 2004-04-19
Anticipated expiration: 2020-01-21
Also published as: CN1308412B; KR100366520B1; JP2001203578A; KR20010076416A; US6480133B2; TW472459B; CN1308412A; US20010040522A1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＤ変換回路（ア
ナログ・デジタル変換器）に関し、特に低電圧動作を可
能とすると共に回路量（回路素子数）及び消費電力を低
減した高速のＡＤ変換回路に関する。本発明のＡＤ変換
回路は、デジタル信号処理を行うすべての製品、特に計
測器のＦＴＴアナライザ、デジタル・オシロスコープな
どの製品に適している。

【０００２】

【従来の技術】従来の最高速のＡＤ変換回路として、並
列型（フラッシュ型）のＡＤ変換回路が知られている。
このＡＤ変換回路は、ビット分解能の２のべき乗個のコ
ンパレータを用いて回路が構成されていた。例えば、分
解能が８ビットの場合、２５６（＝２⁸）個のコンパレ
ータ及びその後段に大きな回路量のデジタル・エンコー
ダを必要としていた。

【０００３】そのため、従来の並列型のＡＤ変換回路で
は、回路量、消費電力が膨大になり、また入力容量も大
きくなり高周波特性が劣化してしまう。また、ＡＤ変換
回路に用いられる従来の回路方式では、電圧の領域で演
算を行う電圧モードの回路が使用されることが多い。し
かし、集積回路の微細化に伴い電源電圧が低くなってく
ると、この回路方式では対応できない。

【０００４】これに対して、折り返し・補間型（フォー
ルディング・インターポレーション型）のＡＤ変換回路
は、並列型のＡＤ変換回路に比肩する高速性を有すると
共に回路量、消費電力、入力容量も並列型のＡＤコンバ
ータに比して少ないという利点がある。この折り返し・
補間型ＡＤ変換回路の先行技術としては、例えば、特開
平８−１４９００６号公報等に開示されているものがあ
る。

【０００５】

【発明が解決しようとする課題】上述したように、並列
型のＡＤ変換回路は回路量、消費電力、入力容量が大き
いという問題があった。また、折り返し・補間型ＡＤ変
換回路は、これらの問題を解決する有望な技術である
が、従来提案されているものの多くはバイポーラトラン
ジスタ回路を用いたものであり、電源電圧の低電圧化、
集積回路の微細化、消費電力の低減に十分対応できるも
のではなかった。

【０００６】そこで、本願発明者は、高速ＡＤ変換回路
ついて、鋭意検討を重ねたところ、ＣＭＯＳトランジス
タ回路を用いた高速ＡＤ変換回路の新たなアーキテクチ
ャーを開発するに至った。

【０００７】すなわち、本発明は従来の折り返し・補間
型ＡＤ変換回路をさらに発展させたものであり、特にＡ
Ｄ変換回路の入力段のアナログ前処理回路に工夫を施す
ことにより、ＡＤ変換特性を向上し、かつ低電圧化及び
微細化・高集積化を可能にするＡＤ変換回路を提供する
ことを目的としている。

【０００８】

【課題を解決するための手段】本願に開示される発明の
概要を説明すれば以下の通りである。

【０００９】第１の発明のＡＤ変換回路は、入力アナロ
グ信号を上位ｍビット及び下位ｎビットのグレイコード
に変換するＡＤ変換回路において、アナログ信号ペアと
リファレンス電圧ペアとが夫々入力され、折り返しされ
た差動電流ペアを出力するｍ個の折り返し回路と、折り
返し回路が出力する差動電流ペアを比較し、上位ｍビッ
トのグレイコードを出力するｍ個の第１コンパレータ回
路と、アナログ信号ペアとリファレンス電圧ペアとが夫
々入力され、多相サイン波ペアを出力する複数のサイン
波発生回路と、多相サイン波ペアの間を補間し、２ⁿ個
のサイン波ペアを出力する補間回路と、サイン波ペアを
夫々比較し２値データを出力する２ⁿ個の第２コンパレ
ータ回路と、２値データをｎビットのグレイコードに変
換するグレイコードエンコーダ回路と、を備え、グレイ
コードエンコーダ回路から下位ｎビットのグレイコード
を出力するものである。

【００１０】かかる手段によれば、従来の並列型ＡＤ変
換回路と同等のスピードを保ちながら、全体の回路量・
消費電力を大幅に減少させることができる。

【００１１】第２の発明のＡＤ変換回路は第１の発明に
おいて、クロック信号に応じて前記アナログ信号ペアの
レベルを一時保持し且つ出力するトラックホールド回路
を備え、このトラックホールド回路を介して前記アナロ
グ信号ペアを折り返し回路及びサイン波発生回路に入力
すると共に、第１及び第２コンパレータをクロック信号
と同期して動作させるようにしたことを特徴とするもの
である。

【００１２】かかる手段に信号遅延に起因するＡＤ変換
エラーの発生を防止し、ＡＤ変換精度を向上することが
できる。

【００１３】第３の発明のＡＤ変換回路は第1、第２の
発明において、アナログ信号ペアとリファレンス電圧ペ
アとの電位差を増幅し差動電圧ペアを出力する前段増幅
回路を備え、この前段増幅回路の出力を前記折り返し回
路に入力することを特徴とするものである。

【００１４】かかる手段によれば、ＡＤ変換精度を向上
することができる。

【００１５】第４の発明のＡＤ変換回路は第３の発明に
おいて、折り返し回路は、差動電圧ペアがゲートに印加
された差動ＭＯＳトランジスタペアと、この差動ＭＯＳ
トランジスタペアに第１の電流を供給する電流源と、一
対の電流路に第２の電流を供給するカレントミラー回路
と、を備え、差動ＭＯＳトランジスタペアを夫々一対の
電流路に交互にクロスして接続し、一対の電流路の端か
ら折り返された差動電流ペアを出力するものである。

【００１６】かかる手段によれば、電流モードのＣＭＯ
Ｓ構成により、低電圧化が可能となる。

【００１７】第５の発明のＡＤ変換回路は、差動アナロ
グ信号が入力され上位ｍビットのデジタル信号を出力す
る折り返し回路と、差動アナログ信号が入力され下位ｎ
ビットのデジタル信号を出力するサイン波発生回路と、
このサイン波発生回路の出力を補間する補間回路とを備
え、ｍ＋ｎビットのデジタル信号を出力するＡＤ変換回
路において、折り返し回路は、差動アナログ信号と差動
参照電圧との差動電圧ペアがゲートに印加された１つ以
上の差動ＭＯＳトランジスタペアと、この差動ＭＯＳト
ランジスタペアに第１の電流を供給する電流源と、一対
の電流路に第２の電流を供給するカレントミラー回路
と、を備え、差動ＭＯＳトランジスタペアのドレインを
夫々前記一対の電流路に交互にクロスして接続し、一対
の電流路の端から折り返された差動電流ペアを出力する
ことを特徴とするものである。

【００１８】従来の並列型ＡＤ変換回路と同等のスピー
ドを保ちながら、全体の回路量・消費電力を大幅に減少
させることができると共に電流モードのＣＭＯＳ構成に
より、低電圧化が可能となる。

【００１９】第６の発明のＡＤ変換回路は第５の発明に
おいて、差動電流ペアを比較しグレイコード化されたデ
ジタル信号を出力する電流コンパレータを備えることを
特徴とするものである。

【００２０】第７の発明のＡＤ変換回路は第６の発明に
おいて、差動アナログ信号が入力され上位ｍビットのデ
ジタル信号を出力する折り返し回路と、差動アナログ信
号が入力され下位ｎビットのデジタル信号を出力するサ
イン波発生回路と、このサイン波発生回路の出力を補間
する補間回路とを備え、ｍ＋ｎビットのデジタル信号を
出力するＡＤ変換回路において、サイン波発生回路は、
差動アナログ信号と差動参照電圧との差動電圧ペアがゲ
ートに印加された複数の差動ＭＯＳトランジスタペア
と、この差動ＭＯＳトランジスタペアに第１の電流を供
給する電流源と、一対の電流路に第２の電流を供給する
カレントミラー回路と、を備え、差動ＭＯＳトランジス
タペアのドレインを夫々前記一対の電流路に交互にクロ
スして接続し、一対の電流路の端からサイン波電流を出
力することを特徴とするものである。

【００２１】かかる手段によれば、回路量・消費電力を
大幅に減少させることができると共に電流モードのＣＭ
ＯＳ構成により、低電圧化が可能となる。

【００２２】第８の発明のＡＤ変換回路は、第７の発明
のＡＤ変換回路において、補間回路は位相がずらされた
複数のサイン波電流の間を電流補間する補間回路であっ
て、サイン波電流を所定の比率で複数の電流に分流する
分流手段と、複数のサイン波電流の間を電流補間するよ
うに前記分流された電流を加算する加算手段と、を備
え、サイン波電流を前記分流手段に直接入力したことを
特徴とするものである。

【００２３】かかる手段によれば、従来のバッファ回路
などのインターフェイス部分を省くことができる。

【００２４】第９の発明のＡＤ変換回路は第８の発明に
おいて、分流手段はゲート幅が異なる複数のＭＯＳトラ
ンジスタを並列接続して成ることを特徴とするものであ
る。

【００２５】かかる手段によれば、ＭＯＳトランジスタ
のゲート幅で分流比を決定しているので補間精度を高く
することができる。

【００２６】

【発明の実施の形態】次に、本発明の実施形態につい
て、図１〜図１８を参照しながら詳細に説明する。ま
ず、本発明のＡＤ変換回路のアーキテクチャーの概要に
ついて、図１を参照しながら説明する。図１は、本実施
形態による折り返し・補間型（フォールディング・イン
ターポレーション型）のＡＤ変換回路の機能ブロック図
である。

【００２７】このＡＤ変換回路は分解能は８ビットであ
るが、上位３ビットと下位５ビットのデジタルデータを
発生する回路とでは、異なるアーキテクチャーを採用し
ている。上位３ビットを発生する回路は、フォールディ
ング・アーキテクチャーである。下位５ビットはフォー
ルディングとインターポレーションとが組み合わされた
アーキテクチャーである。

【００２８】フォールディング・アーキテクチャーの構
成は、差動アナログ入力信号(Ｖｉｎｐ/Ｖｉｎｍ)と差
動参照電圧（Ｖｒｅｆｐ／Ｖｒｅｆｎ）との電位差を増
幅する前段増幅回路（プリアンプ）１ａ〜１ｃ、この前
段増幅回路１ａ〜１ｃの出力が入力されることにより折
り返された差動電流ペアを出力する３個の折り返し回路
(Folding Circuit)２ａ〜２ｃ及びこの差動電流ペアを
比較し、上位３ビットのグレイコードを出力する３個の
コンパレータ３ａ〜３ｃから成っている。コンパレータ
３ａ〜３ｃは電流コンパレータ(Current Comparator)で
ある。

【００２９】また、下位５ビットに対応するフォールデ
ィング・インターポレーションのアーキテクチャーの構
成は、前段増幅回路１ｄ〜１ｇ、この前段増幅回路１ｄ
〜１ｇの出力に応じて４５°ずつ位相がずらされた４相
サイン波ペアを出力するサイン波発生回路４ａ〜４ｄ、
この４相サイン波ペアの間を補間し、５．６２５°ずつ
位相がずらされた３２個のサイン波ペアを出力する補間
回路５、このサイン波ペアを夫々比較し２値データを出
力する３２個のコンパレータ６、２値データをｎビット
のグレイコードに変換するグレイコードエンコーダ回路
７から成っている。なお、本実施形態では、４５°ずつ
位相がずらされた４相サイン波ペアを発生しているが、
これに限らず、例えば９０°位相がずらされた２相のサ
イン波ペアを発生し、この２相のサイン波ペアを補間す
る構成とすることもできる。この場合、サイン波発生回
路は２個あればよい。

【００３０】また、このアーキテクチャーを信号処理の
観点から見ると、図１中の中程に並んでいるコンパレー
タ３ａ〜３ｃ、６を境にして、左側がアナログ前処理回
路、右側がデジタル回路となる。アナログ前処理回路と
は、前段増幅回路１ａ〜１ｇ、折り返し回路２ａ〜２
ｃ、サイン波発生回路４ａ〜４ｄ、補間回路５の総称で
ある。

【００３１】また、ＡＤ変換の対象となるアナログ信号
は、差動アナログ入力信号(Ｖｉｎｐ/Ｖｉｎｍ)として
入力される。差動参照電圧（Ｖｒｅｆｐ／Ｖｒｅｆｎ）
は、７２個の抵抗ストリング８の各接続ノードから発生
される。差動アナログ入力信号(Ｖｉｎｐ/Ｖｉｎｍ)
は、上記のアナログ前処理回路によって、アナログエン
コードされた後、コンパレータ３ａ〜３ｃ、６によって
デジタル化される。

【００３２】ここで、コンパレータ３ａ〜３ｃの出力は
そのままで上位３ビットのグレイコード（Ｇ７、Ｇ６、
Ｇ５）となる。下位５ビットについては、グレイコード
エンコーダ７によってグレイコード（Ｇ４〜Ｇ０）に変
換される。そして、８ビットのグレイコード（Ｇ７〜Ｇ
０）はＤＦＦ９ａ〜９ｄを介して一定のタイミングで出
力される。

【００３３】以上が、本実施形態によるＡＤ変換回路の
アーキテクチャーの主要部であるが、オーバーフロー・
アンダー検出ビット（ＯＵ）、エラーコレクションビッ
ト（ＥＲＲＣ）も出力される。オーバーフロー・アンダ
ー検出の回路は、上位３ビットのフォールディング・ア
ーキテクチャーと同様の構成である。すなわち、前段増
幅回路１ｈ、折り返し回路２ｄ、コンパレータ３ｄとで
構成されている。

【００３４】また、差動アナログ入力信号(Ｖｉｎｐ/Ｖ
ｉｎｍ)は、トラックホールド回路１０によってサンプ
ルホールドされた後、前段増幅回路１ａ〜１ｇに印加さ
れる。トラックホールド回路１０は、クロック信号ｃｌ
ｋに応じて、例えばクロック信号ｃｌｋがＨレベルの期
間ごとに差動アナログ入力信号(Ｖｉｎｐ/Ｖｉｎｍ)の
サンプリングを行い、その期間、信号レベルを保持し且
つ出力する。

【００３５】また、このクロック信号ｃｌｋは、コンパ
レータ３ａ〜３ｄ、６及びＤＦＦ９ａ〜９ｅに共通に供
給され、これらの回路の動作との同期をとっている。す
なわち、コンパレータ３ａ〜３ｄは、クロック信号ｃｌ
ｋがＨレベルの期間に比較動作を行なう。これにより、
信号遅延に起因するＡＤ変換エラーの発生を防止し、Ａ
Ｄ変換精度を向上することができる。

【００３６】次に、上述したＡＤ変換回路の更に詳細な
ブロック構成について、図２及び図３を参照しながら説
明する。図２は上位３ビットを発生するフォールディン
グ・アーキテクチャーを示す詳細なブロック図である。
また、図３は下位５ビットを発生するフォールディング
・インターポレーションのアーキテクチャーを示す詳細
なブロック図である。

【００３７】図２において、前段増幅回路１ａ、１ｂ、
１ｃには、差動アナログ入力信号Ｖｉｎｐ／Ｖｉｎｍが
共通に入力されると共に抵抗ストリング８から発生され
る異なる差動参照電圧Ｖｒｅｆｐ／Ｖｒｅｆｍが入力さ
れる。前段増幅回路１ａ、１ｂ、１ｃは夫々１個、２
個、４個の差動増幅器を含んでいる。そして、前段増幅
回路１ａ、１ｂ、１ｃは差動電圧ペア＜ｓｒｃｐ１，ｓ
ｒｃｍ１＞〜＜ｓｒｃｐ４，ｓｒｃｍ４＞を出力し、こ
れらは対応する各折り返し回路２ａ〜２ｃに入力され
る。そして、折り返し回路２ａ〜２ｃは、折り返された
差動電流ペア＜Ｉｏｐ７，Ｉｏｍ７＞、＜Ｉｏｐ６，Ｉ
ｏｍ６＞、＜Ｉｏｐ５，Ｉｏｍ５＞を対応するコンパレ
ータ３ａ〜３ｃに出力する。なお、図２中、簡単のため
に＋側の参照電圧Ｖｒｅｆｐ（Ｖ３６，Ｖ２０，Ｖ５２
…）のみが示されている。

【００３８】また、図３において、前段増幅回路１ｄ、
１ｅ、１ｆ、１ｇには、差動アナログ入力信号Ｖｉｎｐ
／Ｖｉｎｍが共通に入力されると共に抵抗ストリング８
から発生される異なる差動参照電圧Ｖｒｅｆｐ／Ｖｒｅ
ｆｍが入力される。これらの前段増幅回路１ｄ〜ｇは９
個の差動増幅器を含んでいる。

【００３９】そして、前段増幅回路１ｄ〜１ｇは、増幅
された差動電圧ペア＜ｓｒｃｐ１，ｓｒｃｍ１＞〜＜ｓ
ｒｃｐ９，ｓｒｃｍ９＞を出力し、これらは対応する次
段のサイン波発生回路４ａ〜４ｄに入力される。そし
て、サイン波発生回路４ａ〜４ｄは、位相が４５°ずつ
ずらされた４相サイン波ペア＜Ｓｉｎｐ０，Ｓｉｎｍ０
＞〜＜Ｓｉｎｐ３，Ｓｉｎｍ３＞を出力し、これらのサ
イン波ペアは更に次段の補間回路５で補間され、位相が
５．６２５°ずつずらされた３２相のサイン波ペアを発
生する。そして、これらのサイン波ペアは夫々対応する
３２個のコンパレータ回路６によって２値化された後、
グレイコードエンコーダ回路７によってグレイコード化
（Ｇ４〜Ｇ０）される。

【００４０】図４は、上記ＡＤ変換回路の構成におい
て、差動アナログ入力信号Ｖｉｎｐ／Ｖｉｎｍと差動参
照電圧Ｖｒｅｆｐ／Ｖｒｅｆｍとの関係を説明する概略
図である。図４（ａ）に示すように、抵抗ストリングに
より高電圧Ｖｈと低電圧Ｖｌとの間は等分割され、Ｖｒ
ｅｆｐ、Ｖｒｅｆｍは、その中間電圧（Ｖｈ＋Ｖｌ）／
２（＝入力信号のコモン電圧）を基準として同じ電圧差
の点に設定することが望ましい。この設定により、図４
（ｂ）に示すように、ＶｉｎｐとＶｒｅｆｐの電圧差と
ＶｉｎｍとＶｒｅｆｍの電圧差は常に等しくなる。

【００４１】また、図５は上記構成において回路別の参
照電圧Ｖｒｅｆｐを示す図である。図中の番号は、抵抗
ストリングの各接続ノード番号に対応する電圧を示して
いる。たとえば、図中３６は、中間電圧Ｖ３６（＝（Ｖ
ｈ＋Ｖｌ）／２）を示している。ここで、フルスケール
はＶｐ４〜Ｖｐ６８であり、Ｖｐ４以下はアンダーフロ
ーとなり、Ｖ６８以上はオーバーフローとなる。なお、
図５には示されていないが、参照電圧Ｖｒｅｆｍ＝Ｖｐ
７２−Ｖｒｅｆｐで表される。

【００４２】次に、上記構成のＡＤ変換回路の動作原理
について、図６及び図７を参照して概説する。図６にお
いて、簡単のために入力電圧Ｖｉｎとして、シングル入
力Ｖｉｎｐのみが示されている。入力電圧Ｖｉｎに応じ
て、折り返し回路１ａ、１ｂ、１ｃは、図示のごとく各
参照電圧の位置で折り返された電流Ｉｏｐ７、Ｉｏｐ
６、Ｉｏｐ５を出力する。（−側の電流Ｉｏｍ７、Ｉｏ
ｍ６、Ｉｏｍｐ５は図示されていない。）したがって、
これらの各電流をコンパレートすると、入力電圧Ｖｉｎ
に応じたデジタルデータ（０００）（００１）（０１
１）（０１０）（１１０）（１１１）（１０１）（１０
０）が得られる。これはそのままで上位３ビットのグレ
イコードとなっている。

【００４３】また、サイン波発生回路４ａ〜４ｄは入力
電圧Ｖｉｎに応じて４相のサイン波Ｓｉｎｐ０〜Ｓｉｎ
ｐ３を出力する。（−側のＳｉｎｍ０〜Ｓｉｎｍ３は図
示されていない）そして、補間回路５は各４相のサイン
波Ｓｉｎｐ０〜Ｓｉｎｐ３間を８分割した３２個のサイ
ン波を出力する。図において、Ｓｉｎｐ０とＳｉｎｐ１
の間の補間例を図示している。

【００４４】そして、３２個のサイン波ペアをコンパレ
ータ回路６によって比較すると、図７に示すようなサイ
クルコードＶ０〜Ｖ３１が得られる。そして、このサイ
クルコードＶ０〜Ｖ３１をグレイコードエンコーダ７に
よってエンコードすると、同図に示すような下位５ビッ
トのグレイコード（Ｇ４〜Ｇ０）が得られる。

【００４５】次に、上記構成における各回路の具体的な
回路構成例と動作例について詳細に説明する。

【００４６】（１）前段増幅回路(Pre-Amplifier) 図８は前段増幅回路１ａ〜１ｈの回路構成及び入出力特
性を示す図である。図８（ａ）に示すように、差動アナ
ログ入力信号Ｖｉｎｐ／Ｖｉｎｍは、夫々差動参照電圧
Ｖｒｅｆｐ／Ｖｒｅｆｍと対を成して、差動ＭＯＳトラ
ンジスタペア（Ｍ１１，Ｍ１２）（Ｍ１３，Ｍ１４）の
ゲートに入力される。出力は差動電圧ペア＜ｓｃｒｐ，
ｓｃｒｍ＞であり、次段の折り返し回路２ａ〜２ｄ、サ
イン波発生回路４ａ〜４ｄに入力される。なお、図８
（ａ）において、ｉｐ１、ｉｍ１、ｉｐ２、ｉｍ２、Ｉ
ｍ、Ｉｐは夫々のＭＯＳトランジスタＭ１１、Ｍ１１、
Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６に流れる電流であり、
Ｉｍ＝ｉｍ１＋ｉｍ２、Ｉｐ＝ｉｐ１＋ｉｐ２の関係と
なっている。図８(ｂ)は図８（ａ）に示した回路の入出
力特性を示す図であり、差動参照電圧Ｖｒｅｆｐ／Ｖｒ
ｅｆｍを変えることによって、差動電圧ペア＜ｓｃｒ
ｐ，ｓｃｒｍ＞の交差する位置を変えることができる。

【００４７】ここで、参照電圧Ｖｒｅｆｐ／Ｖｒｅｆｍ
は既に述べたように、以下の式１を満たす値に設定する
ことが望ましい。

【００４８】（Ｖｒｅｆｐ＋Ｖｒｅｆｍ）／２＝（Ｖｉｎｐ＋Ｖｉｎｍ）／２ …（式１）図９は、前段増幅回路における参照電圧の取り方による
トランスコンダクタンスｇｍの変化を示す図である。図
９（ａ）は式１を満たす場合、図９（ｂ）は式１を満た
さない場合を示している。この図から明らかなように、
式１を満たさない場合は式１を満たす場合に比べ、トラ
ンスコンダクタンスｇｍの値が小さくなってしまうこと
がわかる。

【００４９】（２）折り返し回路(Folding Circuit) 折り返し回路２ａ、２ｂ、２ｃは上位３ビット（Ｇ７、
Ｇ６、Ｇ５）を生成するためのアナログエンコード回路
である。Ｇ７用の折り返し回路２ａ、Ｇ６用の折り返し
回路２ｂ、Ｇ５用の折り返し回路２ｃの３種類の折り返
し回路が用いられる。

【００５０】図１０はＧ７用の折り返し回路２ａを示す
回路図である。この回路はＰＭＯＳカレントミラー回路
（Ｍ１）、ＰＭＯＳバッファ（Ｍ２）及びＮＭＯＳ差動
トランジスタペア（Ｍ３）の３つのブロックから構成さ
れている。カレントミラー回路（Ｍ１）は電流路である
ｖｄｄｐ列、ｖｄｄｍ列に同電流Ｉｂを流す。差動トラ
ンジスタペア（Ｍ３）には前段増幅回路１ａから出力さ
れる差動電圧ペア＜ｓｃｒｐ１，ｓｃｒｍ１＞が印加さ
れる。また、差動トランジスタペア（Ｍ３）には電流源
Ｉａが接続されている。ｖｄｄｐ列、ｖｄｄｍ列の電流
は差動トランジスタペア（Ｍ３）に流れる電流Ｉｍ，Ｉ
ｐ分が引く抜かれ、ｖｄｄｐ列、ｖｄｄｍ列の端から差
動電流ペア＜Ｉｏｐ７，Ｉｏｍ７＞が出力される。

【００５１】図１１は折り返し回路２ａの動作波形図で
ある。差動トランジスタペア（Ｍ３）はｖｄｄｐ列、ｖ
ｄｄｍ列にクロス接続されているので、Ｉｐ，Ｉｍの電
流差、Ｉｏｐ７，Ｉｏｍ７の電流差は常にＩａである。
図１１（ｃ）に示すように、差動電流ペア＜Ｉｏｐ７，
Ｉｏｍ７＞は参照電圧（この場合は中間電圧Ｖ３６）の
位置で折り返された入出力特性となる。この差動電流ペ
ア＜Ｉｏｐ７，ｉｏｍ７＞をコンパレータ３ａにより２
値化すると図１１（ｄ）に示す入出力特性となり、これ
がそのまま最上位ビット（Ｇ７）のデジタルデータとな
る。

【００５２】また、この折り返し回路２ａは電流モード
で動作しており、大きな電圧振幅を必要としないため低
電圧化に有利である。このことは以下に説明する回路に
ついても同様に言えることである。

【００５３】図１２はＧ６用の折り返し回路２ｂを示す
回路図である。この回路もカレントミラー回路（Ｍ
４）、ＰＭＯＳバッファ（Ｍ５）及びＮＭＯＳ差動トラ
ンジスタペア（Ｍ６）の３つのブロックから構成されて
いるが、３つの差動トランジスタペアには夫々差動電圧
ペア＜ｓｃｒｐ１，ｓｃｒｍ１＞、＜ｓｃｒｐ２，ｓｃ
ｒｍ２＞、＜Ｖｓｓ、Ｖｄｄ＞が印加されている。ただ
し、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧である。差動
トランジスタペアはｖｄｄｐ列、ｖｄｄｍ列に交互にク
ロス接続されている。ここで、＜Ｖｓｓ、Ｖｄｄ＞が印
加された差動トランジスタペアを設けているのは電流ペ
ア＜Ｉｐ，Ｉｍ＞の１つには常にＩａ以上の電流が流れ
るようにするためであり、この差動トランジスタペアが
ない場合、電流ペア＜Ｉｐ，Ｉｍ＞は差動信号とならな
い。

【００５４】図１３は折り返し回路２ｂの動作波形図で
ある。差動トランジスタペアはクロス接続されているの
で電流ペア＜Ｉｐ，Ｉｍ＞はＩａ〜２Ｉａの電流が流れ
る。そして、差動電流ペア＜Ｉｏｐ６，Ｉｏｍ６＞は２
つの参照電圧（Ｖ２０、Ｖ５２）の位置で折り返された
入出力特性となる。この差動電流ペア＜Ｉｏｐ６，Ｉｏ
ｍ６＞をコンパレータ３ｂにより２値化すると図１３
（ｄ）に示す入出力特性となり、これがそのまま上位２
ビット目（Ｇ６）のデジタルデータとなる。

【００５５】図１４はＧ５用の折り返し回路２ｃを示す
回路図である。この回路もカレントミラー回路（Ｍ
７）、ＰＭＯＳバッファ（Ｍ８）及びＮＭＯＳ差動トラ
ンジスタペア（Ｍ９）の３つのブロックから構成されて
いるが、５つの差動トランジスタペアには夫々差動電圧
ペア＜ｓｃｒｐ１，ｓｃｒｍ１＞〜＜ｓｃｒｐ４，ｓｃ
ｒｍ４＞、＜Ｖｓｓ、Ｖｄｄ＞が印加されている。

【００５６】図１５は折り返し回路２ｃの動作波形図で
ある。差動電流ペア＜Ｉｏｐ５，Ｉｏｍ５＞は４つの参
照電圧の位置で折り返された入出力特性となる。この差
動電流ペア＜Ｉｏｐ５，Ｉｏｍ５＞をコンパレータ３ｃ
により２値化すると図１５（ｄ）に示す入出力特性とな
り、これがそのまま上位３ビット目（Ｇ５）のデジタル
データとなる。また、図１５（ｃ）より最大出力電流差
はすべてＩａになっていることがわかる。つまり、差動
トランジスタペアの電流源Ｉａの値を大きくすることで
最大電流差を大きくすることができ、コンパレータ３ｃ
の負担を軽くすることができる。また、電流Ｉｂは回路
のスピードを決める要因となっており、Ｉｂを大きくす
ると回路スピードは上がる。これは他の折り返し回路２
ａ，２ｂにおいても同様である。

【００５７】（３）サイン波発生回路（Sin Wave Gener
ator）サイン波発生回路４ａ〜４ｄは下位ビットを生成するた
めのアナログエンコード回路である。図１６はサイン波
発生回路を示す図である。図１６（ａ）の回路図を参照
すると、基本的には折り返し回路と同様の構成である。
すなわち、カレントミラー回路（Ｍ１０）及びＮＭＯＳ
差動トランジスタペア（Ｍ１１）から構成されている。
９つの差動トランジスタペアには夫々差動電圧ペア＜ｓ
ｃｒｐ１，ｓｃｒｍ１＞〜＜ｓｃｒｐ９，ｓｃｒｍ９＞
が印加されている。また、９つの差動トランジスタペア
は電流路であるｖｄｄｐ列、ｖｄｄｍ列に交互にクロス
接続されている。そして、ｖｄｄｐ列、ｖｄｄｍ列の端
からサイン波電流ペア＜Ｉｓｉｎｐ、Ｉｓｉｎｍ＞が出
力される。

【００５８】図１６（ｂ）は入出力特性（Ｉｓｉｎ対Ｖ
ｉｎ）を示す動作波形図であり、各参照電圧の位置でゼ
ロクロスする。この特性がサイン波のように見えるので
サイン波発生回路と呼ばれる。同様にして、参照電圧の
異なる同様の回路４つで、位相が４５°ずつずれた４相
のサイン波ペア＜Ｉｓｉｎｐ０、Ｉｓｉｎｍ０＞〜＜Ｉ
ｓｉｎｐ３、Ｉｓｉｎｍ３＞を発生させることができ
る。

【００５９】（４）補間回路（Current Interpolation
Circuit）補間回路は上述の４相のサイン波の間を電流補間して３
２相のサイン波電流ペアを発生させる回路である。図１
７は補間回路の回路図である。例えば、サイン波発生回
路の出力であり、位相が互いに４５°ずれた２つのサイ
ン波Ｉｓｉｎｐ０、Ｉｓｉｎｐ１は、図１７中の入力電
流３６Ｉａ、３６Ｉｂとなっている。すなわち、サイン
波発生回路の出力は補間回路の入力に直結されている点
を特徴としており、バッファ回路などのインターフェイ
スを省いた構成となっている。

【００６０】図１７において、２つの並列接続ＭＯＳト
ランジスタ群Ｍ１２、Ｍ１３の各ソースには入力電流３
６Ｉａ、３６Ｉｂが入力される。各ＭＯＳトランジスタ
の傍に書かれた数字は、トランジスタのゲート幅の相対
的な大きさである。したがって、入力電流３６Ｉａ、３
６Ｉｂは、これらのＭＯＳトランジスタのゲート幅の比
に応じて分流される。すなわち、入力電流３６Ｉａは１
Ｉｂ〜８Ｉｂに８段階に分流され、入力電流３６Ｉｂは
１Ｉｂ〜８Ｉｂに分流される。ＭＯＳトランジスタのゲ
ート幅はＭＯＳプロセスにより高い加工精度が得られる
ので分流比を高精度に決定することができるという利点
がある。

【００６１】そして、これらの分流された第１群の電流
１Ｉａ〜７Ｉａと第２群の電流１Ｉｂ〜７Ｉｂを加算す
ることにより、補間された８つの電流信号８Ｉａ、７Ｉ
ａ＋Ｉｂ、６Ｉａ＋２Ｉｂ、…を得ることができる。ま
た、他のサイン波間も同様にして補間することにより３
２個のサイン波ペアを得ることができる。図１８は補間
例を示す波形図である。

【００６２】なお、上記補間例では各ＭＯＳトランジス
タのゲート幅は１：２：３：４：５：６：７：８の比と
しているが、サイン波の非線型性を考慮してこれとは異
なる比率に設定してもよい。このようにして生成された
サイン波ペアはコンパレ−タ６により２値化され、さら
にグレイコード・エンコーダにより下位５ビット（Ｇ４
〜Ｇ０）が生成される。

【００６３】（５）コンパレータ（Comparator）コンパレータ３ａ〜３ｄ、６は入力電流を比較する回路
で、＋側入力電流が−側入力電流より大きければデジタ
ル信号１を出力し、小さければデジタル信号０を出力す
る回路である。回路構成は周知のものを用いることがで
きるのでここでは説明を省略する。

【００６４】（６）グレイコード・エンコーダ（Gray C
ode Encoder）グレイコード・エンコーダは補間回路からの３２相の出
力を以下に示すような排他的論理和（Exclusive OR）回
路を用いてグレイコードに変換する回路である。すなわ
ち、図７に示したコンパレータのサイクルコード出力Ｖ
０〜Ｖ３１に以下の演算を施すことによってグレイコー
ドへの変換を行なっている。Ｇ４＝Ｖ２８Ｇ３＝Ｖ４＊Ｖ２０Ｇ２＝Ｖ０＊Ｖ８＊Ｖ１６＊Ｖ２４Ｇ１＝Ｖ２＊Ｖ６＊Ｖ１０＊Ｖ１４＊Ｖ１８＊Ｖ２２＊
Ｖ２６＊Ｖ３０Ｇ０＝Ｖ１＊Ｖ３＊Ｖ５＊Ｖ７＊Ｖ９＊Ｖ１１＊Ｖ１３
＊Ｖ１５＊Ｖ１７＊Ｖ１９＊Ｖ２１＊Ｖ２３＊Ｖ２５＊
Ｖ２７＊Ｖ２９＊Ｖ３１ＥＲＲＣ＝Ｖ１２ただし、＊は排他的論理和を表す。

【００６５】

【発明の効果】本発明の効果のうち主なものを挙げれば
以下の通りである。

【００６６】ＡＤ変換回路の入力段のアナログ前処理回
路として折り返し・補間型のアーキテクチャーを採用す
ることで、従来の並列型ＡＤ変換回路と同等のスピード
を保ちながら、全体の回路量・消費電力を大幅に減少さ
せることができる。例えば８ビット分解能の場合、コン
パレータは４０個程度（並列型では２５６個）である。
また下位ビットについては補間回路を用いたことでデ
ジタルエンコーダ回路も大幅に小さくなり、全体として
並列型に比べて回路量・消費電力とも１／４程度にな
る。

【００６７】さらに電流モードで動作するＣＭＯＳ構成
のアナログ前処理回路（折り返し回路、サイン波発生回
路、補間回路）を導入したことにより、低電圧動作が可
能になり、また微細ＣＭＯＳトランジスタの集積回路に
よりＡＤ変換回路を実現できる。回路シミュレーション
によれば本発明の回路は電源電圧３Ｖで動作可能である
ことを確認した。

【００６８】さらにまた、サイン波発生回路、補間回路
とをＣＭＯＳで構成するとともにこれらの入出力を直結
させているので、回路構成が簡便になるとともに高速動
作が可能である。

【図面の簡単な説明】

【図１】本発明の実施形態に係る折り返し・補間型（フ
ォールディング・インターポレーション型）のＡＤ変換
回路の機能ブロックを示す図である。

【図２】本発明の実施形態に係るフォールディング・ア
ーキテクチャーを示す詳細なブロック図である。

【図３】本発明の実施形態に係るフォールディング・イ
ンターポレーションのアーキテクチャーを示す詳細なブ
ロック図である。

【図４】本発明の実施形態に係る差動アナログ入力信号
Ｖｉｎｐ／Ｖｉｎｍと差動参照電圧Ｖｒｅｆｐ／Ｖｒｅ
ｆｍとの関係を説明する概略図である。

【図５】回路別の参照電圧Ｖｒｅｆｐを示す図である。

【図６】本発明の実施形態に係るＡＤ変換回路の動作を
説明する波形図である。

【図７】本発明の実施形態に係るＡＤ変換回路の動作を
説明する波形図である。

【図８】前段増幅回路１ａ〜１ｈの回路構成及び入出力
特性を示す図である。

【図９】前段増幅回路における参照電圧の取り方による
トランスコンダクタンスｇｍの変化を示す図である。

【図１０】Ｇ７用の折り返し回路２ａを示す回路図であ
る。

【図１１】Ｇ７用の折り返し回路２ａの動作波形図であ
る。

【図１２】Ｇ６用の折り返し回路２ｂを示す回路図であ
る。

【図１３】Ｇ６用の折り返し回路２ｂの動作波形図であ
る。

【図１４】Ｇ５用の折り返し回路２ｃを示す回路図であ
る。

【図１５】Ｇ５用の折り返し回路２ｃの動作波形図であ
る。

【図１６】サイン波発生回路を示す図である。

【図１７】補間回路の回路図である。

【図１８】補間回路による補間例を示す波形図である。

【符号の説明】

１ａ〜１ｈ前段増幅回路２ａ〜２ｄ折り返し回路３ａ〜３ｄコンパレータ４ａ〜４ｄサイン波発生回路５補間回路６コンパレータ７グレイコード・エンコーダ８抵抗ストリング９ＤＦＦ１０トラックホ−ルド回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平８−274641（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88

Claims

(57)【特許請求の範囲】

【請求項１】入力アナログ信号を上位ｍビット及び下
位ｎビットのグレイコードに変換するＡＤ変換回路にお
いて、差動アナログ信号ペアと差動リファレンス電圧ペアとの
電位差を増幅し差動電圧ペアを出力する前段増幅回路
と、前記差動電圧ペアが入力され、折り返された差動電流ペ
アを出力するｍ個の折り返し回路と、前記折り返し回路が出力する差動電流ペアを比較し、上
位ｍビットのグレイコードを出力するｍ個の第１コンパ
レータ回路と、前記差動アナログ信号ペアと前記差動リファレンス電圧
ペアとが夫々入力され、多相サイン波ペアを出力する複
数のサイン波発生回路と、前記多相サイン波ペアの間を補間し、２ⁿ個のサイン波
ペアを出力する補間回路と、前記サイン波ペアを夫々比較し２値データを出力する２
ⁿ個の第２コンパレータ回路と、前記２値データをｎビットのグレイコードに変換するグ
レイコードエンコーダ回路と、を備え、前記グレイコー
ドエンコーダ回路から下位ｎビットのグレイコード出力
し、さらに、前記折り返し回路は、前記差動電圧ペアがゲー
トに印加された差動ＭＯＳトランジスタペアと、この差
動ＭＯＳトランジスタペアに第１の電流を供給する電流
源と、一対の電流路に第２の電流を供給するカレントミ
ラー回路と、を備え、前記差動ＭＯＳトランジスタペア
のドレインを夫々前記一対の電流路に交互にクロスして
接続し、前記一対の電流路の端から折り返された前記差
動電流ペアを出力することを特徴とするＡＤ変換回路。
【請求項２】請求項１に記載のＡＤ変換回路におい
て、クロック信号に応じて前記差動アナログ信号ペアの
レベルを一時保持し且つ出力するトラックホールド回路
を備え、このトラックホールド回路を介して前記差動ア
ナログ信号ペアを前記折り返し回路及びサイン波発生回
路に入力すると共に、前記第１及び第２コンパレータを
前記クロック信号と同期して動作させるようにしたこと
を特徴とするＡＤ変換回路。
【請求項３】差動アナログ信号が入力され上位ｍビッ
トのデジタル信号を出力する折り返し回路と、前記差動
アナログ信号が入力され下位ｎビットのデジタル信号を
出力するためのサイン波発生回路と、このサイン波発生
回路の出力を補間する補間回路とを備え、ｍ＋ｎビット
のデジタル信号を出力するＡＤ変換回路において、前記折り返し回路は、前記差動アナログ信号と差動参照
電圧との差動電圧ペアがゲートに印加された１つ以上の
差動ＭＯＳトランジスタペアと、この差動ＭＯＳトラン
ジスタペアに第１の電流を供給する電流源と、一対の電
流路に第２の電流を供給するカレントミラー回路と、を
備え、前記差動ＭＯＳトランジスタペアのドレインを夫
々前記一対の電流路に交互にクロスして接続し、前記一
対の電流路の端から折り返された差動電流ペアを出力す
ることを特徴とするＡＤ変換回路。
【請求項４】請求項３に記載のＡＤ変換回路におい
て、前記差動電流ペアを比較しグレイコード化されたデ
ジタル信号を出力する電流コンパレータを備えることを
特徴とするＡＤ変換回路。
【請求項５】差動アナログ信号が入力され上位ｍビ
ットのデジタル信号を出力する折り返し回路と、前記差
動アナログ信号が入力され下位ｎビットのデジタル信号
を出力するためのサイン波発生回路と、このサイン波発
生回路の出力を補間する補間回路とを備え、ｍ＋ｎビッ
トのデジタル信号を出力するＡＤ変換回路において、前記サイン波発生回路は、前記差動アナログ信号と差動
参照電圧との差動電圧ペアがゲートに印加された複数の
差動ＭＯＳトランジスタペアと、この差動ＭＯＳトラン
ジスタペアに第１の電流を供給する電流源と、一対の電
流路に第２の電流を供給するカレントミラー回路と、を
備え、前記差動ＭＯＳトランジスタペアのドレインを夫
々前記一対の電流路に交互にクロスして接続し、前記一
対の電流路の端からサイン波電流を出力することを特徴
とするＡＤ変換回路。
【請求項６】請求項５に記載のＡＤ変換回路におい
て、前記補間回路は位相がずらされた複数のサイン波電
流の間を電流補間する補間回路であって、前記サイン波電流を所定の比率で複数の電流に分流する
分流手段と、複数のサイン波電流の間を電流補間するように前記分流
された電流を加算する加算手段と、を備え、前記サイン
波電流を前記分流手段に直接入力したことを特徴とする
ＡＤ変換回路。
【請求項７】請求項６に記載のＡＤ変換回路におい
て、前記分流手段はゲート幅が異なる複数のＭＯＳトラ
ンジスタを並列接続して成ることを特徴とするＡＤ変換
回路。