JP3517131B2 - Semiconductor device manufacturing method and semiconductor manufacturing apparatus - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体製造工程の
熱処理工程に関し、特に、工程数を削減し、不純物密度
分布の制御性を高めると共に良好な電気特性を実現する
半導体装置の製造方法及びこの方法を実施するための半
導体製造装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a heat treatment process in a semiconductor manufacturing process, and more particularly to a method of manufacturing a semiconductor device which reduces the number of processes, enhances controllability of an impurity density distribution, and realizes good electric characteristics. The present invention relates to a semiconductor manufacturing apparatus for carrying out the method.

【０００２】[0002]

【従来の技術】ＬＳＩ等の半導体装置の製造プロセス
は、設計工程、マスク作成工程、ウェハ製造工程、ウェ
ハ処理工程、組立工程、検査工程等からなり、これら種
々の工程を経て製品が形成される。このうち、ウェハ処
理工程（以下、「ウェハプロセス」という）は、ＬＳＩ
等の半導体装置を開発・製造する場合の基幹技術であ
る。ウェハ処理工程には、 （ａ）ＣＶＤ、エピタキシャル成長、熱酸化等の成膜工
程； （ｂ）フォトリソグラフィー工程； （ｃ）ウェットエッチング、ＲＩＥ等のドライエッチン
グ等のエッチング工程； （ｄ）熱拡散、イオン注入等の不純物導入工程； （ｅ）ＣＭＰ等の平坦化工程；あるいは （ｆ）ウェハ洗浄工程、 等の種々の工程が、複雑に組み合わさって構成されてい
る。2. Description of the Related Art A manufacturing process of a semiconductor device such as an LSI comprises a design process, a mask making process, a wafer manufacturing process, a wafer processing process, an assembly process, an inspection process, etc., and a product is formed through these various processes. . Of these, the wafer processing process (hereinafter referred to as “wafer process”)
This is a core technology for developing and manufacturing semiconductor devices such as. The wafer processing step includes (a) a film forming step such as CVD, epitaxial growth, and thermal oxidation; (b) a photolithography step; (c) an etching step such as wet etching and dry etching such as RIE; (d) thermal diffusion; Various processes such as an impurity introduction process such as ion implantation; (e) a planarization process such as CMP; or (f) a wafer cleaning process are complexly combined.

【０００３】そして、半導体装置の設計通りの性能を実
現するためには各種の膜厚等の縦方向の寸法（厚み方向
の寸法）、ゲート長等の横方向の寸法（平面方向の寸
法）や不純物密度分布等を高精度に制御する必要があ
る。しかし、不純物導入工程に用いるイオン注入等によ
って生成される半導体基板のダメージ（以下、「一次欠
陥」という）により不純物拡散が増速・遅延する現象が
あることが知られている。また、このダメージによって
引き続く熱処理工程により転位などの欠陥（以下、「二
次欠陥」という）が生成し、これがリーク電流の増大等
の特性劣化の原因となっていることも知られている。イ
オン注入等の際に生成する一次欠陥を回復するために
は、ランプアニール等の高速昇温による高温のアニール
を行うことが有効な手段であるため、従来は、イオン注
入の後にランプアニールを行うという方法が用いられて
いた。したがって、実際のウェハプロセスでは、例え
ば、イオン注入の後には、注入イオンの活性化やダメー
ジ回復のために幾つかの熱処理工程が入り、その後にゲ
ート酸化膜を形成する熱酸化工程が行われる。In order to realize the performance of the semiconductor device as designed, various dimensions such as film thickness in the vertical direction (dimensions in the thickness direction), lateral dimensions such as the gate length (dimensions in the plane), and It is necessary to control the impurity density distribution and the like with high accuracy. However, it is known that there is a phenomenon that impurity diffusion is accelerated or delayed due to damage (hereinafter referred to as “primary defect”) of a semiconductor substrate generated by ion implantation or the like used in the impurity introduction step. It is also known that defects such as dislocations (hereinafter referred to as “secondary defects”) are generated by the subsequent heat treatment step due to this damage, which causes characteristic deterioration such as increase in leak current. In order to recover the primary defects generated at the time of ion implantation, it is effective to perform high-temperature annealing such as lamp annealing at a high temperature. Therefore, conventionally, lamp annealing is performed after ion implantation. Was used. Therefore, in an actual wafer process, for example, after ion implantation, several heat treatment steps are performed for activation of implanted ions and damage recovery, and then a thermal oxidation step of forming a gate oxide film is performed.

【０００４】従来の抵抗加熱炉による熱酸化工程を行っ
た場合のウェハの温度履歴の概念図を図１５に示す。こ
の図で、Ｔ₂、τ₂は抵抗加熱炉でのプロセス温度及び時
間である。熱酸化工程の場合にはＴ₂は、７００〜１０
００℃の範囲の温度領域に設定される場合が多く、τ₂
は数分から数時間に設定される。図１５に示した例では
抵抗加熱炉の昇降温速度を５０℃／分としている。しか
し、昇降温の温度領域によって段階的に昇温・降温速度
を変化させたりする場合もある。また、昇温乃至降温速
度としては、１℃／分から１００℃／分の範囲が一般的
であるがこれより更にゆっくり又は高速で昇温や降温を
行う場合もある。FIG. 15 shows a conceptual diagram of the temperature history of a wafer when a thermal oxidation process is performed by a conventional resistance heating furnace. In this figure, T ₂ and τ ₂ are the process temperature and time in the resistance heating furnace. In the case of the thermal oxidation step, T ₂ is 700 to 10
Often set in the temperature range of 00 ° C, τ ₂
Is set from minutes to hours. In the example shown in FIG. 15, the temperature raising / lowering rate of the resistance heating furnace is 50 ° C./min. However, there are cases in which the rate of temperature increase / decrease is changed step by step depending on the temperature range of temperature increase / decrease. The rate of temperature increase or decrease is generally in the range of 1 ° C./minute to 100 ° C./minute, but the temperature increase or decrease may be slower or faster than this.

【０００５】[0005]

【発明が解決しようとする課題】従来、イオン注入後に
注入イオンの活性化やダメージ回復のためにランプアニ
ール工程が付加された場合は、熱処理工程の増大に伴っ
て製品の製造効率の低下を招く問題があった。これは、
この熱処理工程の増大に伴なって、基板温度の上げ下げ
の回数が増大し、構造欠陥の生成等の半導体基板の熱に
よる疲労や酸素の析出物等の微小欠陥の生成等の問題が
生じるからである。その結果、これらの構造欠陥や微小
欠陥等が原因となって半導体装置の電気特性の悪化が問
題となっていた。Conventionally, when a lamp annealing step is added after the ion implantation for activation of implanted ions and recovery of damage, the manufacturing efficiency of the product is lowered as the number of heat treatment steps increases. There was a problem. this is,
Since the number of times of raising and lowering the substrate temperature increases with the increase of this heat treatment step, problems such as fatigue due to heat of the semiconductor substrate such as generation of structural defects and generation of minute defects such as oxygen precipitates occur. is there. As a result, the deterioration of the electrical characteristics of the semiconductor device has been a problem due to these structural defects and minute defects.

【０００６】他方、前述の熱処理工程数の増大を回避す
る方策として、赤外線ランプ加熱炉を用いて高速昇温に
よりアニールと熱酸化工程とを連続的に行う方法が考え
られる。しかし、赤外線ランプ加熱炉は、局所的な加熱
には有利であるが、均一な温度分布を達成するのは、そ
の性質上困難である。今や直径３００ｍｍのシリコンウ
ェハの使用が検討されており、係る大型ウェハを用いる
熱処理工程においては、枚様式の赤外線ランプ加熱炉で
も、温度分布の均一性を得るのは困難である。On the other hand, as a measure for avoiding the increase in the number of heat treatment steps described above, there may be considered a method in which an infrared lamp heating furnace is used to continuously perform annealing and thermal oxidation steps by rapid heating. However, although the infrared lamp heating furnace is advantageous for local heating, it is difficult to achieve a uniform temperature distribution due to its property. The use of silicon wafers having a diameter of 300 mm is now under study, and it is difficult to obtain a uniform temperature distribution even in a single-plate infrared lamp heating furnace in the heat treatment process using such large wafers.

【０００７】枚様式の赤外線ランプ加熱炉では生産性に
問題があるので、複数枚のシリコンウェハが同時に処理
可能なバッチ式の赤外線ランプ加熱炉が待望される。し
かし、バッチ式となれば、均一な温度分布を達成するの
は、極めて困難である。従って、赤外線ランプ加熱炉を
用いて、複数枚のシリコンウェハを同時に熱酸化した場
合には、ウェハ面内で均一な膜厚の酸化膜が形成されに
くいという問題がある。特に、高耐圧などの品質の良い
酸化膜を形成するためにはウェット雰囲気での酸化工程
が適していることが知られているが、反応管の内壁に水
滴が付着して、赤外線の透過に不均一性が発生する問題
もあるので、更に、ウェハ面内で均一な膜厚の酸化膜が
形成されにくくなる。Since the single-piece type infrared lamp heating furnace has a problem in productivity, a batch type infrared lamp heating furnace capable of simultaneously processing a plurality of silicon wafers is desired. However, if it is a batch type, it is extremely difficult to achieve a uniform temperature distribution. Therefore, when a plurality of silicon wafers are thermally oxidized at the same time by using an infrared lamp heating furnace, there is a problem that it is difficult to form an oxide film having a uniform film thickness within the wafer surface. In particular, it is known that the oxidation process in a wet atmosphere is suitable for forming a high-quality oxide film such as a high withstand voltage, but water droplets are attached to the inner wall of the reaction tube, which makes it difficult to transmit infrared rays. Since there is also a problem of non-uniformity, it becomes more difficult to form an oxide film having a uniform film thickness within the wafer surface.

【０００８】このように、赤外線ランプ加熱炉だけでダ
メージ回復と良質な酸化膜形成を同時に行うことは困難
であった。特に、複数枚の大口径シリコンウェハをダメ
ージ回復と良質な酸化膜形成を同時に行うことは困難で
あったので、スループットが悪いという問題があった。As described above, it is difficult to simultaneously perform damage recovery and formation of a high quality oxide film only with an infrared lamp heating furnace. In particular, since it is difficult to simultaneously perform damage recovery and formation of a high quality oxide film on a plurality of large-diameter silicon wafers, there is a problem of poor throughput.

【０００９】本発明は、このような事情によりなされた
ものであり、製造工程数を増大することのなく、イオン
注入等によって生成するダメージの効果的な回復が可能
な半導体装置の製造方法を提供することを目的とする。The present invention has been made under such circumstances, and provides a method of manufacturing a semiconductor device capable of effectively recovering damage generated by ion implantation or the like without increasing the number of manufacturing steps. The purpose is to do.

【００１０】本発明の他の目的は、不純物の増速拡散を
抑制し、所望の不純物密度分布プロファイルが制御性高
く得られる半導体装置の製造方法を提供することを目的
とする。Another object of the present invention is to provide a method of manufacturing a semiconductor device in which accelerated diffusion of impurities is suppressed and a desired impurity density distribution profile can be obtained with high controllability.

【００１１】本発明のさらに他の目的は、製造工程数を
増大することのなく、電気特性や結晶学的特性などの特
性の優れた半導体装置が容易に得られ、且つ生産性の高
い半導体装置の製造方法を提供することである。Still another object of the present invention is to easily obtain a semiconductor device having excellent characteristics such as electrical characteristics and crystallographic characteristics without increasing the number of manufacturing steps, and to improve the productivity. Is to provide a method for manufacturing the same.

【００１２】本発明のさらに他の目的は、複数枚のウェ
ハを一度にランプ熱源を用いて高速昇温による高温の熱
処理工程とこれに続く抵抗加熱源による熱処理工程とを
ウェハの冷却工程なしに行える半導体製造装置を提供す
ることである。Still another object of the present invention is to perform a high-temperature heat treatment process by rapid heating of a plurality of wafers at once using a lamp heat source and a subsequent heat treatment process with a resistance heating source without a wafer cooling process. It is to provide a semiconductor manufacturing apparatus capable of performing.

【００１３】[0013]

【課題を解決するための手段】以上の目的を鑑み、本発
明は、ランプの出力を調整して、半導体基板を初期設定
温度から、第１の昇温速度で、第１の熱処理温度まで昇
温し、この温度を所定時間維持して半導体基板に対して
第１の熱処理を行う工程と、ランプの出力を下げ、第１
の熱処理温度から、第１の降温速度で降温し、抵抗加熱
により、初期設定温度より高く第１の熱処理温度より低
い第２の熱処理温度に設定する工程と、抵抗加熱によ
り、第２の熱処理温度を所定時間保持して半導体基板に
対して第２の熱処理を行う工程と、熱処理された半導体
基板を第２の降温速度で降温する工程とを少なくとも含
む半導体装置の製造方法であることを第１の特徴とす
る。In view of the above object, the present invention adjusts the output of a lamp to raise the semiconductor substrate from an initial set temperature to a first heat treatment temperature at a first heating rate. Heating and maintaining this temperature for a predetermined time to perform a first heat treatment on the semiconductor substrate;
From the heat treatment temperature of the first heat treatment temperature to a second heat treatment temperature higher than the initial set temperature by resistance heating and lower than the first heat treatment temperature by resistance heating; The method for manufacturing a semiconductor device includes at least a step of performing a second heat treatment on the semiconductor substrate while holding the same for a predetermined time, and a step of lowering the temperature of the heat treated semiconductor substrate at a second temperature lowering rate. It is a feature of.

【００１４】本発明の第１の特徴によれば、高温の第１
の熱処理温度における第１の熱処理工程と、これに続く
第２の熱処理温度における第２の熱処理工程とをウェハ
の冷却工程無しに、単一のプロセスとして実行すること
ができる。その結果、本発明の第１の特徴によれば、熱
処理工程数を増大することが無い。また熱処理工程の増
大による結晶欠陥生成の心配もない。高温の第１の熱処
理温度に高速昇温は、ランプ加熱により容易に実現で
き、第２の熱処理温度における第２の熱処理は、抵抗加
熱源を用いているので、温度分布の均一性を得るのが容
易である。本発明の第１の特徴によれば、第１の熱処理
工程と、これに続く第２の熱処理工程との間に、ウェハ
を５００℃以下まで戻す冷却工程を無くすことが出来る
ので、イオン注入等によって生成するダメージの効果的
な回復と、ダメージによる不純物の増速拡散を抑制し不
純物密度分布の制御性を向上することができる。この結
果、電気特性などの優れた高品質の半導体製品の製造
が、製造工程数を増大することなく可能となる。また、
本発明の半導体製造装置の熱処理装置により複数枚のウ
ェハを同時に処理可能であるので、スループットが高く
量産性に優れている。According to a first aspect of the present invention, the high temperature first
The first heat treatment step at the heat treatment temperature of 1 and the subsequent second heat treatment step at the second heat treatment temperature can be performed as a single process without the wafer cooling step. As a result, according to the first feature of the present invention, the number of heat treatment steps is not increased. In addition, there is no concern that crystal defects will be generated due to an increase in heat treatment steps. Rapid heating to the high temperature first heat treatment temperature can be easily realized by lamp heating, and since the second heat treatment at the second heat treatment temperature uses a resistance heating source, it is possible to obtain uniform temperature distribution. Is easy. According to the first feature of the present invention, a cooling step of returning the wafer to 500 ° C. or lower can be eliminated between the first heat treatment step and the subsequent second heat treatment step. It is possible to effectively recover the damage generated by, and suppress the accelerated diffusion of impurities due to the damage, and improve the controllability of the impurity density distribution. As a result, it is possible to manufacture a high-quality semiconductor product having excellent electric characteristics without increasing the number of manufacturing steps. Also,
Since the plurality of wafers can be simultaneously processed by the heat treatment apparatus of the semiconductor manufacturing apparatus of the present invention, throughput is high and mass productivity is excellent.

【００１５】本発明の第２の特徴は、ランプの出力を調
整して、半導体基板を初期設定温度から第１の昇温速度
で第１の熱処理温度まで昇温し、この温度を所定時間維
持して半導体基板に対して第１の熱処理を行う工程と、
ランプの出力を下げ、第１の熱処理温度から第１の降温
速度で降温し、抵抗加熱により、初期設定温度より高く
第１の熱処理温度より低い第２の熱処理温度に設定する
工程と、抵抗加熱により、第２の熱処理温度を所定時間
保持して半導体基板に対して第２の熱処理を行う工程
と、熱処理された半導体基板を第２の昇温速度で第２の
熱処理温度より高い第３の熱処理温度まで昇温し、この
温度を所定時間維持して半導体基板に対して第３の熱処
理を行う工程と、第３の熱処理を行った半導体基板を第
２の降温速度で降温する工程とを少なくとも含む半導体
装置の製造方法であることである。A second feature of the present invention is that the output of the lamp is adjusted to raise the temperature of the semiconductor substrate from the initial set temperature to the first heat treatment temperature at the first heating rate, and this temperature is maintained for a predetermined time. And performing a first heat treatment on the semiconductor substrate,
A step of lowering the lamp output, lowering the temperature from the first heat treatment temperature at a first cooling rate, and setting a second heat treatment temperature higher than the initial set temperature and lower than the first heat treatment temperature by resistance heating; The step of performing the second heat treatment on the semiconductor substrate while maintaining the second heat treatment temperature for a predetermined time, and the third heat treatment of the heat-treated semiconductor substrate at a second temperature increase rate higher than the second heat treatment temperature. A step of raising the temperature to the heat treatment temperature and maintaining the temperature for a predetermined time to perform the third heat treatment on the semiconductor substrate; and a step of lowering the temperature of the semiconductor substrate subjected to the third heat treatment at the second temperature lowering rate. This is a method of manufacturing a semiconductor device including at least.

【００１６】本発明の第２の特徴によれば、高温の第１
の熱処理温度における第１の熱処理工程と、これに続く
第２の熱処理温度における第２の熱処理工程と、さらに
これに続く第３の熱処理温度における第３の熱処理工程
とをウェハの冷却工程無しに、単一のプロセスとして実
行することができる。特に、第２の熱処理工程が酸化工
程を含む場合にこの酸化工程で生成する酸化膜の膜質を
第３の熱処理工程により向上させることが出来る。最近
は、ＬＳＩに用いられるＭＯＳＦＥＴのゲート長は、サ
ブクォーター・ミクロンレベルにまで微細化されてきて
いる。このような微細構造のＭＯＳＦＥＴのゲート酸化
膜の膜厚は、ますます薄くなる傾向にあり、このような
薄い酸化膜形成のために酸化温度が低温化が要求され
る。しかるに、低温で酸化して作成される酸化膜中には
シリコン原子と酸素原子の結合ネットワークに歪みが残
ってしまうなどの構造的なストレスが残り、これが酸化
膜の耐圧や絶縁破壊などに対する酸化膜の信頼性を悪化
させる原因となる。この様な酸化膜中に生成するストレ
スは、第３の熱処理温度における第３の熱処理工程によ
って、効果的に緩和させることができる。According to a second aspect of the invention, the high temperature first
The first heat treatment step at the heat treatment temperature of, the second heat treatment step at the second heat treatment temperature subsequent thereto, and the third heat treatment step at the third heat treatment temperature subsequent thereto without the wafer cooling step. , Can be run as a single process. In particular, when the second heat treatment step includes an oxidation step, the quality of the oxide film formed in this oxidation step can be improved by the third heat treatment step. Recently, the gate length of MOSFETs used in LSIs has been reduced to the sub-quarter micron level. The film thickness of the gate oxide film of the MOSFET having such a fine structure tends to become thinner and thinner, and a lower oxidation temperature is required for forming such a thin oxide film. However, structural stress, such as strain remaining in the bond network of silicon atoms and oxygen atoms, remains in the oxide film created by oxidation at low temperatures, and this causes the oxide film to resist breakdown voltage and dielectric breakdown. Cause the deterioration of reliability. The stress generated in such an oxide film can be effectively relieved by the third heat treatment step at the third heat treatment temperature.

【００１７】高温の第３の熱処理温度に高速昇温するた
めには、第１の熱処理温度に高速昇温する場合と同様
に、ランプ加熱によることが好ましい。第１の特徴で述
べたように、第２の熱処理温度における第２の熱処理
は、抵抗加熱源を用いているので、温度分布の均一性を
得るのが容易である。本発明の第２の特徴によれば、第
１の熱処理工程、第２の熱処理工程及び第３の熱処理工
程とからなる一連の工程の間に、ウェハを５００℃以下
まで戻す冷却工程を無くすことが出来るので、熱処理工
程数を増大することが無く、イオン注入等によって生成
するダメージの効果的な回復と、ダメージによる不純物
の増速拡散を抑制し不純物密度分布の制御性を向上する
ことができる。この結果、電気特性などの優れた高品質
の半導体製品の製造が、製造工程数を増大することなく
可能となる。In order to rapidly raise the temperature of the third heat treatment at a high temperature, it is preferable to use lamp heating as in the case of rapidly raising the temperature of the first heat treatment. As described in the first feature, since the second heat treatment at the second heat treatment temperature uses the resistance heating source, it is easy to obtain a uniform temperature distribution. According to the second feature of the present invention, eliminating a cooling step of returning a wafer to 500 ° C. or lower during a series of steps including a first heat treatment step, a second heat treatment step and a third heat treatment step. Therefore, it is possible to improve the controllability of the impurity density distribution by effectively recovering the damage generated by ion implantation and suppressing the accelerated diffusion of impurities due to the damage without increasing the number of heat treatment steps. . As a result, it is possible to manufacture a high-quality semiconductor product having excellent electric characteristics without increasing the number of manufacturing steps.

【００１８】本発明の第３の特徴は、所定の波長の光を
透過する熱処理管と、この熱処理管に隣接して配置され
た抵抗加熱ヒータと、熱処理管に対して移動可能なラン
プ熱源と、ランプ熱源を移動させるためのランプ移動装
置とを少なくとも具備した半導体製造装置であることで
ある。A third feature of the present invention is that a heat treatment tube that transmits light of a predetermined wavelength, a resistance heater disposed adjacent to the heat treatment tube, and a lamp heat source movable with respect to the heat treatment tube. And a lamp moving device for moving the lamp heat source.

【００１９】本発明の第１及び第２の特徴で述べたよう
に、第１の熱処理温度に高速昇温するためには、ランプ
加熱により、第２の熱処理温度における均一性の良好な
温度分布での第２の熱処理をするためには、抵抗加熱源
を用いる。したがって、本発明の第３の特徴の半導体製
造装置によれば、このような加熱源の切り替えが簡単に
出来る。さらに、本発明の第３の特徴の半導体製造装置
によれば、同一の熱処理管を用いて、高温の第１の熱処
理温度における第１の熱処理工程と、これに続く第２の
熱処理温度における第２の熱処理工程とを、ウェハの冷
却工程無しに、単一のプロセスとして実行することがで
きる。As described in the first and second features of the present invention, in order to raise the temperature to the first heat treatment temperature at a high speed, lamp heating is performed to obtain a temperature distribution with good uniformity at the second heat treatment temperature. A resistance heating source is used for the second heat treatment. Therefore, according to the semiconductor manufacturing apparatus of the third feature of the present invention, such switching of the heating source can be easily performed. Further, according to the semiconductor manufacturing apparatus of the third feature of the present invention, the same heat treatment tube is used to perform the first heat treatment step at the high first heat treatment temperature and the subsequent first heat treatment step at the second heat treatment temperature. The two heat treatment steps can be performed as a single process without the wafer cooling step.

【００２０】本発明の第３の特徴の半導体製造装置で
は、ランプ移動装置を用いて、ランプ熱源を熱処理管に
対して移動可能なように構成しているので、抵抗加熱源
によって、ランプ熱源が焼損したり、寿命が短くなるこ
ともない。また、複数枚のウェハを同時に処理可能な構
成が容易に実現できるので、スループットが高く、量産
性に優れた半導体製造装置が提供できる。熱処理管は、
赤外線を透過する石英で構成するのが好ましい。そし
て、抵抗加熱ヒータは、たとえば、熱処理管に対して複
数回巻回したコイル状に構成し、コイルとコイルの間の
熱処理管の表面に複数の凹部を配置することが好まし
い。こうすれば、ランプ熱源を凹部に挿入し、移動可能
なように、構成できる。熱処理管の中心線近傍まで、底
部が接近するように凹部を形成すれば、ランプ熱源が半
導体基板に接近するので、より効率的に半導体基板を加
熱できる。In the semiconductor manufacturing apparatus of the third feature of the present invention, since the lamp heat source is configured to be movable with respect to the heat treatment tube by using the lamp moving device, the lamp heat source is controlled by the resistance heating source. It does not burn out or shorten its life. Further, since a structure capable of simultaneously processing a plurality of wafers can be easily realized, it is possible to provide a semiconductor manufacturing apparatus having high throughput and excellent mass productivity. Heat treatment tube,
It is preferably made of quartz that transmits infrared rays. Then, it is preferable that the resistance heater is formed, for example, in a coil shape in which the heat treatment tube is wound a plurality of times, and a plurality of recesses are arranged on the surface of the heat treatment tube between the coils. In this case, the lamp heat source can be inserted into the recess and movable. If the concave portion is formed so that the bottom portion approaches the center line of the heat treatment tube, the lamp heat source approaches the semiconductor substrate, so that the semiconductor substrate can be heated more efficiently.

【００２１】なお、抵抗加熱源はコイル状以外の形状も
採用できる。例えば、棒状の抵抗加熱源として、この棒
の軸方向と熱処理管の軸方向を互いに平行にしても良
い。また、凹部の形状は、円柱状、矩形状、あるいは一
定方向に平行な溝形状等が採用可能である。The resistance heating source may have a shape other than the coil shape. For example, as a rod-shaped resistance heating source, the axial direction of the rod and the axial direction of the heat treatment tube may be parallel to each other. Further, the shape of the concave portion may be a columnar shape, a rectangular shape, a groove shape parallel to a certain direction, or the like.

【００２２】[0022]

【発明の実施の形態】次に、図面を参照して、本発明の
第１乃至第３の実施の形態を説明する。以下の図面の記
載において、同一又は類似の部分には同一又は類似の符
号を付している。ただし、図面は模式的なものであり、
厚みと平面寸法との関係、各層の厚みの比率等は現実の
ものとは異なることに留意すべきである。したがって、
具体的な厚みや寸法は以下の説明を参酌して判断すべき
ものである。また図面相互間においても互いの寸法の関
係や比率が異なる部分が含まれていることはもちろんで
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, first to third embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, the drawings are schematic,
It should be noted that the relationship between the thickness and the plane dimension, the thickness ratio of each layer, and the like are different from the actual ones. Therefore,
Specific thicknesses and dimensions should be determined in consideration of the following description. Further, it is needless to say that the drawings include portions having different dimensional relationships and ratios.

【００２３】（半導体製造装置：熱処理炉）図１は、本
発明の半導体製造装置としての加熱炉の断面図、図２は
図１に示した半導体製造装置に用いる熱処理管の斜視図
である。また，図３は、図１及び２Ｂに示した加熱炉を
用いて、本発明の熱処理工程を実行する際の加熱炉内温
度の時間的変化を説明する概念図である。図３において
は、ウェハ温度の時間的変化（ａ）と共に、抵抗熱源及
びランプのそれぞれの出力の時間的変化（ｂ）、および
雰囲気ガスの時間的変化（ｃ）を示している。(Semiconductor Manufacturing Apparatus: Heat Treatment Furnace) FIG. 1 is a sectional view of a heating furnace as a semiconductor manufacturing apparatus of the present invention, and FIG. 2 is a perspective view of a heat treatment tube used in the semiconductor manufacturing apparatus shown in FIG. Further, FIG. 3 is a conceptual diagram for explaining the temporal change of the temperature in the heating furnace when the heat treatment step of the present invention is performed using the heating furnace shown in FIGS. 1 and 2B. FIG. 3 shows a time change (a) of the wafer temperature, a time change (b) of each output of the resistance heat source and the lamp, and a time change (c) of the atmospheric gas.

【００２４】本発明の半導体製造装置は、図１に示すよ
うに、赤外線を発光するランプ熱源２と抵抗加熱源３と
を備えた加熱炉を含むシステムで構成されている。ラン
プ熱源２は、タングステンランプ、ハロゲンランプ等で
あり、抵抗加熱源３は、ＭｏＳｉ₂等の金属シリサイド
を用いた電熱線である。電熱線３は、熱処理管である石
英管１を巻回している。図１に示すように加熱炉は、熱
処理管である石英管１を有し、その側面には複数の円柱
状凹部１１が形成されている。円柱状凹部１１は、ラン
プ２の外形よりも少し大きめの内径を有し、ランプ２の
発光部とほぼ同程度の深さを有している。ランプ２のソ
ケット８には、支持棒７が取り付けられている。この円
柱状凹部に対してランプ２を出し入れ出来るように、支
持棒７に取り付けられた移動装置６がランプの出し入れ
を駆動する。ランプ２の出し入れ、ランプ２の出力制
御、及び抵抗熱源３の出力制御は制御装置５によって行
われる。図１ではランプを合計１６個設置した加熱炉が
示されているが、ウェハ４の口径、ウェハ４の枚数、及
びランプの出力などに応じて任意の個数の設置ができ
る。また、この実施の形態ではランプ移動装置６はそれ
ぞれのランプの移動を個別的に制御できるようにしてあ
るが、例えば、複数のランプを一つの支持棒をまとめる
ことにより、一つの移動装置で複数のランプの出し入れ
を制御することもできる。As shown in FIG. 1, the semiconductor manufacturing apparatus of the present invention comprises a system including a heating furnace provided with a lamp heat source 2 for emitting infrared rays and a resistance heating source 3. The lamp heat source 2 is a tungsten lamp, a halogen lamp or the like, and the resistance heating source 3 is a heating wire using a metal silicide such as MoSi ₂ . The heating wire 3 is wound around the quartz tube 1 which is a heat treatment tube. As shown in FIG. 1, the heating furnace has a quartz tube 1 which is a heat treatment tube, and a plurality of cylindrical recesses 11 are formed on the side surface thereof. The cylindrical recess 11 has an inner diameter slightly larger than the outer shape of the lamp 2, and has a depth substantially the same as the light emitting portion of the lamp 2. A support rod 7 is attached to the socket 8 of the lamp 2. A moving device 6 mounted on a support rod 7 drives the lamp in and out so that the lamp 2 can be moved in and out of the cylindrical recess. The control device 5 controls the output of the lamp 2, the output control of the lamp 2, and the output control of the resistance heat source 3. Although FIG. 1 shows a heating furnace in which a total of 16 lamps are installed, any number can be installed depending on the diameter of the wafer 4, the number of wafers 4 and the output of the lamp. Further, in this embodiment, the lamp moving device 6 is configured to be able to individually control the movement of each lamp. However, for example, by combining a plurality of lamps with one support rod, a plurality of lamps can be moved by one moving device. It is also possible to control the movement of the lamp.

【００２５】熱処理管である石英管１には、ガス導入管
１０が取り付けられている。このガス導入管１０は、熱
処理管１の中に非酸化性ガスや酸化性ガスを導入するも
のである。図１では、導入管１０を１本として示した
が、ガスの種類やガスの用途などによって複数の導入管
を設置することができる。A gas introduction tube 10 is attached to the quartz tube 1 which is a heat treatment tube. The gas introduction pipe 10 introduces a non-oxidizing gas or an oxidizing gas into the heat treatment pipe 1. Although one introduction pipe 10 is shown in FIG. 1, a plurality of introduction pipes can be installed depending on the type of gas, the use of gas, and the like.

【００２６】熱処理管である石英管１の内側には、ウェ
ハ４を搭載する搬送台９が出し入れ出来るように構成さ
れている。そして、ウェハ４は搬送台９により石英管１
内部に搬入される。また、図１ではウェハ４を平行に２
組づつ裏面を向き合わせて合計６枚のウェハ４を一度に
処理できるようにした場合を例示しているるが、ランプ
を片側だけに設定し片側だけのウェハ４を処理できるよ
うにするなどにより処理可能なウェハ枚数を減らすこと
も可能である。また、ランプの数や熱処理管１の長さ等
を変えることなどにより一度に処理可能なウェハ４の枚
数を増減することも可能である。Inside the quartz tube 1 which is a heat treatment tube, a carrier table 9 for mounting the wafer 4 can be taken in and out. Then, the wafer 4 is transferred to the quartz tube 1 by the carrier 9.
It is carried inside. In addition, in FIG.
The case where the back surfaces of the wafers are set facing each other so that a total of 6 wafers 4 can be processed at one time is illustrated. However, by setting the lamp on only one side and processing the wafers 4 on only one side, It is also possible to reduce the number of wafers that can be processed. Further, the number of wafers 4 that can be processed at one time can be increased or decreased by changing the number of lamps or the length of the heat treatment tube 1.

【００２７】次に、図１および２Ｂに示した加熱炉の動
作を図３を参照しながら説明する。図３の横軸は、本発
明の熱処理工程における熱処理時間を示し、所定の工程
時間の時刻ｔ₁〜ｔ₆が示されている。図３（ａ）は、熱
処理工程におけるウェハ温度の時間的な変化を示す概念
図で、その縦軸は、ウェハ温度（℃）を示し、原点は室
温になっている。図３（ｂ）は、この概念図に対応した
ランプと抵抗熱源の出力の時間的変化を示す概念図であ
る。図３（ｃ）は、この概念図に対応した雰囲気ガスの
切り替えを示す概念図である。図３（ａ）に表示されて
いる温度には、初期設定温度Ｔ₀、第１の熱処理温度
Ｔ₁、第２の熱処理温度Ｔ₂等がある。初期設定温度Ｔ₀
は、加熱炉の予熱温度であり、ウェハ４の出し入れの際
の温度を表わしている。ここでは、高速昇温で高温（１
０００℃：Ｔ₁）でアニールを行った後、ウェット雰囲
気で７００℃（Ｔ₂）、６０分の酸化工程を行い、ウェ
ハ４を取り出す温度Ｔ₀まで降温する工程を説明する。Next, the operation of the heating furnace shown in FIGS. 1 and 2B will be described with reference to FIG. The horizontal axis of FIG. 3 shows the heat treatment time in the heat treatment step of the present invention, and shows the times t _{1 to} t ₆ of the predetermined step time. FIG. 3A is a conceptual diagram showing a temporal change of the wafer temperature in the heat treatment step, the vertical axis thereof shows the wafer temperature (° C.), and the origin is room temperature. FIG. 3B is a conceptual diagram showing the temporal changes in the outputs of the lamp and the resistance heat source corresponding to this conceptual diagram. FIG. 3C is a conceptual diagram showing switching of the atmospheric gas corresponding to this conceptual diagram. The temperatures shown in FIG. 3A include an initial set temperature T ₀ , a first heat treatment temperature T ₁ , a second heat treatment temperature T _{2, and the} like. Initial setting temperature T ₀
Is the preheating temperature of the heating furnace and represents the temperature when the wafer 4 is taken in and out. Here, high temperature (1
A process of performing annealing at 700 ° C. (T ₂ ) for 60 minutes in a wet atmosphere after annealing at 000 ° C .: T ₁ ) and lowering the temperature to a temperature T ₀ for taking out the wafer 4 will be described.

【００２８】（ａ）まず、熱処理管である石英管１が初
期設定温度（予熱温度）Ｔ₀＝５００℃になるように抵
抗加熱源３の出力を調整しておく。この場合の予熱は、
任意の温度に設定することができる。この予熱温度Ｔ₀
は、ウェハ４を炉内部を搬入する際の不純物拡散を抑え
るなどのために６００℃以下が望ましいが、予熱温度Ｔ
₀が低すぎると加熱時間が増大するなど不具合が生じる
ので５００℃以上であることが必要である。つまり、一
定の場合には、予熱を行わずに室温の状態であっても構
わないが、上記のように、昇温の際の効率などを考慮す
ると、５００〜６００℃程度に石英管１が予熱されてい
ることが望ましい。ウェハ搬送台９にウェハ４を設置し
た後、搬送台９を石英管１内部に搬入する。ウェハ４に
は、例えば、シリコンウェハを用いる。この際、石英管
１の円柱状凹部の内部にランプが挿入されるようにウェ
ハ４の搬入を行いながらランプを円柱状凹部の内部に移
動する。この、ランプの円柱状凹部の内部への移動は、
ウェハ４が石英管１に搬入される以前に行われていても
構わないし、また、ウェハ４の石英管１への移動が完了
してから行っても構わない。(A) First, the output of the resistance heating source 3 is adjusted so that the quartz tube 1 as a heat treatment tube has an initial set temperature (preheating temperature) T ₀ = 500 ° C. The preheating in this case is
It can be set to any temperature. This preheating temperature T ₀
Is preferably 600 ° C. or lower in order to suppress impurity diffusion when the wafer 4 is loaded into the furnace, but the preheating temperature T
_{If 0} is too low, problems such as increased heating time will occur, so it is necessary that the temperature be 500 ° C. or higher. That is, in a certain case, the room temperature may be set without preheating, but in consideration of the efficiency at the time of temperature increase as described above, the quartz tube 1 is kept at about 500 to 600 ° C. Preheating is desirable. After the wafer 4 is set on the wafer carrier 9, the carrier 9 is loaded into the quartz tube 1. For the wafer 4, for example, a silicon wafer is used. At this time, the lamp is moved into the cylindrical recess while carrying the wafer 4 so that the lamp is inserted into the cylindrical recess of the quartz tube 1. This movement of the lamp into the cylindrical recess is
It may be performed before the wafer 4 is loaded into the quartz tube 1, or may be performed after the movement of the wafer 4 to the quartz tube 1 is completed.

【００２９】（ｂ）ウェハ４を石英管１内部に搬入した
後、ランプ２の出力を上げ、昇温速度が１００℃／秒で
ウェハ温度が第１の熱処理温度Ｔ₁＝１０００℃になる
まで昇温を行う。この際に、ウェハ温度を熱電対やパイ
ロメーター（放射エネルギーセンサー）などで測定し、
その結果を制御装置５に入力し、ランプの電源入力電圧
に対してフードバックをかけながら、ランプの出力をＰ
ＩＤ制御等により調整すればよい。あるいは、予めラン
プの出力とウェハ温度の関係のデータを取得しておき、
このデータによりランプの出力をプログラム制御する方
法を採っても構わない。図３では昇温速度を１００℃／
秒としたが、昇温速度は任意に設定できる。また、昇温
を１０００℃まで行ったが、この温度も任意に設定でき
る。但し、イオン注入等のダメージの回復を効果的に行
うためには、最大昇温速度は１０℃／秒以上でＴ₁は９
５０℃以上であることが望ましい。(B) After the wafer 4 is loaded into the quartz tube 1, the output of the lamp 2 is increased until the temperature rise rate is 100 ° C./sec and the wafer temperature is the first heat treatment temperature T ₁ = 1000 ° C. The temperature is raised. At this time, the wafer temperature is measured with a thermocouple or pyrometer (radiant energy sensor),
The result is input to the controller 5, and the lamp output is set to P while the hood back is applied to the lamp power input voltage.
It may be adjusted by ID control or the like. Alternatively, the data of the relationship between the lamp output and the wafer temperature is acquired in advance,
A method of program-controlling the output of the lamp based on this data may be adopted. In Fig. 3, the heating rate is 100 ° C /
Although the time is set to seconds, the temperature rising rate can be set arbitrarily. Further, the temperature is raised to 1000 ° C., but this temperature can be set arbitrarily. However, in order to effectively recover damage such as ion implantation, the maximum heating rate is 10 ° C./sec or more and T ₁ is 9
It is preferably 50 ° C or higher.

【００３０】（ｃ）第１の熱処理温度Ｔ₁（１０００
℃）まで温度が達してから、例えば、１０秒間この温度
を保持し、第１の熱処理工程を実行する。この温度Ｔ₁
における、時刻ｔ₂から時刻ｔ₃までの時間、即ち第１の
熱処理工程の保持時間は任意に設定できる。しかし、こ
の保持時間は、数秒から数分間程度の間で設定すること
が好ましい。一定の場合には、保持時間はゼロ、即ち、
第１の熱処理温度Ｔ₁に達した後直ぐに降温を行っても
構わない。(C) First heat treatment temperature T ₁ (1000
After the temperature reaches (° C.), the temperature is maintained for 10 seconds, and the first heat treatment step is performed. This temperature T ₁
In the above, the time from time t ₂ to time t ₃ , that is, the holding time of the first heat treatment step can be set arbitrarily. However, this holding time is preferably set within the range of several seconds to several minutes. In the constant case, the retention time is zero, that is,
The temperature may be lowered immediately after reaching the _first heat treatment temperature T ₁ .

【００３１】（ｄ）第１の熱処理温度Ｔ₁における１０
秒間保持の後、ランプ出力を低下し、更に、徐々にラン
プ２を石英管１の円柱状凹部から引き抜きはじめる。同
時に、図３（ｂ）に示すように、抵抗加熱源３の出力を
上げて降温速度を５０℃／秒にし、第２の熱処理温度Ｔ
₂＝７００℃になるまで降温処理を行う。図３（ｂ）に
示すように、ランプの出力減に対応してウェハ温度が下
がっているが、ランプの予熱があるので、出力低減温度
よりウェハ４の降温速度の方が遅くなっている。第１の
熱処理温度Ｔ₁から第２の熱処理温度Ｔ₂への降温速度
は、ランプと抵抗加熱源の出力を制御することにより任
意に設定することができるが、不純物の拡散深さを浅く
抑えるためには、最大降温速度は１０℃／秒以上になる
ようにするのが良い。ランプ２の出力の低下とランプ２
の円柱状凹部からの抜き取りを同時に行っても良く、ラ
ンプ２を抜き取った後にランプ出力を低下させてもよ
い。また、ランプ出力を適宜低下した後に抜き取っても
構わない。但し、ウェハ４の温度を効率的に上昇するた
めに、円柱状凹部によりランプ２をウェハ４の近くまで
接近してある場合には、ランプ出力の低下に伴いウェハ
面内及びウェハ４間での温度の均一性が悪化することが
あり、このような場合には抵抗加熱装置による温度制御
に迅速に切り替えるほうが効果的である。そのためラン
プ出力の低下とランプ２の引き抜きを同時に行うことが
好ましい。また、ソケット８等のランプ２の周辺部が抵
抗加熱源３に近接しているような場合には、ランプの引
き出しを迅速に行うことにより、抵抗加熱源３の温度の
上昇に伴うソケット８等の温度の上昇による焼損等の不
具合を防ぐことができる。なお、前述の第２の熱処理温
度Ｔ₂は第１の熱処理温度Ｔ₁以下の任意に設定できる
し、また、降温速度も任意に設定できる。ここでは、第
１の熱処理温度Ｔ₁＝１０００℃からの降温の開始時刻
ｔ₃から抵抗加熱源３の出力を上昇したが、例えば、最
初の１０００℃までの昇温の時点から抵抗熱源３の出力
を増大しても構わないし、１０００℃からの降温の時刻
以降に抵抗熱源３の出力を増大をしても構わない。(D) 10 at the first heat treatment temperature T ₁
After holding for a second, the lamp output is reduced, and then the lamp 2 is gradually pulled out from the cylindrical recess of the quartz tube 1. At the same time, as shown in FIG. 3 (b), the output of the resistance heating source 3 is increased to a temperature decrease rate of 50 ° C./sec, and the second heat treatment temperature T
_The temperature is lowered until ₂ = 700 ° C. As shown in FIG. 3 (b), the wafer temperature is lowered in response to the decrease in the lamp output, but because the lamp is preheated, the temperature lowering rate of the wafer 4 is slower than the output reduction temperature. The temperature lowering rate from the _first heat treatment temperature T ₁ to the second heat treatment temperature T ₂ can be set arbitrarily by controlling the outputs of the lamp and the resistance heating source, but the diffusion depth of impurities is suppressed to be shallow. In order to achieve this, it is preferable that the maximum cooling rate be 10 ° C./sec or more. Lamp 2 output drop and lamp 2
The column output may be removed at the same time, or the lamp output may be reduced after the lamp 2 is removed. Further, the lamp output may be appropriately reduced and then withdrawn. However, in order to increase the temperature of the wafer 4 efficiently, when the lamp 2 is brought close to the wafer 4 by the cylindrical recess, the lamp output is lowered and the wafer surface and between the wafers 4 are reduced. The temperature uniformity may deteriorate, and in such a case, it is more effective to quickly switch to temperature control by a resistance heating device. Therefore, it is preferable to simultaneously reduce the lamp output and pull out the lamp 2. In addition, when the peripheral portion of the lamp 2 such as the socket 8 is close to the resistance heating source 3, the lamp is quickly pulled out, so that the socket 8 etc. It is possible to prevent problems such as burnout due to a rise in temperature. The above-mentioned second heat treatment temperature T ₂ can be arbitrarily set below the _first heat treatment temperature T ₁ , and the temperature lowering rate can also be arbitrarily set. Here, the output of the resistance heating source 3 is increased from the start time t ₃ of the temperature decrease from the _first heat treatment temperature T ₁ = 1000 ° C., but, for example, the resistance heating source 3 is heated from the time of the first temperature increase to 1000 ° C. The output may be increased, or the output of the resistance heat source 3 may be increased after the time when the temperature is decreased from 1000 ° C.

【００３２】（ｅ）温度が第２の熱処理温度Ｔ₂＝７０
０℃に達した後（時刻ｔ₄）、温度Ｔ₂による第２の熱処
理工程が酸化工程の場合には、例えば、ウェット雰囲気
での酸化を行う。ウェット雰囲気の場合は、水素燃焼に
よる水蒸気や超高純度の脱イオン水をバブリングさせた
水蒸気をガス導入管から石英管１内部に導入する。な
お、ウェハ４の搬入から、時刻ｔ₄間での雰囲気はアル
ゴン（Ａｒ）雰囲気とした。但し、時刻ｔ₄までの雰囲
気は、用途に応じて任意の雰囲気であっても構わない。
特に、ウェハ４の搬入から、時刻ｔ₄間での雰囲気はＨ₂
雰囲気とすれば、表面清浄化及び表面平坦化が可能であ
るので好ましい。ウェハ４の搬入から、時刻ｔ₄間での
雰囲気は、この他にも雰囲気も任意に設定でき、窒素
（Ｎ₂）ガスや一酸化窒素（ＮＯ）、二酸化窒素（Ｎ
Ｏ₂）等の酸化窒化性雰囲気などであっても良い。さら
には、窒素（Ｎ₂）で希釈した酸素（Ｏ₂）やアルゴン
（Ａｒ）で希釈した水素（Ｈ₂）などを用いることも可
能である。また、窒素（Ｎ₂）やアルゴン（Ａｒ）で希
釈した塩酸（ＨＣｌ）を流して、基板の表面をクリーニ
ングすることも可能である。また、第２の熱処理温度Ｔ
₂における第２の熱処理工程は、窒素（Ｎ₂）、アルゴン
（Ａｒ）、ヘリウム（Ｈｅ）等で希釈した酸素（Ｏ₂）
などを用いるドライ雰囲気での酸化や、希釈した塩酸
（ＨＣｌ）を含む酸化雰囲気での酸化でもかまわない。
時刻ｔ₄から７００℃に温度を保ったまま、６０分間の
酸化を行う。（時刻ｔ₅）。但し、時刻ｔ₄から時刻ｔ₅
までの処理時間は、酸化工程の場合の酸化膜厚の条件な
どによって任意に設定できる。(E) The temperature is the second heat treatment temperature T ₂ = 70
After reaching 0 ° C. (time t ₄ ), when the second heat treatment step at the temperature T ₂ is an oxidation step, for example, oxidation is performed in a wet atmosphere. In the case of a wet atmosphere, steam generated by hydrogen combustion or steam obtained by bubbling ultra-high-purity deionized water is introduced into the quartz tube 1 from the gas introduction tube. The atmosphere between the time of loading the wafer 4 and time t ₄ was an argon (Ar) atmosphere. However, the atmosphere until time t ₄ may be an arbitrary atmosphere depending on the application.
In particular, the atmosphere between the time of loading the wafer 4 and time t ₄ is H ₂
The atmosphere is preferable because the surface can be cleaned and the surface can be flattened. The atmosphere from the time when the wafer 4 is carried in to the time t ₄ can be arbitrarily set in addition to the above atmosphere, and nitrogen (N ₂ ) gas, nitric oxide (NO), and nitrogen dioxide (N 2
An oxynitriding atmosphere such as O ₂ ) may be used. Further, oxygen (O ₂ ) diluted with nitrogen (N ₂ ) or hydrogen (H ₂ ) diluted with argon (Ar) can be used. Alternatively, the surface of the substrate can be cleaned by flowing hydrochloric acid (HCl) diluted with nitrogen (N ₂ ) or argon (Ar). In addition, the second heat treatment temperature T
_In the second heat treatment step in ₂ , oxygen (O ₂ ) diluted with nitrogen (N ₂ ), argon (Ar), helium (He), or the like is used.
The oxidation may be performed in a dry atmosphere using, for example, or in an oxidizing atmosphere containing diluted hydrochloric acid (HCl).
Oxidation is performed for 60 minutes while maintaining the temperature at 700 ° C. from time t ₄ . (Time t ₅ ). However, from time t ₄ to time t ₅
The processing time up to can be arbitrarily set depending on the conditions of the oxide film thickness in the case of the oxidation step.

【００３３】（ｆ）第２の熱処理温度Ｔ₂における第２
の熱処理工程としての６０分間の酸化工程が終了した
後、雰囲気をウェットからアルゴン（Ａｒ）ガス雰囲気
に切り替え、抵抗加熱源３の出力を低下することによ
り、降温速度５０℃／分で６００℃まで降温する。時刻
ｔ₅から時刻ｔ₆までの降温における雰囲気ガスは、任意
に設定でき、窒素（Ｎ₂）ガスや一酸化窒素（ＮＯ）、
二酸化窒素（ＮＯ₂）等の酸化窒化性雰囲気などであっ
ても良い。さらには、窒素（Ｎ₂）で希釈した酸素
（Ｏ₂）やアルゴン（Ａｒ）で希釈した水素（Ｈ₂）など
を用いることも可能である。６００℃まで降温したら、
ウェハ搬入台９を石英管１の外に搬出することにより、
ウェハ４の取り出しを行い処理を終了する。時刻ｔ₅か
ら時刻ｔ₆までの降温速度は、加熱熱源の出力を調整す
ることなどにより、任意に設定することができる。但
し、急速な冷却を行うとウェハ４にストレスの発生や、
ウェハ内部の欠陥の生成などの原因となるため、最大降
温速度は５００℃／分以下にすることが望ましい。ま
た、降温速度を遅くすると、不純物拡散が顕在化するの
で、最大降温速度は１０℃／分以上にすることが好まし
い。このように、第２の熱処理温度Ｔ₂から初期設定温
度Ｔ₀までの降温速度一定の範囲内で任意に設定でき
る。(F) Second heat treatment at _second temperature T 2
After the 60-minute oxidation step as the heat treatment step is completed, the atmosphere is switched from a wet atmosphere to an argon (Ar) gas atmosphere, and the output of the resistance heating source 3 is reduced to 600 ° C. at a temperature decrease rate of 50 ° C./min. Cool down. The atmosphere gas in the temperature decrease from time t ₅ to time t ₆ can be set arbitrarily, and nitrogen (N ₂ ) gas, nitric oxide (NO),
An oxynitriding atmosphere such as nitrogen dioxide (NO ₂ ) may be used. Further, oxygen (O ₂ ) diluted with nitrogen (N ₂ ) or hydrogen (H ₂ ) diluted with argon (Ar) can be used. After cooling down to 600 ℃,
By carrying the wafer carry-in table 9 out of the quartz tube 1,
The wafer 4 is taken out and the process is completed. The temperature decrease rate from time t ₅ to time t ₆ can be set arbitrarily by adjusting the output of the heating heat source. However, if rapid cooling is performed, stress may occur on the wafer 4,
It is desirable to set the maximum temperature lowering rate to 500 ° C./minute or less because it may cause defects inside the wafer. Further, if the temperature lowering rate is slowed down, impurity diffusion becomes apparent, so the maximum temperature lowering rate is preferably 10 ° C./minute or more. In this way, the temperature lowering rate from the second heat treatment temperature T ₂ to the initial set temperature T ₀ can be arbitrarily set within a constant range.

【００３４】以上述べたように、本発明の熱処理装置で
は、同一の炉を用いて、一旦室温に戻すことなく、連続
的に、高速な昇温で高温の第１の熱処理温度Ｔ₁におけ
るランプアニール工程と、この温度より低温での第２の
熱処理温度Ｔ₂における酸化工程を抵抗加熱源を用いて
行うことが可能となる。また、本発明の熱処理装置によ
れば、一度に複数枚のウェハ４に対して、ランプアニー
ル工程と抵抗加熱源を用いた酸化工程からなる一連の熱
処理工程を行うことにより、ダメージの回復と均一な膜
厚の酸化膜の形成が可能となる。一度に複数枚のウェハ
４に対して、均一性の高い熱処理工程が実行できるの
で、量産性に優れている。As described above, in the heat treatment apparatus of the present invention, the same furnace is used to continuously and rapidly raise the temperature of the lamp at a high first heat treatment temperature T ₁ without returning to room temperature. It is possible to perform the annealing step and the oxidation step at a _second heat treatment temperature T ₂ lower than this temperature using a resistance heating source. Further, according to the heat treatment apparatus of the present invention, by performing a series of heat treatment steps including a lamp annealing step and an oxidation step using a resistance heating source on a plurality of wafers 4 at a time, damage recovery and uniform It is possible to form an oxide film having a different thickness. Since a highly uniform heat treatment process can be performed on a plurality of wafers 4 at a time, mass productivity is excellent.

【００３５】本発明の半導体製造装置は、図１及び図２
に示した構造に限られるものではない。例えば、図４あ
るいは図５に示すような構造も採用できる。The semiconductor manufacturing apparatus of the present invention is shown in FIGS.
The structure is not limited to that shown in. For example, a structure as shown in FIG. 4 or 5 can also be adopted.

【００３６】図４（ａ）は、本発明の半導体製造装置に
用いる他の熱処理管の斜視図である。また，図４（ｂ）
は、図４（ａ）に示した熱処理管の、IIIＢ−IIIＢ線に
沿った断面図である。図１に示すような円柱状凹部の代
わりに、図４（ａ）では、熱処理管１の長さ方向に垂直
な溝１２が複数個設けられている。この熱処理管１の長
さ方向に垂直な溝１２のそれぞれに対して、複数の赤外
線ランプ熱源をそれぞれ、移動装置を用いて出し入れし
ても良い。ランプ熱源は、図１と同様な、熱処理管の半
径方向を長軸とする棒状のランプでも良く、熱処理管１
の長さ方向に対し垂直な方向に長軸を有する形状のもの
でもかまわない。FIG. 4A is a perspective view of another heat treatment tube used in the semiconductor manufacturing apparatus of the present invention. Also, FIG. 4 (b)
4B is a cross-sectional view of the heat treatment tube shown in FIG. 4A, taken along line IIIB-IIIB. In place of the cylindrical recess as shown in FIG. 1, a plurality of grooves 12 perpendicular to the length direction of the heat treatment tube 1 are provided in FIG. 4A. A plurality of infrared lamp heat sources may be respectively put in and taken out of the grooves 12 perpendicular to the length direction of the heat treatment tube 1 by using a moving device. The lamp heat source may be a rod-shaped lamp whose major axis is the radial direction of the heat treatment tube, similar to FIG.
The shape may have a long axis in a direction perpendicular to the length direction of the.

【００３７】図４（ｃ）は、図４（ａ）に示した熱処理
管の変形例に係り、図４（ａ）のIIIＢ−IIIＢ線に対応
する面における断面図である。本発明の熱処理管の長さ
方向に垂直な溝１２は、図４（ｂ）に示すように平面で
も良く、図４（ｃ）に示すように曲面でも良い。FIG. 4 (c) is a cross-sectional view of a modification of the heat treatment tube shown in FIG. 4 (a), taken along the plane corresponding to the line IIIB-IIIB in FIG. 4 (a). The groove 12 perpendicular to the length direction of the heat treatment tube of the present invention may be a flat surface as shown in FIG. 4 (b) or a curved surface as shown in FIG. 4 (c).

【００３８】図５は本発明の半導体製造装置に係る更に
他の熱処理管の斜視図（鳥瞰図）である。図５では、熱
処理管１の長さ方向に沿った長辺を有する矩形の溝１３
が設けられている。この矩形の溝１３に対して、赤外線
ランプ熱源を移動装置用いて出し入れしても良い。FIG. 5 is a perspective view (bird's eye view) of still another heat treatment tube according to the semiconductor manufacturing apparatus of the present invention. In FIG. 5, a rectangular groove 13 having long sides along the length direction of the heat treatment tube 1
Is provided. An infrared lamp heat source may be moved in and out of this rectangular groove 13 using a moving device.

【００３９】図６（ａ）は、図５に示した熱処理管１を
用いた本発明の半導体製造装置の斜視図（鳥瞰図）で、
金属シリサイド等の電熱線３が、熱処理管である石英管
１を巻回している。そして、この巻回している電熱線３
と電熱線３の隙間において、複数の棒状のランプ２が出
し入れ出来るように構成されている。FIG. 6 (a) is a perspective view (bird's eye view) of a semiconductor manufacturing apparatus of the present invention using the heat treatment tube 1 shown in FIG.
A heating wire 3 made of metal silicide or the like winds around the quartz tube 1 which is a heat treatment tube. And this winding heating wire 3
In the gap between the heating wire 3 and the heating wire 3, a plurality of rod-shaped lamps 2 can be inserted and withdrawn.

【００４０】図６（ａ）に示す本発明の半導体製造装置
においては、ウェハ搬送台に複数枚のウェハを設置し
て、この搬送台を石英管１内部に搬入した後、石英管１
の矩形の溝１３の内部に複数の棒状のランプ２を、それ
ぞれ挿入する。そして、挿入されたそれぞれのランプの
出力を増大して、第１の熱処理温度Ｔ₁まで昇温する。
その後、図３に示した時刻ｔ₂から時刻ｔ₃までの時間、
第１の熱処理工程がなされ、時刻ｔ₃経過後、各ランプ
の出力を低下させ、更に、徐々にランプ２を石英管１の
矩形の溝１３から引き抜きはじる。これと同時に、抵抗
加熱源３の出力を上げ、第２の熱処理温度Ｔ₂において
第２の熱処理工程を実行すればよい。In the semiconductor manufacturing apparatus of the present invention shown in FIG. 6 (a), a plurality of wafers are set on a wafer carrier, the carrier is carried into the quartz tube 1, and then the quartz tube 1 is loaded.
A plurality of rod-shaped lamps 2 are inserted into the respective rectangular grooves 13 of the above. Then, the output of each inserted lamp is increased to raise the temperature to the first heat treatment temperature T ₁ .
After that, the time from time t ₂ to time t ₃ shown in FIG.
The first heat treatment step is performed, and after a lapse of time t ₃ , the output of each lamp is reduced, and further, the lamp 2 is gradually pulled out from the rectangular groove 13 of the quartz tube 1. At the same time, the output of the resistance heating source 3 is increased and the second heat treatment step may be performed at the second heat treatment temperature T ₂ .

【００４１】図６（ｂ）は、図５に示した熱処理管１を
用いた場合における、本発明の他の半導体製造装置の斜
視図（鳥瞰図）である。図６（ｂ）においては、複数本
の棒状電熱線３が、熱処理管である石英管１の長手方向
に並列に配置されている。この複数本が長手方向に並列
に配置された電熱線３と電熱線３の隙間において、複数
の棒状のランプ２がその長軸を石英管１の長手方向に並
列にして配置されている。この複数の棒状のランプ２
は、矩形の溝１３に対して出し入れ出来るように構成さ
れている。さらに、図６（ｂ）においては、複数本の棒
状電熱線３が、石英管１に対して距離を変えられるよう
に構成されている。FIG. 6B is a perspective view (bird's eye view) of another semiconductor manufacturing apparatus of the present invention when the heat treatment tube 1 shown in FIG. 5 is used. In FIG. 6B, a plurality of rod-shaped heating wires 3 are arranged in parallel in the longitudinal direction of the quartz tube 1 which is a heat treatment tube. A plurality of rod-shaped lamps 2 are arranged with their major axes parallel to the longitudinal direction of the quartz tube 1 in the gap between the heating wires 3 and the heating wires 3 in which the plurality of lamps are arranged in parallel in the longitudinal direction. This rod-shaped lamp 2
Are configured so that they can be put in and taken out from the rectangular groove 13. Further, in FIG. 6B, the plurality of rod-shaped heating wires 3 are configured so that the distance to the quartz tube 1 can be changed.

【００４２】図６（ｂ）に示す本発明の半導体製造装置
においては、まず、複数本の棒状電熱線３を石英管１の
管壁から離しておく。そして、ウェハ搬送台に複数枚の
ウェハを設置して、この搬送台を石英管１内部に搬入し
た後、石英管１の矩形の溝１３の内部に複数の棒状のラ
ンプ２を、それぞれ挿入する。そして、挿入されたそれ
ぞれのランプの出力を増大して、第１の熱処理温度Ｔ₁
まで昇温する。その後、図３に示した時刻ｔ₂から時刻
ｔ₃までの時間、第１の熱処理工程がなされ、時刻ｔ₃経
過後、各ランプの出力を低下させ、更に、徐々にランプ
２を石英管１の矩形の溝１３から引き抜きはじる。これ
と同時に、複数本の棒状電熱線３を石英管１の管壁に近
づくように移動し、棒状電熱線３の出力を上げ、第２の
熱処理温度Ｔ₂において第２の熱処理工程を実行すれば
よい。In the semiconductor manufacturing apparatus of the present invention shown in FIG. 6B, first, the plurality of rod-shaped heating wires 3 are separated from the tube wall of the quartz tube 1. Then, after mounting a plurality of wafers on the wafer carrier and loading the carrier into the quartz tube 1, the plurality of rod-shaped lamps 2 are inserted into the rectangular grooves 13 of the quartz tube 1, respectively. . Then, the output of each inserted lamp is increased to increase the first heat treatment temperature T ₁
Up to. After that, the first heat treatment step is performed for the period from time t ₂ to time t ₃ shown in FIG. 3, and after the time t ₃ , the output of each lamp is reduced and the lamp 2 is gradually changed to the quartz tube 1. And pull out from the rectangular groove 13 of. At the same time, the plurality of rod-shaped heating wires 3 are moved so as to approach the tube wall of the quartz tube 1, the output of the rod-shaped heating wires 3 is increased, and the second heat treatment step is performed at the second heat treatment temperature T ₂ . Good.

【００４３】図６（ｂ）ではランプは、図示の便宜上４
本設置されているが、実際には、ウェハの口径、ウェハ
の枚数、及びランプの出力などに応じて任意の個数の設
置ができる。In FIG. 6B, the lamp is shown as 4 for convenience of illustration.
Although the main installation is performed, in actuality, an arbitrary number can be installed according to the diameter of the wafer, the number of wafers, the output of the lamp, and the like.

【００４４】さらに、図４及び図５に示すような構造以
外に、石英管１の長手方向に対し斜めの溝を構成しても
かまわない。Further, other than the structure shown in FIGS. 4 and 5, a groove oblique to the longitudinal direction of the quartz tube 1 may be formed.

【００４５】（実施例1）次に、図３に示した一連の熱
処理工程を実際のＭＯＳＦＥＴの製造工程で用いる場合
を例にとって説明する。ＭＯＳＦＥＴの製造工程とし
て、ウェハ作成からゲート酸化膜作成工程までを説明す
る。(Embodiment 1) Next, the case where the series of heat treatment steps shown in FIG. 3 are used in an actual MOSFET manufacturing process will be described as an example. As a MOSFET manufacturing process, a process from wafer preparation to gate oxide film preparation will be described.

【００４６】ＭＯＳＦＥＴの製造工程においては、半導
体基板に反転層防止のためのチャネルストップ領域を形
成するためにホウ素（Ｂ）あるいはリン（Ｐ）、ヒ素
（Ａｓ）といったドーパントイオンをイオン注入する必
要がある。この際のドーズ量及び注入エネルギーは、所
望されるしきい値電圧などの電気特性等により定められ
る。ドーズ量は、１０¹¹〜１０¹⁴ｃｍ^-2、エネルギー
は、１０ｋｅＶから２００ＫｅＶの範囲で用いられるこ
とが多い。チャネルストップ領域形成のためのイオン注
入は、シリコンウェハ表面の汚染や表面荒れなどの防止
のために酸化膜を通じて行われる場合が多い（以下、こ
の目的で用いられる酸化膜を「ダミー酸化膜」とい
う）。この実施例１では、厚さ１５ｎｍのダミー酸化膜
を通して、イオン注入した後、厚さ１２ｎｍのゲート酸
化膜を形成する一連の工程について説明する。In the MOSFET manufacturing process, it is necessary to ion-implant a dopant ion such as boron (B), phosphorus (P), or arsenic (As) in order to form a channel stop region for preventing an inversion layer in a semiconductor substrate. is there. The dose amount and implantation energy at this time are determined by electrical characteristics such as a desired threshold voltage. The dose is often 10 ¹¹ to 10 ¹⁴ cm ^-2 , and the energy is often used in the range of 10 keV to 200 KeV. Ion implantation for forming the channel stop region is often performed through an oxide film in order to prevent contamination or surface roughness of the silicon wafer surface (hereinafter, the oxide film used for this purpose is referred to as “dummy oxide film”). ). In Example 1, a series of steps for forming a gate oxide film having a thickness of 12 nm after ion implantation through a dummy oxide film having a thickness of 15 nm will be described.

【００４７】（イ）まず、厚さ１５ｎｍのダミー酸化膜
を通して、リン（Ｐ）を８０ｋｅＶ、５×１０¹³ｃｍ^-2
でイオン注入する。イオン注入後に、このダミー酸化膜
を弗化アンモニウム（ＮＨ₄Ｆ）溶液などで剥離する。(A) First, phosphorus (P) is passed through a dummy oxide film having a thickness of 15 nm to 80 keV and 5 × 10 ¹³ cm ^-2.
Ion implantation with. After the ion implantation, this dummy oxide film is peeled off with an ammonium fluoride (NH ₄ F) solution or the like.

【００４８】（ロ）そして、ウェハ表面の汚染物質を除
去するための処理を行った後、加熱炉に投入する。この
時、加熱炉の予熱温度（初期設定温度）Ｔ₀を６００℃
とした、時刻ｔ₁（このときを０分とする）から時刻ｔ₂
の間のランプによる昇温では昇温速度を１００℃／秒と
し、アニール温度Ｔ₁を１０００℃とする（ｔ₂＝４
秒）。時刻ｔ₂と時刻ｔ₃の間隔を１０秒とする。(B) Then, after performing a treatment for removing contaminants on the wafer surface, the wafer is put into a heating furnace. At this time, the preheating temperature (initial setting temperature) T ₀ of the heating furnace is set to 600 ° C.
From time t ₁ (0 minutes at this time) to time t ₂
In the temperature increase by the lamp during the period, the temperature increase rate is 100 ° C./sec, and the annealing temperature T ₁ is 1000 ° C. (t ₂ = 4).
Seconds). The interval between time t ₂ and time t ₃ is 10 seconds.

【００４９】（ハ）次に、温度Ｔ₁（＝１０００℃）か
ら温度Ｔ₂（＝７００℃）まで降温する。このときの降
温速度は５０℃／秒である（ｔ₄＝２０秒）。時刻ｔ₄ま
での雰囲気をアルゴン（Ａｒ）ガス雰囲気（不活性雰囲
気）とする。(C) Next, the temperature is lowered from the temperature T ₁ (= 1000 ° C.) to the temperature T ₂ (= 700 ° C.). The temperature decreasing rate at this time is 50 ° C./second (t ₄ = 20 seconds). The atmosphere until time t ₄ is an argon (Ar) gas atmosphere (inert atmosphere).

【００５０】（ニ）時刻ｔ₄（＝２０秒）からウェット
雰囲気（水素燃焼）に切り替え、厚さ１２ｎｍの酸化膜
を形成する。時刻ｔ₄でアルゴン（Ａｒ）ガスに切り替
え温度Ｔ₂（＝７００℃）から温度Ｔ₀（＝６００℃）ま
で降温速度５０℃／分で降温する。(D) The wet atmosphere (hydrogen combustion) is switched from time t ₄ (= 20 seconds) to form an oxide film having a thickness of 12 nm. At time t ₄ , the gas is switched to argon (Ar) gas and the temperature is lowered from the temperature T ₂ (= 700 ° C.) to the temperature T ₀ (= 600 ° C.) at a temperature lowering rate of 50 ° C./min.

【００５１】この熱処理工程でゲート酸化膜を形成した
場合のシリコンウェハ中のチャネルストップ用リン
（Ｐ）濃度分布を図７に示した。FIG. 7 shows the phosphorus (P) concentration distribution for the channel stop in the silicon wafer when the gate oxide film is formed in this heat treatment step.

【００５２】図７から、アニール処理の前処理を含まな
い従来の場合にはイオン注入ダメージにより顕著な拡散
の増速が見られるが、本発明による方法では、高速昇温
（１００℃／秒）及び高温アニール（１０秒）によって
イオン注入ダメージが回復し、リン（Ｐ）の増速拡散が
抑えられ急峻な濃度分布が実現できることが分かる。こ
の実施例１では時刻ｔ₄までのアニール工程をアルゴン
（Ａｒ）ガス雰囲気で行ったが、本発明では窒素
（Ｎ₂）で希釈した酸素（Ｏ₂）やアルゴン（Ａｒ）で希
釈した水素（Ｈ₂）などを用いることも可能である。From FIG. 7, in the conventional case that does not include the pretreatment of the annealing treatment, a remarkable increase in the diffusion rate can be seen due to the ion implantation damage, but in the method according to the present invention, the rapid temperature rise (100 ° C./sec) It is also understood that the ion implantation damage is recovered by the high temperature annealing (10 seconds), the accelerated diffusion of phosphorus (P) is suppressed, and a steep concentration distribution can be realized. Hydrogen is an annealing step to the first embodiment at the time t ₄ was carried out in an argon (Ar) gas atmosphere, in the present invention diluted in nitrogen oxygen diluted with (N ₂₎ (O ₂₎ and argon (Ar) ( It is also possible to use H ₂ ).

【００５３】本発明では、高速昇温かつ高温アニールの
工程の後、温度を室温まで下げずに連続して酸化工程を
行うことができるため、従来の工程数を増大することな
く、また、熱疲労や微小欠陥などの少ない良好な半導体
装置の製造が可能となる。In the present invention, after the steps of rapid temperature rise and high temperature annealing, since the oxidation step can be continuously performed without lowering the temperature to room temperature, the number of conventional steps can be increased without increasing the number of steps. It is possible to manufacture a good semiconductor device with less fatigue and micro defects.

【００５４】（実施例2）この実施例２では、ｎウェル
やｐウェルなどの深い拡散領域を形成するための高加速
エネルギーイオン注入とチャネル表面付近の不純物密度
制御のための比較的低エネルギーのイオン注入を行った
後にゲート酸化膜を形成する場合について説明する。従
来は、ウェル拡散領域の形成を高温長時間の不純物拡散
によって行っていたが、高加速エネルギーイオン注入に
より深い領域に不純物ドープが短時間で行える利点があ
り、近年、頻繁に用いられるようになっている。しかし
ながら、高加速エネルギーイオン注入を行うことによっ
て、基板中に多量のダメージ（点欠陥）を生成するた
め、イオン注入工程に続く熱処理工程（例えばゲート酸
化膜工程）で不純物拡散が増大し、不純物分布の制御性
が悪化する問題や転移等の構造欠陥が基板中に生成され
接合リーク等の電気的な特性に悪影響を及ぼすなどとい
った深刻な問題が発生していた。従って、高加速エネル
ギーイオン注入によって生成するダメージを回復するこ
とは重要な問題であり、このようなダメージの回復には
高温アニールが有効である。(Embodiment 2) In Embodiment 2, high acceleration energy ion implantation for forming a deep diffusion region such as an n-well or p-well and a relatively low energy for controlling the impurity density near the channel surface are used. A case of forming a gate oxide film after performing ion implantation will be described. In the past, the well diffusion region was formed by impurity diffusion at high temperature for a long time, but it has the advantage of being able to dope impurities in a deep region in a short time by high-acceleration energy ion implantation. ing. However, since high-acceleration energy ion implantation causes a large amount of damage (point defects) in the substrate, impurity diffusion is increased in the heat treatment step (eg, gate oxide film step) following the ion implantation step, resulting in impurity distribution. There has been a serious problem in that the controllability is deteriorated and structural defects such as dislocation are generated in the substrate and adversely affect electrical characteristics such as junction leak. Therefore, it is an important problem to recover the damage generated by high-acceleration energy ion implantation, and high temperature annealing is effective for recovering such damage.

【００５５】この実施の形態では、ｎ型シリコンウェハ
にＭＯＳＦＥＴのゲート酸化膜を、７００℃、３０分行
って、形成する場合の工程を説明する。In this embodiment, a process for forming a MOSFET gate oxide film on an n-type silicon wafer at 700 ° C. for 30 minutes will be described.

【００５６】（イ）まず、膜厚が２０ｎｍの酸化膜を通
して半導体基板にボロン（Ｂ）を加速エネルギー１００
ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入を行
う。次に、ｎ型ウェルを形成するための高加速エネルギ
ーイオン注入としてリン（Ｐ）を加速エネルギー７５０
ｋｅＶ、ドーズ量３×１０¹³ｃｍ^-2でイオン注入する。
これらのイオン注入の後、表面酸化膜を剥離する。(A) First, the acceleration energy of boron (B) is set to 100 on a semiconductor substrate through an oxide film having a thickness of 20 nm.
Ion implantation is performed with keV and a dose amount of 1 × 10 ¹³ cm ^-2 . Next, phosphorus (P) is used as the acceleration energy 750 for high acceleration energy ion implantation for forming the n-type well.
Ion implantation is performed with keV and a dose amount of 3 × 10 ¹³ cm ⁻² .
After these ion implantations, the surface oxide film is peeled off.

【００５７】（ロ）次に、予熱温度Ｔ₀を６００℃に設
定した熱処理用加熱炉にウェハを搬入し、時刻ｔ₁（０
秒とする）から昇温温度５０℃／秒で１０５０℃
（Ｔ₁）まで昇温する（ｔ₂＝９秒）。次に、１０５０℃
で１０秒間保持した（ｔ₃＝１９秒）後、降温速度５０
℃／秒で７００℃（Ｔ₂）まで降温する（ｔ₄＝２６
秒）。ここまで（ｔ₄）の工程での炉内はアルゴン（Ａ
ｒ）雰囲気にする。(B) Next, the wafer is loaded into the heating furnace for heat treatment in which the preheating temperature T ₀ is set to 600 ° C., and time t ₁ (0
Seconds) to 1050 ° C at a temperature rise temperature of 50 ° C / sec.
The temperature is raised to (T ₁ ) (t ₂ = 9 seconds). Next, 1050 ° C
After holding for 10 seconds (t ₃ = 19 seconds), the cooling rate is 50
The temperature is lowered to 700 ° C (T ₂ ) at ° C / sec (t ₄ = 26).
Seconds). Furnace here until the (t ₄₎ step Argon (A
r) Create an atmosphere.

【００５８】（ハ）温度Ｔ₄で７００℃に達したときに
雰囲気をウェット雰囲気に変え、抵抗加熱源によって温
度を７００℃に保ち、３０分間の酸化を行う。（ｔ₅＝
３０分２６秒）。(C) When the temperature reaches 700 ° C. at the temperature T ₄ , the atmosphere is changed to a wet atmosphere, the temperature is kept at 700 ° C. by a resistance heating source, and oxidation is performed for 30 minutes. (T ₅ =
30 minutes and 26 seconds).

【００５９】（ニ）その後、雰囲気を窒素雰囲気に切り
替え、降温速度５０℃／分で６００℃まで降温（ｔ₆＝
３２分２６秒）してから、熱処理用加熱炉からウェハを
取り出す。(D) Thereafter, the atmosphere is switched to a nitrogen atmosphere, and the temperature is lowered to 600 ° C. at a temperature lowering rate of 50 ° C./min (t ₆ =
After 32 minutes and 26 seconds), the wafer is taken out from the heating furnace for heat treatment.

【００６０】このように作成した場合と、従来のアニー
ル処理の伴わない酸化方法、即ち、ゲート酸化膜工程を
抵抗加熱炉を用い、昇温速度を５０℃／分で７００℃ま
で昇温し、ウェット雰囲気中で３０分の酸化を行った
後、降温速度５０℃／分で６００℃まで降温する方法に
おけるシリコンウェハ中のボロン（Ｂ）及びリン（Ｐ）
の不純物密度分布の違いを図８（ａ）及び図８（ｂ）に
示す（図８（ａ）がＢ濃度、図８（ｂ）がＰ濃度）。こ
の図から分かるように、本発明の熱処理方法では、従来
の方法に比べて、１０５０℃、１０秒という高温工程が
余分に含まれているにもかかわらず、ボロン（Ｂ）及び
リン（Ｐ）の拡散深さが浅くなっていることが分かる。
これは、本発明による酸化工程前の高速昇温による高温
工程によってイオン注入によって生成した点欠陥が消滅
したことを示す。つまり、本発明が、イオン注入によっ
て生成したダメージの回復に効果的で有効であること分
かる。In the case of forming as described above and in the conventional oxidation method without annealing treatment, that is, in the gate oxide film process using a resistance heating furnace, the temperature is raised to 700 ° C. at a heating rate of 50 ° C./min. Boron (B) and phosphorus (P) in a silicon wafer in a method of performing a 30 minute oxidation in a wet atmosphere and then lowering the temperature to 600 ° C. at a temperature lowering rate of 50 ° C./min.
8 (a) and 8 (b) show the difference in the impurity density distribution of the above (FIG. 8 (a) is the B concentration and FIG. 8 (b) is the P concentration). As can be seen from this figure, the heat treatment method of the present invention includes boron (B) and phosphorus (P) in spite of the extra high temperature step of 1050 ° C. and 10 seconds as compared with the conventional method. It can be seen that the diffusion depth of is shallow.
This indicates that the point defects generated by the ion implantation by the high temperature process by the rapid temperature rise before the oxidation process according to the present invention disappeared. That is, it can be seen that the present invention is effective and effective in recovering damage generated by ion implantation.

【００６１】（実施例3）次に、図９を参照して実施例
３を説明する。この実施例３では、図３の第２の熱処理
温度Ｔ₂の保持工程（第２の熱処理工程）と時刻ｔ₅以降
の降温工程との間に第３の熱処理温度Ｔ₃における第３
の熱処理工程、すなわち、昇温工程を含む熱処理方法に
ついて説明する。(Third Embodiment) Next, a third embodiment will be described with reference to FIG. In the third embodiment, the third step at the third heat treatment temperature T ₃ is performed between the holding step (second heat treatment step) of the second heat treatment temperature T ₂ of FIG. 3 and the temperature lowering step after time t ₅ .
The heat treatment step, ie, the heat treatment method including the temperature raising step will be described.

【００６２】この実施例３の熱処理方法は、特に、図３
の第２の熱処理温度Ｔ₂の保持工程（第２の熱処理工
程）が酸化工程を含む場合に、この酸化工程で生成する
酸化膜の膜質を向上させるのに有効である。特に、半導
体集積回路で用いられるＭＯＳＦＥＴなどの半導体素子
は、近年ゲート絶縁膜である酸化膜の膜厚が薄くなって
おり、このような薄い酸化膜形成のために酸化温度が低
温化する傾向がある。しかるに、低温で酸化して作成さ
れる酸化膜中にはシリコン原子と酸素原子の結合ネット
ワークに歪みが残ってしまうなどの構造的なストレスが
残り、これが酸化膜の耐圧や絶縁破壊などに対する酸化
膜の信頼性を悪化させる原因となる。この様な酸化膜中
に生成するストレスは、第３の熱処理温度Ｔ₃における
第３の熱処理工程によって効果的に緩和させることがで
きる。The heat treatment method according to the third embodiment is particularly performed with reference to FIG.
When the step of maintaining the second heat treatment temperature T ₂ (second heat treatment step) includes an oxidation step, it is effective in improving the film quality of the oxide film generated in this oxidation step. In particular, in a semiconductor element such as MOSFET used in a semiconductor integrated circuit, the thickness of an oxide film which is a gate insulating film has become thin in recent years, and the oxidation temperature tends to be lowered due to the formation of such a thin oxide film. is there. However, structural stress, such as strain remaining in the bond network of silicon atoms and oxygen atoms, remains in the oxide film created by oxidation at low temperatures, and this causes the oxide film to resist breakdown voltage and dielectric breakdown. Cause the deterioration of reliability. The stress generated in such an oxide film can be effectively relieved by the third heat treatment step at the third heat treatment temperature T ₃ .

【００６３】図９は、熱処理工程における加熱炉内温度
の時間的変化を説明する概念図である。ここで、時刻ｔ
₅までの工程は図３と同じであるが、時刻ｔ₅以降で昇温
工程を有する点が異なる。FIG. 9 is a conceptual diagram for explaining the temporal change of the temperature in the heating furnace in the heat treatment process. Where time t
The steps up to ₅ are the same as those in FIG. 3, except that a temperature increasing step is included after time t ₅ .

【００６４】時刻ｔ₅から時刻ｔ₅′の間では昇温工程で
第３の熱処理温度Ｔ₃まで昇温する。この際、第３の熱
処理温度Ｔ₃は、第２の熱処理温度Ｔ₂以上の任意の温度
に設定することができるが、酸化膜質の改善を目的とす
る場合には９５０℃以上であることが望ましい。図９で
は、第３の熱処理温度Ｔ₃の方が第１の熱処理温度Ｔ₁よ
りも高温である場合について示してあるが、第１の熱処
理温度Ｔ₁及び第３の熱処理温度Ｔ₃は独立かつ任意に設
定しても良い。また、昇温速度も任意に設定することが
できるが、不純物拡散を抑制するためには、５０℃／分
以上の昇温速度が望ましい。時刻ｔ₅′から時刻ｔ₅″は
第３の熱処理温度Ｔ₃での保持時間であるが、この時間
はゼロであっても良く任意に設定して構わない。また、
雰囲気も任意に設定でき、窒素（Ｎ₂）ガス、水素
（Ｈ₂）ガス、アルゴン（Ａｒ）ガス等の非酸化性雰囲
気や一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ₂）等の酸
化窒化性雰囲気、或いは、酸素（Ｏ₂）、水蒸気（Ｈ
₂Ｏ）等の酸化性雰囲気などであっても良い。時刻ｔ₅″
から時刻ｔ₆までは降温工程であり、図３の場合の時刻
ｔ₅から時刻ｔ₆の間の降温工程と同様に行えば良い。From time t ₅ to time t ₅ ′, the temperature is raised to the third heat treatment temperature T _{3 in the} temperature raising step. At this time, the third heat treatment temperature T ₃ can be set to any temperature equal to or higher than the _second heat treatment temperature T _2, but is 950 ° C. or higher for the purpose of improving the quality of the oxide film. desirable. Although FIG. 9 shows the case where the third heat treatment temperature T ₃ is higher than the first heat treatment temperature T ₁ , the first heat treatment temperature T ₁ and the third heat treatment temperature T ₃ are independent. And it may be set arbitrarily. Although the temperature rising rate can be set arbitrarily, a temperature rising rate of 50 ° C./min or more is desirable in order to suppress impurity diffusion. Time t ₅ ′ to time t ₅ ″ is the holding time at the _third heat treatment temperature T ₃ , but this time may be zero or may be set arbitrarily.
The atmosphere can be set arbitrarily, and a non-oxidizing atmosphere such as nitrogen (N ₂ ) gas, hydrogen (H ₂ ) gas, argon (Ar) gas or oxynitriding such as nitric oxide (NO) or nitrogen dioxide (NO ₂ ). Atmosphere, oxygen (O ₂ ), water vapor (H
It may be an oxidizing atmosphere such as ₂ O). Time t ₅ ″
From to time t ₆ is the cooling step may be performed in the same manner as cooling step between time t ₅ in the case of Figure 3 the time t _6.

【００６５】（集積回路の製造工程）次に、図１０
（ａ）乃至図１４（ｎ）を参照してメモリやロジックに
用いられるＣＭＯＳ構造の半導体集積回路の製造工程を
説明し、この製造工程に本発明の熱処理工程をどの様に
適用したかを説明する。(Integrated Circuit Manufacturing Process) Next, referring to FIG.
A manufacturing process of a semiconductor integrated circuit having a CMOS structure used for a memory and a logic will be described with reference to (a) to FIG. 14 (n) and how the heat treatment process of the present invention is applied to this manufacturing process. To do.

【００６６】（ａ）まず、半導体基板２０として、２〜
３Ωｃｍ程度の（１００）面を主表面とするｎ型シリコ
ンウェハを用意する。この半導体基板２０の主表面に１
５０ｎｍ程度の熱酸化膜（ＳｉＯ₂）２１を形成後,図１
０（ａ）に示すようにフォトレジスト膜２２を塗布し、
これをフォトリソグラフィー技術によりパターニングし
てｐウェル形成領域を開口する。次に、ｐウェル形成領
域に熱酸化膜２１を通して１０¹²〜１０¹³ｃｍ^-2程度の
ドーズ量でボロン（Ｂ）をイオン注入する。次に、熱酸
化膜２１のウェル形成領域の部分をエッチング除去す
る。また、フォトレジスト膜２２も除去し、所定の清浄
化工程を終えてから、約１２００℃でイオン注入された
ボロンを熱拡散して図１０（ｂ）に示すようにｐウェル
２４を形成する。(A) First, as the semiconductor substrate 20,
An n-type silicon wafer having a (100) plane of about 3 Ωcm as a main surface is prepared. 1 on the main surface of the semiconductor substrate 20
After forming the thermal oxide film (SiO ₂ ) 21 of about 50 nm,
The photoresist film 22 is applied as shown in FIG.
This is patterned by a photolithography technique to open a p-well formation region. Next, boron (B) is ion-implanted into the p-well formation region through the thermal oxide film 21 at a dose amount of about 10 ¹² to 10 ¹³ cm ⁻² . Next, the well forming region of the thermal oxide film 21 is removed by etching. Further, the photoresist film 22 is also removed, and after a predetermined cleaning process is completed, the ion-implanted boron is thermally diffused at about 1200 ° C. to form the p-well 24 as shown in FIG. 10B.

【００６７】（ｂ）次に、半導体基板２０の主表面の熱
酸化膜２１をすべて除去して剥離してから、再び膜厚１
００ｎｍ程度の熱酸化膜（ＳｉＯ₂）２５を図１０
（ｃ）に示すように半導体基板２０の主表面に形成す
る。その後、ＣＶＤ法を用いて膜厚２００ｎｍ程度の窒
化膜（Ｓｉ₃Ｎ₄）２６を成長させる。この窒化膜２６の
上にフォトリソグラフィー技術によりパターニングされ
たフォトレジスト膜２７を形成し、これをマスクに反応
性イオンエッチング（ＲＩＥ）を行って、図１０
（ｃ）に示すように素子分離形成領域の窒化膜２６を除
去する。この工程により素子形成領域と素子分離領域が
区画される。この時点で素子形成領域は窒化膜２６によ
って被覆されている。その後、窒化膜２６のパターニン
グに用いた、フォトレジスト膜２７を除去する。(B) Next, the thermal oxide film 21 on the main surface of the semiconductor substrate 20 is completely removed and peeled off, and then the film thickness 1 is again set.
A thermal oxide film (SiO ₂ ) 25 having a thickness of about 00 nm is formed in FIG.
It is formed on the main surface of the semiconductor substrate 20 as shown in (c). Thereafter, a nitride film (Si ₃ N ₄ ) 26 having a film thickness of about 200 nm is grown by using the CVD method. A photoresist film 27 patterned by a photolithography technique is formed on the nitride film 26, and reactive ion etching (RIE) is performed using the photoresist film 27 as a mask, as shown in FIG.
As shown in (c), the nitride film 26 in the element isolation formation region is removed. By this process, the element formation region and the element isolation region are divided. At this time, the element formation region is covered with the nitride film 26. After that, the photoresist film 27 used for patterning the nitride film 26 is removed.

【００６８】（ｃ）次に、反転層防止不純物を半導体基
板２０にチャネルストップイオン注入する。素子分離領
域に反転防止不純物を注入するときには素子形成領域に
この不純物が入らないようにする必要がある。まず、図
１１（ｄ）に示すように、ｐウェル２４とその上の窒化
膜２６をフォトリソグラフィー技術によりフォトレジス
ト膜２８で被覆し、リン（Ｐ）をチャネルストップイオ
ン注入する。ついでフォトレジスト膜２８を除去してか
ら図１１（ｅ）に示すようにｐウェル２４以外に領域上
にフォトリソグラフィー技術により新たなフォトレジス
ト膜３０を形成し、ボロン（Ｂ）をチャネルストップイ
オン注入する。その後、フォトレジスト膜３０を除去す
る。(C) Next, channel stop ions are implanted into the semiconductor substrate 20 with the inversion layer preventing impurity. When implanting the inversion prevention impurity into the element isolation region, it is necessary to prevent this impurity from entering the element formation region. First, as shown in FIG. 11D, the p-well 24 and the nitride film 26 on the p-well 24 are covered with a photoresist film 28 by a photolithography technique, and phosphorus (P) is implanted by channel stop ion implantation. Then, after removing the photoresist film 28, a new photoresist film 30 is formed on a region other than the p-well 24 by a photolithography technique as shown in FIG. To do. Then, the photoresist film 30 is removed.

【００６９】（ｄ）次に、ＬＯＣＯＳ法を用いて素子分
離領域にフィールド酸化膜３２を形成する。フィールド
酸化膜３２は、ゲート酸化膜などの熱酸化膜に比較して
膜厚が約１μｍと１桁程度厚い。従って、通常は酸化速
度の速い水蒸気を含む雰囲気で形成される。素子形成領
域を覆う窒化膜２６は、シリコンに比較して酸化速度が
著しく遅いので酸化防止膜として用いられる。図１１
（ｆ）に示すようにフィールド酸化膜３２と半導体基板
２０との界面には、ｐウェル２４にｐ⁺反転防止層（チ
ャネルストップ領域）が形成され、基板領域にｎ⁺反転
防止層（チャネルストップ領域）が形成される。(D) Next, the field oxide film 32 is formed in the element isolation region by using the LOCOS method. The field oxide film 32 is thicker than the thermal oxide film such as the gate oxide film by about 1 μm, which is about one digit. Therefore, it is usually formed in an atmosphere containing water vapor having a high oxidation rate. The nitride film 26 covering the element formation region is used as an anti-oxidation film because it has a significantly slower oxidation rate than silicon. Figure 11
The interface between the field oxide film 32 and the semiconductor substrate 20 (f), the p well 24 p ⁺ inversion preventing layers (channel stop region) is formed, n ⁺ inversion preventing layer in the substrate region (channel stop Area) is formed.

【００７０】（ｅ）次に、図１２（ｇ）に示すように熱
酸化膜２５及びその上の窒化膜２６を除去してから素子
形成領域に膜厚が数１０ｎｍのダミー酸化膜５８を形成
する。次に、ゲートしきい値電圧制御（Ｖ_th制御）イオ
ン注入を行う。まずフォトリソグラフィー技術により、
図１２（ｈ）に示すようにｐウェル２４をフォトレジス
ト膜３４で被覆してからｐＭＯＳのゲートしきい値電圧
制御用の不純物をイオン注入する。次に、フォトレジス
ト膜３４を除去してから図１２（ｉ）に示すようにｐウ
ェル２４以外の領域上に、フォトリソグラフィー技術に
より、フォトレジスト膜３６を形成し、続いてｎＭＯＳ
のゲートしきい値電圧制御用用の不純物をイオン注入す
る。その後、フォトレジスト膜３６を除去する。さら
に、Ｖ_th制御イオン注入イオン注入時の保護膜として使
用されたダミー酸化膜５８を剥離する。(E) Next, as shown in FIG. 12G, the thermal oxide film 25 and the nitride film 26 thereon are removed, and then a dummy oxide film 58 having a film thickness of several tens nm is formed in the element formation region. To do. Next, gate threshold voltage control (V _th control) ion implantation is performed. First, by photolithography technology,
As shown in FIG. 12H, the p well 24 is covered with a photoresist film 34, and then an impurity for controlling the gate threshold voltage of the pMOS is ion-implanted. Next, after removing the photoresist film 34, a photoresist film 36 is formed on the region other than the p-well 24 by a photolithography technique as shown in FIG.
Impurities for controlling the gate threshold voltage of are implanted. Then, the photoresist film 36 is removed. Further, the dummy oxide film 58 used as a protective film during V _th control ion implantation ion implantation is removed.

【００７１】（ｆ）次に図１３（ｊ）に示すように熱酸
化を行って新たにゲート酸化膜３３を形成する。この熱
酸化を行う工程において本発明の製造方法が適用され
る。つまり、前述したＶ_th制御イオン注入、熱酸化膜
（ダミー酸化膜）剥離及び酸化前処理を行ってから、こ
の半導体基板２０に対して、図３に示したようなタイム
フローの熱処理工程を実施してゲート酸化膜３３を形成
する。(F) Next, as shown in FIG. 13J, thermal oxidation is performed to newly form a gate oxide film 33. The manufacturing method of the present invention is applied in the step of performing the thermal oxidation. That is, after the above-mentioned V _th control ion implantation, thermal oxide film (dummy oxide film) stripping, and pre-oxidation treatment, the semiconductor substrate 20 is subjected to the time-flow heat treatment process as shown in FIG. Then, the gate oxide film 33 is formed.

【００７２】（ｇ）次に、ゲート酸化膜３３の上の全面
にＣＶＤ法によりポリシリコン膜を４００ｎｍ程度堆積
する。フォトリソグラフィー技術によりパターニングさ
れたフォトレジスト膜３９をポリシリコン膜上に形成す
る。そして、このフォトレジスト膜３９をマスクとし
て、図１３（ｊ）に示すように反応性イオンエッチング
（ＲＩＥ）などによりポリシリコン膜をエッチングし
て、ゲート電極３８及びポリシリコン配線（図示しな
い）を形成する。その後、フォトレジスト膜３９を除去
する。(G) Next, a polysilicon film is deposited to a thickness of about 400 nm on the entire surface of the gate oxide film 33 by the CVD method. A photoresist film 39 patterned by the photolithography technique is formed on the polysilicon film. Then, using the photoresist film 39 as a mask, the polysilicon film is etched by reactive ion etching (RIE) or the like as shown in FIG. 13 (j) to form a gate electrode 38 and a polysilicon wiring (not shown). To do. Then, the photoresist film 39 is removed.

【００７３】（ｈ）次に、半導体２０にソース／ドレイ
ン領域を形成する。まず、フォトリソグラフィー技術を
用いて、図１３（ｋ）に示すように、ｐウェル２４とそ
の上のゲート電極３８などの上を、新たなフォトレジス
ト膜４０で被覆する。そして、ポリシリコンゲート電極
３８をマスクとして、自己整合的に、ボロン（Ｂ）をド
ーズ量１０¹⁵ｃｍ^-2のオーダーでイオン注入する。この
時、ポリシリコンゲート電極３８にもボロン（Ｂ）がイ
オン注入される。ついでフォトレジスト膜４０を除去し
てから、フォトリソグラフィー技術を用いて、図１３
（ｌ）に示すようにｐウェル２４以外の領域上に他のフ
ォトレジスト膜４２を被覆する。そして、ポリシリコン
ゲート電極３８をマスクとして、自己整合的に、砒素
（Ａｓ）を１０¹⁵ｃｍ^-2のオーダーでイオン注入する。
この時、ポリシリコンゲート電極３８にも砒素（Ａｓ）
がイオン注入される。その後、フォトレジスト膜４２を
除去する。(H) Next, the source / drain regions are formed in the semiconductor 20. First, as shown in FIG. 13K, a new photoresist film 40 is formed on the p well 24 and the gate electrode 38 and the like on the p well 24 using the photolithography technique. Then, using the polysilicon gate electrode 38 as a mask, boron (B) is ion-implanted in a self-aligned manner in a dose amount of 10 ¹⁵ cm ^-2 . At this time, boron (B) is also ion-implanted into the polysilicon gate electrode 38. Then, after removing the photoresist film 40, a photolithography technique is used to remove the photoresist film 40 as shown in FIG.
As shown in (l), a region other than the p well 24 is covered with another photoresist film 42. Then, using the polysilicon gate electrode 38 as a mask, arsenic (As) is ion-implanted in the order of 10 ¹⁵ cm ^{-2 in} a self-aligned manner.
At this time, arsenic (As) is also applied to the polysilicon gate electrode 38.
Is ion-implanted. Then, the photoresist film 42 is removed.

【００７４】（ｉ）ついで、半導体基板２０は、加熱処
理されて不純物が拡散し、図１４（ｍ）に示すようにｐ
型ソース／ドレイン領域４４及びｐウェル２４にｎ型ソ
ース／ドレイン領域４５が形成される。この時、ポリシ
リコンゲート電極３８に注入されたボロン（Ｂ）及び砒
素（Ａｓ）も活性化されるので、ｐＭＯＳＦＥＴ側及び
ｎＭＯＳＦＥＴ側の両方のポリシリコンゲート電極３８
が低抵抗化する。次に、トランジスタ間を接続するアル
ミニウム配線層とゲート電極を形成するポリシリコン膜
間の絶縁のため、図１４（ｍ）に示すように、層間絶縁
膜４６を堆積させる。この層間絶縁膜４６は、ＣＶＤ法
により堆積された膜厚０．５μｍ程度の酸化膜（ＣＶＤ
−ＳｉＯ₂）と、この酸化膜（ＣＶＤ−ＳｉＯ₂）の上
に、ＣＶＤ法により堆積された膜厚０．５μｍ程度のＰ
ＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複合膜
である。この複合膜の上層のＢＰＳＧ膜は、リフローさ
れて層間絶縁膜４６の表面が平坦化される。この表面
に、フォトリソグラフィー技術を用いてパターニングさ
れたフォトレジスト膜４７をマスクにして、ＲＩＥ若し
くはＥＣＲイオンエッチング等により層間絶縁膜４６を
エッチングし、図１４（ｍ）に示すようにアルミニウム
配線層とトランジスタを接続するコンタクト孔４８を形
成する。その後、このコンタクト孔４８を形成に用いた
フォトレジスト膜４７を除去する。(I) Next, the semiconductor substrate 20 is heat-treated to diffuse impurities, and as shown in FIG.
An n-type source / drain region 45 is formed in the type source / drain region 44 and the p-well 24. At this time, since boron (B) and arsenic (As) implanted in the polysilicon gate electrode 38 are also activated, the polysilicon gate electrodes 38 on both the pMOSFET side and the nMOSFET side are also activated.
Reduces the resistance. Next, as shown in FIG. 14M, an interlayer insulating film 46 is deposited for insulation between the aluminum wiring layer connecting the transistors and the polysilicon film forming the gate electrode. The interlayer insulating film 46 is an oxide film (CVD film with a thickness of about 0.5 μm deposited by the CVD method.
-SiO ₂ ) and a P film having a thickness of about 0.5 μm deposited by the CVD method on the oxide film (CVD-SiO ₂ ).
It is a composite film composed of a two-layer structure of an SG film or a BPSG film. The upper BPSG film of this composite film is reflowed to flatten the surface of the interlayer insulating film 46. On this surface, the interlayer insulating film 46 is etched by RIE or ECR ion etching using the photoresist film 47 patterned by photolithography as a mask to form an aluminum wiring layer as shown in FIG. 14 (m). A contact hole 48 for connecting the transistor is formed. After that, the photoresist film 47 used for forming the contact hole 48 is removed.

【００７５】（ｊ）次に、スパッタリング法又は電子ビ
ーム真空蒸着法等によりシリコンなどを含有するアルミ
ニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）を形成
する。この上に、フォトリソグラフィー技術を用いて、
フォトレジスト膜のマスクを形成し、このマスクを用い
て、これをＲＩＥにより、アルミニウム合金膜（Ａｌ−
Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）をパターニングしてソース／
ドレイン領域４４，４５と電気的に接続された金属配線
４９を図１４（ｎ）に示すように形成する。その後、こ
の金属配線４９のパターニングに用いたフォトレジスト
膜を除去する。そして、機械的損傷防止と、水分や不純
物の浸入の防止を目的とした膜厚１μｍ程度のパッシベ
ーション膜５０が図１４（ｎ）に示すように金属配線４
９の上にＣＶＤ法により積層される。パッシベーション
膜５０にはＰＳＧ膜や窒化膜などが利用される。(J) Next, an aluminum alloy film (Al-Si, Al-Cu-Si) containing silicon or the like is formed by a sputtering method, an electron beam vacuum evaporation method or the like. On top of this, using photolithography technology,
A mask of a photoresist film is formed, and this mask is used for RIE to form an aluminum alloy film (Al-
Si, Al-Cu-Si) is patterned to form a source /
A metal wiring 49 electrically connected to the drain regions 44 and 45 is formed as shown in FIG. After that, the photoresist film used for patterning the metal wiring 49 is removed. Then, as shown in FIG. 14 (n), a passivation film 50 having a film thickness of about 1 μm is formed for the purpose of preventing mechanical damage and invasion of moisture and impurities.
9 is laminated by the CVD method. A PSG film, a nitride film, or the like is used for the passivation film 50.

【００７６】このように、Ｖ_th制御イオン注入→酸化膜
剥離→熱酸化（ゲート酸化）→ポリシリコンＣＶＤの工
程で本発明が適用される。以上、ＣＭＯＳ構造の半導体
集積回路の製造方法において、本発明の熱処理工程は、
ゲート酸化膜の形成工程に適用したが、この工程に限ら
ず、イオン注入工程などの半導体基板を損傷させるよう
な工程後の酸化膜の特性を安定化させるための種々の熱
処理工程に適用することができる。As described above, the present invention is applied in the steps of V _th control ion implantation → oxide film peeling → thermal oxidation (gate oxidation) → polysilicon CVD. As described above, in the manufacturing method of the semiconductor integrated circuit having the CMOS structure, the heat treatment step of the present invention is
Although it was applied to the gate oxide film formation process, it is not limited to this process, but it can be applied to various heat treatment processes for stabilizing the characteristics of the oxide film after the process of damaging the semiconductor substrate such as the ion implantation process. You can

【００７７】[0077]

【発明の効果】本発明によれば、製造工程数を増大する
ことのなく、イオン注入等によって生成するダメージの
効果的な回復が可能な半導体装置の製造方法を提供する
ことが出来る。According to the present invention, it is possible to provide a method of manufacturing a semiconductor device capable of effectively recovering damage generated by ion implantation or the like without increasing the number of manufacturing steps.

【００７８】また、本発明によれば、製造工程数を増大
することのなく、所望の不純物密度分布プロファイルが
容易に得られる半導体装置の製造方法を提供することが
出来る。Further, according to the present invention, it is possible to provide a method for manufacturing a semiconductor device which can easily obtain a desired impurity density distribution profile without increasing the number of manufacturing steps.

【００７９】さらに、本発明によれば、製造工程数を増
大することのなく電気特性や結晶学的特性などの特性の
優れた半導体装置が容易に製造可能で、且つ生産性の高
い半導体装置の製造方法を提供することが出来る。Further, according to the present invention, a semiconductor device having excellent characteristics such as electric characteristics and crystallographic characteristics can be easily manufactured without increasing the number of manufacturing steps, and a highly productive semiconductor device can be manufactured. A manufacturing method can be provided.

【００８０】さらに、本発明によれば、複数枚のウェハ
を一度にランプ熱源を用いて高速昇温による高温の熱処
理工程とこれに続く抵抗加熱源による熱処理工程とをウ
ェハの冷却工程なしに行える半導体製造装置を提供する
ことが出来る。Furthermore, according to the present invention, a plurality of wafers can be subjected to a high-temperature heat treatment step by rapid heating using a lamp heat source and a subsequent heat treatment step with a resistance heating source without a wafer cooling step. A semiconductor manufacturing device can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の半導体製造装置の断面図である。FIG. 1 is a sectional view of a semiconductor manufacturing apparatus of the present invention.

【図２】本発明の半導体製造装置の熱処理管の斜視図
（鳥瞰図）である。FIG. 2 is a perspective view (bird's eye view) of a heat treatment tube of the semiconductor manufacturing apparatus of the present invention.

【図３】本発明の熱処理工程におけるウェハ温度,抵抗
熱源及びランプのそれぞれの出力、および雰囲気ガスの
時間的変化を示す概念図である。FIG. 3 is a conceptual diagram showing a wafer temperature, outputs of a resistance heat source and a lamp, and temporal changes in atmospheric gas in a heat treatment process of the present invention.

【図４】図４（ａ）は本発明の半導体製造装置に係る他
の熱処理管の斜視図（鳥瞰図）、図４（ｂ）は、図４
（ａ）に示した熱処理管の、IIIＢ−IIIＢ線に沿った断
面図で、図４（ｃ）は、図４（ａ）に示した熱処理管の
変形例に係り、IIIＢ−IIIＢ線に対応する面における断
面図である。4 (a) is a perspective view (bird's eye view) of another heat treatment tube according to the semiconductor manufacturing apparatus of the present invention, and FIG. 4 (b) is FIG.
FIG. 4C is a cross-sectional view of the heat treatment tube shown in FIG. 4A taken along the line IIIB-IIIB, and FIG. 4C relates to a modification of the heat treatment tube shown in FIG. 4A and corresponds to the line IIIB-IIIB. It is sectional drawing in the surface to do.

【図５】本発明の半導体製造装置に係る更に他の熱処理
管の斜視図（鳥瞰図）である。FIG. 5 is a perspective view (bird's eye view) of still another heat treatment tube according to the semiconductor manufacturing apparatus of the present invention.

【図６】図６（ａ）は、図５に示した熱処理管を用いた
本発明の半導体製造装置の斜視図（鳥瞰図）で、図６
（ｂ）は、図５に示した熱処理管を用いた場合におけ
る、本発明の他の半導体製造装置の斜視図（鳥瞰図）で
ある。6 (a) is a perspective view (bird's eye view) of a semiconductor manufacturing apparatus of the present invention using the heat treatment tube shown in FIG.
(B) is a perspective view (bird's eye view) of another semiconductor manufacturing apparatus of the present invention when the heat treatment tube shown in FIG. 5 is used.

【図７】本発明の実施例１に係る熱処理工程によりゲー
ト酸化膜を形成したときのウェハ中のリン（Ｐ）濃度分
布を示す特性図である。FIG. 7 is a characteristic diagram showing a phosphorus (P) concentration distribution in a wafer when a gate oxide film is formed by a heat treatment process according to Example 1 of the present invention.

【図８】図８（ａ）は本発明の実施例２に係る熱処理工
程によりゲート酸化膜を形成したときのウェハ中のボロ
ン（Ｂ）の濃度分布を示す特性図で、図８（ｂ）はリン
（Ｐ）濃度分布を示す特性図である。8A is a characteristic diagram showing the concentration distribution of boron (B) in a wafer when a gate oxide film is formed by a heat treatment process according to Example 2 of the present invention, and FIG. FIG. 3 is a characteristic diagram showing a phosphorus (P) concentration distribution.

【図９】本発明の実施例３に係る熱処理工程における加
熱炉内温度の時間的変化を説明する概念図である。FIG. 9 is a conceptual diagram illustrating a temporal change in temperature in a heating furnace in a heat treatment process according to Example 3 of the present invention.

【図１０】本発明を適用したＣＭＯＳ集積回路の製造工
程断面図である（その１）。FIG. 10 is a manufacturing process sectional view of a CMOS integrated circuit to which the present invention is applied (No. 1).

【図１１】本発明を適用したＣＭＯＳ集積回路の製造工
程断面図である（その２）。FIG. 11 is a sectional view of the manufacturing process of the CMOS integrated circuit to which the present invention is applied (No. 2).

【図１２】本発明を適用したＣＭＯＳ集積回路の製造工
程断面図である（その３）。FIG. 12 is a sectional view of the manufacturing process of the CMOS integrated circuit to which the present invention is applied (part 3).

【図１３】本発明を適用したＣＭＯＳ集積回路の製造工
程断面図である（その４）。FIG. 13 is a sectional view of the manufacturing process of the CMOS integrated circuit to which the present invention is applied (Part 4).

【図１４】本発明を適用したＣＭＯＳ集積回路の製造工
程断面図である（その５）。FIG. 14 is a manufacturing process sectional view of a CMOS integrated circuit to which the present invention has been applied (Part 5).

【図１５】従来の熱処理工程における抵抗加熱炉内の温
度の時間的変化を示す概念図である。FIG. 15 is a conceptual diagram showing a temporal change in temperature in a resistance heating furnace in a conventional heat treatment process.

【符号の説明】[Explanation of symbols]

１ 石英管（熱処理管） ２ ランプ熱源 ３ 抵抗加熱源 ４ ウェハ ５ 制御装置 ６ ランプ移動装置 ７ 支持棒 ８ ソケット ９ 搬送台 １０ ガス導入管 １１ 円柱状凹部 １２，１３ 溝 ２０ 半導体基板 ２１，２５ 熱酸化膜（ＳｉＯ₂） ２２，２７，２８，３０，３４，３６，３９、４０，４
２，４７ フォトレジスト膜 ２３ ゲート酸化膜 ２４ ｐウェル ２６ 窒化膜（Ｓｉ₃Ｎ₄） ３２ フィールド酸化膜 ３８ ゲート電極 ４４ ｐ型ソース／ドレイン領域 ４５ ｎ型ソース／ドレイン領域 ４６ 層間絶縁膜 ４８ コンタクト孔 ４９ 金属配線 ５０ パッシベーション膜 ５８ ダミー酸化膜1 Quartz tube (heat treatment tube) 2 Lamp heat source 3 Resistance heating source 4 Wafer 5 Control device 6 Lamp moving device 7 Support rod 8 Socket 9 Transport table 10 Gas introduction pipe 11 Cylindrical recess 12, 13 Groove 20 Semiconductor substrate 21, 25 Heat Oxide film (SiO ₂ ) 22, 27, 28, 30, 34, 36, 39, 40, 4
2, 47 photoresist film 23 gate oxide film 24 p well 26 nitride film (Si ₃ N ₄ ) 32 field oxide film 38 gate electrode 44 p type source / drain region 45 n type source / drain region 46 interlayer insulating film 48 contact hole 49 metal wiring 50 passivation film 58 dummy oxide film

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−101825（ＪＰ，Ａ) 特開 平６−267879（ＪＰ，Ａ) 特開 平６−196491（ＪＰ，Ａ) 特開 平３−116828（ＪＰ，Ａ) 特開 平11−74210（ＪＰ，Ａ) 特開 平６−291069（ＪＰ，Ａ) 特開 平８−45945（ＪＰ，Ａ) 米国特許5478765（ＵＳ，Ａ) 国際公開97／050115（ＷＯ，Ａ１) Ｉ−Ｗ．Ｗｕ， ｅｔ．ａｌ．，”Ｏ ｐｔｉｍｉｚａｔｉｏｎ ｏｆ ＢＦ２ ＋ ｉｍｐｌａｎｔａｔｅｄ ａｎｄ ｒａｐｉｄｌｙ ａｎｎｅａｌｅｄ ｊ ｕｎｃｔｉｏｎｓ ｉｎ ｓｉｌｉｃｏ ｎ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，1996 年10月，Ｖｏｌ．60， Ｎｏ．７，ｐ ｐ．2422−2438 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/26 - 21/268 H01L 21/322 - 21/326 H01L 21/205 H01L 21/301 H01L 21/312 - 21/32 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-59-101825 (JP, A) JP-A-6-267879 (JP, A) JP-A-6-196491 (JP, A) JP-A-3- 116828 (JP, A) JP 11-74210 (JP, A) JP 6-291069 (JP, A) JP 8-45945 (JP, A) US Pat. No. 5478765 (US, A) International Publication 97 / 050115 (WO, A1) IW. Wu, et. al. , "Optimization of BF2 + implanted and rapidly annealed j unctions in silicon", J. Am. Appl. Phys. , October 1996, Vol. 60, No. 7, pp. 2422-2438 (58) Fields studied (Int.Cl. ⁷ , DB name) H01L 21/26-21/268 H01L 21/322-21/326 H01L 21/205 H01L 21/301 H01L 21/312-21 / 32

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ランプの出力を調整して、半導体基板を
初期設定温度から第１の昇温速度で第１の熱処理温度ま
で昇温し、この温度を所定時間維持して前記半導体基板
に対して第１の熱処理を行う工程と、 前記ランプの出力を下げ、前記第１の熱処理温度から第
１の降温速度で降温し、抵抗加熱により、前記初期設定
温度より高く前記第１の熱処理温度より低い第２の熱処
理温度に設定する工程と、 前記抵抗加熱により、前記第２の熱処理温度を所定時間
保持して前記半導体基板に対して第２の熱処理を行う工
程と、 前記熱処理された半導体基板を第２の昇温速度で前記第
２の熱処理温度より高い第３の熱処理温度まで昇温し、
この温度を所定時間維持して前記半導体基板に対して第
３の熱処理を行う工程と、 前記第３の熱処理を行った半導体基板を前記第２の降温
速度で降温する工程とを少なくとも備えていることを特
徴とする半導体装置の製造方法。1. A lamp output is adjusted to raise the temperature of a semiconductor substrate from an initial set temperature to a first heat treatment temperature at a first temperature rising rate, and this temperature is maintained for a predetermined time so that the semiconductor substrate is not heated. Performing a first heat treatment by lowering the output of the lamp, lowering the temperature from the first heat treatment temperature at a first temperature lowering rate, and performing resistance heating to raise the temperature higher than the initial set temperature and higher than the first heat treatment temperature. A step of setting a low second heat treatment temperature; a step of performing the second heat treatment on the semiconductor substrate while maintaining the second heat treatment temperature for a predetermined time by the resistance heating; and the heat treated semiconductor substrate. At a second heating rate to a third heat treatment temperature higher than the second heat treatment temperature,
The method further includes at least a step of performing a third heat treatment on the semiconductor substrate while maintaining this temperature for a predetermined time, and a step of reducing the temperature of the semiconductor substrate that has been subjected to the third heat treatment at the second temperature decreasing rate. A method of manufacturing a semiconductor device, comprising: 【請求項２】 前記第１の熱処理工程は、不活性ガスを
含む雰囲気、水素ガスを含む雰囲気、還元性ガスを含む
雰囲気の少なくとも１の雰囲気で行い、前記第２の熱処
理工程は、水蒸気を含む酸化性の雰囲気で行うことを特
徴とする請求項１記載の半導体装置の製造方法。2. The first heat treatment step is performed in at least one atmosphere of an atmosphere containing an inert gas, an atmosphere containing hydrogen gas, and an atmosphere containing a reducing gas, and the second heat treatment step is performed with water vapor. The method of manufacturing a semiconductor device according to claim 1, wherein the method is performed in an oxidizing atmosphere containing the same. 【請求項３】 前記第３の熱処理を行う工程を、ランプ
で行うことを特徴とする請求項１記載の半導体装置の製
造方法。3. The method of manufacturing a semiconductor device according to claim 1 , wherein the step of performing the third heat treatment is performed by a lamp. 【請求項４】 前記第３の熱処理温度は、前記第２の熱
処理温度より高いことを特徴とする請求項１記載の半導
体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein the third heat treatment temperature is higher than the second heat treatment temperature. 【請求項５】 ランプの出力を調整して、半導体基板を
初期設定温度から、第１の昇温速度で、第１の熱処理温
度まで昇温し、この温度を所定時間維持して、不活性ガ
スを含む雰囲気、水素ガスを含む雰囲気、還元性ガスを
含む雰囲気の少なくとも１の雰囲気において、前記半導
体基板に対して第１の熱処理を行う工程と、 前記ランプの出力を下げ、前記第１の熱処理温度から、
第１の降温速度で降温し、抵抗加熱により、前記初期設
定温度より高く前記第１の熱処理温度より低い第２の熱
処理温度に設定する工程と、 前記抵抗加熱により、前記第２の熱処理温度を所定時間
保持して、水蒸気を含む酸化性の雰囲気において、前記
半導体基板に対して第２の熱処理を行う工程と、 前記熱処理された半導体基板を第２の降温速度で降温す
る工程とを少なくとも備えていることを特徴とする半導
体装置の製造方法。5. The lamp output is adjusted to raise the temperature of the semiconductor substrate from an initial set temperature to a first heat treatment temperature at a first heating rate, and this temperature is maintained for a predetermined time to make it inactive. Moth
Atmosphere containing hydrogen, atmosphere containing hydrogen gas, reducing gas
A step of performing a first heat treatment on the semiconductor substrate in at least one of the atmospheres including ; reducing the output of the lamp;
The second heat treatment temperature is lowered at a first temperature lowering rate and set to a second heat treatment temperature higher than the initial set temperature and lower than the first heat treatment temperature by resistance heating, and the second heat treatment temperature is set by the resistance heating. The method further includes at least holding a predetermined time and performing a second heat treatment on the semiconductor substrate in an oxidizing atmosphere containing water vapor, and lowering the temperature of the heat-treated semiconductor substrate at a second temperature lowering rate. A method of manufacturing a semiconductor device, comprising: 【請求項６】 複数の凹部が形成され、所定の波長の光
を透過する熱処理管と、 該熱処理管に隣接して配置された抵抗加熱ヒータと、 前記 複数の凹部に挿入し、移動可能なランプ熱源と、 該ランプ熱源を移動させるためのランプ移動装置とを少
なくとも備えていることを特徴とする半導体製造装置 。6. A light having a predetermined wavelength having a plurality of recesses formed therein.
A heat treatment tube that transmits a resistance heater disposed adjacent to the heat treatment tube, and inserted into the plurality of recesses, and a lamp heat source is movable, and a lamp moving device for moving the lamp heat source Small
A semiconductor manufacturing apparatus characterized by being provided at least . 【請求項７】 前記抵抗加熱ヒータは、前記熱処理管に
対して複数回巻回したコイル状に構成され、前記凹部
は、コイルとコイルの間に配置されていることを特徴と
する請求項６記載の半導体製造装置。Wherein said resistance heater is configured in a coil with wound plural times with respect to the heat treatment tube, said recess claim, characterized in that arranged between the coil and the coil 6 The semiconductor manufacturing apparatus described .