JP3515947B2 - Display element - Google Patents

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【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、駆動用の薄膜トラ
ンジスタ、および駆動用の薄膜トランジスタを備えた一
体型表示素子およびそのような表示素子を備えた投射型
表示装置ならびにそのような表示素子の製造方法に関す
る。 【０００２】 【従来の技術】液晶表示素子や有機ＥＬ表示素子には、
駆動回路（「ドライバ」とも称される。）が表示パネル
に一体に形成された、いわゆるドライバ一体型表示装置
がある。 【０００３】例えば、ドライバ一体型の液晶表示素子
は、多結晶シリコンを用いた薄膜トランジスタ（以下
「ＴＦＴ」と称する。）を備えるアクティブマトリクス
型液晶表示素子に、駆動用のＴＦＴが一体に形成されて
いる。 【０００４】図１０を参照しながら、従来のドライバ一
体型液晶表示素子の構造を説明する。図１０は、従来の
ドライバ一体型液晶表示素子３００の構造を模式的に示
す平面図である。 【０００５】液晶表示素子３００は、ゲート駆動回路３
２と、ソース駆動回路３３と、ＴＦＴアレイ部（表示
部）３４とを有している。ゲート駆動回路３２は、シフ
トレジスタ３２ａおよびバッファ３２ｂから構成され、
ＴＦＴアレイ部３４の画素用ＴＦＴ３５に走査信号（ゲ
ート信号）を供給する。ソース駆動回路３３は、少なく
ともシフトレジスタ３３ａと、バッファ３３ｂと、ビデ
オライン３８から供給されるビデオ信号のサンプリング
を行うアナログスイッチ３９とを備えている。ソース駆
動回路３４は、画素用ＴＦＴ３５に表示信号（ソース信
号）を供給する。 【０００６】ＴＦＴアレイ部３４には、複数の画素３６
と、複数の画素３６のそれぞれに電気的に並列に接続さ
れた付加容量３７とがマトリクス状に配列されている。
それぞれの画素（液晶容量）３７および付加容量３７
は、ＴＦＴ３５のドレイン電極Ｄに電気的に接続されて
いる。画素３６は、画素電極と、対向電極と、これらの
間に設けられた液晶層とから構成されている。ＴＦＴ３
５のゲート電極Ｇには、ゲート駆動回路３２から延びる
ゲートバス配線４２が接続されており、ＴＦＴ３５のソ
ース電極Ｓには、ソース駆動回路３３から延びるソース
バス配線４１が接続されている。付加容量３７の一方の
電極として機能する付加容量共通配線４３は、ゲートバ
ス配線４２に平行に形成されている。付加容量共通配線
４３は対向電極と同じ電位の電極に接続されている。 【０００７】液晶表示素子３００の画素３６を構成する
対向電極は、ＴＦＴ基板（不図示）のＴＦＴアレイ部３
４に、液晶層（不図示）を介して対向するように配設さ
る対向基板（不図示）の液晶層側に形成され、その他の
構成要素は、ＴＦＴ基板に形成されている。 【０００８】次に、図１１および図１２を参照しなが
ら、従来の液晶表示素子３００の一画素部の構造を説明
する。図１１は液晶表示素子３００の一画素部の平面構
造を模式的に示す図であり、対向基板を省略し、ＴＦＴ
基板の平面構造を示している。また、図１２は、図１１
のＡ−Ａ’線に沿った断面図に相当する。 【０００９】図１１に模式的に示したように、ゲートバ
ス配線１６とソースバス配線２０との交差部の近傍にＴ
ＦＴ３５が形成されている。画素電極２５は、ＴＦＴ３
５のドレイン電極Ｄに電気的に接続されており、ＴＦＴ
３５のソース電極Ｓはソースバス配線２０と一体に形成
されている。ＴＦＴ３５のゲート電極Ｇは、ゲートバス
配線１６と一体に形成されている。 【００１０】ＴＦＴ３５は、絶縁性基板３０上に形成さ
れた遮光層３２上に、絶縁層１０を介して形成されてい
る。遮光層３２は、ＴＦＴ３５に光が入射しないように
設けられている。特に、投射型液晶表示装置に用いられ
る液晶表示素子には、直視型の表示装置よりも強力な光
が照射されるので、特に優れた耐光性が要求される。 【００１１】ＴＦＴ３５は、絶縁層１０上に形成された
多結晶シリコン層１１と、多結晶シリコン層１１を覆う
ように形成されたゲート絶縁層１３と、ゲート絶縁層１
３上に形成されたゲート電極１６および付加容量共通電
極１４と、ゲート電極１６および付加容量共通電極１４
を覆うように形成された第１層間絶縁層１６とを有して
いる。第１層間絶縁層１６上に形成されているソース電
極（ソースバス配線）４１は、第１層間絶縁層１６およ
びゲート絶縁層１３を貫通する第１コンタクトホール１
８を介して半導体層１１のソース領域に電気的に接続さ
れている。同様に、第１層間絶縁層１６上に形成されて
いるドレイン電極２１は、第１層間絶縁層１６およびゲ
ート絶縁層１３を貫通する第２コンタクトホール１９を
介して半導体層１１のドレイン領域に電気的に接続され
ている。 【００１２】ＴＦＴ３５のソース電極４１およびドレイ
ン電極２１とを覆うように形成された第２層間絶縁層２
４上に画素電極２５が形成されている。画素電極２５
は、第２層間絶縁層２４に形成されている第３コンタク
トホール２３を介してドレイン電極２１に電気的に接続
されている。画素電極２５は、対向電極（不図示）と、
画素電極２５と対向電極との間に設けられた液晶層（不
図示）とで画素（液晶容量）３６を構成する。 【００１３】なお、本明細書においては、表示の最小単
位である画素に対応する液晶表示素子の構成も、簡単の
ために「画素」と称することにする。この画素は、電気
的には、液晶容量（画素電極／液晶層／対向電極で構成
される）に対応する。また、液晶容量３６に電気的に並
列に接続されている付加容量３７と液晶容量３６とを合
わせて「画素容量」と称する。 【００１４】ゲート電極に印加された走査信号に応じＴ
ＦＴ３５がオンになった期間に、表示信号に応じた電圧
がＴＦＴ３５を介して画素容量に印加され、画素容量は
次の走査信号によってＴＦＴ３５がオンされるまでの期
間（１フィールドまたは１フレーム）に亘ってこの電圧
を保持する。この画素容量の液晶容量３６を構成する液
晶層の液晶分子は、印加された電圧に応じた配向状態を
とり、液晶層を通過する光を変調することによって、表
示信号に応じた表示状態を呈する。付加容量３７は、画
素容量の電圧保持特性を向上するために設けられる。 【００１５】付加容量３７は、付加容量共通電極１４
と、ゲート絶縁層１３と、ゲート絶縁層１３を介して付
加容量共通電極１４と対向する半導体層１１の領域１１
Ａとによって構成されている。半導体層１１の領域１１
Ａが付加容量電極として機能する。以下では、付加容量
電極も参照符号１１Ａで示すことにする。また、付加容
量共通電極１４は、ゲートバス配線１６に平行に延びる
配線（付加容量共通配線）のうち、付加容量電極１１Ａ
に対向する領域である。付加容量電極１１Ａには画素電
極２５と同じ電圧が印加され、付加容量共通電極１４に
は対向電圧と同じ電圧が印加される。ゲート電極１６に
対応する半導体層１１の領域（チャネル領域）１２以外
の領域（ソース領域、ドレイン領域および付加量電極と
して機能する領域１１Ａ）には、不純物が高濃度にドー
プされている。 【００１６】上述のＴＦＴ３５は、例えば、以下のよう
にして製造される。 【００１７】まず、絶縁性基板３０上に画素用ＴＦＴ３
５に照射される光を遮光するための遮光層（例えば、多
結晶シリコン層）３２を形成する。遮光層３２を覆うよ
うに、例えば、シリコン酸化物からなる厚さ約３００ｎ
ｍの絶縁層１０を形成する。 【００１８】次に、多結晶シリコンからなる厚さ約４０
ｎｍ〜約８０ｎｍの半導体層１１を形成する。その後、
スパッタリング法またはＣＶＤ法を用いて、半導体層１
１を覆うように、例えば、シリコン酸化物（ＳｉＯ₂）
からなる厚さ約８０ｎｍ〜約１５０ｎｍのゲート絶縁層
１３を形成する。 【００１９】次に、半導体層１１の付加容量電極となる
領域１１Ａ（図１１中のハッチング部に対応）に、例え
ば、リンイオン（Ｐ⁺）を約１×１０¹⁵／ｃｍ²の濃度で
注入する。これは、ゲート電極１６および付加容量共通
電極１４を形成した後にイオン注入を行うと、これらの
電極の下部にイオンが注入されないからである。 【００２０】次に、ゲート電極１６および付加容量共通
電極１４を金属または低抵抗の多結晶シリコンを用いて
形成する。次に、作製するＴＦＴ３５の導電型を決定す
るために、ゲート電極１６の上方からリンイオンを１×
１０¹⁵／ｃｍ²の濃度でイオン注入を行い、ゲート電極
１６の下部にチャンネル領域１２を形成する。次に、シ
リコン酸化物またはシリコン窒化物を用いて、第１層間
絶縁層１５を全面に形成後、コンタクトホール１８およ
び１９を形成する。この後、ソースバス配線４１および
ドレイン電極２１をＡｌなどの低抵抗の金属を用いて形
成する。このドレイン電極２１は、付加容量電極（付加
容量の下部電極）として機能する半導体層１１の領域１
１Ａに電気的に接続される。 【００２１】次に、シリコン酸化物またはシリコン窒化
物を用いて、第２層間絶縁層２４を全面に形成する。こ
の後、コンタクトホール２３の形成を行い、次いで、Ｉ
ＴＯ（インジウムすず酸化物）などの透明導電材料を用
いて画素電極２５を形成する。 【００２２】特許第２８５９７８５号公報は、図１２に
示した画素用ＴＦＴ３５と同様の構造を有し、さらにＬ
ＤＤ（Lightly Doped Drain）を備え、そのことによっ
てオフ特性が向上したＴＦＴを開示している（例えば、
上記公報の図２参照）。また、上記の公報は、上記のＬ
ＤＤ構造を形成する方法として、以下の方法を開示して
いる。 【００２３】まず、ゲート電極とレジスト層とをマスク
として、半導体層にリンイオンを低濃度で注入する。そ
の後、ゲート電極から１．５〜２μｍ離れた領域に開口
部を有するレジスト層を形成し、ゲート電極とこのレジ
スト層とをマスクとして、半導体層にリンイオンを高濃
度で注入する。この結果、ゲート電極の下部にチャネル
領域（真性半導体領域）が、チャネル領域から１．５μ
ｍ〜２μｍ離れた位置までの領域にＬＤＤ領域（低濃度
不純物領域）が、それ以外の部分にソース領域およびド
レイン領域（高濃度不純物領域）が形成される。 【００２４】 【発明が解決しようとする課題】しかしながら、上記の
従来のＴＦＴ構造では、例えば、モバイル用途の小型の
投射型表示装置（プロジェクター）等などに用いられる
小型高精細のドライバ一体型の液晶表示素子を得るため
に十分な駆動能力（特に、十分に大きなオン電流および
十分に高いソース・ドレイン耐圧）を実現することは困
難である。例えば、画素ピッチが３０μｍ以下、ときに
は２０μｍ以下の狭いピッチの液晶表示素子を実現しよ
うとすると、従来のＴＦＴ構造で十分な駆動能力を得る
ために必要なトランジスタ幅を確保できないので、ＴＦ
Ｔの駆動能力を大きくすることが難しく、その結果、高
い周波数で動作するドライバを作製することが困難であ
るという問題がある。その結果、従来は、高精細で高品
位の表示が可能な表示素子および投射型表示装置を実現
することが困難であった。 【００２５】また、上記特許第２８５９７８５号公報に
開示されているＴＦＴの製造方法は、低濃度不純物領域
および高濃度不純物領域を形成するために、それぞれの
領域に対応するレジストパターンを形成する必要がある
ので、レジストパターンを形成するための露光工程にお
けるマスクのアラインメント誤差の影響により、各領域
を高い位置精度で形成することが困難であるという問題
がある。その結果、小型化に限界があるとともに、ＴＦ
Ｔ特性のばらつきが大きく、歩留まりの低下を招く。さ
らに、製造プロセスが複雑になるので、生産効率が低い
という問題もある。 【００２６】一方、ＴＦＴの駆動能力を大きくする手法
として、チャネル領域の半導体層の上下の面にゲート電
極を設ける、いわゆるダブルゲート構造のＴＦＴが知ら
れている（例えば、特許第２５８９８７７号公報）。こ
の構造を採用すれば、ＴＦＴのオン電流を大きくするこ
とができるが、耐圧が低いという問題点がある。 【００２７】本発明は、上記の問題に鑑みてなされたも
のであり、その主な目的は、耐光性に優れ、且つ、大き
なオン電流および十分に高いソース・ドレイン耐圧を有
する薄膜トランジスタを備え、高精細で高品位の表示が
可能な表示素子を提供することにある。 【００２８】 【課題を解決するための手段】本発明の表示素子は、駆
動用トランジスタを含む駆動回路と、前記駆動回路から
供給される電圧によって駆動される複数の画素とを有す
る表示素子であって、前記駆動用トランジスタは、第１
ゲート電極、第１ゲート絶縁層、半導体層、第２ゲート
絶縁層、および第２ゲート電極が基板上にこの順で形成
された薄膜トランジスタであって、前記半導体層は、チ
ャネル領域、低濃度不純物領域および高濃度不純物領域
を有し、且つ、前記第１ゲート電極は、遮光性を有する
材料から形成されており、少なくとも前記チャネル領域
および前記低濃度不純物領域に対向する領域に形成され
ていると共に、前記複数の画素のそれぞれは、表示媒体
層と、前記表示媒体層に電圧を印加するための電極と、
前記電極と前記駆動回路との間に設けられた画素用トラ
ンジスタと、前記画素用トランジスタの半導体層の前記
基板側に設けられた遮光層とを有し、前記遮光層は、前
記駆動用トランジスタの前記第１ゲート電極と同じ材料
で形成されており、前記画素用トランジスタの前記半導
体層と前記遮光層との間に下部絶縁層を有し、前記下部
絶縁層の厚さは、前記第１ゲート絶縁層の厚さよりも厚
い、そのことによって上記目的が達成される。 【００２９】 【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。なお、本発明は以下の実施形態
に限られない。 【００３０】（実施形態１） 本発明の実施形態１によるＴＦＴ１００Ａの断面構造を
図１に模式的に示す。 【００３１】ＴＦＴ１００Ａは、絶縁性基板１０１上
に、第１ゲート電極１０２と、第１ゲート絶縁層１０４
と、半導体層１０６と、第２ゲート絶縁層１０８と、第
２ゲート電極１１０Ａとをこの順で有している。 【００３２】半導体層（例えば多結晶シリコン層）１０
６は、チャネル領域１１４、低濃度不純物領域１１２お
よび高濃度不純物領域１１３を有し、且つ、第１ゲート
電極１０２は、遮光性を有する材料（例えば金属シリサ
イド）から形成されており、チャネル領域１１４および
低濃度不純物領域１１２に対向する領域に形成されてお
り、高濃度不純物領域１１３に対向する領域には形成さ
れていない。また、第２ゲート電極１１０Ａは、チャネ
ル領域１１４に対向する領域に形成されており、且つ、
低濃度不純物領域１１２に対向する領域には形成されて
いない。 【００３３】ＴＦＴ１００Ａは、第２ゲート電極１１０
Ａを覆うように形成された絶縁層１１６をさらに有し、
絶縁層１１６および第２ゲート絶縁層１０８には、これ
らを貫通し、それぞれが半導体層１０６の高濃度不純物
領域（ソース領域およびドレイン領域）１１３に至るコ
ンタクトホール１１８および１２０を有している。絶縁
層１１６上には、ソース電極１２２およびドレイン電極
１２０が形成されており、これらは、コンタクトホール
１１８および１２０を介して、それぞれ高濃度不純物領
域１１３に電気的に接続されている。 【００３４】ＴＦＴ１００Ａは、半導体層１０６の上下
にゲート電極１０２および１１０Ａが形成されている、
ダブルゲート構造を有しているので、比較的大きなオン
電流値を示す。さらに、半導体層１０６のチャネル領域
１１４とその両側の高濃度不純物領域１１３との間に低
濃度不純物領域１１２を有しているので、比較的高いソ
ース・ドレイン耐圧を有している。 【００３５】さらに、ＴＦＴ１００Ａにおいては、遮光
性材料から形成されている第１ゲート電極１０２は半導
体層１０６の低濃度不純物領域１１２およびチャネル領
域１１４に対応するように形成されているので、基板１
０１側から入射する光がＴＦＴ１００Ａの低濃度不純物
領域１１２およびチャネル領域１１４を照射することが
抑制・防止され、その結果、光照射によってリーク電流
が増大することが抑制・防止される。また、第１ゲート
電極１０２と高濃度不純物領域（ソース領域およびドレ
イン領域）１１３との重なりも実質的に存在しないの
で、寄生容量が比較的小さなＴＦＴが実現される。 【００３６】また、第１ゲート電極１０２の材料として
は、金属シリサイド（例えば、ＷＳｉ）を用いることが
好ましい。金属シリサイドは、遮光性に優れた導電材料
であるとともに、耐熱性にも優れるので、後工程におけ
る熱処理によるダメージを受けにくいという利点があ
る。さらに、第１ゲート絶縁層１０４の厚さは、約５０
ｎｍ〜約２００ｎｍの範囲内にあることが好ましく、十
分な絶縁性を確保するとともに、十分に大きなオン電流
を得ることができる。 【００３７】本実施形態によるＴＦＴ１００Ａは、上述
したように、ソース・ドレイン耐圧が高く、且つ、オン
電流も大きいので、特にドライバ一体型の表示素子の駆
動用ＴＦＴとして好適に用いられる。本実施形態のＴＦ
Ｔ１００Ａを表示素子のドライバに使用することによっ
て、ドライバが高機能となり、高精細な表示素子が実現
される。表示素子としては、例えば、図１０および図１
１を参照しながら説明した従来の液晶表示素子３００に
限られず、公知のＴＦＴ型液晶表示素子や有機ＥＬ素子
（例えば、特開平１１−２９７４７７号公報および特開
２０００−１６３０１４号公報）に適用することができ
る。さらに、この高精細な表示素子は、優れた耐光性を
有するので、これを１枚ないし３枚使用することで、高
精細な投射型表示装置を実現することができる。なお、
投射型表示装置としては公知の構造のものに広く適用で
きる。 【００３８】勿論、本実施形態のＴＦＴ１００Ａを画素
用ＴＦＴとして用いることもできるが、一般に、画素用
ＴＦＴには駆動用ＴＦＴに比べて要求特性が低いので、
画素用ＴＦＴに本発明を適用するよりも、駆動用ＴＦＴ
に本発明を適用する方が、得られる効果が大きい。 【００３９】次に、図２（ａ）〜（ｃ）を参照しなが
ら、ＴＦＴ１００Ａの製造方法を説明する。図２は、Ｔ
ＦＴ１００Ａの製造工程における断面構造を模式的に示
している。 【００４０】まず、図２（ａ）に示したように、絶縁性
基板１０１上に第１ゲート電極１０２を金属シリサイド
（例えば、ＷＳｉ）を用いて形成する。金属シリサイド
は、後の工程において熱によるダメージを受け難く、ま
た遮光性にすぐれている。この第１ゲート電極１０２を
覆うように、例えばシリコン酸化物（ＳｉＯ₂）を用い
て第１ゲート絶縁層（厚さ：約１５０ｎｍ）１０４を形
成する。 【００４１】次に、図２（ｂ）に示したように、例え
ば、多結晶シリコンを用いて、活性層となる半導体層
（厚さ：約４０ｎｍ〜約８０ｎｍ）１０６を形成する。
続いて、スパッタリング法またはＣＶＤ法で、例えばシ
リコン酸化物を用いて第２ゲート絶縁層（厚さ：約８０
ｎｍ〜約１５０ｎｍの）１０８を形成する。この後、第
２ゲート絶縁層１０８を覆うようにレジスト層１０８を
形成し、裏面（基板１０１側）から光を照射することに
よって、第１ゲート電極１０２に対応したレジストパタ
ーン１０９Ａを自己整合的に形成する。このような裏面
露光を行うためには、半導体層（多結晶シリコン層）１
０６の厚さは、約１０〜約１００ｎｍの範囲内にあるこ
とが好ましく、半導体特性を考慮すると約４０ｎｍ〜約
８０ｎｍの範囲内にあることがさらに好ましい。 【００４２】続いて、このレジストパターン１０９Ａを
マスクとして、リンイオンまたはボロンイオンを、例え
ば約１×１０¹⁵／ｃｍ²の高濃度で、半導体層１０６の
レジストパターン１０９Ａで覆われていない領域１０６
ｂに注入する。この領域１０６ｂは、ＴＦＴ１００Ａの
ソース領域およびドレイン領域となる。一方、半導体層
１０６のレジストパターン１０９Ａの下部に位置する領
域１０６ａには、イオンが注入されない。 【００４３】次に、レジストパターン１０９Ａを剥離し
た後、図２（ｃ）に示したように、金属、低抵抗の多結
晶シリコンまたは金属シリサイドを用いて、第２ゲート
電極（厚さ：約３００ｎｍ）１１０Ａを形成する。その
後、作製するＴＦＴの導電型を決定するために、第２ゲ
ート電極１１０Ａをマスクとして、第２ゲート電極１１
０Ａの上方より、リンイオンまたはボロンイオンを例え
ば約１×１０¹³／ｃｍ²の低濃度で注入し、低濃度不純
物領域１１２を形成するとともに、第２ゲート電極１１
０Ａの下部にイオンがドープされていないチャネル領域
（真性半導体領域）１１４を形成する。なお、チャネル
領域１１４には、しきい値電圧を制御するために１×１
０¹²／ｃｍ²程度の超低濃度の不純物がドープされるこ
ともある。 【００４４】第２ゲート電極１１０が低濃度不純物領域
１１２に対向する領域には形成されない構成、すなわ
ち、第２ゲート電極１１０Ａのゲート長を第１ゲート電
極１０２のゲート長よりも短い構成を採用すると、この
ように、第１ゲート電極１０２をマスクとして低濃度不
純物領域１１２を形成することができる。第１ゲート電
極１０２と第２ゲート電極１１０Ａとのゲート長の差
は、例えば、約３μｍ〜約４μｍであることが好まし
い。低濃度不純物領域１１２の幅がこれよりも広くなる
と、その電気抵抗に起因してオン電流が低下するので好
ましくない。 【００４５】続いて、絶縁層１１６を全面に形成し、こ
の絶縁層１１６にコンタクトホール１１８および１２０
を形成する。次に、このコンタクトホール１１８および
１２０を覆うようにソース電極１２２ドレイン電極１２
４を形成し、図１に示したＴＦＴ１００Ａが得られる。 【００４６】上述したように、本実施形態のＴＦＴの製
造方法によると、ＴＦＴ１００Ａの第１ゲート電極１０
２をマスクとして、高濃度不純物領域１１３を形成する
ためのレジストパターン１０９Ａを形成できるととも
に、低濃度不純物領域１１２を形成するためのマスクと
して、第２ゲート電極１１０Ａを用いることができるの
で、比較的簡単な製造プロセスで、ＴＦＴ１００Ａを製
造することができる。また、高濃度不純物領域１１３お
よび低濃度不純物領域１１２をそれぞれ第１ゲート電極
１０２および第２ゲート電極１１０Ａに対して自己整合
的に形成することができるので、これらを高い位置精度
で形成することができる。従って、ＴＦＴ１００Ａの特
性のばらつきが少なく、且つ、マスクのアライメント誤
差を考慮する必要が無いので、従来の製造方法よりも小
型のＴＦＴを製造することができる。 【００４７】（実施形態２） 本発明の実施形態２によるＴＦＴ１００Ｂの断面構造を
図３に模式的に示す。 【００４８】ＴＦＴ１００Ｂは、第２ゲート電極１１０
Ｂが第１ゲート電極１０２と実質的に同じゲート長を有
している点で、実施形態１のＴＦＴ１００Ａと異なる。
その他構成は、実施形態１のＴＦＴ１００Ａと実質的に
同じなので、同じ参照符号で示し、その説明をここでは
省略する。 【００４９】第１ゲート電極１０２と第２ゲート電極１
１０Ｂとは、互いに同じゲート長を有し、チャネル領域
１１４および低濃度不純物領域１１２とに対向する領域
に形成されており、高濃度不純物領域１１３に対向する
領域には形成されていない。 【００５０】このＴＦＴ１００Ｂも、実施形態１のＴＦ
Ｔ１００Ａと同様に、ダブルゲート構造を有しているの
で、比較的高いオン電流値を示す。さらに、半導体層１
０６のチャネル領域１１４とその両側の高濃度不純物領
域１１３との間に低濃度不純物領域１１２を有している
ので、比較的高いソース・ドレイン耐圧を有している。 【００５１】また、ＴＦＴ１００Ｂにおいても、ＴＦＴ
１００Ａと同様に、遮光性材料から形成されている第１
ゲート電極１０２は半導体層１０６の低濃度不純物領域
１１２およびチャネル領域１１４に対応するように形成
されているので、基板１０１側から入射する光がＴＦＴ
１００Ｂの低濃度不純物領域１１２およびチャネル領域
１１４を照射することが抑制・防止され、その結果、光
照射によってリーク電流が増大することが抑制・防止さ
れる。さらに、ＴＦＴ１００Ｂにおいては、遮光性を有
する材料で形成されている第２ゲート電極１１０Ｂが、
チャネル領域１１１４とともに低濃度不純物領域１１２
に対向するように形成されているので、第２ゲート電極
１１０Ｂ側から入射する光が低濃度不純物領域１１２を
照射することが抑制・防止さる。従って、ＴＦＴ１００
Ｂの耐光性はＴＦＴ１００Ａよりもさらに優れる。 【００５２】また、ＴＦＴ１００Ａと同様に、第１ゲー
ト電極１０２と高濃度不純物領域（ソース領域およびド
レイン領域）１１３との重なりも実質的に存在しないの
で、寄生容量が比較的小さなＴＦＴが実現される。さら
に、第１ゲート電極１０２の材料として金属シリサイド
（例えば、ＷＳｉ）を用いることによって、ＴＦＴ１０
０Ａについて上述したのと同じ利点が得られることは勿
論のことである。さらに、第１ゲート絶縁層１０４の厚
さを約５０ｎｍ〜約２００ｎｍの範囲内にすることよっ
て、ＴＦＴ１００Ａと同様に、十分な絶縁性を確保する
とともに、十分に大きなオン電流を得ることができる。 【００５３】本実施形態によるＴＦＴ１００Ｂも、実施
形態１のＴＦＴ１００Ａと同様に、ソース・ドレイン耐
圧が高く、且つ、オン電流も大きいので、特にドライバ
一体型の表示素子の駆動用ＴＦＴとして好適に用いられ
る。さらに、ＴＦＴ１００Ｂは、ＴＦＴ１００Ａよりも
さらに耐光性に優れるので、高精細な投射型表示装置に
好適に用いることができる。 【００５４】以下、図４（ａ）〜（ｃ）を参照しなが
ら、ＴＦＴ１００Ｂの製造方法を説明する。図４は、Ｔ
ＦＴ１００Ｂの製造工程における断面構造を模式的に示
している。 【００５５】まず、図４（ａ）に示したように、絶縁性
基板１０１上に第１ゲート電極１０２を金属シリサイド
（例えば、ＷＳｉ）を用いて形成する。金属シリサイド
は、後の工程において熱によるダメージを受け難く、ま
た遮光性にすぐれている。この第１ゲート電極１０２を
覆うように、例えばシリコン酸化物（ＳｉＯ₂）を用い
て第１ゲート絶縁層（厚さ：約１５０ｎｍ）１０４を形
成する。 【００５６】次に、図４（ｂ）に示したように、例え
ば、多結晶シリコンを用いて、活性層となる半導体層
（厚さ：約４０ｎｍ〜約８０ｎｍ）１０６を形成する。
続いて、スパッタリング法またはＣＶＤ法で、例えばシ
リコン酸化物を用いて第２ゲート絶縁層（厚さ：約８０
ｎｍ〜約１５０ｎｍの）１０８を形成する。この後、第
２ゲート絶縁層１０８を覆うようにレジスト層１０９を
形成し、所定のパターンのマスク（不図示）を介して光
を照射することによって、第１ゲート電極１０２よりも
幅（ゲート長方向）の狭いレジストパターン１０９Ｂを
形成する。 【００５７】続いて、このレジストパターン１０９Ｂを
マスクとして、リンイオンまたはボロンイオンを、例え
ば約１×１０¹³／ｃｍ²の低濃度で、半導体層１０６の
レジストパターン１０９Ｂで覆われていない領域１０６
ｃに注入する。一方、半導体層１０６のレジストパター
ン１０９Ｂの下部に位置する領域１０６ａには、イオン
が注入されず、チャネル領域（真性半導体領域）１１４
となる。 【００５８】次に、レジストパターン１０９Ａを剥離し
た後、図４（ｃ）に示したように、金属、低抵抗の多結
晶シリコンまたは金属シリサイドを用いて、第２ゲート
電極（厚さ：約３００ｎｍ）１１０Ｂを形成する。遮光
性の観点から、第１ゲート電極１０２と同様に金属シリ
サイド（例えば、ＷＳｉ）を用いて形成することが好ま
しい。第２ゲート電極１１０Ｂの形成は、第１ゲート電
極１０２の形成に用いたマスクを用いて実質的に同じ工
程で形成することができる。 【００５９】その後、作製するＴＦＴの導電型を決定す
るために、第２ゲート電極１１０Ｂをマスクとして、第
２ゲート電極１１０Ｂの上方より、リンイオンまたはボ
ロンイオンを例えば約１×１０¹⁵／ｃｍ²の高濃度で注
入し、高濃度不純物領域１１３を形成する。第２ゲート
電極１１０Ａの下部に形成されていたイオンがドープさ
れていない領域は、そのまま、チャネル領域１１４とな
る。第２ゲート電極１１０が高濃度不純物領域１１３に
対向する領域には形成されない構成を採用すると、この
ように、第２ゲート電極１１０Ｂをマスクとして高濃度
不純物領域１１３を形成することができる。 【００６０】続いて、絶縁層１１６を全面に形成し、こ
の絶縁層１１６にコンタクトホール１１８および１２０
を形成する。次に、このコンタクトホール１１８および
１２０を覆うようにソース電極１２２ドレイン電極１２
４を形成し、図３に示したＴＦＴ１００Ｂが得られる。 【００６１】上述したように、本実施形態のＴＦＴの製
造方法によると、高濃度不純物領域１１３を形成するた
めマスクとして、ＴＦＴ１００Ｂの第２ゲート電極１１
０Ｂを用いることができるので、比較的簡単な製造プロ
セスで、ＴＦＴ１００Ｂを製造することができる。ま
た、高濃度不純物領域１１３を第２ゲート電極１１０Ｂ
に対して自己整合的に形成することができるので、高濃
度不純物領域１１３を高い位置精度で形成することがで
きる。従って、ＴＦＴ１００Ｂの特性のばらつきが少な
く、且つ、マスクのアライメント誤差を考慮する必要が
無いので、従来の製造方法よりも小型のＴＦＴを製造す
ることができる。 【００６２】（実施形態３） 本発明の実施形態３による表示素子の構造を図５および
図６、並びに図７および図８を参照しながら説明する。
本発明による表示素子は、駆動用ＴＦＴおよび／または
画素用ＴＦＴの構造およびその製造方法に特徴があり、
例えば、図１０および図１１を参照しながら説明した従
来の液晶表示素子３００に限られず、公知のＴＦＴ型液
晶表示素子や有機ＥＬ素子に適用することができるの
で、ここでは、ＴＦＴについてのみ説明する。 【００６３】図５は、実施形態３の表示素子の駆動用Ｔ
ＦＴ２００の断面構造を模式的に示し、図６は、実施形
態３の表示素子の画素用ＴＦＴ２００Ｃの断面構造を模
式的に示す。図７（ａ）〜（ｃ）は、駆動用ＴＦＴ２０
０の製造工程における断面構造を模式的に示し、図８
（ａ）〜（ｃ）は、画素用ＴＦＴ２００Ｃの製造工程に
おける断面構造を模式的に示している。 【００６４】まず、図５を参照しながら、駆動用ＴＦＴ
２００の構造を説明する。 【００６５】駆動用ＴＦＴ２００は、ＣＭＯＳトランジ
スタ（ＣＭＯＳＴＦＴ）であり、ｎチャネルトランジス
タ（ｎチャネルＴＦＴ）２００Ａとｐチャネルトランジ
スタ（ｎチャネルＴＦＴ）２００Ｂとから構成されてい
る。 【００６６】図５に示したように、ｎチャネルＴＦＴ２
００Ａは、絶縁性基板２０１上に、第１ゲート電極２０
６と、第１ゲート絶縁層２１０と、半導体層２１４と、
第２ゲート絶縁層２１９と、第２ゲート電極２２４とを
この順で有している。 【００６７】ｎチャネルＴＦＴ２００Ａは、ダブルゲー
ト構造を有し、実施形態１のＴＦＴ１００Ａと実質的に
同じ特徴を有している。すなわち、第１ゲート電極２０
６は、遮光性を有する材料（例えば、金属シリサイド）
から形成されており、半導体層２１４のチャネル領域２
１１および低濃度不純物領域２１７に対向する位置に形
成されており、高濃度不純物領域２１５に対向する領域
には形成されていない。また、第２ゲート電極２２４
は、チャネル領域２１１に対向する領域に形成されてお
り、且つ、低濃度不純物領域２１７に対向する領域には
形成されていない。従って、ｎチャネルＴＦＴ２００Ａ
は、実施形態１のＴＦＴ１００Ａと同じ利点を有してい
る。 【００６８】一方、ｐチャネルＴＦＴ２００Ｂは、絶縁
性基板２０１上に、第１ゲート電極２０８と、第１ゲー
ト絶縁層２１０と、半導体層２１６と、第２ゲート絶縁
層２１９と、第２ゲート電極２２６とをこの順で有して
いる。 【００６９】ｐチャネルＴＦＴ２００Ｂも、半導体層２
１６のチャネル領域２１１Ｂを挟んで互いに対向する第
１ゲート電極２０８と第２ゲート電極２２６とを備えた
ダブルゲート構造を有している。但し、半導体層２１６
は、チャネル領域２１１Ｂとその両側に形成された高濃
度不純物領域２２５だけを有し、チャネル領域２１１Ｂ
とその両側に形成された高濃度不純物領域２２５との間
に、低濃度不純物領域とを有しない。また、第１ゲート
電極２０８および第２ゲート電極２２６は、半導体層２
１６のチャネル領域２１１Ｂに対応する位置に形成され
ており、高濃度不純物領域２２５に対応する領域には形
成されていない。 【００７０】ＣＭＯＳＴＦＴ２００は、ｎチャネルＴＦ
Ｔ２００Ａの第２ゲート電極２２４およびｐチャネルＴ
ＦＴ２００Ｂの第２ゲート電極２２６を覆うように形成
された絶縁層２３２をさらに有し、絶縁層２３２および
第２ゲート絶縁層２１９には、これらを貫通し、それぞ
れが半導体層２１４および２１６の高濃度不純物領域
（ソース領域およびドレイン領域）２１５および２２５
に至るコンタクトホール２３６、２３８、２４０および
２４２を有している。絶縁層２３２上には、電極２４
６、２５０および２５２が形成されており、これらは、
コンタクトホール２３６、２３８、２４０および２４２
を介して、それぞれ高濃度不純物領域２１５および２２
５に電気的に接続されている。ｎチャネルＴＦＴ２００
Ａの電極２４６は、低電位用電極であり、ｐチャネルＴ
ＦＴ２００Ｂの電極２４８は、高電位用電極である。ま
た、ＣＭＯＳＴＦＴ２００の出力電極２５０は、ｎチャ
ネルＴＦＴ２００Ａの高濃度不純物領域２１５とｐチャ
ネルＴＦＴ２００Ｂの高濃度不純物領域２２５とを互い
に電気的に接続している。これらを覆うように、さら
に、第２層間絶縁層２５２が形成されている。 【００７１】上述したように、ＣＭＯＳＴＦＴ２００を
構成するｎチャネルＴＦＴ２００Ａは、実施形態１のＴ
ＦＴ１００Ａと実質的に同じ構造的な特徴を有している
ので、ソース・ドレイン耐圧が高く、且つ、オン電流も
大きいという特徴を有している。一般に、ｎチャネルＴ
ＦＴは、ｐチャネルＴＦＴに比較して耐圧が低く、ホッ
トキャリア発生による特性劣化を生じやすいので、ｎチ
ャネルＴＦＴに低濃度不純物領域を形成することが好ま
しい。製造工程は増加するが、ｐチャネルＴＦＴに低濃
度不純物領域を形成してもよい。 【００７２】次に、図６を参照しながら、画素用ＴＦＴ
２００Ｃの構造を説明する。 【００７３】ＴＦＴ２００Ｃは、絶縁性基板２０１上
に、遮光層２０２と、絶縁層２０４と、第１ゲート絶縁
層２１０と、半導体層２１８と、第２ゲート絶縁層２１
９と、ゲート電極２２０とをこの順で有している。 【００７４】半導体層２１８は、チャネル領域２１１
Ｃ、低濃度不純物領域２１２および高濃度不純物領域２
１３を有し、且つ、ゲート電極２２０は、チャネル領域
２１１Ｃに対向する領域に形成されており、低濃度不純
物領域２１２および高濃度不純物領域２１３に対向する
領域には形成されていない。半導体層２１８は、付加容
量電極として機能する、延設された高濃度不純物領域２
１３Ａをさらに有している。延設された高濃度不純物領
域（付加容量電極）２１３Ａに、第２ゲート絶縁層２１
９を介して対向する領域に付加容量共通電極２２２が形
成されている。 【００７５】ＴＦＴ２００Ｃは、ゲート電極２２０およ
び付加容量共通電極２２２とを覆うように形成された絶
縁層２３２をさらに有し、絶縁層２３２および第２ゲー
ト絶縁層２１９には、これらを貫通し、半導体層２１８
の高濃度不純物領域（ソース領域）２１３に至るコンタ
クトホール２３４を有している。絶縁層２３２上に形成
されているソース電極２４４は、コンタクトホール２３
４を介して高濃度不純物領域２１３に電気的に接続され
ている。 【００７６】これらを覆うように、さらに第２層間絶縁
層２５２が形成されており、第２層間絶縁層上に形成さ
れている画素電極２５６は、第２層間絶縁層２５２、絶
縁層２３２、および第２ゲート絶縁層２１９を貫通する
コンタクトホール２５４を介して、高濃度不純物領域
（ドレイン領域）２１３に電気的に接続されている。 【００７７】ＴＦＴ２００Ｃは、チャネル領域２１１Ｃ
とその両側の高濃度不純物領域２１３との間に低濃度不
純物領域２１２を有しているので、比較的高いソース・
ドレイン耐圧を有している。 【００７８】次に、図７および図８を参照しながら、本
実施形態の表示素子の製造方法における駆動用ＴＦＴ２
００および画素用ＴＦＴ２００Ｃの製造方法を説明す
る。表示素子のその他の構成要素は公知の方法で製造さ
れるので、ここではその説明を省略する。 【００７９】まず、図７（ａ）および図８（ａ）に示し
たように、絶縁性基板２０１上に、遮光性を有する導電
材料（例えば、金属シリサイド）を用いて、画素用ＴＦ
Ｔ２００Ｃに照射される光を遮断するための遮光層２０
２を所定のパターンに形成する。ここでは、ＴＦＴ２０
０Ｃの半導体層２１８のほぼ全体を遮光するように、遮
光層２０２を形成したが、少なくともチャネル領域２１
１Ｃ、好ましくは、チャネル領域２１１Ｃと低濃度不純
物領域２１２とを遮光するように形成すればよい。勿
論、半導体層２１８全体を遮光することが耐光性の観点
から最も好ましい。この遮光層２０２の形成と同じ工程
で、駆動用ＣＭＯＳＴＦＴ２００を構成するｎチャネル
ＴＦＴ２００Ａの第１ゲート電極２０６とｐチャネルＴ
ＦＴ２００Ｂの第１ゲート電極２０８とを形成する。す
なわち、例えば、絶縁性基板２０１上のほぼ全面に金属
シリサイド膜（例えば、ＷＳｉ）を形成し、これをパタ
ーニングすることによって、遮光層２０２、第１ゲート
電極２０６および２０８を同時に形成する。 【００８０】次に、遮光層２０２と、ｎチャネルＴＦＴ
２００Ａの第１ゲート電極２０６と、ｐチャネルＴＦＴ
の第１ゲート電極２０８とを覆うように、絶縁性基板２
０１のほぼ全面に、例えばシリコン酸化物からなる厚さ
約３００ｎｍの絶縁層２０４を形成する。この後、駆動
用ＣＭＯＳＴＦＴ２００の領域に形成された絶縁層２０
４をエッチングで除去し、ｎチャネルＴＦＴの第１ゲー
ト電極２０６とｐチャネルＴＦＴの第１ゲート電極２０
８とを露出させる。 【００８１】この後、絶縁性基板２０１上のほぼ全面に
例えばシリコン酸化物を用いて、厚さ約５０ｎｍ〜約２
００ｎｍの厚さの第１ゲート絶縁層２１０を形成する。
この結果、駆動用ＣＭＯＳＴＦＴ２００の第１ゲート電
極２０６および２０８は、第１ゲート絶縁層２１０のみ
によって覆われ、画素用ＴＦＴ２００Ｃの遮光層２０２
は、絶縁層２０４および第１ゲート絶縁層２１０とで覆
われる。 【００８２】このように、駆動用ＣＭＯＳＴＦＴ２００
の第１ゲート電極２０６および２０８とそれぞれの半導
体層２１４および２１６との間に形成されるゲート絶縁
層として機能する絶縁層は、第１ゲート絶縁層２１０の
みによって構成されるので、その厚さの制御が容易であ
るとともに、比較的大きなオン電流を有するように薄く
（例えば約５０ｎｍ〜約２００ｎｍ）形成することがで
きる。一方、遮光層２０２と半導体層２１８との間に
は、第１ゲート絶縁層２１０と絶縁層２０４とが形成さ
れ、その結果、遮光層２０２と半導体層２１８とは比較
的厚い絶縁層で分離され、この遮光層２０２によって画
素用ＴＦＴ２００Ｃの寄生容量の増大が抑制される。 【００８３】次に、図７（ｂ）および図８（ｂ）に示し
たように、第１ゲート絶縁層２１０上に、例えば多結晶
シリコンを用いて、それぞれのＴＦＴ２００Ａ，２００
Ｂおよび２００Ｃの活性層となる半導体層（厚さ：約１
０ｎｍ〜約１００ｎｍ）２１４、２１６および２１８を
所定のパターンに形成する。 【００８４】続いて、絶縁性基板２０１上のほぼ全面
に、例えばシリコン酸化物を用いて、第２ゲート絶縁層
（厚さ：約１００ｎｍ〜約２００ｎｍ）２１９を形成す
る。この第２ゲート絶縁層２１９上に、例えば金属（例
えばＡｌ）または低抵抗の多結晶シリコンを用いて、画
素用ＴＦＴ２００Ｃのゲート電極２２０および付加容量
共通電極（付加容量の上部電極）２２２と、ｎチャネル
ＴＦＴ２００Ａの第２ゲート電極２２４と、ｐチャネル
ＴＦＴ２００Ｂの第２ゲート電極２２６とを所定のパタ
ーンに形成する。第１ゲート電極２０６と２０８、およ
び第２ゲート電極２２４および２２６には、ＣＭＯＳＴ
ＦＴ２００に対する入力電圧が印加される。 【００８５】次に、ｎチャネルＴＦＴ２００Ａの第２ゲ
ート電極２２４と、画素用ＴＦＴ２００Ｃのゲート電極
２２０とをマスクとし、半導体層２１４および２１８
に、基板２０１の上方よりリンイオンを約１×１０¹³／
ｃｍ²の低濃度で注入する。なお、このとき、ｐチャネ
ルＴＦＴ２００Ｂの半導体層２１６を覆ったレジストパ
ターンを形成しておき、半導体層２１６にはイオンが注
入されないようにしておく。このイオン注入によって、
半導体層２１４および２１８のそれぞれの第１ゲート電
極２２４およびゲート電極２２０の下部近傍に低濃度不
純物領域２１７および２１２をそれぞれ形成する。半導
体層２１４および２１８のそれぞれの第１ゲート電極２
２４およびゲート電極２２０に対向する領域には、チャ
ネル領域２１１Ａおよび２１１Ｃが形成される。 【００８６】続いて、ｎチャネルＴＦＴ２００Ａの低濃
度不純物領域２１７およびＴＦＴ２００Ｃの低濃度不純
物領域２１２を覆うレジストパターンを形成し、絶縁性
基板２０１の上方からリンイオンを１×１０¹⁵／ｃｍ²
の高濃度で注入する。なお、このとき、ｐチャネルＴＦ
Ｔ２００Ｂの半導体層２１６を覆ったレジストパターン
を形成しておき、半導体層２１６にはイオンが注入され
ないようにしておく。このイオン注入によって、第１ゲ
ート電極２２４およびゲート電極２２０の下部にチャネ
ル領域２１１Ａおよび２１１Ｃ、その外側の領域に低濃
度不純物領域２１７および２１２、さらにその外側に高
濃度不純物領域２１５および２１３が形成され、ｎチャ
ネル型のＴＦＴ２００ＡおよびＴＦＴ２００Ｃが得られ
る。 【００８７】続いて、ｎチャネル型のＴＦＴ２００Ａお
よびＴＦＴ２００Ｃを覆うレジストパターンを形成し、
ｐチャネルＴＦＴ２００Ｂの第２ゲート電極２２６をマ
スクとして、半導体層２１６に、絶縁性基板２０１の上
方より、ボロンイオンを１×１０¹⁵／ｃｍ²の高濃度で
注入する。このようにして、第２ゲート電極２２６の下
部にチャネル領域２１１Ｂ、その外側の領域に高濃度不
純物領域２２５が形成され、ｐチャネルＴＦＴが得られ
る。これらを覆うように、絶縁性基板２０１上のほぼ全
面に、例えばシリコン酸化物を用いて、第１層間絶縁層
２３２を形成する。 【００８８】次に、第１層間絶縁層２３２にパターニン
グを行って、コンタクトホール２３４（図６）、２３
６、２３８、２４０および２４２（図５）を形成する。
この後、図６に示したように、コンタクトホール２３４
を覆うように、ソースバス配線と一体に形成されるソー
ス電極２４４、低い方の電圧が印加されるｎチャネルＴ
ＦＴ２００Ａの電極２４６、高い方の電圧が印加される
ｐチャネルＴＦＴ２００Ｂの電極２４８、ｎチャネルＴ
ＦＴ２００ＡとｐチャネルＴＦＴ２００Ｂから構成され
るＣＭＯＳＴＦＴ２００からの出力電圧が印加される電
極２５０を金属（例えばＡｌ）を用いてそれぞれの所定
のパターンに形成する。 【００８９】続いて、絶縁性基板２０１上のほぼ全面に
第２層間絶縁層２５２を形成した後、画素用ＴＦＴ２０
０Ｃにおけるゲート絶縁層２１９、第１層間絶縁層２３
２、第２層間絶縁層２５２を貫通するコンタクトホール
２５４をエッチングによって形成する。次に、第２層間
絶縁層２５２上のほぼ全面に透明導電膜（例えばＩＴＯ
膜）を形成し、これをパターニングすることによって、
画素電極２５６を形成する。画素電極２５６は、コンタ
クトホール２５４を介して、ＴＦＴ２００Ｃの画素部と
トランジスタのドレインに接続するように画素電極２５
６を形成する。 【００９０】以下、上述のようにして駆動用ＣＭＯＳＴ
ＦＴ２００と画素用ＴＦＴ２００Ｃが形成されたアクテ
ィブマトリクス基板と、対向電極が形成された対向基板
とを貼り合わせ、両基板間に液晶材料を封入することに
よって、本実施形態の液晶表示素子が得られる。上述し
た駆動用ＴＦＴおよび画素用ＴＦＴ以外の構成要素の製
造には、公知の方法を広く採用することができる。 【００９１】上述した本実施形態のドライバ一体型の液
晶表示素子においては、画素用ＴＦＴ２００Ｃの下部に
は、絶縁性基板２０１側からＴＦＴ２００Ｃに入射する
光を遮断するための遮光層２０２が形成されている。ま
た、この遮光層２０２と同じ膜から駆動用ＣＭＯＳＴＦ
Ｔ２００の第１ゲート電極２０６および２０８が形成さ
れている。第１ゲート電極２０６および２０８は、それ
ぞれの半導体層２１４および２１６の少なくともチャネ
ル領域２１１Ａおよび２１１Ｂと対向する領域に形成さ
れているので、絶縁性基板２０１側からチャネル領域２
１１Ａおよび２１１Ｂに入射する光を遮断する。従っ
て、画素用ＴＦＴ２００Ｃおよび駆動用ＣＭＯＳＴＦＴ
２００のいずれも優れた耐光性を有している。 【００９２】また、駆動用ＣＭＯＳＴＦＴ２００のｎチ
ャネルＴＦＴ２００Ａは、実施形態１のＴＦＴ１００Ａ
と実施的に同様の構造的な特徴を有しているので、ソー
ス・ドレイン耐圧が高く、且つ、オン電流も大きい。 【００９３】従って、本実施形態の液晶表示素子は、耐
光性に優れ、且つ、高い周波数で動作する駆動用ＣＭＯ
ＳＴＦＴ２００を備えているので、極めて高精細で高品
位の表示を実現することができる。さらに、この液晶表
示素子は、耐光性に優れるので、投射型表示装置に好適
に用いられる。 【００９４】上述した表示素子の画素用ＴＦＴ２００Ｃ
に代えて、図９に示すＴＦＴ２００Ｄを用いることもで
きる。 【００９５】ＴＦＴ２００Ｄは、絶縁層（例えば、厚さ
約３００ｎｍのシリコン酸化膜）２０４の付加容量が形
成される領域に、開口部２０４ａを有している点におい
て、ＴＦＴ２００Ｃと異なる。その他の構成要素は、Ｔ
ＦＴ２００Ｃと実質的に同じなので、同じ参照符号で示
し、その説明をここでは省略する。 【００９６】絶縁層２０４上に形成されている第１ゲー
ト絶縁層２１０、半導体層２１８の延設領域（付加容量
電極）２１３Ａ、第２ゲート絶縁層２１９および付加容
量共通電極２２は、開口部２０４ａを覆うように形成さ
れている。すなわち、付加容量電極２１３Ａ、第２ゲー
ト絶縁層２１９および付加容量共通電極２２２が開口部
２０４ａの側面にも形成されているので、これらによっ
て構成される付加容量の実効面積は、絶縁性基板２０１
への投影面積に比べて大きい。 【００９７】従って、図９に示したＴＦＴ２００Ｄの構
造を採用すると、ＴＦＴ２００Ｃよりも大きな容量値を
有する付加容量を形成することができる。逆に、同じ容
量値を有する付加容量を形成する場合には、ＴＦＴ２０
０Ｃの構造を採用した場合よりも小さな領域（投影面
積）で形成できるので、光を通さない領域の面積を小さ
くでき、その結果、表示素子の開口率を向上させること
ができる。 【００９８】ＴＦＴ２００Ｄを備える表示素子は、上述
した製造方法と実質的に同じ方法を用いて製造される。
ＴＦＴ２００Ｄの絶縁層２０４の開口部２０４ａは、例
えば、上述した製造方法において、駆動用ＣＭＯＳＴＦ
Ｔ２００の領域に形成された絶縁層２０４をエッチング
で除去する工程において同時に形成され得る。この製造
方法を採用すれば、上述したＴＦＴ２００Ｃを有する表
示素子の製造方法の工程数を増やすことなく、ＴＦＴ２
００Ｄを有する表示素子を製造することができる。 【００９９】 【発明の効果】本発明によると、駆動用トランジスタと
して、耐光性に優れ、且つ、大きなオン電流および十分
に高いソース・ドレイン耐圧を有する薄膜トランジスタ
を備えているので、高精細で高品位の表示が可能な表示
素子を実現することができる。また、その薄膜トランジ
スタは耐光性に優れるので、投射型表示装置に好適に用
いられ、高精細で高品位の表示を実現することができ
る。DETAILED DESCRIPTION OF THE INVENTION [0001] BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving thin film
Transistor and a thin film transistor for driving.
Body display element and projection type equipped with such display element
The present invention relates to a display device and a method for manufacturing such a display element.
You. [0002] 2. Description of the Related Art Liquid crystal display devices and organic EL display devices include:
A driving circuit (also referred to as a “driver”) serves as a display panel.
So-called driver-integrated display device integrally formed with
There is. For example, a driver-integrated liquid crystal display device
Is a thin film transistor using polycrystalline silicon
It is called "TFT". Active matrix with
TFT for driving is formed integrally with the liquid crystal display element
I have. [0004] Referring to FIG.
The structure of the body type liquid crystal display device will be described. FIG.
4 schematically shows the structure of the driver-integrated liquid crystal display element 300.
FIG. The liquid crystal display element 300 includes a gate drive circuit 3
2, the source drive circuit 33, and the TFT array unit (display
Part) 34. The gate drive circuit 32 includes a shift
A register 32a and a buffer 32b,
A scanning signal (ge signal) is supplied to the pixel TFT 35 of the TFT array unit 34.
Signal). The source drive circuit 33 is less
, The shift register 33a, the buffer 33b, and the video
Sampling of video signal supplied from offline 38
And an analog switch 39 for performing the following. Source drive
The driving circuit 34 supplies a display signal (source signal) to the pixel TFT 35.
No.). In the TFT array section 34, a plurality of pixels 36
Electrically connected in parallel to each of the plurality of pixels 36.
And the additional capacitors 37 arranged in a matrix.
Each pixel (liquid crystal capacity) 37 and additional capacity 37
Is electrically connected to the drain electrode D of the TFT 35
I have. The pixel 36 includes a pixel electrode, a counter electrode,
And a liquid crystal layer provided therebetween. TFT3
The fifth gate electrode G extends from the gate drive circuit 32
The gate bus wiring 42 is connected and the TFT 35
The source electrode S has a source extending from the source driving circuit 33.
The bus wiring 41 is connected. One of the additional capacity 37
The additional capacitance common wiring 43 functioning as an electrode is
It is formed parallel to the source wiring 42. Additional capacitance common wiring
Reference numeral 43 is connected to an electrode having the same potential as the counter electrode. Constituting the pixel 36 of the liquid crystal display element 300
The counter electrode is a TFT array 3 on a TFT substrate (not shown).
4 so as to face each other via a liquid crystal layer (not shown).
Formed on the liquid crystal layer side of a counter substrate (not shown)
The components are formed on a TFT substrate. Next, referring to FIG. 11 and FIG.
Describes the structure of one pixel portion of the conventional liquid crystal display element 300.
I do. FIG. 11 is a plan view of one pixel portion of the liquid crystal display element 300.
It is a figure which shows a structure typically, omits a counter substrate, and shows TFT
2 shows a planar structure of a substrate. FIG. 12 is similar to FIG.
Corresponds to a cross-sectional view taken along line A-A ′ of FIG. As schematically shown in FIG.
T near the intersection of the source wiring 16 and the source bus wiring 20.
FT35 is formed. The pixel electrode 25 is a TFT3
5 is electrically connected to the drain electrode D of
35 source electrodes S are formed integrally with the source bus wiring 20
Have been. The gate electrode G of the TFT 35 is a gate bus.
It is formed integrally with the wiring 16. The TFT 35 is formed on the insulating substrate 30.
On the light shielding layer 32 with the insulating layer 10 interposed.
You. The light shielding layer 32 prevents light from entering the TFT 35.
Is provided. In particular, it is used for projection type liquid crystal display devices.
The liquid crystal display element has more powerful light than a direct-view display device.
Irradiation is required, and particularly excellent light resistance is required. The TFT 35 is formed on the insulating layer 10.
Polycrystalline silicon layer 11 and covering polycrystalline silicon layer 11
Insulating layer 13 formed as described above and gate insulating layer 1
3 and an additional capacitor common electrode formed on
The pole 14, the gate electrode 16 and the additional capacitance common electrode 14
And a first interlayer insulating layer 16 formed so as to cover
I have. The source electrode formed on the first interlayer insulating layer 16
The pole (source bus wiring) 41 is connected to the first interlayer insulating layer 16 and
Contact hole 1 penetrating through gate insulating layer 13
8 and is electrically connected to the source region of the semiconductor layer 11.
Have been. Similarly, formed on the first interlayer insulating layer 16
Drain electrode 21 is formed between the first interlayer insulating layer 16 and the gate.
A second contact hole 19 penetrating through the heat insulating layer 13 is formed.
Electrically connected to the drain region of the semiconductor layer 11 through the
ing. The source electrode 41 and the drain of the TFT 35
Second interlayer insulating layer 2 formed so as to cover
4, a pixel electrode 25 is formed. Pixel electrode 25
Is the third contact formed on the second interlayer insulating layer 24.
Electrically connected to the drain electrode 21 through the through hole 23
Have been. The pixel electrode 25 includes a counter electrode (not shown),
A liquid crystal layer (non-conductive) provided between the pixel electrode 25 and the counter electrode.
(Shown) together form a pixel (liquid crystal capacitor) 36. In this specification, the minimum unit of display is
The configuration of the liquid crystal display element corresponding to the pixel
Therefore, it is referred to as a “pixel”. This pixel is
In general, a liquid crystal capacitor (composed of pixel electrode / liquid crystal layer / counter electrode)
Corresponding). Also, it is electrically parallel to the liquid crystal capacitor 36.
The additional capacitor 37 connected to the column and the liquid crystal capacitor 36 are combined.
This is also referred to as “pixel capacitance”. According to the scanning signal applied to the gate electrode, T
During the period when the FT 35 is turned on, the voltage according to the display signal
Is applied to the pixel capacitance via the TFT 35, and the pixel capacitance is
Period until TFT 35 is turned on by the next scanning signal
This voltage over a period (one field or one frame)
Hold. Liquid constituting the liquid crystal capacitance 36 of this pixel capacitance
The liquid crystal molecules in the crystal layer change their orientation according to the applied voltage.
By modulating the light passing through the liquid crystal layer,
The display state according to the indication signal is presented. The additional capacity 37 is
It is provided to improve the voltage holding characteristic of the elementary capacitor. The additional capacitance 37 is connected to the additional capacitance common electrode 14.
And a gate insulating layer 13, and
Region 11 of semiconductor layer 11 opposed to added capacitance common electrode 14
A. Region 11 of semiconductor layer 11
A functions as an additional capacitance electrode. Below, additional capacity
The electrodes are also designated by reference numeral 11A. In addition,
The quantity common electrode 14 extends in parallel with the gate bus wiring 16
Of the wiring (common wiring for additional capacitance), additional capacitance electrode 11A
This is a region facing. The pixel electrode is connected to the additional capacitance electrode 11A.
The same voltage as that of the pole 25 is applied to the additional capacitance common electrode 14.
Is applied with the same voltage as the counter voltage. For the gate electrode 16
Other than the corresponding semiconductor layer 11 region (channel region) 12
Regions (source region, drain region and additional electrodes)
In the region 11A) functioning as a
Have been The above-described TFT 35 is, for example, as follows.
Manufactured. First, the pixel TFT 3 is placed on the insulating substrate 30.
5 is a light-shielding layer (for example,
A crystalline silicon layer 32 is formed. I will cover the light shielding layer 32
Thus, for example, a silicon oxide having a thickness of about 300 n
m of the insulating layer 10 is formed. Next, a polycrystalline silicon layer having a thickness of about 40
The semiconductor layer 11 having a thickness of about 10 nm to about 80 nm is formed. afterwards,
The semiconductor layer 1 is formed by sputtering or CVD.
1, silicon oxide (SiO 2)_Two)
A gate insulating layer having a thickness of about 80 nm to about 150 nm
13 is formed. Next, it becomes an additional capacitance electrode of the semiconductor layer 11.
For example, in the region 11A (corresponding to the hatched portion in FIG. 11)
If phosphorus ion (P⁺) Is about 1 × 10¹⁵/ Cm^TwoAt the concentration of
inject. This is common to the gate electrode 16 and the additional capacitance.
When ion implantation is performed after the electrode 14 is formed,
This is because ions are not implanted below the electrode. Next, the gate electrode 16 and the additional capacitance are shared.
The electrode 14 is made of metal or low-resistance polycrystalline silicon.
Form. Next, the conductivity type of the TFT 35 to be manufactured is determined.
For this purpose, 1 × phosphorus ions are applied from above the gate electrode 16.
10¹⁵/ Cm^TwoIon implantation at a concentration of
A channel region 12 is formed below 16. Next,
The first interlayer using silicon oxide or silicon nitride
After the insulating layer 15 is formed on the entire surface, the contact holes 18 and
And 19 are formed. Thereafter, the source bus wiring 41 and
The drain electrode 21 is formed using a low-resistance metal such as Al.
To achieve. This drain electrode 21 is connected to an additional capacitance electrode (additional capacitance electrode).
Region 1 of semiconductor layer 11 functioning as lower electrode of capacitor)
1A. Next, silicon oxide or silicon nitride
The second interlayer insulating layer 24 is formed on the entire surface by using a material. This
After that, a contact hole 23 is formed, and then I
Uses transparent conductive materials such as TO (indium tin oxide)
Then, a pixel electrode 25 is formed. Japanese Patent No. 2859785 discloses in FIG.
It has the same structure as the pixel TFT 35 shown in FIG.
With DD (Lightly Doped Drain),
Discloses TFTs with improved off characteristics (for example,
See FIG. 2 of the above publication). Also, the above publication discloses the above L.
The following method is disclosed as a method of forming a DD structure.
I have. First, the gate electrode and the resist layer are masked.
In this case, phosphorus ions are implanted into the semiconductor layer at a low concentration. So
After that, an opening is formed in a region 1.5 to 2 μm away from the gate electrode.
A resist layer having a portion is formed, and a gate electrode and this resist are formed.
High concentration of phosphorus ions in the semiconductor layer using the
Inject in degrees. As a result, the channel is located below the gate electrode.
The region (intrinsic semiconductor region) is 1.5 μm from the channel region.
LDD region (low concentration)
Impurity region), the source region and the
A rain region (high concentration impurity region) is formed. [0024] SUMMARY OF THE INVENTION
In a conventional TFT structure, for example, a small
Used for projection display devices (projectors), etc.
To obtain a small, high-definition driver-integrated liquid crystal display device
Sufficient driving capability (particularly, a sufficiently large on-current and
It is difficult to achieve a sufficiently high source / drain breakdown voltage).
It is difficult. For example, when the pixel pitch is 30 μm or less,
Realize a liquid crystal display device with a narrow pitch of 20 μm or less
Attempts to obtain sufficient driving capability with the conventional TFT structure
Therefore, the transistor width required for
It is difficult to increase the driving capability of T, and as a result
It is difficult to make a driver that operates at
Problem. As a result, conventionally, high definition and high quality
Realizes display element and projection display device that can display position
It was difficult to do. Further, Japanese Patent No. 2859785 discloses the above.
The disclosed method of manufacturing a TFT includes the steps of:
And high concentration impurity regions
It is necessary to form a resist pattern corresponding to the area
Therefore, the exposure process for forming the resist pattern
Due to the effect of mask alignment error
Problem that it is difficult to form a pattern with high positional accuracy
There is. As a result, miniaturization is limited and TF
The dispersion of the T characteristic is large, which causes a decrease in yield. Sa
In addition, the production process is complicated, resulting in low production efficiency
There is also a problem. On the other hand, a technique for increasing the driving capability of the TFT
Gate electrodes on the upper and lower surfaces of the semiconductor layer in the channel region.
The so-called double gate structure TFT with a pole
(For example, Japanese Patent No. 2589877). This
By adopting the structure described above, it is possible to increase the ON current of the TFT.
However, there is a problem that the withstand voltage is low. The present invention has been made in view of the above problems.
Its main purpose is to have excellent light resistance and large size.
High ON current and sufficiently high source / drain breakdown voltage
Thin film transistorPrepare,High definition and high quality display
It is to provide a possible display element. [0028] The display element of the present invention is a drive element.
A driving circuit including a driving transistor; and
With multiple pixels driven by the supplied voltage
Display device, wherein the driving transistor comprises a first transistor.
Gate electrode, first gate insulating layer, semiconductor layer, second gate
An insulating layer and a second gate electrode are formed on the substrate in this order
Wherein the semiconductor layer is a thin film transistor.
Channel region, low concentration impurity region and high concentration impurity region
And the first gate electrode has a light-shielding property.
Made of a material, at least the channel region
And formed in a region facing the low concentration impurity region.
handAnd each of the plurality of pixels is a display medium.
Layer, an electrode for applying a voltage to the display medium layer,
A pixel transistor provided between the electrode and the driving circuit.
Transistor and the semiconductor layer of the pixel transistor.
A light-shielding layer provided on the substrate side, wherein the light-shielding layer is
The same material as the first gate electrode of the driving transistor
And the semiconductor of the pixel transistor
A lower insulating layer between the body layer and the light-shielding layer;
The thickness of the insulating layer is larger than the thickness of the first gate insulating layer.
IThereby, the above object is achieved. [0029] BRIEF DESCRIPTION OF THE DRAWINGS FIG.
An embodiment will be described. In addition, the present invention relates to the following embodiments.
Not limited to (Embodiment 1) The cross-sectional structure of the TFT 100A according to the first embodiment of the present invention will be described.
FIG. 1 schematically shows this. The TFT 100A is mounted on the insulating substrate 101.
First gate electrode 102 and first gate insulating layer 104
, The semiconductor layer 106, the second gate insulating layer 108,
And two gate electrodes 110A in this order. Semiconductor layer (for example, polycrystalline silicon layer) 10
6 is a channel region 114, a low concentration impurity region 112 and
And a high concentration impurity region 113, and a first gate
The electrode 102 is made of a material having a light-shielding property (eg, a metal silicide).
And the channel region 114 and
It is formed in a region facing the low concentration impurity region 112 and
Is formed in a region facing the high-concentration impurity region 113.
Not. In addition, the second gate electrode 110A is
Is formed in a region facing the storage region 114, and
Formed in a region facing the low concentration impurity region 112;
Not in. The TFT 100A includes a second gate electrode 110
A further having an insulating layer 116 formed so as to cover A.
The insulating layer 116 and the second gate insulating layer 108
, Each of which has a high impurity concentration in the semiconductor layer 106.
Area (source region and drain region) 113
It has contact holes 118 and 120. Insulation
A source electrode 122 and a drain electrode
120 are formed and these are contact holes
118 and 120, respectively.
It is electrically connected to the area 113. The TFT 100A is located above and below the semiconductor layer 106.
Are formed with gate electrodes 102 and 110A,
With a double gate structure, relatively large ON
Indicates the current value. Further, the channel region of the semiconductor layer 106
114 and the high-concentration impurity regions 113 on both sides thereof.
Since it has the concentration impurity region 112, a relatively high
Source / drain breakdown voltage. Further, in the TFT 100A, light is shielded.
The first gate electrode 102 made of a conductive material is semiconductive.
Lightly doped region 112 and channel region of body layer 106
The substrate 1 is formed so as to correspond to the region 114.
Light incident from the 01 side is a low concentration impurity of the TFT 100A.
Irradiating region 112 and channel region 114
It is suppressed and prevented, and as a result, leakage current due to light irradiation
Is suppressed or prevented from increasing. Also, the first gate
The electrode 102 and the high concentration impurity region (the source region and the drain region)
Overlap with the in-region 113
Thus, a TFT having a relatively small parasitic capacitance is realized. As a material of the first gate electrode 102,
Uses metal silicide (for example, WSi)
preferable. Metal silicide is a conductive material with excellent light-shielding properties
As well as excellent heat resistance,
Has the advantage of being less susceptible to
You. Further, the thickness of the first gate insulating layer 104 is about 50
nm to about 200 nm.
Sufficiently large on-current while ensuring sufficient insulation
Can be obtained. The TFT 100A according to the present embodiment is
As described above, the source / drain withstand voltage is high and
Since the current is large, the drive of display
It is suitably used as a working TFT. TF of the present embodiment
By using T100A as a driver for display elements,
The driver becomes highly functional and realizes a high-definition display element
Is done. As the display element, for example, FIG. 10 and FIG.
To the conventional liquid crystal display element 300 described with reference to FIG.
Not limited, well-known TFT-type liquid crystal display devices and organic EL devices
(See, for example, Japanese Patent Application Laid-Open No.
2000-163014).
You. Furthermore, this high-definition display element has excellent light resistance.
Use one to three of these,
A fine projection display device can be realized. In addition,
Widely applicable to projection type display devices with known structures
Wear. Of course, the TFT 100A of the present embodiment is
Although it can be used as a TFT for
Since the required characteristics of the TFT are lower than those of the driving TFT,
Driving TFT rather than applying the present invention to pixel TFT
The effect obtained by applying the present invention to the present invention is greater. Next, referring to FIGS. 2 (a) to 2 (c),
A method of manufacturing the TFT 100A will be described. FIG.
FIG. 4 schematically shows a cross-sectional structure in a manufacturing process of the FT100A.
are doing. First, as shown in FIG.
A first gate electrode 102 is formed on a substrate 101 by metal silicide.
(For example, WSi). Metal silicide
Is less susceptible to heat damage in later processes.
Excellent light-shielding properties. This first gate electrode 102 is
To cover, for example, silicon oxide (SiO_Two)
To form the first gate insulating layer (thickness: about 150 nm) 104
To achieve. Next, as shown in FIG.
For example, using polycrystalline silicon, a semiconductor layer serving as an active layer
(Thickness: about 40 nm to about 80 nm) 106 is formed.
Then, for example, by sputtering or CVD,
The second gate insulating layer (thickness: about 80
(from about 150 nm to about 150 nm). After this,
2 A resist layer 108 is formed so as to cover the gate insulating layer 108.
And then irradiate light from the back side (substrate 101 side).
Therefore, the resist pattern corresponding to the first gate electrode 102
The pattern 109A is formed in a self-aligned manner. Such a backside
In order to perform exposure, a semiconductor layer (polycrystalline silicon layer) 1
06 should be in the range of about 10 to about 100 nm.
Is preferable, and considering semiconductor characteristics, about 40 nm to about 40 nm.
More preferably, it is within the range of 80 nm. Subsequently, the resist pattern 109A is
As a mask, use phosphorous or boron ions, for example.
About 1 × 10¹⁵/ Cm^TwoHigh concentration of the semiconductor layer 106
Region 106 not covered with resist pattern 109A
b. This region 106b is formed by the TFT 100A.
It becomes a source region and a drain region. Meanwhile, the semiconductor layer
The region located below the resist pattern 109A of 106
No ions are implanted into the region 106a. Next, the resist pattern 109A is peeled off.
After that, as shown in FIG.
The second gate using crystalline silicon or metal silicide
An electrode (thickness: about 300 nm) 110A is formed. That
Then, in order to determine the conductivity type of the TFT to be manufactured, the second gate
Using the gate electrode 110A as a mask, the second gate electrode 11
Phosphorus ion or boron ion from above 0A
About 1 × 10¹³/ Cm^TwoInject at low concentration, low concentration impurity
Object region 112 and the second gate electrode 11
Undoped channel region below 0A
(Intrinsic semiconductor region) 114 is formed. Note that the channel
The region 114 includes 1 × 1 to control the threshold voltage.
0¹²/ Cm^TwoOf ultra-low concentration of impurities
There is also. The second gate electrode 110 has a low concentration impurity region.
A structure that is not formed in a region facing 112
The gate length of the second gate electrode 110A is
If a configuration shorter than the gate length of the pole 102 is adopted,
As described above, using the first gate electrode 102 as a mask,
The pure region 112 can be formed. 1st gate power
Difference in gate length between pole 102 and second gate electrode 110A
Is preferably, for example, about 3 μm to about 4 μm.
No. The width of the low concentration impurity region 112 becomes wider than this
And the on-current decreases due to the electrical resistance.
Not good. Subsequently, an insulating layer 116 is formed on the entire surface.
Contact holes 118 and 120 in insulating layer 116
To form Next, the contact holes 118 and
The source electrode 122 and the drain electrode 12
4 is obtained, and the TFT 100A shown in FIG. 1 is obtained. As described above, the TFT of the present embodiment is manufactured.
According to the fabrication method, the first gate electrode 10 of the TFT 100A is formed.
2 is used as a mask to form high concentration impurity region 113.
Resist pattern 109A can be formed for
A mask for forming the low concentration impurity region 112;
Thus, the second gate electrode 110A can be used.
The TFT 100A is manufactured by a relatively simple manufacturing process.
Can be built. In addition, the high-concentration impurity regions 113 and
And the low-concentration impurity region 112 are respectively connected to the first gate electrode.
Self-aligned with 102 and second gate electrode 110A
These can be formed in a highly accurate
Can be formed. Therefore, the characteristics of the TFT 100A are
Characteristics variation and mask misalignment
Since there is no need to consider differences, it is smaller than conventional manufacturing methods.
Type TFT can be manufactured. (Embodiment 2) The sectional structure of the TFT 100B according to the second embodiment of the present invention will be described.
Figure3Is shown schematically in FIG. The TFT 100B includes a second gate electrode 110
B has substantially the same gate length as the first gate electrode 102.
This is different from the TFT 100 </ b> A of the first embodiment.
ThatotherThe configuration is substantially the same as the TFT 100A of the first embodiment.
Since they are the same, they are denoted by the same reference numerals, and the description is
Omitted. First gate electrode 102 and second gate electrode 1
10B has the same gate length as each other and has a channel region
114 and a region opposed to the low concentration impurity region 112
And is opposed to the high concentration impurity region 113.
It is not formed in the area. The TFT 100B is also the TF of the first embodiment.
Like the T100A, it has a double gate structure
Indicates a relatively high on-current value. Further, the semiconductor layer 1
06 channel region 114 and high concentration impurity regions on both sides thereof
A low-concentration impurity region 112 between the region 113
Therefore, it has a relatively high source / drain breakdown voltage. Also, in the TFT 100B, the TFT
Similar to 100A, a first light-shielding material
The gate electrode 102 is a low-concentration impurity region of the semiconductor layer 106
Formed to correspond to 112 and channel region 114
Light from the substrate 101 side
100B low concentration impurity region 112 and channel region
114 is suppressed or prevented from being irradiated,
Increased leakage current due to irradiation is suppressed and prevented.
It is. Further, the TFT 100B has a light shielding property.
The second gate electrode 110B formed of a material
Low concentration impurity region 112 together with channel region 1114
, So that the second gate electrode
Light incident from the 110B side passes through the low-concentration impurity region 112.
Irradiation is suppressed / prevented. Therefore, the TFT 100
The light resistance of B is even better than that of TFT 100A. Also, like the TFT 100A, the first game
Electrode 102 and the high concentration impurity region (the source region and the
There is virtually no overlap with the rain area 113
Thus, a TFT having a relatively small parasitic capacitance is realized. Further
In addition, metal silicide is used as a material of the first gate electrode 102.
(For example, WSi), the TFT 10
Of course, the same advantages as described above for 0A can be obtained.
That is. Further, the thickness of the first gate insulating layer 104
To a range of about 50 nm to about 200 nm.
As in the case of the TFT 100A, sufficient insulation is ensured.
At the same time, a sufficiently large on-current can be obtained. The TFT 100B according to the present embodiment is also
Similar to the TFT 100A of Embodiment 1, the source / drain resistance
High pressure and high on-current, especially for drivers
Suitable for use as a TFT for driving an integrated display element
You. Further, the TFT 100B is more
Further excellent light resistance makes it suitable for high-definition projection display devices.
It can be suitably used. Hereinafter, referring to FIGS. 4 (a) to 4 (c),
A method of manufacturing the TFT 100B will be described. FIG.
FIG. 4 schematically shows a cross-sectional structure in a manufacturing process of FT100B.
are doing. First, as shown in FIG.
A first gate electrode 102 is formed on a substrate 101 by metal silicide.
(For example, WSi). Metal silicide
Is less susceptible to heat damage in later processes.
Excellent light-shielding properties. This first gate electrode 102 is
To cover, for example, silicon oxide (SiO_Two)
To form the first gate insulating layer (thickness: about 150 nm) 104
To achieve. Next, as shown in FIG.
For example, using polycrystalline silicon, a semiconductor layer serving as an active layer
(Thickness: about 40 nm to about 80 nm) 106 is formed.
Then, for example, by sputtering or CVD,
The second gate insulating layer (thickness: about 80
(from about 150 nm to about 150 nm). After this,
2 A resist layer 109 is formed so as to cover the gate insulating layer 108.
Formed and light through a mask (not shown) with a predetermined pattern
By irradiation of the first gate electrode 102
A resist pattern 109B having a narrow width (in the gate length direction)
Form. Subsequently, the resist pattern 109B is
As a mask, use phosphorous or boron ions, for example.
About 1 × 10¹³/ Cm^TwoOf the semiconductor layer 106
Region 106 not covered with resist pattern 109B
Inject into c. On the other hand, the resist pattern of the semiconductor layer 106
In the region 106a located below the ion 109B,
Is not implanted and the channel region (intrinsic semiconductor region) 114
Becomes Next, the resist pattern 109A is peeled off.
After that, as shown in FIG.
The second gate using crystalline silicon or metal silicide
An electrode (thickness: about 300 nm) 110B is formed. Shading
From the viewpoint of performance, the metal
It is preferable to use side (for example, WSi).
New The formation of the second gate electrode 110B is based on the first gate electrode.
Substantially the same process using the mask used to form the pole 102
Can be formed. Thereafter, the conductivity type of the TFT to be manufactured is determined.
Therefore, using the second gate electrode 110B as a mask,
2 From above the gate electrode 110B,
About 1 × 10¹⁵/ Cm^TwoNote at high concentration of
And the high concentration impurity region 113 is formed. 2nd gate
The ions formed under the electrode 110A are doped.
The region that is not filled becomes the channel region 114 as it is.
You. The second gate electrode 110 is connected to the high-concentration impurity region 113.
If a configuration that is not formed in the facing area is adopted,
High concentration using the second gate electrode 110B as a mask.
The impurity regions 113 can be formed. Subsequently, an insulating layer 116 is formed on the entire surface.
Contact holes 118 and 120 in insulating layer 116
To form Next, the contact holes 118 and
The source electrode 122 and the drain electrode 12
4 is obtained, and the TFT 100B shown in FIG. 3 is obtained. As described above, the fabrication of the TFT of this embodiment
According to the fabrication method, the high concentration impurity region 113 is formed.
The second gate electrode 11 of the TFT 100B as a mask
0B can be used, making it a relatively simple manufacturing process.
In the process, the TFT 100B can be manufactured. Ma
Further, the high concentration impurity region 113 is formed in the second gate electrode 110B.
Can be formed in a self-aligned
Impurity region 113 with high positional accuracy.
Wear. Therefore, variation in characteristics of the TFT 100B is small.
And it is necessary to consider the mask alignment error
Since there is no TFT, it is possible to manufacture a TFT smaller than the conventional manufacturing method.
Can be (Embodiment 3) The structure of the display element according to Embodiment 3 of the present invention is shown in FIGS.
This will be described with reference to FIG. 6, and FIGS. 7 and 8.
The display element according to the present invention comprises a driving TFT and / or
It is characterized by the structure of the pixel TFT and its manufacturing method,
For example, the slave described with reference to FIGS.
Not limited to the conventional liquid crystal display element 300, but a well-known TFT-type liquid
It can be applied to crystal display devices and organic EL devices
Here, only the TFT will be described. FIG. 5 shows the driving T of the display element of the third embodiment.
FIG. 6 schematically shows a cross-sectional structure of the FT 200, and FIG.
The cross-sectional structure of the pixel TFT 200C of the display element of the third embodiment is schematically illustrated.
It is shown in a formula. FIGS. 7A to 7C show the driving TFT 20.
8 schematically shows a cross-sectional structure in the manufacturing process of FIG.
(A) to (c) show the manufacturing process of the pixel TFT 200C.
1 schematically shows a cross-sectional structure in the present embodiment. First, referring to FIG. 5, the driving TFT
200 will be described. The driving TFT 200 is a CMOS transistor.
(CMOS TFT), n-channel transistor
(N-channel TFT) 200A and p-channel transistor
(N-channel TFT) 200B.
You. As shown in FIG. 5, the n-channel TFT 2
00A is the first gate electrode 20 on the insulating substrate 201.
6, a first gate insulating layer 210, a semiconductor layer 214,
The second gate insulating layer 219 and the second gate electrode 224 are
It has in this order. The n-channel TFT 200A has a double gate
And has substantially the same structure as the TFT 100A of the first embodiment.
It has the same characteristics. That is, the first gate electrode 20
6 is a light-shielding material (for example, metal silicide)
And the channel region 2 of the semiconductor layer 214
11 and the low concentration impurity region 217
And a region opposed to the high-concentration impurity region 215
Is not formed. Also, the second gate electrode 224
Is formed in a region facing the channel region 211.
And a region facing the low concentration impurity region 217
Not formed. Therefore, the n-channel TFT 200A
Has the same advantages as the TFT 100A of the first embodiment.
You. On the other hand, the p-channel TFT 200B
A first gate electrode 208 and a first gate electrode
Insulation layer 210, semiconductor layer 216, and second gate insulation
Having a layer 219 and a second gate electrode 226 in this order.
I have. The p-channel TFT 200B also has the semiconductor layer 2
16th channel region 211B
Including a first gate electrode 208 and a second gate electrode 226;
It has a double gate structure. However, the semiconductor layer 216
Indicates the channel region 211B and the high concentration formed on both sides thereof.
Channel region 211B having only impurity region 225
And high-concentration impurity regions 225 formed on both sides thereof
And a low-concentration impurity region. Also, the first gate
The electrode 208 and the second gate electrode 226 are
Formed at positions corresponding to the 16 channel regions 211B.
And a region corresponding to the high-concentration impurity region 225 has a shape.
Not done. The CMOS TFT 200 has an n-channel TF
T200A second gate electrode 224 and p-channel T
Formed to cover the second gate electrode 226 of the FT 200B
Insulating layer 232, and the insulating layer 232 and
The second gate insulating layer 219 penetrates these,
This is a high concentration impurity region of the semiconductor layers 214 and 216.
(Source region and drain region) 215 and 225
Contact holes 236, 238, 240 leading to
242. The electrode 24 is formed on the insulating layer 232.
6, 250 and 252 are formed,
Contact holes 236, 238, 240 and 242
Through the high-concentration impurity regions 215 and 22 respectively.
5 is electrically connected. n-channel TFT200
The A electrode 246 is a low-potential electrode and has a p-channel T
The electrode 248 of the FT 200B is a high potential electrode. Ma
The output electrode 250 of the CMOS TFT 200 is
High concentration impurity region 215 of the p-channel TFT 200A.
And the high-concentration impurity region 225 of the
Is electrically connected to To cover these,
In addition, a second interlayer insulating layer 252 is formed. As described above, the CMOS TFT 200 is
The n-channel TFT 200A to be configured is the same as the TFT of the first embodiment.
Has substantially the same structural features as FT100A
Therefore, the source / drain breakdown voltage is high and the on-current is
It has the feature of being large. In general, n channel T
The FT has a lower withstand voltage than the p-channel TFT, and
Characteristics are likely to be degraded due to carrier generation.
It is preferable to form a low concentration impurity region in the channel TFT.
New Although the number of manufacturing processes increases, low concentration
Impurity regions may be formed. Next, referring to FIG.
The structure of 200C will be described. The TFT 200C is mounted on the insulating substrate 201.
A light-shielding layer 202, an insulating layer 204, and a first gate insulating layer.
Layer 210, semiconductor layer 218, and second gate insulating layer 21
9 and the gate electrode 220 in this order. The semiconductor layer 218 includes the channel region 211
C, low concentration impurity region 212 and high concentration impurity region 2
13 and the gate electrode 220 has a channel region
It is formed in the area opposite to 211C and has a low impurity concentration.
Object region 212 and high-concentration impurity region 213
It is not formed in the area. The semiconductor layer 218 has an additional volume.
Extended high-concentration impurity region 2 functioning as a charge electrode
13A. Extended high concentration impurity area
In the region (additional capacitance electrode) 213A, the second gate insulating layer 21 is formed.
9, an additional capacitance common electrode 222 is formed
Has been established. The TFT 200C has a gate electrode 220 and
And an additional capacitor common electrode 222 formed to cover the
Further comprising an edge layer 232, wherein the insulating layer 232 and the second gate
The insulating layer 219 penetrates these, and the semiconductor layer 218
To the high concentration impurity region (source region) 213 of FIG.
The hole 234 is provided. Formed on insulating layer 232
The source electrode 244 that is
4 electrically connected to the high-concentration impurity region 213
ing. In order to cover them, a second interlayer insulating
A layer 252 is formed and is formed on the second interlayer insulating layer.
The pixel electrode 256, which is connected to the second interlayer insulating layer 252,
Penetrates the edge layer 232 and the second gate insulating layer 219
High-concentration impurity region through contact hole 254
(Drain region) 213. The TFT 200C has a channel region 211C.
Between the high-concentration impurity regions 213 on both sides thereof.
Since it has the pure region 212, a relatively high source
It has a drain breakdown voltage. Next, referring to FIG. 7 and FIG.
TFT 2 in manufacturing method of display element of embodiment
00 and a method of manufacturing the pixel TFT 200C.
You. Other components of the display element are manufactured by known methods.
Therefore, the description is omitted here. First, FIG. 7A and FIG.
As described above, a light-shielding conductive
Using a material (for example, metal silicide), a pixel TF
Light shielding layer 20 for blocking light emitted to T200C
2 is formed in a predetermined pattern. Here, the TFT 20
In order to shield almost the entirety of the semiconductor layer 218 of O.C.
Although the optical layer 202 is formed, at least the channel region 21 is formed.
1C, preferably the channel region 211C and low concentration impurities
What is necessary is just to form so that the object area | region 212 and light may be shielded. Of course
Of course, it is necessary to shield the entire semiconductor layer 218 from light in terms of light resistance.
Is most preferred. The same process as the formation of this light shielding layer 202
And the n-channel constituting the driving CMOS TFT 200
First gate electrode 206 of TFT 200A and p-channel T
The first gate electrode 208 of the FT 200B is formed. You
That is, for example, the metal is almost entirely over the insulating substrate 201.
A silicide film (for example, WSi) is formed and
The light shielding layer 202, the first gate
Electrodes 206 and 208 are formed simultaneously. Next, the light shielding layer 202 and the n-channel TFT
200A first gate electrode 206 and p-channel TFT
Insulating substrate 2 so as to cover first gate electrode 208.
01, a thickness of, for example, silicon oxide
An insulating layer 204 of about 300 nm is formed. After this, drive
Layer 20 formed in the region of the CMOS TFT 200 for use
4 is removed by etching, and the first gate of the n-channel TFT is removed.
Electrode 206 and the first gate electrode 20 of the p-channel TFT.
And 8 are exposed. Thereafter, almost the entire surface of the insulating substrate 201 is covered.
For example, using silicon oxide, the thickness is about 50 nm to about 2 nm.
A first gate insulating layer 210 having a thickness of 00 nm is formed.
As a result, the first gate voltage of the driving CMOS TFT 200 is increased.
The poles 206 and 208 are only the first gate insulating layer 210
And the light-shielding layer 202 of the pixel TFT 200C.
Is covered with the insulating layer 204 and the first gate insulating layer 210.
Is As described above, the driving CMOS TFT 200
First gate electrodes 206 and 208 and their respective semiconductors
Gate insulation formed between body layers 214 and 216
The insulating layer functioning as a layer corresponds to the first gate insulating layer 210.
The thickness is easy to control.
And have a relatively large on-current.
(For example, about 50 nm to about 200 nm).
Wear. On the other hand, between the light shielding layer 202 and the semiconductor layer 218
The first gate insulating layer 210 and the insulating layer 204 are formed.
As a result, the light-shielding layer 202 and the semiconductor layer 218 are compared.
And separated by a thick insulating layer.
An increase in the parasitic capacitance of the elementary TFT 200C is suppressed. Next, FIG. 7B and FIG.
As described above, on the first gate insulating layer 210, for example,
Each silicon TFT 200A, 200
B and a semiconductor layer to be an active layer of 200C (thickness: about 1
0 nm to about 100 nm) 214, 216 and 218
It is formed in a predetermined pattern. Subsequently, almost the entire surface of the insulating substrate 201
The second gate insulating layer using, for example, silicon oxide
(Thickness: about 100 nm to about 200 nm) 219 is formed
You. This second gate insulating layer219On top of, for example, metal (eg
For example, using Al) or low-resistance polycrystalline silicon,
Gate electrode 220 and additional capacitance of element TFT 200C
Common electrode (upper electrode of additional capacitance) 222 and n-channel
A second gate electrode 224 of the TFT 200A and a p-channel
A predetermined pattern is applied to the second gate electrode 226 of the TFT 200B.
Formed. First gate electrodes 206 and 208;
CMOST is used for the second gate electrodes 224 and 226.
An input voltage to the FT 200 is applied. Next, the second gate of the n-channel TFT 200A
Gate electrode 224 and the gate electrode of the pixel TFT 200C
220 and the semiconductor layers 214 and 218
Then, about 1 × 10¹³/
cm^TwoInject at a low concentration. At this time, p channel
Resist pattern covering the semiconductor layer 216 of the TFT 200B.
Turns are formed, and ions are injected into the semiconductor layer 216.
Not to be entered. By this ion implantation,
The first gate voltage of each of the semiconductor layers 214 and 218
Low concentration near the bottom of the pole 224 and the gate electrode 220
Pure regions 217 and 212 are formed, respectively. Semiconduct
First gate electrode 2 of each of body layers 214 and 218
24 and the gate electrode 220
Flannel regions 211A and 211C are formed. Subsequently, the low density of the n-channel TFT 200A is
Impurity region 217 and low concentration impurities of TFT 200C
Forming a resist pattern covering the object region 212,
Phosphorous ions from above substrate 201¹⁵/ Cm^Two
Inject at high concentration. At this time, the p-channel TF
Resist pattern covering semiconductor layer 216 of T200B
Are formed, and ions are implanted into the semiconductor layer 216.
Keep away. By this ion implantation, the first gate
A channel under the gate electrode 224 and the gate electrode 220.
Areas 211A and 211C, and low density
Impurity regions 217 and 212 and further outside
Concentration impurity regions 215 and 213 are formed, and n channel
A tunnel type TFT 200A and TFT 200C are obtained.
You. Subsequently, the n-channel type TFT 200A and the
And a resist pattern covering the TFT 200C,
The second gate electrode 226 of the p-channel TFT 200B is
As a mask, on the semiconductor layer 216, on the insulating substrate 201.
From boron ion 1 × 10¹⁵/ Cm^TwoAt a high concentration of
inject. In this manner, the lower part of the second gate electrode 226
Channel region 211B, and a high concentration non-
A pure region 225 is formed, and a p-channel TFT is obtained.
You. Almost all over the insulating substrate 201 so as to cover these
A first interlayer insulating layer using, for example, silicon oxide
232 are formed. Next, the first interlayer insulating layer 232 is patterned
And contact holes 234 (FIG. 6), 23
6, 238, 240 and 242 (FIG.5) Is formed.
Thereafter, as shown in FIG.
Is formed integrally with the source bus wiring so as to cover
Electrode 244, n-channel T to which the lower voltage is applied
246 of FT200A, higher voltage is applied
Electrode 248 of p-channel TFT 200B, n-channel T
FT200A and p-channel TFT200B
To which the output voltage from the CMOS TFT 200 is applied.
Each of the poles 250 is formed using a metal (for example, Al).
In a pattern of Subsequently, over almost the entire surface of the insulating substrate 201,
After forming the second interlayer insulating layer 252, the pixel TFT 20
Gate insulating layer 219 and first interlayer insulating layer 23 at 0C
2. Contact holes penetrating the second interlayer insulating layer 252
254 are formed by etching. Next, the second layer
A transparent conductive film (eg, ITO) is formed on almost the entire surface of the insulating layer 252.
Film), and by patterning it,
The pixel electrode 256 is formed. The pixel electrode 256 has a contour
And the pixel portion of the TFT 200C through the connection hole 254.
The pixel electrode 25 is connected to the drain of the transistor.
6 is formed. Hereinafter, as described above, the driving CMOST
Actuator with FT200 and pixel TFT 200C formed
Matrix substrate and opposing substrate on which opposing electrodes are formed
And sealing the liquid crystal material between the two substrates.
Therefore, the liquid crystal display device of the present embodiment is obtained. Above
Of components other than the driving TFT and pixel TFT
Known methods can be widely used for fabrication. The above-described driver-integrated liquid of the present embodiment
In the crystal display element, the lower part of the pixel TFT 200C
Is incident on the TFT 200C from the insulating substrate 201 side.
A light-blocking layer 202 for blocking light is formed. Ma
The driving CMOSTF is formed from the same film as the light shielding layer 202.
First gate electrodes 206 and 208 of T200 are formed.
Have been. The first gate electrodes 206 and 208
At least a channel of each of the semiconductor layers 214 and 216
Formed in a region facing the cell regions 211A and 211B.
Channel region 2 from the insulating substrate 201 side.
The light incident on 11A and 211B is blocked. Follow
Pixel TFT 200C and driving CMOS TFT
All 200 have excellent light resistance. The n-ch of the driving CMOS TFT 200
The channel TFT 200A is the TFT 100A of the first embodiment.
Has the same structural features as practical
High drain-drain breakdown voltage and large on-current. Therefore, the liquid crystal display device of the present embodiment has a high durability.
Driving CMO with excellent optical properties and operating at high frequency
Extremely high definition and high quality due to the provision of STFT200
The display of the order can be realized. In addition, this LCD table
Since the display element has excellent light resistance, it is suitable for projection type display devices.
Used for The above-described pixel TFT 200C of the display element
Instead of using the TFT 200D shown in FIG.
Wear. The TFT 200D has an insulating layer (for example, a thickness
The additional capacitance of silicon oxide film 204
In that the region to be formed has an opening 204a.
Therefore, it is different from the TFT 200C. Other components are T
Since they are substantially the same as the FT200C, they are denoted by the same reference numerals.
The description is omitted here. The first gate formed on the insulating layer 204
Region of the insulating layer 210 and the semiconductor layer 218 (additional capacitance
Electrode) 213A, second gate insulating layer 219, and additional capacitor
The common electrode 22 is formed so as to cover the opening 204a.
Have been. That is, the additional capacitance electrode 213A and the second game
The insulating layer 219 and the additional capacitance common electrode 222 have openings.
204a as well.
The effective area of the additional capacitance constituted by
Larger than the projected area to Therefore, the structure of the TFT 200D shown in FIG.
When the structure is adopted, a capacitance value larger than that of the TFT 200C is obtained.
The additional capacitance can be formed. Conversely, the same
When forming an additional capacitor having a quantity value, the TFT 20
Area (projection plane)
Product), reducing the area of the light-impermeable area.
To improve the aperture ratio of the display element
Can be. The display device including the TFT 200D is described above.
It is manufactured using substantially the same method as the manufacturing method described above.
The opening 204a of the insulating layer 204 of the TFT 200D is an example.
For example, in the manufacturing method described above, the driving CMOSTF
Etching the insulating layer 204 formed in the region of T200
At the same time in the removing step. This manufacturing
If the method is adopted, a table having the above-described TFT 200C is obtained.
The TFT 2 can be manufactured without increasing the number of steps in the method of manufacturing the display element.
A display element having 00D can be manufactured. [0099] According to the present invention,Driving transistor and
do it,Excellent light resistance, large on-current and sufficient
Thin film transistor with high source / drain breakdown voltage
Since it hasHigh-definition, high-quality display
An element can be realized. In addition, the thin film transistor
Stars have excellent light resistance, making them suitable for projection display devices.
High-definition and high-quality display
You.

【図面の簡単な説明】 【図１】本発明の実施形態１によるＴＦＴ１００Ａの断
面構造を模式的に示す図である。 【図２】（ａ）〜（ｃ）は、ＴＦＴ１００Ａの製造工程
における断面構造を模式的に示す図である。 【図３】本発明の実施形態２によるＴＦＴ１００Ｂの断
面構造を模式的に示す図である。 【図４】（ａ）〜（ｃ）は、ＴＦＴ１００Ｂの製造工程
における断面構造を模式的に示す図である。 【図５】本発明の実施形態３による表示素子の駆動用Ｔ
ＦＴ２００の断面構造を模式的に示す図である。 【図６】本発明の実施形態３による表示素子の画素用Ｔ
ＦＴ２００Ｃの断面構造を模式的に示す図である。 【図７】（ａ）〜（ｃ）は、本発明の実施形態３による
表示素子の駆動用ＴＦＴ２００の製造工程における断面
構造を模式的に示す図である。 【図８】（ａ）〜（ｃ）は、本発明の実施形態３による
表示素子の画素用ＴＦＴ２００Ｃの製造工程における断
面構造を模式的に示す図である。 【図９】本発明の実施形態３による表示素子の他の画素
用ＴＦＴ２００Ｄの断面構造を模式的に示す図である。 【図１０】従来のドライバ一体型液晶表示素子３００の
構造を模式的に示す平面図である。 【図１１】従来の液晶表示素子３００の一画素部の平面
構造を模式的に示す図である。 【図１２】従来の液晶表示素子３００の一画素部の断面
構造を模式的に示す図であり、図１１のＡ−Ａ’線に沿
った断面図に相当する。 【符号の説明】 １００Ａ ＴＦＴ １０１ 絶縁性基板 １０２ 第１ゲート電極 １０４ 第１ゲート絶縁層 １０６ 半導体層 １０８ 第２ゲート絶縁層 １１０Ａ 第２ゲート電極 １１２ 低濃度不純物領域 １１３ 高濃度不純物領域 １１４ チャネル領域 １１６ 絶縁層 １１８、１２０ コンタクトホール １２０ ドレイン電極 １２２ ソース電極BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram schematically showing a cross-sectional structure of a TFT 100A according to a first embodiment of the present invention. FIGS. 2A to 2C are diagrams schematically showing a cross-sectional structure in a manufacturing process of the TFT 100A. FIG. 3 is a diagram schematically showing a cross-sectional structure of a TFT 100B according to a second embodiment of the present invention. FIGS. 4A to 4C are diagrams schematically showing a cross-sectional structure in a manufacturing process of the TFT 100B. FIG. 5 shows a driving element T for a display element according to a third embodiment of the present invention.
It is a figure which shows the cross-section of FT200 typically. FIG. 6 shows a pixel T of a display device according to a third embodiment of the present invention.
It is a figure which shows the cross-section of FT200C typically. FIGS. 7A to 7C are diagrams schematically showing a cross-sectional structure in a manufacturing process of a display element driving TFT 200 according to a third embodiment of the present invention. FIGS. 8A to 8C are diagrams schematically showing a cross-sectional structure in a manufacturing process of a pixel TFT 200C of a display element according to a third embodiment of the present invention. FIG. 9 is a diagram schematically showing a cross-sectional structure of another pixel TFT 200D of the display element according to the third embodiment of the present invention. FIG. 10 is a plan view schematically showing the structure of a conventional driver-integrated liquid crystal display element 300. FIG. 11 is a diagram schematically showing a planar structure of one pixel portion of a conventional liquid crystal display element 300. 12 is a diagram schematically showing a cross-sectional structure of one pixel portion of a conventional liquid crystal display element 300, and corresponds to a cross-sectional view taken along line AA ′ of FIG. [Description of Reference Numerals] 100A TFT 101 Insulating substrate 102 First gate electrode 104 First gate insulating layer 106 Semiconductor layer 108 Second gate insulating layer 110A Second gate electrode 112 Low concentration impurity region 113 High concentration impurity region 114 Channel region 116 Insulating layers 118, 120 Contact hole 120 Drain electrode 122 Source electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１６Ａ 21/8238 ６１２Ｂ 27/092 ６１９Ｂ 27/08 ３２１Ｄ ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. ⁷ Identification code FI H01L 21/336 H01L 29/78 616A 21/8238 612B 27/092 619B 27/08 321D

Claims (1)

(57)【特許請求の範囲】 【請求項１】 駆動用トランジスタを含む駆動回路と、
前記駆動回路から供給される電圧によって駆動される複
数の画素とを有する表示素子であって、前記駆動用トラ
ンジスタは、 第１ゲート電極、第１ゲート絶縁層、半導体層、第２ゲ
ート絶縁層、および第２ゲート電極が基板上にこの順に
形成された薄膜トランジスタであって、 前記半導体層は、チャネル領域、低濃度不純物領域およ
び高濃度不純物領域を有し、且つ、前記第１ゲート電極
は、遮光性を有する材料から形成されており、 少なく
とも前記チャネル領域および前記低濃度不純物領域に対
向する領域に形成されていると共に、 前記複数の画素のそれぞれは、表示媒体層と、前記表示
媒体層に電圧を印加するための電極と、前記電極と前記
駆動回路との間に設けられた画素用トランジスタと、前
記画素用トランジスタの半導体層の前記基板側に設けら
れた遮光層とを有し、前記遮光層は、前記駆動用トラン
ジスタの前記第１ゲート電極と同じ材料で形成されてお
り、 前記画素用トランジスタの前記半導体層と前記遮光層と
の間に下部絶縁層を有し、前記下部絶縁層の厚さは、前
記第１ゲート絶縁層の厚さよりも厚い、表示素子。 (57) [Claim 1] A driving circuit including a driving transistor,
A display element having a plurality of pixels driven by a voltage supplied from the driving circuit, wherein the driving transistor includes a first gate electrode, a first gate insulating layer, a semiconductor layer, a second gate insulating layer, And a second gate electrode formed on the substrate in this order, wherein the semiconductor layer has a channel region, a low-concentration impurity region and a high-concentration impurity region, and the first gate electrode is light-shielded. is formed of a material having a gender, with formed in a region facing at least the channel region and the low concentration impurity regions, each of the plurality of pixels, and the display medium layer, wherein the display
An electrode for applying a voltage to the medium layer;
A pixel transistor provided between the driving circuit and
Provided on the substrate side of the semiconductor layer of the pixel transistor.
A light shielding layer, wherein the light shielding layer is
The first gate electrode of the transistor is formed of the same material as the first gate electrode.
The semiconductor layer and the light shielding layer of the pixel transistor
A lower insulating layer between them, the thickness of the lower insulating layer being
A display element having a thickness greater than the thickness of the first gate insulating layer.