JP3515235B2 - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に書き込みデータを入力するための入力バッファ回路に
関するものである。
【０００２】近年、半導体記憶装置は高集積化及び大容
量化が益々進み、電源の低電圧化及び低消費電力化も進
んでいる。また、記憶容量の大容量化にともなって、入
出力ビット数の多ビット化が進み、これにともなって入
出力ピン及びその入出力ピンに接続される入力バッファ
回路の数も増大する傾向にある。従って、各入力バッフ
ァ回路の消費電力を低減することが必要となっている。
【０００３】
【従来の技術】従来のシンクロナスＤＲＡＭの入出力パ
ッドに接続されるバッファ回路の構成を図５に示す。
【０００４】入出力パッド１に接続される出力バッファ
回路２は、半導体記憶装置の読み出しモード時に出力制
御回路３から出力される出力制御信号ＯＥに基づいて活
性化され、選択された記憶セルから読みだされた読み出
しデータＲＤを出力データＤout として入出力パッド１
に出力する。
【０００５】前記入出力パッド１に接続される入力バッ
ファ回路４は、外部から入出力パッド１に入力される入
力データＤinを書き込みデータＷＤとしてライトアンプ
５に出力する。そして、ライトアンプ５で増幅された書
き込みデータＷＤが、選択された記憶セルに書き込まれ
る。
【０００６】前記入力バッファ回路４には、シンクロナ
スＤＲＡＭのパワーダウンモード時にパワーダウン信号
ＥＮが入力され、そのパワーダウン信号ＥＮの入力に基
づいて不活性化される。
【０００７】前記入力バッファ回路４の具体的構成を図
６に示す。前記入力データＤinはＮチャネルＭＯＳトラ
ンジスタＴr1のゲートに入力され、同トランジスタＴr1
のドレインはＰチャネルＭＯＳトランジスタＴr2を介し
て電源Ｖccに接続される。
【０００８】ＮチャネルＭＯＳトランジスタＴr3のゲー
トには基準電圧Ｖref が入力され、同トランジスタＴr3
のドレインは、ＰチャネルＭＯＳトランジスタＴr4を介
して電源Ｖccに接続される。前記基準電圧Ｖref は１／
２Ｖccである。
【０００９】前記トランジスタＴr1，Ｔr3のソースは、
ＮチャネルＭＯＳトランジスタＴr5のドレインに接続さ
れ、同トランジスタＴr5のソースは電源Ｖssに接続され
るとともに、ゲートには前記パワーダウン信号ＥＮが入
力される。
【００１０】前記トランジスタＴr2にはＰチャネルＭＯ
ＳトランジスタＴr6が並列に接続され、同トランジスタ
Ｔr6のゲートには前記パワーダウン信号ＥＮが入力され
る。前記トランジスタＴr4にはＰチャネルＭＯＳトラン
ジスタＴr7が並列に接続され、同トランジスタＴr7のゲ
ートには前記パワーダウン信号ＥＮが入力される。
【００１１】また、前記トランジスタＴr4のドレインは
ＮチャネルＭＯＳトランジスタＴr8を介して同トランジ
スタＴr4のゲートに接続される。前記トランジスタＴr8
はそのゲートが電源Ｖccに接続されて、常時オンされ
る。
【００１２】従って、前記トランジスタＴr1〜Ｔr5及び
同Ｔr8により、カレントミラー回路が構成される。この
ようなカレントミラー型の入力バッファ回路は、消費電
力は多いが、小振幅の入力信号に対して高速にかつ安定
して動作するという特徴を備え、シンクロナスＤＲＡＭ
によく使用される。
【００１３】前記トランジスタＴr1のドレインは、直列
に接続された３段のインバータ回路６の入力端子に接続
され、同インバータ回路６から書き込みデータＷＤが出
力される。
【００１４】このように構成された入力バッファ回路４
では、パワーダウンモード時にパワーダウン信号ＥＮが
Ｌレベルとなると、トランジスタＴr5がオフされるとと
もに、トランジスタＴr6，Ｔr7がオンされる。
【００１５】すると、トランジスタＴr1，Ｔr3のドレイ
ン電位は、入力データＤinに関わらずともにＨレベルと
なり、書き込みデータＷＤはＬレベルに固定される。従
って、入力バッファ回路４は不活性状態となる。
【００１６】一方、パワーダウンモード時以外の書き込
みモード、読み出しモード及びスタンバイモード時に、
パワーダウン信号ＥＮがＨレベルとなると、トランジス
タＴr5がオンされるとともに、トランジスタＴr6，Ｔr7
がオフされる。
【００１７】すると、カレントミラー回路の動作によ
り、入力データＤinが基準電圧Ｖrefより低くなると、
トランジスタＴr1のドレイン電位が上昇して、書き込み
データＷＤがＬレベルとなる。
【００１８】また、入力データＤinが基準電圧Ｖref よ
り高くなると、トランジスタＴr1のドレイン電位が低下
して、書き込みデータＷＤがＨレベルとなる。なお、書
き込みモード時以外にはライトアンプ５が不活性化され
て、入力バッファ回路４から出力信号ＷＤが出力されて
も、無用な書き込みが行われないようになっている。
【００１９】
【発明が解決しようとする課題】上記のような入力バッ
ファ回路４では、パワーダウンモード時以外はＨレベル
のパワーダウン信号ＥＮに基づいて活性化されている。
図７に示すように、スタンバイモード時において、出力
バッファ回路２の出力データＤout がハイインピーダン
ス状態にあるときは、出力信号ＷＤはＨレベルあるいは
Ｌレベルとなる。
【００２０】この状態から、読み出しモードに移行し
て、出力制御信号ＯＥがＬレベルとなって出力バッファ
回路２が活性化され、例えば出力データＤout がＨレベ
ルとなると、入力バッファ回路４の入力信号ＤinもＨレ
ベルとなる。すると、入力バッファ回路４からＨレベル
の出力信号ＷＤが出力される。
【００２１】また、出力データＤout がＬレベルとなる
と、入力バッファ回路４の入力信号ＤinもＬレベルとな
る。すると、入力バッファ回路４からＬレベルの出力信
号ＷＤが出力される。
【００２２】従って、入力バッファ回路４の出力信号Ｗ
Ｄを必要としない読み出しモード時においても、入力バ
ッファ回路４は出力バッファ回路２から出力される出力
データＤout に基づいて動作して、電力を消費するとい
う問題点がある。
【００２３】特に、入出力ビット数が多ビット化された
半導体記憶装置では、多数の入出力パッド毎に設けられ
る入力バッファ回路が、それぞれ上記のように動作する
ので、消費電力が増大するという問題点がある。
【００２４】この発明の目的は、半導体記憶装置の入力
バッファ回路の消費電力を低減することにある。
【００２５】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、入出力パッド１に入力バッファ回
路１１と出力バッファ回路２とが接続され、前記出力バ
ッファ回路２は制御回路３から出力される活性化信号Ｏ
Ｅに基づいて前記入出力パッド１に出力データＤout を
出力し、前記入力バッファ回路１１は、入出力パッド１
に入力される入力データＤinを内部回路５に出力する。
そして、前記入力バッファ回路１１に入力されるパワー
ダウン信号ＥＮによりパワーダウン制御されるパワーダ
ウンモードを備えている。前記入力バッファ回路１１
は、前記活性化信号ＯＥが入力されたとき、前記パワー
ダウン信号ＥＮに関わらず、該入力バッファ回路１１が
不活性化される。
【００２６】請求項１に記載の発明は、入出力パッドに
入力バッファ回路と出力バッファ回路とが接続され、前
記出力バッファ回路は制御回路から出力される活性化信
号に基づいて前記入出力パッドに出力データを出力し、
前記入力バッファ回路は、入出力パッドに入力される入
力データを内部回路に出力するとともに、前記入力バッ
ファ回路に入力されるパワーダウン信号によりパワーダ
ウン制御されるパワーダウンモードを備えた半導体記憶
装置であって、前記入力バッファ回路は、転送ゲート
と、インバータと、Ｎチャネルトランジスタと、前記入
力データの入力を受けるカレントミラー回路と、前記カ
レントミラー回路に接続されてパワーダウン制御を行う
トランジスタ群とを備え、前記パワーダウン信号は前記
転送ゲート及び前記トランジスタ群の各ゲートを介して
前記カレントミラー回路に出力され、前記活性化信号は
前記転送ゲートのＮチャネル側ゲート及び前記インバー
タの入力端子に入力され、前記インバータの出力端子は
前記転送ゲートのＰチャネル側ゲート及び前記Ｎチャネ
ルトランジスタのゲートに接続され、前記Ｎチャネルト
ランジスタのソースはソース電源に接続され、同ドレイ
ンは前記トランジスタ群の各ゲートに接続され、前記活
性化信号が入力されたとき、前記パワーダウン信号に関
わらず、該カレントミラー回路を不活性化することを要
旨とする。
【００２７】（作用）
請求項１では、出力バッファ回路から入出力パッドに出
力データが出力されるとき、活性化信号が入力されてい
れば、パワーダウン信号に関わらず、入力バッファ回路
が不活性化される。
【００２８】
【００２９】
【実施例】図２は本発明を具体化した一実施例のバッフ
ァ回路の構成を示す。入出力パッド１、出力バッファ回
路２、出力制御回路３及びライトアンプ５は前記従来例
と同一構成である。
【００３０】入力バッファ回路１１は、出力制御信号Ｏ
Ｅと、入力データＤinが入力され、出力信号ＷＤをライ
トアンプ５に出力する。前記入力バッファ回路１１の具
体的構成を図３に示す。この入力バッファ回路１１は、
前記従来例の入力バッファ回路に転送ゲート１２、イン
バータ回路１３及びＮチャネルＭＯＳトランジスタＴr9
が付加されたものであり、前記従来例と同一構成部分は
同一符号を付して説明する。
【００３１】パワーダウン信号ＥＮは、転送ゲート１２
を介してトランジスタＴr5，Ｔr6，Ｔr7のゲートに入力
される。また、転送ゲート１２のＮチャネル側ゲートに
は、前記出力制御信号ＯＥが入力され、Ｐチャネル側ゲ
ートには、出力制御信号ＯＥがインバータ回路１３で反
転されて入力される。
【００３２】前記トランジスタＴr5，Ｔr6，Ｔr7のゲー
トは、前記トランジスタＴr9を介して電源Ｖssに接続さ
れ、同トランジスタＴr9のゲートには前記インバータ回
路１３の出力信号が入力される。
【００３３】このように構成された入力バッファ回路１
１では、書き込みモード時には、Ｈレベルの出力制御信
号ＯＥが入力されるため、転送ゲートはオンされ、トラ
ンジスタＴr9はオフされるため、前記従来例と実質的に
同一構成となり、同様に動作する。
【００３４】読み出しモード時にＬレベルの出力制御信
号ＯＥが入力されると、転送ゲート１２はオフされ、ト
ランジスタＴr9はオンされる。すると、トランジスタＴ
r5はオフされるとともに、トランジスタＴr6，Ｔr7はオ
ンされて、図４に示すように、入力バッファ回路１１の
出力信号ＷＤは、入力データＤin及びパワーダウン信号
ＥＮに関わらず、Ｌレベルに固定される。
【００３５】従って、読み出しモード時には、パワーダ
ウン信号ＥＮに関わらず入力バッファ回路１１は不活性
化されて、出力データＤout に基づく電力の消費を防止
することができる。
【００３６】特に、このような入力バッファ回路が多数
使用される多ビット構成の半導体記憶装置では、消費電
力の低減効果が大きい。上記実施例から把握できる請求
項以外の技術思想について、以下にその効果とともに記
載する。
（１）多数の入出力パッドに入力バッファ回路と出力バ
ッファ回路とがそれぞれ接続され、前記各出力バッファ
回路は制御回路から出力される活性化信号に基づいて前
記各入出力パッドに出力データを出力し、前記各入力バ
ッファ回路は、各入出力パッドに入力される入力データ
を内部回路に出力する半導体記憶装置であって、前記各
入力バッファ回路には、前記各出力バッファ回路に入力
される活性化信号を入力して、前記各出力バッファ回路
の活性時に、前記各入力バッファ回路を不活性化した。
入力バッファ回路が多数使用される多ビット構成の半導
体記憶装置で、消費電力を低減することができる。
【００３７】
【発明の効果】以上詳述したように、この発明は、半導
体記憶装置の入力バッファ回路の消費電力を低減するこ
とができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input buffer circuit for inputting write data to a semiconductor memory device. In recent years, semiconductor memory devices have been increasingly integrated and increased in capacity, and the power supply voltage and power consumption have also been reduced. In addition, as the storage capacity increases, the number of input / output bits increases, and the number of input / output pins and the number of input buffer circuits connected to the input / output pins also tend to increase. . Therefore, it is necessary to reduce the power consumption of each input buffer circuit. FIG. 5 shows a configuration of a buffer circuit connected to input / output pads of a conventional synchronous DRAM. An output buffer circuit 2 connected to an input / output pad 1 is activated based on an output control signal OE output from an output control circuit 3 in a read mode of a semiconductor memory device, and reads data from a selected memory cell. The read data RD output as the output data Dout
Output to The input buffer circuit 4 connected to the input / output pad 1 outputs input data Din input from the outside to the input / output pad 1 to the write amplifier 5 as write data WD. Then, the write data WD amplified by the write amplifier 5 is written to the selected storage cell. A power down signal EN is input to the input buffer circuit 4 in the power down mode of the synchronous DRAM, and is deactivated based on the input of the power down signal EN. FIG. 6 shows a specific configuration of the input buffer circuit 4. The input data Din is input to the gate of an N-channel MOS transistor Tr1,
Is connected to a power supply Vcc via a P-channel MOS transistor Tr2. The reference voltage Vref is input to the gate of the N-channel MOS transistor Tr3.
Is connected to a power supply Vcc via a P-channel MOS transistor Tr4. The reference voltage Vref is 1 /
2 Vcc. The sources of the transistors Tr1 and Tr3 are:
The drain of the N-channel MOS transistor Tr5 is connected, the source of the transistor Tr5 is connected to the power supply Vss, and the gate receives the power down signal EN. The transistor Tr2 has a P-channel MO.
An S transistor Tr6 is connected in parallel, and the power down signal EN is input to the gate of the transistor Tr6. A P-channel MOS transistor Tr7 is connected in parallel to the transistor Tr4, and the power down signal EN is input to the gate of the transistor Tr7. The drain of the transistor Tr4 is connected to the gate of the transistor Tr4 via an N-channel MOS transistor Tr8. The transistor Tr8
Has its gate connected to the power supply Vcc and is always turned on. Accordingly, the transistors Tr1 to Tr5 and Tr8 constitute a current mirror circuit. Such a current mirror type input buffer circuit consumes a large amount of power, but has a feature that it operates stably at a high speed with respect to an input signal having a small amplitude.
Often used for. The drain of the transistor Tr1 is connected to input terminals of a three-stage inverter circuit 6 connected in series, and the inverter circuit 6 outputs write data WD. The input buffer circuit 4 configured as described above
When the power down signal EN goes low in the power down mode, the transistor Tr5 is turned off and the transistors Tr6 and Tr7 are turned on. Then, the drain potentials of the transistors Tr1 and Tr3 become H level regardless of the input data Din, and the write data WD is fixed at L level. Therefore, the input buffer circuit 4 becomes inactive. On the other hand, in the write mode, read mode and standby mode other than the power down mode,
When the power down signal EN becomes H level, the transistor Tr5 is turned on and the transistors Tr6 and Tr7 are turned on.
Is turned off. Then, when the input data Din becomes lower than the reference voltage Vref due to the operation of the current mirror circuit,
The drain potential of the transistor Tr1 rises, and the write data WD goes to L level. When the input data Din becomes higher than the reference voltage Vref, the drain potential of the transistor Tr1 decreases, and the write data WD becomes H level. It is to be noted that, even when the write amplifier 5 is deactivated except in the write mode, even if the output signal WD is output from the input buffer circuit 4, useless writing is not performed. In the input buffer circuit 4 as described above, the input buffer circuit 4 is activated based on the H level power down signal EN except in the power down mode.
As shown in FIG. 7, in the standby mode, when the output data Dout of the output buffer circuit 2 is in a high impedance state, the output signal WD goes high or low. From this state, the mode shifts to the read mode, the output control signal OE goes low and the output buffer circuit 2 is activated. For example, when the output data Dout goes high, the input signal of the input buffer circuit 4 is output. Din also goes high. Then, an H-level output signal WD is output from the input buffer circuit 4. When the output data Dout goes low, the input signal Din of the input buffer circuit 4 goes low. Then, an L-level output signal WD is output from the input buffer circuit 4. Therefore, the output signal W of the input buffer circuit 4
Even in the read mode that does not require D, the input buffer circuit 4 operates based on the output data Dout output from the output buffer circuit 2 and consumes power. Particularly, in a semiconductor memory device in which the number of input / output bits is increased, the input buffer circuits provided for each of a large number of input / output pads operate as described above, so that power consumption increases. There are points. An object of the present invention is to reduce power consumption of an input buffer circuit of a semiconductor memory device. FIG. 1 is a diagram illustrating the principle of the present invention . That is, the input buffer circuit 11 and the output buffer circuit 2 are connected to the input / output pad 1, and the output buffer circuit 2 activates the activation signal O output from the control circuit 3.
E, the output data Dout is output to the input / output pad 1, and the input buffer circuit 11 outputs the output data Dout to the input / output pad 1.
Is output to the internal circuit 5.
A power down mode is provided in which power down is controlled by a power down signal EN input to the input buffer circuit 11. The input buffer circuit 11
Is the power when the activation signal OE is input.
The input buffer circuit 11 is inactivated regardless of the down signal EN . According to the first aspect of the present invention, an input / output pad
The input and output buffer circuits are connected and
The output buffer circuit activates the activation signal output from the control circuit.
Output data to the input / output pad based on the signal,
The input buffer circuit receives an input signal from an input / output pad.
Output data to the internal circuit, and
Power down by the power down signal
Semiconductor memory with power-down mode controlled
Device, wherein the input buffer circuit comprises a transfer gate
An inverter; an N-channel transistor;
A current mirror circuit for receiving input of force data;
Connected to rent mirror circuit to perform power down control
A transistor group, wherein the power down signal is
Via the transfer gate and each gate of the transistor group
Output to the current mirror circuit, and the activation signal
An N-channel side gate of the transfer gate and the invar;
Input terminal of the inverter, and the output terminal of the inverter is
The P-channel side gate of the transfer gate and the N-channel
Connected to the gate of the N-channel transistor.
The source of the transistor is connected to the source power supply and
Is connected to each gate of the transistor group,
When the activation signal is input, the
However, it is necessary to deactivate the current mirror circuit.
To the effect. (Operation) According to the first aspect, when output data is output from the output buffer circuit to the input / output pad , the activation signal is input.
Then, the input buffer circuit is inactivated regardless of the power down signal . FIG. 2 shows a configuration of a buffer circuit according to an embodiment of the present invention. The input / output pad 1, the output buffer circuit 2, the output control circuit 3, and the write amplifier 5 have the same configuration as the conventional example. The input buffer circuit 11 has an output control signal O
E and input data Din are input, and an output signal WD is output to the write amplifier 5. FIG. 3 shows a specific configuration of the input buffer circuit 11. This input buffer circuit 11
A transfer gate 12, an inverter circuit 13, and an N-channel MOS transistor Tr9 are added to the input buffer circuit of the conventional example.
Are added, and the same components as those in the conventional example are denoted by the same reference numerals and described. The power down signal EN is transmitted to the transfer gate 12
Are input to the gates of the transistors Tr5, Tr6 and Tr7 through the gate. The output control signal OE is input to the N-channel side gate of the transfer gate 12, and the output control signal OE is inverted and input by the inverter circuit 13 to the P-channel side gate. The gates of the transistors Tr5, Tr6 and Tr7 are connected to the power supply Vss via the transistor Tr9, and the output signal of the inverter circuit 13 is input to the gate of the transistor Tr9. The input buffer circuit 1 configured as described above
In the write mode 1, in the write mode, the H level output control signal OE is input, so that the transfer gate is turned on and the transistor Tr9 is turned off. When the output control signal OE at L level is input in the read mode, the transfer gate 12 is turned off and the transistor Tr9 is turned on. Then, the transistor T
r5 is turned off, and the transistors Tr6 and Tr7 are turned on. As shown in FIG. 4, the output signal WD of the input buffer circuit 11 is fixed at L level regardless of the input data Din and the power down signal EN. You. Therefore, in the read mode, the input buffer circuit 11 is inactivated irrespective of the power down signal EN, so that power consumption based on the output data Dout can be prevented. In particular, in a semiconductor memory device having a multi-bit configuration in which a large number of such input buffer circuits are used, the effect of reducing power consumption is great. The technical ideas other than the claims that can be grasped from the above embodiments will be described below together with their effects. (1) An input buffer circuit and an output buffer circuit are connected to a number of input / output pads, respectively, and the output buffer circuits output output data to the input / output pads based on an activation signal output from a control circuit. Each of the input buffer circuits is a semiconductor memory device that outputs input data input to each input / output pad to an internal circuit, and each of the input buffer circuits has an active state input to each of the output buffer circuits. When each of the output buffer circuits is activated by inputting the activation signal, each of the input buffer circuits is inactivated.
In a semiconductor memory device having a multi-bit configuration in which a large number of input buffer circuits are used, power consumption can be reduced. As described in detail above, the present invention can reduce the power consumption of the input buffer circuit of the semiconductor memory device.
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 一実施例を示すブロック図である。
【図３】 一実施例の入力バッファ回路を示す回路図で
ある。
【図４】 一実施例の動作を示す波形図である。
【図５】 従来例を示すブロック図である。
【図６】 従来例の入力バッファ回路を示す回路図であ
る。
【図７】 従来例の動作を示す波形図である。
【符号の説明】
１ 入出力パッド
２ 出力バッファ回路
３ 制御回路
５ 内部回路
１１ 入力バッファ回路
ＯＥ 活性化信号
Ｄout 出力データ
Ｄin 入力データBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram illustrating the principle of the present invention. FIG. 2 is a block diagram showing one embodiment. FIG. 3 is a circuit diagram showing an input buffer circuit according to one embodiment. FIG. 4 is a waveform chart showing the operation of one embodiment. FIG. 5 is a block diagram showing a conventional example. FIG. 6 is a circuit diagram showing a conventional input buffer circuit. FIG. 7 is a waveform chart showing the operation of the conventional example. [Description of Signs] 1 input / output pad 2 output buffer circuit 3 control circuit 5 internal circuit 11 input buffer circuit OE activation signal Dout output data Din input data
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古山 孝昭 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭62−154915（ＪＰ，Ａ) 特開 昭60−252979（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Takaaki Koyama 2-184-2 Kozoji-cho, Kasugai-shi, Aichi Fujitsu VSI Co., Ltd. (56) References JP-A-62-154915 (JP, A) JP-A-60-252979 (JP, A)
Claims (1)
バッファ回路とが接続され、前記出力バッファ回路は制
御回路から出力される活性化信号に基づいて前記入出力
パッドに出力データを出力し、前記入力バッファ回路
は、入出力パッドに入力される入力データを内部回路に
出力するとともに、前記入力バッファ回路に入力される
パワーダウン信号によりパワーダウン制御されるパワー
ダウンモードを備えた半導体記憶装置であって、 前記入力バッファ回路は、転送ゲートと、インバータ
と、Ｎチャネルトランジスタと、前記入力データの入力
を受けるカレントミラー回路と、前記カレントミラー回
路に接続されてパワーダウン制御を行うトランジスタ群
とを備え、 前記パワーダウン信号は前記転送ゲート及び前記トラン
ジスタ群の各ゲートを介して前記カレントミラー回路に
出力され、 前記活性化信号は前記転送ゲートのＮチャネル側ゲート
及び前記インバータの入力端子に入力され、 前記インバータの出力端子は前記転送ゲートのＰチャネ
ル側ゲート及び前記Ｎチャネルトランジスタのゲートに
接続され、 前記Ｎチャネルトランジスタのソースはソース電源に接
続され、同ドレインは前記トランジスタ群の各ゲートに
接続され、 前記活性化信号が入力されたとき、前記パワーダウン信
号に関わらず、該カレントミラー回路 を不活性化するこ
とを特徴とする半導体記憶装置。(57) [Claim 1] An input buffer circuit and an output buffer circuit are connected to an input / output pad, and the output buffer circuit is connected to the input / output pad based on an activation signal output from a control circuit. The input buffer circuit outputs output data to a pad, and the input buffer circuit outputs input data input to the input / output pad to an internal circuit, and power down controlled by a power down signal input to the input buffer circuit. A semiconductor memory device having a mode, wherein the input buffer circuit includes a transfer gate, an inverter,
, An N-channel transistor, and input of the input data
Receiving the current mirror circuit and the current mirror circuit
Transistors connected to a circuit to perform power-down control
With the door, the power down signal is the transfer gates and the Trang
The current mirror circuit through each gate of the
And the activation signal is output to the N-channel side gate of the transfer gate.
And an input terminal of the inverter, and an output terminal of the inverter is a P-channel of the transfer gate.
To the gate of the transistor and the gate of the N-channel transistor.
And the source of the N-channel transistor is connected to a source power supply.
The drain is connected to each gate of the transistor group.
Connected, and when the activation signal is input, the power-down signal
Wherein the current mirror circuit is inactivated irrespective of the signal .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18958295A JP3515235B2 (en) | 1995-07-25 | 1995-07-25 | Semiconductor storage device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP18958295A JP3515235B2 (en) | 1995-07-25 | 1995-07-25 | Semiconductor storage device |
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|---|---|
| JPH0946207A JPH0946207A (en) | 1997-02-14 |
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ID=16243746
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