JP3514719B2 - Ｄ／ａ変換回路およびそれを用いた画像表示装置 - Google Patents

Ｄ／ａ変換回路およびそれを用いた画像表示装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、デジタル量に応
じたアナログ量に変換するＤ／Ａ(デジタル／アナログ)
変換回路およびそのＤ／Ａ変換回路を用いてデジタル画
像信号に基づいて画像を表示する画像表示装置に関す
る。
【０００２】
【従来の技術】従来、Ｄ／Ａ変換回路を用いた画像表示
装置としては、液晶を用いたアクティブマトリクス型の
画像表示装置がある。この画像表示装置は、図２０に示
すように、複数の画素ＰＩＸがマトリクス状に配列され
た画素アレイＰＩＸＡＲＹと、走査信号線駆動回路ＧＤ
と、データ信号線駆動回路ＳＤとを備え、マトリクス状
に配列された複数の画素ＰＩＸの行方向に配列された複
数の走査信号線ＧＬ１〜ＧＬｙと、画素ＰＩＸの列方向
に配列された複数のデータ信号線ＳＬ１〜ＳＬｘとを備
えている。上記データ信号線駆動回路ＳＤは、制御信号
発生部ＣＴＢからのクロック信号ＣＫＳ,スタート信号
ＳＴＳ等のタイミング信号に同期して、入力されたデジ
タル画像データであるデジタル信号ＤＡＴをサンプリン
グし、必要に応じて増幅して、各データ信号線ＳＬ１〜
ＳＬｘにアナログ画像データであるデータ信号を出力す
る。また、上記走査信号線駆動回路ＧＤは、制御信号発
生部ＣＴＢからのクロック信号ＣＫＧ等のタイミング信
号に同期して走査信号線ＧＬ１〜ＧＬｙを順次選択し、
画素ＰＩＸ内にあるスイッチング素子のオンオフを行う
ことによって、各データ信号線ＳＬ１〜ＳＬｘに出力さ
れたデータ信号を各画素ＰＩＸに書き込み、各画素ＰＩ
Ｘ内のキャパシタにより書き込まれたデータ信号を保持
する。
【０００３】ところで、上記アクティブマトリクス型の
画像表示装置において、一般にデータ信号線駆動回路Ｓ
Ｄおよび走査信号線駆動回路ＧＤは、画素アレイＰＩＸ
ＡＲＹが形成された絶縁性基板とは別に外付けのＩＣと
して構成されていたが、近年、実装コストの低減や実装
における信頼性の向上を図るために、画素アレイとデー
タ信号線駆動回路および走査信号線駆動回路を同じ絶縁
性基板上にモノリシックに形成する技術が報告されてい
る。
【０００４】ここで、上記アクティブマトリクス型の画
像表示装置において、入力されたデジタル信号に基づい
て画像を表示するためのデータ信号線駆動回路の構成に
ついて説明する。なお、このデータ信号線駆動回路に
は、外部から入力された基準電位を、入力されるデジタ
ル信号(デジタル画像データ)のハイ(High)レベル／ロー
(Low)レベルに応じてスイッチングするスイッチ回路を
介してキャパシタアレイに印加し、その印加された電圧
値に応じて電荷Ｑを保持するＤ／Ａ変換回路を用いる。
また、ここでは、説明を簡単にするために入力されるデ
ジタル信号は８ビットとする。
【０００５】図２１は上記データ信号線駆動回路ＳＤの
基本ブロックを示す構成図である。このデータ信号線駆
動回路ＳＤは、図２１に示すように、１段すなわち１本
のデータ信号線ＳＬ毎に１個の走査回路ＳＲと、入力さ
れるデジタル信号ＤＡＴ１〜ＤＡＴ８のハイ(High)レベ
ル／ロー(Low)レベルおよび走査回路ＳＲからの出力に
応じて制御するスイッチング回路ＳＷＣと、入力される
デジタル信号の下位ビットから上位ビットに対して
２0：２1：２2：２3：２4：２5：２6：２7の面積比率す
なわち容量比率のキャパシタＣ１〜Ｃ８を有するキャパ
シタアレイＣＡＰＡＲＹと、上記キャパシタアレイＣＡ
ＰＡＲＹのキャパシタＣ１〜Ｃ８に夫々保持された電荷
量に応じてデータ信号線ＳＬに任意のデータ信号を出力
する出力回路ＢＵＦとを備えている。上記スイッチング
回路ＳＷＣ,キャパシタアレイＣＡＰＡＲＹおよび出力
回路ＢＵＦで電荷配分型のＤ／Ａ変換回路を構成してい
る。
【０００６】上記スイッチ回路ＳＷＣは、走査回路ＳＲ
の出力信号が一方の入力端子に夫々入力され、デジタル
信号ＤＡＴ１〜ＤＡＴ８が他方の入力端子に夫々入力さ
れた否定的論理積回路ＮＡＮＤ１〜ＮＡＮＤ８と、その
否定的論理積回路ＮＡＮＤ１〜ＮＡＮＤ８の出力端子が
制御入力端子に夫々接続され、出力端子がキャパシタＣ
１〜Ｃ８の一端に夫々接続されたスイッチＳＷ１〜ＳＷ
８とで構成されている。上記スイッチＳＷ１〜ＳＷ８の
一方の入力端子にＤ／Ａ変換用の基準電位Ｖ１を夫々接
続し、他方の入力端子にグランドＧＮＤを接続してい
る。
【０００７】次に、上記データ信号線駆動回路ＳＤの動
作について説明する。
【０００８】上記デジタル信号ＤＡＴ１〜ＤＡＴ８およ
び走査回路ＳＲの出力信号が共にハイレベルのときは、
否定的論理積回路ＮＡＮＤ１〜ＮＡＮＤ８の出力信号が
ローレベルとなり、スイッチＳＷ１〜ＳＷ８は、Ｄ／Ａ
変換用の基準電位Ｖ１側に切り替わって、基準電位Ｖ１
がキャパシタＣ１〜Ｃ８の一端に印加される。一方、否
定的論理積回路ＮＡＮＤ１〜ＮＡＮＤ８の出力信号がハ
イレベルとなった場合は、スイッチＳＷ１〜ＳＷ８は、
グランドＧＮＤ側に切り替わって、グランドＧＮＤがキ
ャパシタＣ１〜Ｃ８の一端に接続される。
【０００９】ここで、上記スイッチＳＷ１〜ＳＷ８を介
して電荷が充電されるキャパシタＣ１〜Ｃ８において、
Ｄ／Ａ変換用の基準電位Ｖ１側に接続された容量の合計
をＣonとし、グランドＧＮＤ側に接続された容量の合計
をＣoffとする。そうすると、キャパシタＣ１〜Ｃ８の
共通接続された出力端の電圧値Ｖoutは、
【数１】 で表される。
【００１０】さらに、得られた電圧Ｖoutを転送信号Ｔ
ＲＦＳのタイミングにより出力回路ＢＵＦで電流増幅
し、スイッチＴＲＦＧを介してデータ信号線ＳＬに電圧
Ｖoutに応じた電圧のデータ信号が出力される。
【００１１】
【発明が解決しようとする課題】上記データ信号線駆動
回路ＳＤに用いられる電荷配分型のＤ／Ａ変換回路で
は、キャパシタＣ１〜Ｃ８を用いて電荷配分を行うこと
によってＤ／Ａ変換を行っているが、それぞれのキャパ
シタＣ１〜Ｃ８に、入力されるデジタル信号の下位ビッ
トから上位ビットに対して２0：２1：２2：２3：２4：
２5：２6：２7という面積比率で容量に傾斜が設けられ
ている。したがって、キャパシタＣ１〜Ｃ８の一端を基
準電位Ｖ１またはグランドＧＮＤに接続するスイッチ回
路ＳＷＣのアナログスイッチＳＷ１〜ＳＷ８のオンオフ
状態によって、スイッチＳＷ１〜ＳＷ８に必要とされる
駆動能力は異なる。このため、上記アナログスイッチＳ
Ｗ１〜ＳＷ８には、全ての組み合わせのキャパシタの接
続状態のうちの最も容量の大きいキャパシタ接続を想定
し、キャパシタＣ１〜Ｃ８に対して所定のＤ／Ａ変換期
間内に十分にチャージできるだけの駆動能力が必要とな
る。通常、上記スイッチＳＷ１〜ＳＷ８はトランジスタ
によって構成されるが、その駆動能力βは、
【数２】 で表される。ここで、μは電子(ホール)の移動度、εox
はゲート絶縁膜の誘電率、Ｔoxはゲート絶縁膜の厚さ、
Ｌはトランジスタのゲート長、Ｗはトランジスタのゲー
ト幅を表している。μ,εox,ＴoxおよびＬは、プロセス
的な要因やトランジスタの使用目的による耐圧または信
頼性の観点より一意に決定されるものであり、したがっ
て、トランジスタの駆動能力はゲート幅Ｗによって調整
される。
【００１２】このように、上記Ｄ／Ａ変換回路におい
て、スイッチＳＷ１〜ＳＷ８を構成するトランジスタに
は、全てのキャパシタ接続状態のうちの最も大きいキャ
パシタ接続を想定し、キャパシタＣ１〜Ｃ８に対して所
定のＤ／Ａ変換期間内に十分にチャージできるだけの駆
動能力が必要であり、これはすなわち、ゲート幅Ｗを大
きくすることによって実現される。しかし、上記各アナ
ログスイッチＳＷ１〜ＳＷ８夫々に対応する最大接続容
量は大きく異なり、最大容量のキャパシタに接続される
スイッチに対応する最大接続容量Ｃmaxと最小容量のキ
ャパシタに接続されるスイッチに対応する最小接続容量
Ｃminとの間には、大きな差が生じる。
【００１３】上記Ｄ／Ａ変換回路においては、全てのア
ナログスイッチＳＷ１〜ＳＷ８を均一な大きさで構成す
るため、最小のキャパシタＣ１に接続されるアナログス
イッチＳＷ１も最大のキャパシタＣ８に接続されるアナ
ログスイッチＳＷ８と同じゲート幅Ｗで構成されるた
め、アナログスイッチを構成するトランジスタのサイズ
が必要以上に大きくなり、Ｄ／Ａ変換回路の占有面積の
増大を引き起こすという問題がある。したがって、アク
ティブマトリクス型の画像表示装置では、表示領域の周
囲に配置される表示用駆動回路部(伝―他信号線駆動回
路)が大きくなって、表示領域に対する額縁部分の割合
が大きくなる。
【００１４】また、近年、携帯型の情報端末が広く普及
しており、液晶表示装置はディスプレイが薄型であるこ
とから、携帯型情報端末の表示装置としての需要が益々
高まっている。このような携帯情報端末は、携帯性が重
視されることから小型化が必要であり、画像表示装置に
対しても、表示領域を小さくせずに表示用駆動回路部の
縮小化すなわち画像表示装置の狭額縁化が強く望まれて
いる。
【００１５】そこで、この発明の目的は、回路規模を縮
小して小型化できる高精度なＤ／Ａ変換回路および表示
領域を小さくせずに表示用駆動回路部を縮小して狭額縁
化ができる画像表示装置を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、この発明のＤ／Ａ変換回路は、容量が順次大きくな
るように傾斜が設けられ、一端が共通接続された複数の
キャパシタと、上記複数のキャパシタの夫々の他端に外
部から入力されたデジタル信号に応じて第１基準電位ま
たは第２基準電位のいずれか一方を夫々接続するための
複数のアナログスイッチとを備え、上記複数のキャパシ
タの共通接続された一端の電位に応じたアナログ信号を
出力とする電荷配分型のＤ／Ａ変換回路において、上記
第１基準電位または上記第２基準電位の一方に上記複数
のアナログスイッチのうちのいずれか１つのみが接続さ
れ、上記第１基準電位または上記第２基準電位の他方に
上記複数のアナログスイッチのうちの残りが接続された
各状態における上記複数のキャパシタの合成容量の相対
比と、上記第１基準電位または上記第２基準電位に接続
された上記アナログスイッチの駆動能力の相対比とが等
しくなるように、上記複数のアナログスイッチの駆動能
力に傾斜が設けられていることを特徴としている。
【００１７】上記構成のＤ／Ａ変換回路によれば、上記
第１基準電位または第２基準電位の一方に複数のアナロ
グスイッチのうちのいずれか１つのみが接続され、第１
基準電位または第２基準電位の他方に複数のアナログス
イッチのうちの残りが接続された各状態における複数の
キャパシタの合成容量の相対比と、第１基準電位または
第２基準電位に接続されたアナログスイッチの駆動能力
の相対比とが等しくなるように、アナログスイッチの駆
動能力を設定することによって、アナログスイッチ夫々
に必要とされる駆動能力に応じるように適宜設定するこ
とができるため、上記各キャパシタに対する充電時間お
よびレイアウト面積から求められる上記各アナログスイ
ッチの最適駆動能力からの差を最小に抑えることができ
る。これにより、従来のＤ／Ａ変換回路と比較し、より
最適な回路設計を行うことができ、回路規模を縮小して
小型化できる。また、各キャパシタに対する充電時間も
揃えることができるため、Ｄ／Ａ変換精度を向上でき
る。
【００１８】
【００１９】また、上記アナログスイッチに対応する複
数のキャパシタの合成容量が大きい上位ビット用には駆
動能力の高いアナログスイッチを用い、上記アナログス
イッチに対応する複数のキャパシタの合成容量が小さい
下位ビット用には駆動能力の低いアナログスイッチを用
いるというように、上記キャパシタと基準電位の接続／
切り離しを行うアナログスイッチの駆動能力を、そのア
ナログスイッチに接続されるキャパシタの大きさに応じ
て適宜設定することにより、上記アナログスイッチの駆
動能力が上記アナログスイッチの大きさに比例するよう
な場合には、このＤ／Ａ変換回路の占有面積を縮小でき
る。また、上記各キャパシタに対する充電時間も揃える
ことができるため、Ｄ／Ａ変換精度を向上できる。これ
らは、下位ビット用キャパシタと上位ビット用キャパシ
タの差が大きくなる多ビット用のＤ／Ａ変換回路ほどそ
の効果は大きくなる。
【００２０】また、一実施形態のＤ／Ａ変換回路は、上
記複数のアナログスイッチは、Ｎチャネル型またはＰチ
ャネル型の少なくとも一方のトランジスタによって構成
されていることを特徴としている。
【００２１】上記実施形態のＤ／Ａ変換回路によれば、
上記Ｎチャネル型またはＰチャネル型の少なくとも一方
のトランジスタを用いることにより集積化が可能とな
り、Ｄ／Ａ変換回路の規模を縮小できると共に、外部か
ら入力された基準電位と上記各アナログスイッチを構成
するトランジスタのゲート電圧との関係に応じてトラン
ジスタのチャネルタイプを設定することにより、トラン
ジスタしきい値の影響による充電不足を回避することが
可能となる。
【００２２】また、一実施形態のＤ／Ａ変換回路は、上
記複数のアナログスイッチは、Ｎチャネル型またはＰチ
ャネル型の少なくとも一方のトランジスタによって構成
され、上記第１基準電位または上記第２基準電位の一方
に上記複数のアナログスイッチのうちのいずれか１つの
みが接続され、上記第１基準電位または上記第２基準電
位の他方に上記複数のアナログスイッチのうちの残りが
接続された各状態における上記複数のキャパシタの合成
容量の大小に応じて、上記各アナログスイッチを構成す
る上記トランジスタのゲート幅が大小になるように傾斜
が設けられていることを特徴としている。
【００２３】上記実施形態のＤ／Ａ変換回路によれば、
上記アナログスイッチに対応する複数のキャパシタの合
成容量が大きい上位ビット用には駆動能力の高いアナロ
グスイッチを用い、上記アナログスイッチに対応する複
数のキャパシタの合成容量が小さい下位ビット用には駆
動能力の低いアナログスイッチを用いるというように、
上記トランジスタのゲート幅が大小になるように傾斜を
設けることにより各トランジスタの駆動能力が大小にな
るように傾斜を設ける。したがって、Ｄ／Ａ変換回路の
占有面積を縮小およびＤ／Ａ変換精度の向上が期待でき
る。また、上記各キャパシタに対する充電時間も揃える
ことができるため、Ｄ／Ａ変換精度を向上できる。これ
らは、下位ビット用キャパシタと上位ビット用キャパシ
タの差が大きくなる多ビット用のＤ／Ａ変換回路ほどそ
の効果は大きくなる。
【００２４】また、一実施形態のＤ／Ａ変換回路は、上
記複数のアナログスイッチは、駆動能力が略等しい半導
体スイッチング素子によって構成され、上記第１基準電
位または上記第２基準電位の一方に上記複数のアナログ
スイッチのうちのいずれか１つのみが接続され、上記第
１基準電位または上記第２基準電位の他方に上記複数の
アナログスイッチのうちの残りが接続された各状態にお
ける上記複数のキャパシタの合成容量の大小に応じて、
上記各アナログスイッチの駆動能力が大小になるよう
に、上記各アナログスイッチに必要な駆動能力が１つの
半導体スイッチング素子または並列接続された複数の半
導体スイッチング素子で得られるようにしていることを
特徴としている。
【００２５】上記実施形態のＤ／Ａ変換回路によれば、
上記アナログスイッチに対応する複数のキャパシタの合
成容量が大きい上位ビット用には多数の半導体スイッチ
ング素子を用い、上記アナログスイッチに対応する複数
のキャパシタの合成容量が小さい下位ビット用には少数
の半導体スイッチング素子を用いて、上記複数のキャパ
シタの合成容量の大小に応じて、上記各アナログスイッ
チの駆動能力が大小になるように傾斜を設ける。したが
って、Ｄ／Ａ変換回路の占有面積を縮小およびＤ／Ａ変
換精度の向上が期待できる。また、上記各キャパシタに
対する充電時間も揃えることができるため、Ｄ／Ａ変換
精度を向上できる。これらは、下位ビット用キャパシタ
と上位ビット用キャパシタの差が大きくなる多ビット用
のＤ／Ａ変換回路ほどその効果は大きくなる。
【００２６】また、一実施形態のＤ／Ａ変換回路は、上
記半導体スイッチング素子は、Ｎチャネル型またはＰチ
ャネル型の少なくとも一方でかつゲート幅が略同一のト
ランジスタであることを特徴としている。
【００２７】上記実施形態のＤ／Ａ変換回路によれば、
上記Ｎチャネル型またはＰチャネル型の少なくとも一方
のトランジスタを用いることにより集積化が可能とな
り、Ｄ／Ａ変換回路の規模を縮小できると共に、外部か
ら入力された基準電位と上記各アナログスイッチを構成
するトランジスタのゲート電圧との関係に応じてトラン
ジスタのチャネルタイプを設定することにより、トラン
ジスタしきい値の影響による充電不足を回避することが
可能となる。また、上記各アナログスイッチを構成する
トランジスタのゲート幅を均一化することにより、製造
工程におけるマスクシフト量やエッチングシフト量の影
響を各トランジスタに対して均一にでき、その結果、特
性バラツキを抑制することができる。また、トランジス
タの活性層として多結晶シリコンを用いた場合、多結晶
シリコンの特徴として、その生成法により結晶粒径は数
μｍ〜数百μｍと変化する。近年、結晶化技術の発達に
より、結晶粒径を数十μｍ単位で均一化することも現実
的となってきており、その場合、トランジスタのゲート
幅およびゲート長を結晶粒径以下で設計することにより
多結晶シリコントランジスタにおける特性バラツキの主
要因の１つである結晶粒界をトランジスタの活性層(チ
ャネル部分)から取り除くことが可能となる。したがっ
て、アナログスイッチを構成するトランジスタのゲート
幅を、活性層に用いている多結晶シリコンの結晶粒径以
下とすると共に、必要数並列に接続してその駆動能力が
大小になるように傾斜を設けることによって、Ｄ／Ａ変
換精度のより一層の向上が期待できる。
【００２８】また、一実施形態のＤ／Ａ変換回路は、上
記複数のアナログスイッチが、半導体スイッチング素子
によって構成され、駆動能力が所定値以下の上記アナロ
グスイッチについては、上記第１基準電位または上記第
２基準電位の一方に上記複数のアナログスイッチのうち
のいずれか１つのみが接続され、上記第１基準電位また
は上記第２基準電位の他方に上記複数のアナログスイッ
チのうちの残りが接続された各状態における上記複数の
キャパシタの合成容量の大小に応じて、上記各アナログ
スイッチを構成する上記半導体スイッチング素子の駆動
能力が大小になっており、駆動能力が上記所定値よりも
大きくなる上記アナログスイッチについては、上記第１
基準電位または上記第２基準電位の一方に上記複数のア
ナログスイッチのうちのいずれか１つのみが接続され、
上記第１基準電位または上記第２基準電位の他方に上記
複数のアナログスイッチのうちの残りが接続された各状
態における上記複数のキャパシタの合成容量の大小に応
じて、上記駆動能力が並列接続された複数の半導体スイ
ッチング素子で得られるようにしていることを特徴とし
ている。
【００２９】上記実施形態のＤ／Ａ変換回路によれば、
上記各アナログスイッチを構成する上記半導体スイッチ
ング素子の駆動能力が所定値になるまでは、上記アナロ
グスイッチに対応する複数のキャパシタの合成容量が大
きい上位ビット用には駆動能力の高い半導体スイッチン
グ素子を用い、上記アナログスイッチに対応する複数の
キャパシタの合成容量が小さい下位ビット用には駆動能
力の低い半導体スイッチング素子を用いて、上記複数の
キャパシタの合成容量の大小に応じて、各半導体スイッ
チング素子の駆動能力が大小になるように傾斜を設け
る。一方、上記各アナログスイッチを構成する上記半導
体スイッチング素子が必要とする駆動能力を得るために
は駆動能力が所定値以上となる場合は、上記アナログス
イッチに対応する複数のキャパシタの合成容量が大きい
上位ビット用には多数の半導体スイッチング素子を用
い、上記アナログスイッチに対応する複数のキャパシタ
の合成容量が小さい下位ビット用には少数の半導体スイ
ッチング素子を用いて、上記複数のキャパシタの合成容
量の大小に応じて、各アナログスイッチの駆動能力が大
小になるように傾斜を設ける。したがって、Ｄ／Ａ変換
回路の占有面積を縮小およびＤ／Ａ変換精度の向上が期
待できる。また、上記各キャパシタに対する充電時間も
揃えることができるため、Ｄ／Ａ変換精度を向上でき
る。これらは、下位ビット用キャパシタと上位ビット用
キャパシタの差が大きくなる多ビット用のＤ／Ａ変換回
路ほどその効果は大きくなる。
【００３０】また、一実施形態のＤ／Ａ変換回路は、上
記半導体スイッチング素子は、Ｎチャネル型またはＰチ
ャネル型の少なくとも一方のトランジスタであって、各
トランジスタの駆動能力がゲート幅によって設定されて
いることを特徴としている。
【００３１】上記実施形態のＤ／Ａ変換回路によれば、
上記Ｎチャネル型またはＰチャネル型の少なくとも一方
のトランジスタを用いることにより集積化が可能とな
り、Ｄ／Ａ変換回路の規模を縮小できると共に、外部か
ら入力された基準電位と上記各アナログスイッチを構成
するトランジスタのゲート電圧との関係に応じてトラン
ジスタのチャネルタイプを設定することにより、トラン
ジスタしきい値の影響による充電不足を回避することが
可能となる。さらに、プロセス的要因等によりトランジ
スタのゲート幅に上限が設けられ、１つのトランジスタ
でアナログスイッチを構成しようとしたときにゲート幅
が所定値以上のサイズとなるものは、所定値未満の略同
一のゲート幅を有する複数のトランジスタを並列に接続
することによって、製造工程におけるマスクシフト量や
エッチングシフト量の影響を各トランジスタに対して均
一化でき、その結果、特性バラツキを抑制することがで
きる。
【００３２】また、この発明の画像表示装置は、マトリ
クス状に配列された複数の画素と、上記複数の画素の列
方向に沿って配列された複数のデータ信号線と、上記複
数の画素の行方向に沿って配列された複数の走査信号線
と、デジタル画像データに応じたアナログ画像データを
上記データ信号線に供給するデータ信号線駆動回路と、
上記走査信号線に走査信号を供給する走査信号線駆動回
路とを備えたアクティブマトリクス型画像表示装置にお
いて、上記データ信号線駆動回路に上記Ｄ／Ａ変換回路
を用いたことを特徴としている。
【００３３】上記実施形態の画像表示装置によれば、上
記Ｄ／Ａ変換回路の最適設計により、Ｄ／Ａ変換回路を
含むデータ信号線駆動回路を小型化でき、表示領域を小
さくせずに表示用駆動回路部を縮小して、狭額縁化が可
能な画像表示装置を提供できる。
【００３４】また、一実施形態の画像表示装置は、上記
データ信号線駆動回路と上記走査信号線駆動回路と上記
複数の画素が同一基板上に形成されていることを特徴と
している。
【００３５】上記実施形態の画像表示装置によれば、同
一基板上に形成することにより実装に伴うコストを低減
することができると共に、上記データ信号線駆動回路,
走査信号線駆動回路と複数の画素との間の接続部をなく
して、信頼性の向上を図ることができる。
【００３６】また、一実施形態の画像表示装置は、上記
データ信号線駆動回路と上記走査信号線駆動回路と上記
画素とを構成する能動素子として多結晶シリコン薄膜ト
ランジスタを用いたことを特徴としている。
【００３７】上記実施形態の画像表示装置によれば、上
記半導体スイッチング素子等を多結晶シリコン薄膜トラ
ンジスタで形成することにより、駆動回路と画素を同一
基板上に同一プロセスにて形成することが可能となるた
め、製造コストを低減することができる。
【００３８】また、一実施形態の画像表示装置は、上記
多結晶シリコン薄膜トランジスタをガラス基板上に６０
０℃以下のプロセスで形成したことを特徴としている。
【００３９】上記実施形態の画像表示装置によれば、安
価な低融点のガラス基板を使用することが可能となり、
画像表示装置を低コストで提供できる。
【００４０】
【発明の実施の形態】以下、この発明のＤ／Ａ変換回路
およびそれを用いた画像表示装置を図示の実施の形態に
より詳細に説明する。
【００４１】(第１実施形態) 図１はこの発明の第１実施形態の電荷配分型のＤ／Ａ変
換回路の基本構成を示す模式図であり、説明を簡略化す
るために８ビット入力のＤ／Ａ変換回路を示している。
【００４２】図１に示すように、このＤ／Ａ変換回路
は、電荷配分用のキャパシタＣ１〜Ｃ８と、上記キャパ
シタＣ１〜Ｃ８の一端に基準電位Ｖ１,Ｖ２のいずれか
一方を接続する複数のアナログスイッチＡＮＳ１〜ＡＮ
Ｓ８と、上記キャパシタＣ１〜Ｃ８の共通接続された他
端が非反転入力端子に接続され、出力端子が反転入力端
子に接続されたオペアンプ(Operation Amplifier；演算
増幅器)ＯＰとを備えている。上記アナログスイッチＡ
ＮＳ１〜ＡＮＳ８の制御入力端子(図示せず)に、デジタ
ル画像データであるデジタル信号の各ビットＢit１〜Ｂ
it８が入力されている。なお、上記オペアンプＯＰは必
要に応じて設けられるものである。
【００４３】上記デジタル信号の各ビットＢit１〜Ｂit
８によって、アナログスイッチＡＮＳ１〜ＡＮＳ８は、
キャパシタＣ１〜Ｃ８の一端に基準電位Ｖ１を接続する
かまたは基準電位Ｖ２を接続するかを切り替える。すな
わち、入力されるデジタル信号のビット状態が“１”の
場合は、キャパシタの一端を基準電位Ｖ１に接続し、
“０”の場合は、キャパシタの一端を基準電位Ｖ２に接
続する。
【００４４】また、上記キャパシタＣ１〜Ｃ８には、下
位ビットＢit１から上位ビットＢit８に向けて２0：
２1：２2：２3：２4：２5：２6：２7の割合で容量に傾
斜が設けられており、キャパシタＣ１の容量をＣAとす
ると、キャパシタＣ２〜Ｃ８の容量は、２ＣA,４ＣA,８
ＣA,１６ＣA,３２ＣA,６４ＣA,１２８ＣAである。
【００４５】上記構成のＤ／Ａ変換回路において、デジ
タル信号がハイレベルのビットに対応するアナログスイ
ッチは、基準電位Ｖ１をキャパシタの一端に接続する一
方、デジタル信号がローレベルのビットに対応するアナ
ログスイッチは、基準電位Ｖ２をキャパシタの一端に接
続する。その結果、一端が基準電位Ｖ１に接続されたキ
ャパシタと一端が基準電位Ｖ２に接続されたキャパシタ
との間で電荷配分が起こり、各キャパシタＣ１〜Ｃ８の
共通接続された他端に、入力されたデジタル信号に応じ
た電位が起因され、この電位に基づいて出力回路ＢＵＦ
からデータ信号を出力する。
【００４６】上記アナログスイッチＡＮＳ１〜ＡＮＳ８
の駆動能力は、アナログスイッチＡＮＳ１〜ＡＮＳ８の
切り替え部の線の太さによって表されている(太い線が
より駆動能力が大きい)。すなわち、最下位ビット(Ｂit
１)用のアナログスイッチＡＮＳ１が最も駆動能力が小
さく、ＡＮＳ２,ＡＮＳ３,ＡＮＳ４,ＡＮＳ５,ＡＮＳ６
およびＡＮＳ７の順に駆動能力が大きくなり、最上位ビ
ット(Ｂit８)用のアナログスイッチＡＮＳ８の駆動能力
が最も大きくなっている。これは、上記アナログスイッ
チＡＮＳ１〜ＡＮＳ８から見た接続容量がそれぞれに異
なることを考慮し、各アナログスイッチＡＮＳ１〜ＡＮ
Ｓ８の駆動能力に相応の傾斜を設けることにより、各ア
ナログスイッチＡＮＳ１〜ＡＮＳ８を介しての各キャパ
シタＣ１〜Ｃ８の充電時間の均一化および回路占有面積
の縮小化ができ、最適な回路設計を提供する。
【００４７】上記Ｄ／Ａ変換回路において、各アナログ
スイッチＡＮＳ１〜ＡＮＳ８に対する電荷配分用のキャ
パシタＣ１〜Ｃ８の最大接続容量とそのときに入力され
るデジタル信号を表１に示している。
【表１】
【００４８】上記表１より、最下位ビット(Ｂit１)用の
アナログスイッチＡＮＳ１に対応する最大接続容量が
(２５４／２５５)ＣAであるのに対して、最上位ビット
(Ｂit８)用のアナログスイッチＡＮＳ８に対応する最大
接続容量が(１６２５６／２５５)ＣAとなり、最下位ビ
ット(Ｂit１)用のアナログスイッチＡＮＳ１と最上位ビ
ット(Ｂit８)用のアナログスイッチＡＮＳ８との間で６
４倍もの最大接続容量の差が生じる。そのため、アナロ
グスイッチＡＮＳ１〜ＡＮＳ８それぞれの駆動能力が順
次大きくなるように傾斜をつけることにより、異なる容
量接続の場合においても、夫々の充電時間の差を最小と
することができる。また、アナログスイッチＡＮＳ１〜
ＡＮＳ８の駆動能力が、アナログスイッチ自身の幾何学
的サイズによって決定される場合、必要駆動能力の小さ
いアナログスイッチＡＮＳ１〜ＡＮＳ７を必要駆動能力
の大きいアナログスイッチＡＮＳ８の数十分の１〜１／
２のサイズで設計することにより、Ｄ／Ａ変換回路の占
有面積を縮小することができる。
【００４９】(第２実施形態) 図２はこの発明の第２実施形態の電荷配分型のＤ／Ａ変
換回路の構成を示す模式図であり、アナログスイッチに
トランジスタを用いた場合を示している。
【００５０】図２に示すように、このＤ／Ａ変換回路
は、電荷配分用のキャパシタＣ１〜Ｃｎと、上記キャパ
シタＣ１〜Ｃｎの一端に基準電位ＶＢＬ,ＶＢＨのいず
れか一方を接続するアナログスイッチ回路ＡＮＳＣ１
と、上記キャパシタＣ１〜Ｃｎの共通接続された他端の
電位を増幅して出力する出力回路ＢＵＦとを備えてい
る。
【００５１】上記アナログスイッチ回路ＡＮＳＣ１は、
各電荷配分用のキャパシタＣ１〜Ｃｎの一端と基準電位
ＶＢＬの接続／非接続を切り替えるＮチャネル型トラン
ジスタＭn１〜Ｍnｎと、各電荷配分用のキャパシタＣ１
〜Ｃｎの一端と基準電位ＶＢＨの接続／非接続を切り替
えるＰチャネル型トランジスタＭp１〜Ｍpｎとにより構
成されている。上記Ｎチャネル型トランジスタＭn１〜
ＭnｎおよびＰチャネル型トランジスタＭp１〜Ｍpｎの
ゲートには、逆相のデジタル信号／Ｂit１〜／Ｂitｎが
供給される。
【００５２】また、上記キャパシタＣ１〜Ｃｎには、デ
ジタル信号の下位ビットＢit１から上位ビットＢitｎに
向けて２0：２1：２2：２3：２4：２5：２6：２7：…の
割合で容量に傾斜が設けられており、キャパシタＣ１の
容量をＣAとすると、キャパシタＣ２〜Ｃｎの容量は、
２ＣA,４ＣA,８ＣA,１６ＣA,３２ＣA,６４ＣA,１２８Ｃ
A,…である。
【００５３】また、上記Ｎチャネル型トランジスタＭn
１〜ＭnｎおよびＰチャネル型トランジスタＭp１〜Ｍp
ｎの駆動能力は、キャパシタＣ１〜Ｃｎの容量に応じて
順次大きくなるように傾斜が設けられている。
【００５４】上記Ｄ／Ａ変換回路において、２つの基準
電位をＶＢＨとＶＢＬ(ＶＢＨ＞ＶＢＬ)、デジタル信号
のハイレベルをＶＧＨ,ローレベルをＶＧＬ、Ｎチャネ
ル型トランジスタのしきい値をＶthn、Ｐチャネル型ト
ランジスタのしきい値をＶthpとすると、 ＶＧＬ−Ｖthn ＜＜ ＶＢＬ ＶＢＬ＋Ｖthn ＜＜ ＶＧＨ ＶＧＬ ＜＜ ＶＢＨ＋Ｖthp ＶＢＨ ＜＜ ＶＧＨ−Ｖthp の条件を満たしている。
【００５５】上記Ｄ／Ａ変換回路において、入力された
デジタル信号がローレベルのビットに対応する部分(ゲ
ートにハイレベルが供給される部分)は、Ｎチャネル型
トランジスタがオン状態となり、Ｐチャネル型トランジ
スタがオフ状態となって、電荷配分用のキャパシタに基
準電位ＶＢＬが供給される。また、入力されたデジタル
信号がハイレベルのビットに対応する部分(ゲートにロ
ーレベルが供給される部分)は、Ｎチャネル型トランジ
スタがオフ状態となり、Ｐチャネル型トランジスタがオ
ン状態となって、電荷配分用のキャパシタに基準電位Ｖ
ＢＨが供給される。その結果、一端が基準電位ＶＢＨに
接続されたキャパシタと一端が基準電位ＶＢＬに接続さ
れたキャパシタとの間で電荷配分が起こり、各キャパシ
タの共通接続された他端にデジタル信号に応じた電位が
起因され、この電位に基づいて出力回路ＢＵＦからデー
タ信号を出力する。
【００５６】この第２実施形態のＤ／Ａ変換回路では、
入力されるデジタル信号が単相(全て逆相)でよいため、
レイアウト上での配線の引き回しが簡単となり回路規模
の縮小が期待できる。
【００５７】上記Ｄ／Ａ変換回路では、アナログスイッ
チを構成するトランジスタの駆動能力を決定するパラメ
ータとして、トランジスタのゲート長Ｌ,ゲート幅Ｗお
よび移動度μ等が挙げられるが、ゲート長Ｌや移動度μ
は、仕様条件やプロセス的要因によって一意的に決定さ
れるので、通常、ゲート幅Ｗを変えることによって所定
の駆動能力を確保する。
【００５８】(第３実施形態) 図３はこの発明の第３実施形態の電荷配分型のＤ／Ａ変
換回路の構成を示す模式図である。
【００５９】図３に示すように、このＤ／Ａ変換回路
は、電荷配分用のキャパシタＣ１〜Ｃｎと、上記キャパ
シタＣ１〜Ｃｎの一端に基準電位ＶＢＬ,ＶＢＨのいず
れか一方を接続するアナログスイッチ回路ＡＮＳＣ２
と、上記キャパシタＣ１〜Ｃｎの共通接続された他端の
電位を増幅して出力する出力回路ＢＵＦとを備えてい
る。
【００６０】上記アナログスイッチ回路ＡＮＳＣ２は、
各電荷配分用のキャパシタＣ１〜Ｃｎの一端と基準電位
ＶＢＨの接続／非接続を切り替えるＮチャネル型トラン
ジスタＭn１１〜Ｍn１ｎと、各電荷配分用のキャパシタ
Ｃ１〜Ｃｎの一端と基準電位ＶＢＬの接続／非接続を切
り替えるＰチャネル型トランジスタＭn２１〜Ｍn２ｎと
により構成されている。上記Ｎチャネル型トランジスタ
Ｍn１１〜Ｍn１ｎのゲートには、正相のデジタル信号Ｂ
it１〜Ｂitｎが供給される一方、Ｎチャネル型トランジ
スタＭn２１〜Ｍn２ｎのゲートには、逆相のデジタル信
号／Ｂit１〜／Ｂitｎが供給される。
【００６１】また、上記キャパシタＣ１〜Ｃｎには、デ
ジタル信号の下位ビットＢit１から上位ビットＢitｎに
向けて２0：２1：２2：２3：２4：２5：２6：２7：…の
割合で容量に傾斜が設けられており、キャパシタＣ１の
容量をＣAとすると、キャパシタＣ２〜Ｃｎの容量は、
２ＣA,４ＣA,８ＣA,１６ＣA,３２ＣA,６４ＣA,１２８Ｃ
A,…である。
【００６２】また、上記Ｎチャネル型トランジスタＭn
１１〜Ｍn１ｎおよびＮチャネル型トランジスタＭn２１
〜Ｍn２ｎの駆動能力は、キャパシタＣ１〜Ｃｎの容量
に応じて順次大きくなるように傾斜が設けられている。
【００６３】また、デジタル信号のハイレベルをＶＧ
Ｈ,ローレベルをＶＧＬ、Ｎチャネル型トランジスタの
しきい値をＶthnとすると、 ＶＧＬ−Ｖthn ＜＜ ＶＢＬ ＶＢＨ＋Ｖthn ＜＜ ＶＧＨ の条件を満たしている。
【００６４】上記構成のＤ／Ａ変換回路において、Ｎチ
ャネル型トランジスタＭn１１〜Ｍn１ｎにおいてデジタ
ル信号がハイレベルのビットに対応する全てのトランジ
スタはオン状態となり、Ｎチャネル型トランジスタＭn
２１〜Ｍn２ｎにおいてデジタル信号がハイレベルのビ
ットに対応する全てのトランジスタはオフ状態となっ
て、オン状態のトランジスタに接続される電荷配分用の
キャパシタに基準電位ＶＢＨが供給される。また、Ｎチ
ャネル型トランジスタＭn１１〜Ｍn１ｎにおいてデジタ
ル信号がローレベルのビットに対応する全てのトランジ
スタはオフ状態となり、Ｎチャネル型トランジスタＭn
２１〜Ｍn２ｎにおいてデジタル信号がローレベルのビ
ットに対応する全てのトランジスタはオン状態となっ
て、オン状態のトランジスタに接続される電荷配分用の
キャパシタに基準電位ＶＢＬが供給される。その結果、
一端が基準電位ＶＢＨに接続されたキャパシタと一端が
基準電位ＶＢＬに接続されたキャパシタとの間で電荷配
分が起こり、各キャパシタ共通接続された他端にデジタ
ル信号に応じた電位が起因され、この電位に基づいて出
力回路ＢＵＦからデータ信号を出力する。
【００６５】この第３実施形態のＤ／Ａ変換回路では、
単チャネル(同じ導電型)のトランジスタでアナログスイ
ッチＡＮＳＣ２を構成できるため、回路レイアウト上で
ドレイン領域を共有し、トランジスタ特性を均一化しや
すい等の利点を得ることができ、Ｄ／Ａ変換精度の向上
が期待できる。また、Ｎチャネル型トランジスタおよび
Ｐチャネル型トランジスタの両方を用いアナログスイッ
チを構成する場合と比較して、Ｄ／Ａ変換回路の占有面
積をさらに縮小できる。
【００６６】この第３実施形態のＤ／Ａ変換回路では、
第２実施形態と同様に、Ｎチャネル型トランジスタＭn
１１〜Ｍn１ｎ,Ｍn２１〜Ｍn２ｎのゲート幅Ｗを変える
ことによって所定の駆動能力を確保する。
【００６７】(第４実施形態) 図４はこの発明の第４実施形態の電荷配分型のＤ／Ａ変
換回路の構成を示す模式図である。
【００６８】図４に示すように、このＤ／Ａ変換回路
は、電荷配分用のキャパシタＣ１〜Ｃｎと、上記キャパ
シタＣ１〜Ｃｎの一端に基準電位ＶＢＬ,ＶＢＨのいず
れか一方を接続するアナログスイッチ回路ＡＮＳＣ３
と、上記キャパシタＣ１〜Ｃｎの共通接続された他端の
電位を増幅して出力する出力回路ＢＵＦとを備えてい
る。
【００６９】上記アナログスイッチ回路ＡＮＳＣ３は、
各電荷配分用のキャパシタＣ１〜Ｃｎの一端と基準電位
ＶＢＨの接続／非接続を切り替えるＰチャネル型トラン
ジスタＭp１１〜Ｍp１ｎと、各電荷配分用のキャパシタ
Ｃ１〜Ｃｎの一端と基準電位ＶＢＬの接続／非接続を切
り替えるＰチャネル型トランジスタＭp２１〜Ｍp２ｎと
により構成されている。上記Ｐチャネル型トランジスタ
Ｍp１１〜Ｍp１ｎのゲートには、正相のデジタル信号Ｂ
it１〜Ｂitｎが供給される一方、Ｐチャネル型トランジ
スタＭp２１〜Ｍp２ｎのゲートには、逆相のデジタル信
号／Ｂit１〜／Ｂitｎが供給される。
【００７０】また、上記キャパシタＣ１〜Ｃｎには、デ
ジタル信号の下位ビットＢit１から上位ビットＢitｎに
向けて２0：２1：２2：２3：２4：２5：２6：２7：…の
割合で容量に傾斜が設けられており、キャパシタＣ１の
容量をＣAとすると、キャパシタＣ２〜Ｃｎの容量は、
２ＣA,４ＣA,８ＣA,１６ＣA,３２ＣA,６４ＣA,１２８Ｃ
A,…である。
【００７１】また、上記Ｐチャネル型トランジスタＭp
１１〜Ｍp１ｎおよびＰチャネル型トランジスタＭp２１
〜Ｍp２ｎの駆動能力は、キャパシタＣ１〜Ｃｎの容量
に応じて順次大きくなるように傾斜が設けられている。
【００７２】また、デジタル信号のハイレベルをＶＧ
Ｈ,ローレベルをＶＧＬ、Ｐチャネル型トランジスタの
しきい値を均一なＶthpとすると、 ＶＧＬ ＜＜ ＶＢＬ＋Ｖthp ＶＢＨ ＜＜ ＶＧＨ−Ｖthp の条件を満たしている。
【００７３】上記構成のＤ／Ａ変換回路において、Ｐチ
ャネル型トランジスタＭp１１〜Ｍp１ｎにおいてデジタ
ル信号がハイレベルのビットに対応する全てのトランジ
スタはオフ状態となり、Ｐチャネル型トランジスタＭp
２１〜Ｍp２ｎにおいてデジタル信号がハイレベルのビ
ットに対応する全てのトランジスタはオン状態となっ
て、オン状態のトランジスタに接続される電荷配分用の
キャパシタに基準電位ＶＢＨが供給される。また、Ｐチ
ャネル型トランジスタＭp１１〜Ｍp１ｎにおいてデジタ
ル信号がローレベルのビットに対応する全てのトランジ
スタはオン状態、Ｐチャネル型トランジスタＭp２１〜
Ｍp２ｎにおいてデジタル信号がローレベルのビットに
対応する全てのトランジスタはオフ状態となって、オン
状態のトランジスタに接続される電荷配分用のキャパシ
タに基準電位ＶＢＬが供給される。その結果、一端が基
準電位ＶＢＨに接続されたキャパシタと一端が基準電位
ＶＢＬに接続されたキャパシタとの間で電荷配分が起こ
り、各キャパシタの共通接続された他端にデジタル信号
に応じた電位が起因され、この電位に基づいて出力回路
ＢＵＦからデータ信号を出力する。
【００７４】この第４実施形態のＤ／Ａ変換回路では、
単チャネル(同じ導電型)にてアナログスイッチ回路ＡＮ
ＳＣ３を構成できるため、回路レイアウト上でドレイン
領域を共有し、トランジスタ特性を均一化しやすい等の
利点を得ることができ、Ｄ／Ａ変換精度を向上できる。
また、Ｎチャネル型トランジスタおよびＰチャネル型ト
ランジスタの両方を用いて、アナログスイッチを構成す
る場合と比較して、Ｄ／Ａ変換回路の占有面積をさらに
縮小できる。
【００７５】この第４実施形態のＤ／Ａ変換回路では、
第２実施形態と同様に、Ｐチャネル型トランジスタＭp
１１〜Ｍp１ｎ,Ｍp２１〜Ｍp２ｎのゲート幅Ｗを変える
ことによって所定の駆動能力を確保する。
【００７６】(第５実施形態) 図５はこの発明の第５実施形態の電荷配分型のＤ／Ａ変
換回路の構成を示す模式図である。このＤ／Ａ変換回路
は、Ｎチャネル型トランジスタおよびＰチャネル型トラ
ンジスタを用いたＣＭＯＳアナログスイッチを用いた場
合を示している。
【００７７】図５に示すように、このＤ／Ａ変換回路
は、電荷配分用のキャパシタＣ１〜Ｃｎと、上記キャパ
シタＣ１〜Ｃｎの一端に基準電位ＶＢＬ,ＶＢＨのいず
れか一方を接続するアナログスイッチ回路ＡＮＳＣ４
と、上記キャパシタＣ１〜Ｃｎの共通接続された他端の
電位を増幅して出力する出力回路ＢＵＦとを備えてい
る。
【００７８】上記アナログスイッチ回路ＡＮＳＣ４は、
各電荷配分用のキャパシタＣ１〜Ｃｎの一端と基準電位
ＶＢＨの接続／非接続を切り替える並列接続されたＮチ
ャネル型トランジスタおよびＰチャネル型トランジスタ
の対のＣＭＯＳアナログスイッチＣＭ１１〜ＣＭ１ｎ
と、各電荷配分用のキャパシタＣ１〜Ｃｎの一端と基準
電位ＶＢＬの接続／非接続を切り替える並列接続された
Ｎチャネル型トランジスタおよびＰチャネル型トランジ
スタの対のＣＭＯＳアナログスイッチＣＭ２１〜ＣＭ２
ｎとにより構成されている。
【００７９】上記ＣＭＯＳアナログスイッチＣＭ１１〜
ＣＭ１ｎのＮチャネル型トランジスタおよびＣＭＯＳア
ナログスイッチＣＭ２１〜ＣＭ２ｎのＰチャネル型トラ
ンジスタのゲートには、正相のデジタル信号Ｂit１〜Ｂ
itｎが、ＣＭＯＳアナログスイッチＣＭ１１〜ＣＭ１ｎ
のＰチャネル型トランジスタおよびＣＭＯＳアナログス
イッチＣＭ２１〜ＣＭ２ｎのＮチャネル型トランジスタ
のゲートには、逆相のデジタル信号／Ｂit１〜／Ｂitｎ
が供給される。
【００８０】また、上記キャパシタＣ１〜Ｃｎには、デ
ジタル信号の下位ビットＢit１から上位ビットＢitｎに
向けて２0：２1：２2：２3：２4：２5：２6：２7：…の
割合で容量に傾斜が設けられており、キャパシタＣ１の
容量をＣAとすると、キャパシタＣ２〜Ｃｎの容量は、
２ＣA,４ＣA,８ＣA,１６ＣA,３２ＣA,６４ＣA,１２８Ｃ
A,…である。
【００８１】また、上記ＣＭＯＳアナログスイッチＣＭ
１１〜ＣＭ１ｎ,ＣＭ２１〜ＣＭ２ｎのＮチャネル型ト
ランジスタおよびＰチャネル型トランジスタの駆動能力
は、キャパシタＣ１〜Ｃｎの容量に応じて順次大きくな
るように傾斜が設けられている。
【００８２】上記構成のＤ／Ａ変換回路において、ＣＭ
ＯＳアナログスイッチＣＭ１１〜ＣＭ１ｎ内においてデ
ジタル信号がハイレベルのビットに対応するＮチャネル
型トランジスタおよびＰチャネル型トランジスタはオン
状態となり、ＣＭＯＳアナログスイッチＣＭ２１〜ＣＭ
２ｎにおいてデジタル信号がハイレベルのビットに対応
するＮチャネル型トランジスタおよびＰチャネル型トラ
ンジスタはオフ状態となって、オン状態のＣＭＯＳアナ
ログスイッチに接続される電荷配分用のキャパシタに基
準電位ＶＢＨが供給される。また、ＣＭＯＳアナログス
イッチＣＭ１１〜ＣＭ１ｎにおいてデジタル信号がロー
レベルのビットに対応するＮチャネル型トランジスタお
よびＰチャネル型トランジスタはオフ状態となり、ＣＭ
ＯＳアナログスイッチＣＭ２１〜ＣＭ２ｎにおいてデジ
タル信号がローレベルのビットに対応するＮチャネル型
トランジスタおよびＰチャネル型トランジスタはオン状
態となって、オン状態のＣＭＯＳアナログスイッチに接
続される電荷配分用のキャパシタに基準電位ＶＢＬが供
給される。その結果、一端が基準電位ＶＢＨに接続され
た各キャパシタと一端が基準電位ＶＢＬに接続された各
キャパシタとの間で電荷配分が起こり、各キャパシタの
共通接続された他端にデジタル信号に応じた電位が起因
され、この電位に基づいて出力回路ＢＵＦからデータ信
号を出力する。
【００８３】このＤ／Ａ変換回路は、デジタル信号のハ
イレベルをＶＧＨ、ローレベルをＶＧＬ、Ｎチャネル型
トランジスタのしきい値をＶthn、Ｐチャネル型トラン
ジスタのしきい値をＶthpとすると、 ＶＧＬ ＜＜ ＶＢＬ＋Ｖthn ＶＢＨ＋Ｖthp ＜＜ ＶＧＨ の条件を満たす場合に適用可能であり、第２〜第４実施
形態のいずれのＤ／Ａ変換回路よりも基準電位ＶＢＨ,
ＶＢＬに対する融通性を大きく確保できる。そのため、
基準電位ＶＢＨ,ＶＢＬを可変とすることができ、Ｄ／
Ａ変換のときに出力電圧の変調を行うことができ、例え
ば、このＤ／Ａ変換回路をデータ信号線駆動回路に用い
た液晶表示装置のγ補正等に利用できる。
【００８４】この第５実施形態のＤ／Ａ変換回路では、
第２実施形態と同様に、ＣＭＯＳアナログスイッチＣＭ
１１〜ＣＭ１ｎ,ＣＭ２１〜ＣＭ２ｎのＮチャネル型ト
ランジスタおよびＰチャネル型トランジスタのゲート幅
Ｗを変えることによって所定の駆動能力を確保する。
【００８５】(第６実施形態) 図６はこの発明の第６実施形態の電荷配分型のＤ／Ａ変
換回路の構成を示す模式図である。
【００８６】図６に示すように、このＤ／Ａ変換回路
は、電荷配分用のキャパシタＣ１〜Ｃ８と、上記キャパ
シタＣ１〜Ｃ８の一端に基準電位Ｖ１,Ｖ２のいずれか
一方を接続するアナログスイッチ回路ＡＮＳＣ５と、上
記キャパシタＣ１〜Ｃ８の共通接続された他端の電位を
増幅して出力する出力回路ＢＵＦとを備えている。
【００８７】上記アナログスイッチ回路ＡＮＳＣ５は、
各電荷配分用のキャパシタＣ１〜Ｃ８の一端と基準電位
Ｖ１の接続／非接続を切り替えるＮチャネル型トランジ
スタＭn１〜Ｍn８と、各電荷配分用のキャパシタＣ１〜
Ｃ８の一端と基準電位Ｖ２の接続／非接続を切り替える
Ｐチャネル型トランジスタＭp１〜Ｍp８とにより構成さ
れている。上記Ｎチャネル型トランジスタＭn１〜Ｍn８
およびＰチャネル型トランジスタＭp１〜Ｍp８のゲート
には、正相のデジタル信号Ｂit１〜Ｂitｎが供給され
る。また、各トランジスタのゲート幅Ｗは、 Ｍn１,Ｍp１ ： ６μｍ Ｍn２,Ｍp２ ： １２μｍ Ｍn３,Ｍp３ ： ２４μｍ Ｍn４,Ｍp４ ： ４７μｍ Ｍn５,Ｍp５ ： ９０μｍ Ｍn６,Ｍp６ ： １６９μｍ Ｍn７,Ｍp７ ： ２８９μｍ Ｍn８,Ｍp８ ： ３８４μｍ としている。このＤ／Ａ変換回路では、アナログスイッ
チの駆動能力の傾斜比として表１に示した各アナログス
イッチに対する最大接続容量比を用いている。
【００８８】また、上記キャパシタＣ１〜Ｃ８には、デ
ジタル信号の下位ビットＢit１から上位ビットＢitｎに
向けて２0：２1：２2：２3：２4：２5：２6：２7の割合
で容量に傾斜が設けられており、キャパシタＣ１の容量
をＣAとすると、キャパシタＣ２〜Ｃ８の容量は、２Ｃ
A,４ＣA,８ＣA,１６ＣA,３２ＣA,６４ＣA,１２８ＣAで
ある。
【００８９】上記Ｄ／Ａ変換回路において、基準電位を
それぞれ０Ｖ／５Ｖとし、デジタル信号のハイレベルの
電圧を１５Ｖ、ローレベルの電圧を１０Ｖ、基本容量を
１ｐＦとした場合の各入力デジタル信号に対する出力電
圧のシミュレーション結果を図７に示している。また、
比較として、各アナログスイッチの駆動能力を最上位ビ
ット用のものに均一とした図１８に示す従来のＤ／Ａ変
換回路において同条件でのシミュレーション結果を図１
９に示している。
【００９０】図７と図１９の比較より明らかなように、
駆動能力に傾斜をつけることにより、電荷配分用のキャ
パシタ充電のときに初期電荷配分においての所望の電圧
以上に電圧上昇してしまうオーバーシュートを防ぎ、充
電電流の流れる方向を各電荷配分用のキャパシタに対し
て一定とできることがわかる。
【００９１】また、このＤ／Ａ変換回路では、傾斜比に
各アナログスイッチに対する最大接続容量比を用いてい
るが、これに加えてトランジスタのオン抵抗を考慮する
ことにより、各キャパシタＣ１〜Ｃ８の充電電流の流れ
る方向を一定にでき、充電時間を均一にできる。また、
各キャパシタＣ１〜Ｃ８に対応するアナログスイッチを
構成するトランジスタのゲート-ドレイン間容量による
引きこみ電圧の影響も各容量値に対して同じ割合に設定
することができる。図７に電荷配分用のキャパシタＣ１
〜Ｃ８の放電時のピーク電圧の高さがそれを示してい
る。
【００９２】図８はこの第６実施形態のＤ／Ａ変換回路
における下位４ビット(Ｂit１〜Ｂit４)分のレイアウト
を示している。図８において、Ｖ１Ｌは基準電位Ｖ１用
の配線、Ｖ２Ｌは基準電位Ｖ２用の配線、ＢＬはデジタ
ル信号用の配線である。このレイアウトにおいて電荷配
分用のキャパシタＣ１〜Ｃ４は、２種の異なる金属層に
より誘電体を挟み込むことによって構成されており、そ
の容量は面積によって任意に調整される。また、電荷配
分用のキャパシタＣ１,Ｃ２,Ｃ３,Ｃ４,…の面積を１：
２：４：８：…とすることによりその容量値においても
同比を得ている。また、それぞれのキャパシタＣ１,Ｃ
２,Ｃ３,Ｃ４,…に接続されるアナログスイッチを構成
するトランジスタＭn１,Ｍp１,…, Ｍn４,Ｍp４,…にお
いて、各アナログスイッチに対応する最大接続容量に応
じてその駆動能力を決定するゲート幅Ｗが順次大きくな
るように傾斜が設けられている。これによってレイアウ
ト面積を縮小化できる。
【００９３】(第７実施形態) 図９はこの発明の第７実施形態の画像表示装置の構成を
示す模式図であり、この画像表示装置は、説明を簡略化
するために３行４列の画素配列としている。
【００９４】図９に示すように、複数の画素ＰＩＸがマ
トリクス状に配列された画素アレイＰＩＸＡＲＹと、走
査信号線駆動回路ＧＤと、データ信号線駆動回路ＳＤと
を備え、マトリクス状に配列された複数の画素ＰＩＸの
行方向に配列された複数の走査信号線ＧＬ１〜ＧＬ３
と、画素ＰＩＸの列方向に配列された複数のデータ信号
線ＳＬ１〜ＳＬ４と、上記走査信号線駆動回路ＧＤとデ
ータ信号線駆動回路ＳＤを制御する制御回路ＣＴＬと、
上記走査信号線駆動回路ＧＤおよびデータ信号線駆動回
路ＳＤに基準電位等を供給する電源回路ＳＰＬとを備え
ている。上記画像表示装置は、画素アレイＰＩＸＡＲＹ
とデータ信号線駆動回路ＳＤおよび走査信号線駆動回路
ＧＤを１つの絶縁性基板ＳＵＢ上に形成している。
【００９５】また、上記データ信号線駆動回路ＳＤは、
制御回路ＣＴＬからのクロック信号ＣＫＳ,スタート信
号ＳＴＳ等のタイミング信号に同期して、入力されたデ
ジタル画像データであるデジタル信号ＤＡＴをサンプリ
ングし、必要に応じて増幅して、各データ信号線ＳＬ１
〜ＳＬ４にアナログ画像データであるデータ信号を出力
する。上記走査信号線駆動回路ＧＤは、制御回路ＣＴＬ
からのクロック信号ＣＫＧ等のタイミング信号に同期し
て走査信号線ＧＬ１〜ＧＬ３を順次選択し、画素ＰＩＸ
内にある半導体スイッチング素子のオンオフを行うこと
によって、各データ信号線ＳＬ１〜ＳＬ４に書き込まれ
たデータ信号を各画素ＰＩＸに書き込み、各画素ＰＩＸ
内のキャパシタにより書き込まれたデータ信号を保持す
る。
【００９６】このように、画素アレイＰＩＸＡＲＹ,走
査信号線駆動回路ＧＤおよびデータ信号線駆動回路ＳＤ
を同一絶縁性基板上に(モノリシックに)形成することに
より、別々に構成して実装するよりも、駆動回路の製造
コストや実装コストの低減を図ることができると共に、
接続箇所を減らすことにより信頼性の向上にも効果があ
る。
【００９７】図１０は図９に示すようなドライバモノリ
シック画像表示装置におけるデータ信号線駆動回路にこ
の発明を適用した場合のデータ信号線１本当りの基本ブ
ロックの模式図を示している。
【００９８】このデータ信号線駆動回路は、図１０に示
すように、１段すなわち１本のデータ信号線ＳＬ毎に１
個の走査回路ＳＲと、入力されるデジタル信号ＤＡＴ１
〜ＤＡＴｎのハイ(High)レベル／ロー(Low)レベルおよ
び走査回路ＳＲからの出力に応じて制御するスイッチン
グ回路ＳＷＣと、入力されるデジタル信号の下位ビット
から上位ビットに対して２0：２1：２2：２3：２4：
２5：２6：２7の面積比率すなわち容量比率のキャパシ
タＣ１〜Ｃｎを有するキャパシタアレイＣＡＰＡＲＹ
と、上記キャパシタアレイＣＡＰＡＲＹのキャパシタＣ
１〜Ｃｎに夫々保持された電荷量に応じてデータ信号線
ＳＬに任意のデータ信号を出力する出力回路ＢＵＦとを
備えている。上記スイッチング回路ＳＷＣ,キャパシタ
アレイＣＡＰＡＲＹおよび出力回路ＢＵＦで電荷配分型
のＤ／Ａ変換回路を構成している。
【００９９】上記スイッチ回路ＳＷＣは、走査回路ＳＲ
の出力信号が一方の入力端子に夫々入力され、デジタル
信号ＤＡＴ１〜ＤＡＴ８が他方の入力端子に夫々入力さ
れた否定的論理積回路ＮＡＮＤ１〜ＮＡＮＤｎと、その
否定的論理積回路ＮＡＮＤ１〜ＮＡＮＤｎの出力端子が
制御入力端子に夫々接続され、出力端子がキャパシタＣ
１〜Ｃｎの一端に夫々接続されたスイッチＳＷ１〜ＳＷ
ｎとで構成されている。上記スイッチＳＷ１〜ＳＷｎの
一方の入力端子にＤ／Ａ変換用の基準電位Ｖ１を夫々接
続し、他方の入力端子にグランドを接続している。
【０１００】図１０に示すように、外部より供給される
クロック信号ＳＣＫに同期してスタート信号ＳＴＳを順
次転送する走査回路ＳＲの出力をイネーブル信号として
用い、クロック信号ＳＣＫに同期した所定期間に外部か
ら入力されるデジタル信号ＤＡＴ１〜ＤＡＴｎの各ビッ
トをＤ／Ａ変換回路内のアナログスイッチＳＷ１〜ＳＷ
ｎに取り込みアナログスイッチの状態を遷移させること
によって、傾斜が設けられたキャパシタアレイによる電
荷配分で起因されるデジタル信号ＤＡＴ１〜ＤＡＴｎに
応じた出力電位を得る。その後、この電位を出力回路Ｂ
ＵＦによって電流増幅し、データ信号線ＳＬとの接続／
非接続を切り替えるスイッチＴＲＦＧを介して、データ
信号書き込み用の転送信号ＴＲＦＳに同期してデータ信
号線ＳＬにデータ信号が出力される。
【０１０１】この発明のＤ／Ａ変換回路を用いることに
より、小面積で高精度なデータ信号線駆動回路を得るこ
とができる。
【０１０２】また、図１１は上記画像表示装置を構成す
る多結晶シリコン薄膜トランジスタの構造を示す断面図
である。この多結晶シリコン薄膜トランジスタは、図１
１に示すように、絶縁性基板１と、その絶縁性基板１上
に形成されたシリコン酸化膜２と、上記シリコン酸化膜
２上に形成されたチャネル領域３,ソース領域４および
ドレイン領域５と、上記チャネル領域３,ソース領域４
およびドレイン領域５を覆うように形成されたゲート絶
縁膜６と、上記チャネル領域３に対向するゲート絶縁膜
６上に形成されたゲート電極７と、ゲート電極７および
ゲート絶縁膜６上に形成された層間絶縁膜８と、上記ソ
ース領域４およびドレイン領域５に接続された金属配線
９とを備えている。上記多結晶シリコン薄膜トランジス
タは、絶縁性基板上の多結晶シリコン薄膜を活性層とす
る順スタガー(トップゲート)構造のものであるが、この
発明はこれに限るものではなく、逆スタガー構造等の他
の構造のものであってよい。
【０１０３】上記多結晶シリコン薄膜トランジスタを用
いることによって、実用的な駆動能力を有する走査信号
線駆動回路と、データ信号線駆動回路と、画素アレイと
を同一基板上にほぼ同一の製造工程で構成することがで
きる。
【０１０４】図１２〜図１４は上記多結晶シリコン薄膜
トランジスタの製造工程を示す断面図である。以下に、
６００℃以下で多結晶シリコン薄膜トランジスタを形成
するときの製造プロセスについて説明する。
【０１０５】まず、図１２(a),(b)に示すように、ガラ
ス基板１１上に非晶質シリコン薄膜１２を堆積する。次
に、図１２(c)に示すように、エキシマレーザを照射し
て、多結晶シリコン薄膜１２Ａを形成する。次に、図１
２(d)に示すように、この多結晶シリコン薄膜１２Ａを
所望の形状にパターニングして、多結晶シリコン領域１
３を形成する。そして、図１２(e)に示すように、二酸
化シリコンからなるゲート絶縁膜１４を基板全体を覆う
ように形成する。さらに、図１３(a)に示すように、ゲ
ート絶縁膜１４上に薄膜トランジスタのゲート電極１５
をアルミニウム等で形成する。次に、図１３(b)に示す
ように、図中右側の半分にレジスト１６を形成し、多結
晶シリコン領域１３に不純物(ｎ型領域には燐)を注入し
て、薄膜トランジスタのソース領域１３Ａとドレイン領
域１３Ｂを形成する。さらに、図１３(c)に示すよう
に、図中左側の半分にレジスト１７を形成し、多結晶シ
リコン領域１３に不純物(ｐ型領域にはホウ素)を注入し
て、薄膜トランジスタのソース領域１３Ｃとドレイン領
域１３Ｄを形成する。その後、図１３(d)に示すよう
に、二酸化シリコンまたは窒化シリコン等からなる層間
絶縁膜１８を堆積する。次に、図１４(a)に示すよう
に、層間絶縁膜１８にコンタクトホール１９を開口した
後、図１４(b)に示すように、アルミニウム等の金属配
線２０を形成する。
【０１０６】上記各工程において、プロセスの最高温度
は、ゲート絶縁膜１４を形成するときの６００℃である
ので、絶縁性基板として米国コーニング社の１７３７ガ
ラス等の高耐熱性ガラスを使用できる。
【０１０７】なお、この後、液晶表示装置では、さらに
別の層間絶縁膜を介して透明電極(透過型液晶表示装置
の場合)や反射電極(反射型液晶表示装置の場合)を形成
することになる。
【０１０８】ここで、図１２〜図１４に示す製造工程
で、多結晶シリコン薄膜トランジスタを６００℃以下で
形成することにより、安価で大面積のガラス基板を用い
ることができるようになるので、画像表示装置の低価格
化と大面積化を実現できる。
【０１０９】(第８実施形態) 図１５はこの発明の第８実施形態の電荷配分型のＤ／Ａ
変換回路の構成を示す模式図である。
【０１１０】図１５に示すように、このＤ／Ａ変換回路
は、電荷配分用のキャパシタＣ１,Ｃ２,Ｃ３,Ｃ４,…
と、上記キャパシタＣ１,Ｃ２,Ｃ３,Ｃ４,…の一端に基
準電位Ｖ１,Ｖ２のいずれか一方を接続するアナログス
イッチ回路ＡＮＳＣ６と、上記キャパシタＣ１,Ｃ２,Ｃ
３,Ｃ４,…の共通接続された他端の電位を増幅して出力
するオペアンプＯＰとを備えている。
【０１１１】また、上記キャパシタＣ１,Ｃ２,Ｃ３,Ｃ
４,…には、デジタル信号の下位ビットＢit１から上位
ビットＢitｎに向けて２0：２1：２2：２3：…の割合で
容量に傾斜が設けられており、キャパシタＣ１の容量を
ＣAとすると、キャパシタＣ２,Ｃ３,Ｃ４,…の容量は、
２ＣA,４ＣA,８ＣA,…である。
【０１１２】上記アナログスイッチ回路ＡＮＳＣ６で
は、デジタル信号のビットＢit１に対応するアナログス
イッチにおいてＮチャネル型トランジスタＭn１により
電荷配分用のキャパシタＣ１の一端と基準電位Ｖ１の接
続／非接続を切り替え、Ｐチャネル型トランジスタＭp
１により電荷配分用のキャパシタＣ１の一端と基準電位
Ｖ２の接続／非接続を切り替える。さらに、デジタル信
号のビットＢit２に対応するアナログスイッチにおいて
Ｎチャネル型トランジスタＭn２Ａ,Ｍn２Ｂにより電荷
配分用のキャパシタＣ２の一端と基準電位Ｖ１の接続／
非接続を切り替え、Ｐチャネル型トランジスタＭp２Ａ,
Ｍp２Ｂにより電荷配分用のキャパシタＣ２の一端と基
準電位Ｖ２の接続／非接続を切り替える。以下、同様に
して、デジタル信号のビットＢit３,Ｂit４,…毎にＮチ
ャネル型トランジスタおよびＰチャネル型トランジスタ
の数を４,８,…と増やしていく。上記Ｎチャネル型トラ
ンジスタＭn１,Ｍn２Ａ,Ｍn２Ｂ,…およびＰチャネル型
トランジスタＭp１,Ｍp２Ａ,Ｍp２Ｂ,…のゲートには、
正相のデジタル信号Ｂit１〜Ｂitｎが供給される。
【０１１３】このＤ／Ａ変換回路では、Ｎチャネル型ト
ランジスタＭn１,Ｍn２Ａ,Ｍn２Ｂ,…およびＰチャネル
型トランジスタＭp１,Ｍp２Ａ,Ｍp２Ｂ,…のゲート幅
は、直接接続される容量が最も小さい最下位ビット用の
Ｎチャネル型トランジスタＭn１, Ｐチャネル型トラン
ジスタＭp１のゲート幅と同一としている。そして、上
記アナログスイッチ回路ＡＮＳＣ６の各ビットに対応す
るアナログスイッチにおいて、ゲート幅の同じトランジ
スタを必要個数並列に接続することによりその駆動能力
が順次大きくなるように傾斜を設けている。
【０１１４】上記各アナログスイッチ回路ＡＮＳＣ６を
構成する半導体スイッチング素子としてのＮチャネル型
トランジスタＭn１,Ｍn２Ａ,Ｍn２Ｂ,…およびＰチャネ
ル型トランジスタＭp１,Ｍp２Ａ,Ｍp２Ｂ,…のゲート幅
を均一化することにより、製造工程におけるマスクシフ
ト量やエッチングシフト量の影響を各トランジスタに対
して均一にでき、その結果、特性バラツキを抑制するこ
とができる。
【０１１５】図１６はこの第８実施形態のＤ／Ａ変換回
路における下位４ビット(Ｂit１〜Ｂit４)分のレイアウ
トを示している。図１６において、Ｖ１Ｌは基準電位Ｖ
１用の配線、Ｖ２Ｌは基準電位Ｖ２用の配線、ＢＬはデ
ジタル信号用の配線である。このレイアウトにおいて、
電荷配分用のキャパシタＣ１〜Ｃ４は、２種の異なる金
属層により誘電体を挟み込むことによって構成されてお
り、その容量は面積によって任意に調整され、電荷配分
用のキャパシタＣ１,Ｃ２,Ｃ３,Ｃ４,…の面積を１：
２：４：８：…とすることによりその容量値においても
同比を得ている。
【０１１６】上記第８実施形態では、アナログスイッチ
のＮチャネル型トランジスタとＰチャネル型トランジス
タの構成を用いているが、他のトランジスタ構成でもよ
い。また、各アナログスイッチを構成するＮチャネル型
トランジスタおよびＰチャネル型トランジスタの個数比
は、直接接続されるキャパシタの容量に比例している
が、その限りではなく、表１に示す最大接続容量に応じ
た個数比や、実測またはシミュレーションより求められ
る移動電荷の量に応じた個数比を用いた場合でも同様の
効果が得られる。
【０１１７】(第９実施形態) 図１７はこの発明の第９実施形態の電荷配分型のＤ／Ａ
変換回路の基本構成を示す模式図であり、プロセス的要
因等によりトランジスタのゲート幅に上限が設けられて
いる場合のアナログスイッチの構成である。
【０１１８】図１７に示すように、このＤ／Ａ変換回路
は、電荷配分用のキャパシタＣ１,Ｃ２,Ｃ３,Ｃ４,Ｃ
５,…と、上記キャパシタＣ１,Ｃ２,Ｃ３,Ｃ４,Ｃ５,…
の一端に基準電位Ｖ１,Ｖ２のいずれか一方を接続する
アナログスイッチ回路ＡＮＳＣ７と、上記キャパシタＣ
１,Ｃ２,Ｃ３,Ｃ４,Ｃ５,…の共通接続された他端の電
位を増幅して出力するオペアンプＯＰとを備えている。
【０１１９】また、上記キャパシタＣ１,Ｃ２,Ｃ３,Ｃ
４,Ｃ５,…には、デジタル信号の下位ビットＢit１から
上位ビットＢitｎに向けて２0：２1：２2：２3：…の割
合で容量に傾斜が設けられており、キャパシタＣ１の容
量をＣAとすると、キャパシタＣ１,Ｃ２,Ｃ３,Ｃ４,Ｃ
５,…の容量は、２ＣA,４ＣA,８ＣA,１６ＣAである。
【０１２０】上記アナログスイッチ回路ＡＮＳＣ７で
は、ビットＢit１に対応するアナログスイッチにおい
て、Ｎチャネル型トランジスタＭn１により電荷配分用
のキャパシタＣ１の一端と基準電位Ｖ１の接続／非接続
を切り替え、Ｐチャネル型トランジスタＭp１により電
荷配分用のキャパシタＣ１の一端と基準電位Ｖ２の接続
／非接続を切り替える。
【０１２１】次に、ビットＢit２に対応するアナログス
イッチにおいて、Ｎチャネル型トランジスタＭn２(ゲー
ト幅がＭn１の２倍)により電荷配分用のキャパシタＣ１
の一端と基準電位Ｖ１の接続／非接続を切り替え、Ｐチ
ャネル型トランジスタＭp２(ゲート幅がＭp１の２倍)に
より電荷配分用のキャパシタＣ１の一端と基準電位Ｖ２
の接続／非接続を切り替える。
【０１２２】さらに、ビットＢit３に対応するアナログ
スイッチにおいて、Ｎチャネル型トランジスタＭn３(ゲ
ート幅がＭn１の４倍)により電荷配分用のキャパシタＣ
１の一端と基準電位Ｖ１の接続／非接続を切り替え、Ｐ
チャネル型トランジスタＭp３(ゲート幅がＭp１の４倍)
により電荷配分用のキャパシタＣ１の一端と基準電位Ｖ
２の接続／非接続を切り替える。
【０１２３】次に、ビットＢit４に対応するアナログス
イッチにおいて、Ｎチャネル型トランジスタＭn４Ａ,Ｍ
n４Ｂ(ゲート幅がＭn１の４倍)により電荷配分用のキャ
パシタＣ１の一端と基準電位Ｖ１の接続／非接続を切り
替え、Ｐチャネル型トランジスタＭp４Ａ,Ｍp４Ｂ(ゲー
ト幅がＭp１の４倍)により電荷配分用のキャパシタＣ１
の一端と基準電位Ｖ２の接続／非接続を切り替える。以
下、同様に、デジタル信号のビット毎にＮチャネル型ト
ランジスタおよびＰチャネル型トランジスタの数を２倍
ずつ増やしていく。上記Ｎチャネル型トランジスタＭn
１,Ｍn２, Ｍn３,Ｍn４Ａ,Ｍn４Ｂ,…およびＰチャネル
型トランジスタＭp１,Ｍp２,Ｍp３,Ｍp４Ａ,Ｍp４Ｂ,…
のゲートには、正相のデジタル信号Ｂit１,Ｂit２,Ｂit
３,Ｂit４,Ｂit５,…が供給される。
【０１２４】各アナログスイッチを構成する半導体スイ
ッチング素子としてのトランジスタのゲート幅が規定の
サイズ(トランジスタＭn１,Ｍp1の４倍))に達するまで
は、各トランジスタのゲート幅を変化させることによっ
て、その駆動能力が順次大きくなるように傾斜を設け、
規定のゲート幅以上のサイズのトランジスタを必要とす
る各アナログスイッチにおいては、規定サイズのゲート
幅を有する複数のトランジスタを並列に接続することに
より駆動能力が順次大きくなるように傾斜を設けてい
る。
【０１２５】このように、デジタル信号のビットＢit４
から上位のビットに対応するアナログスイッチを構成す
る並列接続された複数のＮチャネル型トランジスタＭn
４Ａ,Ｍn４Ｂ,…およびＰチャネル型トランジスタＭp４
Ａ,Ｍp４Ｂ,…のゲート幅を均一化することにより、製
造工程におけるマスクシフト量やエッチングシフト量の
影響を各トランジスタに対して均一化でき、その結果、
特性バラツキを抑制することができる。
【０１２６】上記第９実施形態では、アナログスイッチ
のＮチャネル型トランジスタとＰチャネル型トランジス
タの構成を用いているが、他のトランジスタ構成でもよ
い。また、各アナログスイッチを構成するＮチャネル型
トランジスタおよびＰチャネル型トランジスタの個数比
は、直接接続されるキャパシタの容量に比例している
が、その限りではなく、表１に示す最大接続容量に応じ
た個数比や、実測またはシミュレーションより求められ
る移動電荷の量に応じた個数比を用いた場合でも同様の
効果が得られる。
【０１２７】以上、この発明の実施の形態を示したが、
この発明はこれらに限定されることなく、用いる信号の
数,種類および極性等を含め、上記実施形態の各構成を
組み合わせた他の構成等についても同様に当てはまるも
のである。
【０１２８】
【発明の効果】以上より明らかなように、この発明のＤ
／Ａ変換回路によれば、第１基準電位または第２基準電
位の一方に複数のアナログスイッチのうちのいずれか１
つのみが接続され、第１基準電位または第２基準電位の
他方に複数のアナログスイッチのうちの残りが接続され
た各状態における複数のキャパシタの合成容量の相対比
と、第１基準電位または第２基準電位に接続されたアナ
ログスイッチの駆動能力の相対比とが等しくなるよう
に、複数のアナログスイッチの駆動能力に傾斜を設ける
ことによって、電荷配分用の各キャパシタに対する充電
方向,充電時間およびレイアウト面積から求められる各
アナログスイッチの最適駆動能力からの差を最小に抑え
ることが可能となり、従来構造のＤ／Ａ変換回路と比較
して、より高精度で小面積なＤ／Ａ変換回路を提供する
ことができる。特に、最下位ビット用のキャパシタの容
量と最上位ビット用のキャパシタの容量との差が大きく
なる多ビット用Ｄ／Ａ変換回路においてそのメリットは
大きくなる。
【０１２９】また、この発明のＤ／Ａ変換回路を液晶表
示装置のような携帯型端末の画像表示装置に用いること
によって、表示領域を小さくせずに画像表示装置サイズ
の縮小化すなわち狭額縁化が可能となり、小型で高品位
な画像表示装置を実現することができる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態のＤ／Ａ変換
回路の基本構成を示す模式図である。
【図２】 図２はこの発明の第２実施形態のＤ／Ａ変換
回路の構成を示す模式図である。
【図３】 図３はこの発明の第３実施形態のＤ／Ａ変換
回路の構成を示す模式図である。
【図４】 図４はこの発明の第４実施形態のＤ／Ａ変換
回路の構成を示す模式図である。
【図５】 図５はこの発明の第５実施形態のＤ／Ａ変換
回路の構成を示す模式図である。
【図６】 図６はこの発明の第６実施形態のＤ／Ａ変換
回路の構成を示す模式図である。
【図７】 図７は上記Ｄ／Ａ変換回路における動作シミ
ュレーション結果を示す図である。
【図８】 図８は上記Ｄ／Ａ変換回路における下位４ビ
ット分の実際のレイアウトを示す図である。
【図９】 図９はこの発明の第７実施形態の画像表示装
置の構成を示すブロック図である。
【図１０】 図１０はこの発明の画像表示装置のデータ
信号線駆動回路内の基本ブロックを示す図である。
【図１１】 図１１は上記画像表示装置を構成する多結
晶シリコン薄膜トランジスタの断面構造を示す図であ
る。
【図１２】 図１２(a)〜(e)は上記多結晶シリコン薄膜
トランジスタの製造工程の例を示す図である。
【図１３】 図１３(a)〜(d)は上記多結晶シリコン薄膜
トランジスタの製造工程の例を示す図である。
【図１４】 図１４(a),(b)は上記多結晶シリコン薄膜
トランジスタの製造工程の例を示す図である。
【図１５】 図１５はこの発明の第８実施形態のＤ／Ａ
変換回路の構成を示す模式図である。
【図１６】 図１６は上記Ｄ／Ａ変換回路における下位
４ビット分の実際のレイアウトを示す図である。
【図１７】 図１７はこの発明の第９実施形態のＤ／Ａ
変換回路の構成を示す模式図である。
【図１８】 図１８は従来のＤ／Ａ変換回路の構成を示
す模式図である。
【図１９】 図１９は上記Ｄ／Ａ変換回路における動作
シミュレーション結果を示す図である。
【図２０】 図２０は従来のアクティブマトリクス型の
画像表示装置の構成を示すブロック図である。
【図２１】 図２１は従来のデータ信号線駆動回路の基
本ブロックを示す構成図である。
【符号の説明】
ＡＮＳ１〜ＡＮＳ８…アナログスイッチ、ＡＮＳＣ１〜
ＡＮＳＣ７…アナログスイッチ回路、Ｃ１〜Ｃ８…キャ
パシタ、ＯＰ…オペアンプ、ＢＵＦ…出力回路、Ｍn１
〜Ｍn８,Ｍn１１〜Ｍn１ｎ,Ｍn２１〜Ｍn２ｎ…Ｎチャ
ネル型トランジスタ、Ｍp１〜Ｍp８,Ｍp１１〜Ｍp１ｎ,
Ｍp２１〜Ｍp２ｎ…Ｐチャネル型トランジスタ、ＣＭ１
１〜ＣＭ１ｎ,ＣＭ２１〜ＣＭ２ｎ…ＣＭＯＳアナログ
スイッチ、ＰＩＸ…画素、ＰＩＸＡＲＹ…画素アレイ、
ＣＴＬ…制御回路、ＳＤ…データ信号線駆動回路、ＧＤ
…走査信号線駆動回路、ＳＰＬ…電源回路、ＳＲ…走査
回路、ＳＷＣ…スイッチ回路、ＣＡＰＡＲＹ…キャパシ
タアレイ、ＳＵＢ…基板。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−3522（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 容量が順次大きくなるように傾斜が設け
    られ、一端が共通接続された複数のキャパシタと、上記
    複数のキャパシタの夫々の他端に外部から入力されたデ
    ジタル信号に応じて第１基準電位または第２基準電位の
    いずれか一方を夫々接続するための複数のアナログスイ
    ッチとを備え、上記複数のキャパシタの共通接続された
    一端の電位に応じたアナログ信号を出力とする電荷配分
    型のＤ／Ａ変換回路において、上記第１基準電位または上記第２基準電位の一方に上記
    複数のアナログスイッチのうちのいずれか１つのみが接
    続され、上記第１基準電位または上記第２基準電位の他
    方に上記複数のアナログスイッチのうちの残りが接続さ
    れた各状態における上記複数のキャパシタの合成容量の
    相対比と、上記第１基準電位または上記第２基準電位に
    接続された上記アナログスイッチの駆動能力の相対比と
    が等しく なるように、上記複数のアナログスイッチの駆
    動能力に傾斜が設けられていることを特徴とするＤ／Ａ
    変換回路。
  2. 【請求項２】 請求項１に記載のＤ／Ａ変換回路におい
    て、 上記複数のアナログスイッチは、Ｎチャネル型またはＰ
    チャネル型の少なくとも一方のトランジスタによって構
    成されていることを特徴とするＤ／Ａ変換回路。
  3. 【請求項３】 請求項１に記載のＤ／Ａ変換回路におい
    て、 上記複数のアナログスイッチは、Ｎチャネル型またはＰ
    チャネル型の少なくとも一方のトランジスタによって構
    成され、上記第１基準電位または上記第２基準電位の一方に上記
    複数のアナログスイッチのうちのいずれか１つのみが接
    続され、上記第１基準電位または上記第２基準電位の他
    方に上記複数のアナログスイッチのうちの残りが接続さ
    れた各状態における上記複数のキャパシタの合成容量 の
    大小に応じて、上記各アナログスイッチを構成する上記
    トランジスタのゲート幅が大小になるように傾斜が設け
    られていることを特徴とするＤ／Ａ変換回路。
  4. 【請求項４】 請求項１に記載のＤ／Ａ変換回路におい
    て、 上記複数のアナログスイッチは、駆動能力が略等しい半
    導体スイッチング素子によって構成され、上記第１基準電位または上記第２基準電位の一方に上記
    複数のアナログスイッチのうちのいずれか１つのみが接
    続され、上記第１基準電位または上記第２基準電位の他
    方に上記複数のアナログスイッチのうちの残りが接続さ
    れた各状態における上記複数のキャパシタの合成容量 の
    大小に応じて、上記各アナログスイッチの駆動能力が大
    小になるように、上記各アナログスイッチに必要な駆動
    能力が１つの半導体スイッチング素子または並列接続さ
    れた複数の半導体スイッチング素子で得られるようにし
    ていることを特徴とするＤ／Ａ変換回路。
  5. 【請求項５】 請求項４に記載のＤ／Ａ変換回路におい
    て、 上記半導体スイッチング素子は、Ｎチャネル型またはＰ
    チャネル型の少なくとも一方でかつゲート幅が略同一の
    トランジスタであることを特徴とするＤ／Ａ変換回路。
  6. 【請求項６】 請求項１に記載のＤ／Ａ変換回路におい
    て、 上記複数のアナログスイッチは、半導体スイッチング素
    子によって構成され、 駆動能力が所定値以下の上記アナログスイッチについて
    は、上記第１基準電位または上記第２基準電位の一方に
    上記複数のアナログスイッチのうちのいずれか１つのみ
    が接続され、上記第１基準電位または上記第２基準電位
    の他方に上記複数のアナログスイッチのうちの残りが接
    続された各状態における上記複数のキャパシタの合成容
    量の大小に応じて、上記各アナログスイッチを構成する
    上記半導体スイッチング素子の駆動能力が大小になって
    おり、 駆動能力が上記所定値よりも大きくなる上記アナログス
    イッチについては、上記第１基準電位または上記第２基
    準電位の一方に上記複数のアナログスイッチのうちのい
    ずれか１つのみが接続され、上記第１基準電位または上
    記第２基準電位の他方に上記複数のアナログスイッチの
    うちの残りが接続された各状態における上記複数のキャ
    パシタの合成容量の大小に応じて、上記駆動能力が並列
    接続された複数の半導体スイッチング素子で得られるよ
    うにしていることを特徴とするＤ／Ａ変換回路。
  7. 【請求項７】 請求項６に記載のＤ／Ａ変換回路におい
    て、 上記半導体スイッチング素子は、Ｎチャネル型またはＰ
    チャネル型の少なくとも一方のトランジスタであって、
    各トランジスタの駆動能力がゲート幅によって設定され
    ていることを特徴とするＤ／Ａ変換回路。
  8. 【請求項８】 マトリクス状に配列された複数の画素
    と、上記複数の画素の列方向に沿って配列された複数の
    データ信号線と、上記複数の画素の行方向に沿って配列
    された複数の走査信号線と、デジタル画像データに応じ
    たアナログ画像データを上記データ信号線に供給するデ
    ータ信号線駆動回路と、上記走査信号線に走査信号を供
    給する走査信号線駆動回路とを備えたアクティブマトリ
    クス型画像表示装置において、 上記データ信号線駆動回路に請求項１乃至７のいずれか
    １つに記載されたＤ／Ａ変換回路を用いたことを特徴と
    する画像表示装置。
  9. 【請求項９】 請求項８に記載の画像表示装置におい
    て、 上記データ信号線駆動回路と上記走査信号線駆動回路と
    上記複数の画素が同一基板上に形成されていることを特
    徴とする画像表示装置。
  10. 【請求項１０】 請求項９に記載の画像表示装置におい
    て、 上記データ信号線駆動回路と上記走査信号線駆動回路と
    上記画素とを構成する能動素子として多結晶シリコン薄
    膜トランジスタを用いたことを特徴とする画像表示装
    置。
  11. 【請求項１１】 請求項１０に記載の画像表示装置にお
    いて、 上記多結晶シリコン薄膜トランジスタをガラス基板上に
    ６００℃以下のプロセスで形成したことを特徴とする画
    像表示装置。
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