JP3512571B2 - Pulse generator - Google Patents
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- JP3512571B2 JP3512571B2 JP20984596A JP20984596A JP3512571B2 JP 3512571 B2 JP3512571 B2 JP 3512571B2 JP 20984596 A JP20984596 A JP 20984596A JP 20984596 A JP20984596 A JP 20984596A JP 3512571 B2 JP3512571 B2 JP 3512571B2
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば複写機、印
刷機器等の画像形成装置におけるモータの加速度とその
加速度を継続する時間を制御するための駆動パルスを発
生するパルス発生装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse generator for generating a drive pulse for controlling the acceleration of a motor and the duration of the acceleration in an image forming apparatus such as a copying machine or a printing machine.
【０００２】[0002]
【従来の技術】従来、この種のパルス発生装置では、例
えば画像形成装置のＣＰＵ（以下、装置ＣＰＵ）のタイ
マ割り込み処理内でＨまたはＬのパルスを発生すると共
にその割り込み処理が発生する時間間隔を逐次変化させ
ることにより、パルス発生の間隔を変化させて結果とし
てパルス幅を変化させると共にそのパルス数を継続する
時間を変化させることにより、モータの加速度とその加
速度を継続する時間を制御するように構成されている。2. Description of the Related Art Conventionally, in a pulse generator of this type, for example, a H or L pulse is generated within a timer interrupt process of a CPU (hereinafter referred to as a device CPU) of an image forming apparatus, and a time interval at which the interrupt process is generated. By sequentially changing the pulse generation interval to change the pulse width as a result and to change the duration of the number of pulses to control the motor acceleration and the duration of the acceleration. Is configured.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、発生させるパルス周波数が非常に高い場
合には、装置ＣＰＵのタイマ割り込み処理が頻繁に発生
するので割り込み処理以外の処理速度が低下するという
問題点がある。また、この問題点は、１つの装置ＣＰＵ
により複数のアクチュエータに対して加減速制御を行う
場合に顕著となる。なお、上記問題点を解決するため
に、例えば特開平２−１５９８７９号公報に示すように
パルス発生専用のＣＰＵを設ける方法が考えられるが、
この場合には細かな制御が可能になる反面、コストアッ
プとなる。However, in the above-mentioned conventional method, when the pulse frequency to be generated is very high, the timer interrupt processing of the device CPU frequently occurs, so that the processing speed other than the interrupt processing decreases. There is a problem. Also, this problem is that one device CPU
Therefore, it becomes remarkable when acceleration / deceleration control is performed for a plurality of actuators. In order to solve the above problem, a method of providing a CPU dedicated to pulse generation as shown in Japanese Patent Laid-Open No. 2-159879, for example, is conceivable.
In this case, fine control is possible, but the cost is increased.
【０００４】本発明は上記従来の問題点に鑑み、専用の
ＣＰＵを設けることなく安価な構成で装置ＣＰＵの負担
を軽減して割り込み処理以外の処理速度を向上させるこ
とができるパルス発生装置を提供することを目的とす
る。In view of the above-mentioned conventional problems, the present invention provides a pulse generator capable of reducing the load on the device CPU and improving the processing speed other than the interrupt processing with an inexpensive structure without providing a dedicated CPU. The purpose is to do.
【０００５】[0005]
【課題を解決するための手段】第１の手段は、上記目的
を達成するために、パルス幅を変化させると共にそのパ
ルス数を継続する時間を変化させることにより、パルス
駆動モータの加速度とその加速度を継続する時間を制御
するパルス発生装置において、クロックをカウントする
クロックカウンタと、クロック数を予め記憶するクロッ
ク数記憶手段と、前記クロックカウンタのカウント値と
前記クロック数記憶手段に記憶されているクロック数と
を比較し、一致した時にハイレベルとローレベルとを切
り替えたモータに印加するパルスを発生するパルス発生
手段と、前記クロック数記憶手段に記憶されたクロック
数に対応したパルス数を予め記憶するパルス数記憶手段
と、前記パルス発生手段の発生パルス数をカウントする
パルスカウンタと、前記パルスカウンタのカウント値と
前記パルス数記憶手段に記憶されているパルス数とを比
較し、一致した時に割り込み信号をＣＰＵに出力する割
り込み信号発生手段と、を備え、前記ＣＰＵは、この割
り込み信号による割り込み処理に基づいて、前記クロッ
ク数記憶手段にクロック数を新たに設定し、前記パルス
数記憶手段にパルス数を新たに設定することを特徴とす
る。In order to achieve the above object, the first means is to change the pulse width and to change the pulse width.
Pulse by changing the duration of the number of pulses
In the pulse generator for controlling the time to continue the acceleration and its acceleration of the drive motor, and a clock counter for counting a clock, a clock number storage means for previously storing a clock count, the clock count and the count value of the clock counter Pulse generation means for comparing the number of clocks stored in the storage means, and generating a pulse to be applied to the motor whose high level and low level are switched when they match, and the clock stored in the clock number storage means
Pulse number storage means for storing in advance the number of pulses corresponding to the number
And counting the number of pulses generated by the pulse generating means
A pulse counter and the count value of the pulse counter
The number of pulses stored in the pulse number storage means is compared with
Compare and output interrupt signal to CPU when they match
An input signal generating means, wherein the CPU is
Based on the interrupt processing by the
The number of clocks is newly set in the memory
It is characterized in that the number of pulses is newly set in the number storage means .
【０００６】第２の手段は、第１の手段において前記Ｃ
ＰＵは、前記クロック数記憶手段に記憶させるクロック
数とこのクロック数に対応したパルス数とを対応させた
データ組を複数格納したテーブルを有することを特徴と
する。The second means is the above-mentioned C in the first means.
PU is a clock to be stored in the clock number storage means.
The number of pulses and the number of pulses corresponding to this number of clocks
It is characterized by having a table storing a plurality of data sets .
【０００７】第３の手段は、第２の手段において前記割
り込み処理がある度にカウントアップする割り込みカウ
ンタを更に備え、前記ＣＰＵは、前記割り込みカウンタ
のカウント値に応じて、前記テープル内の参照するデー
タ組を切り替えて、前記クロック数記憶手段にクロック
数を設定し、前記パルス数記憶手段にパルス数を設定す
ることを特徴とする。A third means is the split in the second section
An interrupt cow that counts up each time there is a refill process
The interrupt counter, the CPU further comprising:
Depending on the count value of the
Switch the data set to the clock number storage means.
The number of pulses and the number of pulses in the pulse number storage means.
Characterized in that that.
【０００８】第４の手段は、第３の手段において前記Ｃ
ＰＵは、前記割り込みカウンタのカウント備に応じて、
前記テーブル内のデータ組を全て参照した場合、前記ク
ロック数記憶手段にクロック数の初期値を設定し、前記
パルス数記憶手段にパルス数の初期値を設定し、前記モ
ータをオフすることを特徴とする。A fourth means is the above-mentioned C in the third means.
The PU , depending on the count preparation of the interrupt counter,
If all the data sets in the table are referenced, the
Set the initial value of the clock number in the lock number storage means, and
Set the initial value of the pulse number in the pulse number storage means, and
It is characterized by turning off the data.
【０００９】[0009]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明に係るパルス発生装
置の一実施形態を示すブロック図、図２は図１のレジス
タにＣＰＵがデータを設定する回路例を示すブロック
図、図３は図１のＣＰＵの割り込み処理を説明するため
のフローチャート、図４はモータを加減速する場合の加
速度とその加速度を継続する時間の一例を示す説明図、
図５は図１のＣＰＵのテーブルを示す説明図、図６はモ
ータを加減速する場合の加速度とその加速度を継続する
時間の設定タイミングを示す説明図である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. 1 is a block diagram showing an embodiment of a pulse generator according to the present invention, FIG. 2 is a block diagram showing an example of a circuit in which the CPU sets data in the register of FIG. 1, and FIG. 3 is an interrupt process of the CPU of FIG. FIG. 4 is an explanatory diagram showing an example of acceleration when accelerating and decelerating a motor, and an example of time during which the acceleration is continued,
FIG. 5 is an explanatory diagram showing the table of the CPU of FIG. 1, and FIG. 6 is an explanatory diagram showing the acceleration timing when accelerating and decelerating the motor and the setting timing of the time period during which the acceleration is continued.
【００１０】図１に示すパルス発生装置は概略的に、原
クロックＣＫをカウントしてモータＭの加速度に応じた
設定幅のモータクロック（パルス）を発生するパルスジ
ェネレータ部１と、パルスジェネレータ部１が発生する
パルスをカウントしてモータＭの加速度を継続する時間
に応じた設定値と比較し、一致した時に割り込み信号を
発生するパルスカウンタ部２と、パルスカウンタ部２か
らの割り込み信号により割り込み処理でパルスジェネレ
ータ１及びパルスカウンタ部２に対してそれぞれの設定
を行うＣＰＵ３を有する。The pulse generator shown in FIG. 1 schematically includes a pulse generator section 1 for counting an original clock CK and generating a motor clock (pulse) having a set width according to the acceleration of the motor M, and a pulse generator section 1. The pulse generated by the pulse counter 2 is compared with a set value according to the duration of the acceleration of the motor M, and an interrupt signal is generated when they match, and an interrupt process is performed by the interrupt signal from the pulse counter 2. The CPU 3 has a CPU 3 for making respective settings for the pulse generator 1 and the pulse counter unit 2.
【００１１】パルスジェネレータ１はモータクロック幅
設定レジスタ１１、クロックカウンタ１２、コンパレー
タ１３及びモータクロックジェネレータ１４を有し、モ
ータクロック幅設定レジスタ１１には予めＣＰＵ３によ
り、加速度に応じたパルス幅に対応するクロック数デー
タが設定される。クロックカウンタ１２は原クロックＣ
Ｋをカウントアップし、コンパレータ１３はモータクロ
ック幅設定レジスタ１１に設定されている値とクロック
カウンタ１２のカウント値を比較して一致した時に一致
信号をクロックカウンタ１２のクリア端子（図示省略）
とモータクロックジェネレータ１４に出力する。The pulse generator 1 has a motor clock width setting register 11, a clock counter 12, a comparator 13 and a motor clock generator 14, and the motor clock width setting register 11 is pre-set by the CPU 3 to correspond to the pulse width corresponding to the acceleration. Clock number data is set. The clock counter 12 is the original clock C
K is counted up, the comparator 13 compares the value set in the motor clock width setting register 11 with the count value of the clock counter 12, and when they match, a match signal is output to a clear terminal of the clock counter 12 (not shown).
To the motor clock generator 14.
【００１２】モータクロックジェネレータ１４はフリッ
プフロップで構成され、Ｑ出力信号がＤ入力信号として
印加されている。そして、コンパレータ１３からの一致
信号が印加されるとＱ出力信号のパルスのトグル出力を
行い、このパルス信号がモータＭとモータクロックカウ
ンタ２２に印加される。The motor clock generator 14 is composed of a flip-flop, and the Q output signal is applied as the D input signal. Then, when the coincidence signal from the comparator 13 is applied, the pulse output of the Q output signal is toggled, and this pulse signal is applied to the motor M and the motor clock counter 22.
【００１３】パルスカウンタ部２はモータカウントコン
ペアレジスタ２１、モータクロックカウンタ２２及びコ
ンパレータ２３を有し、レジスタ２１には予めＣＰＵ３
により、加速度を継続する時間に対応するパルス数デー
タが設定される。モータクロックカウンタ２２はモータ
クロックジェネレータ１４の出力パルスをカウントし、
コンパレータ２３はモータカウントコンペアレジスタ２
１に設定されている値とモータクロックカウンタ２２の
カウント値を比較し、一致した時に割り込み信号をＣＰ
Ｕ３とモータカウントコンペアレジスタ２１のクリア端
子（図示省略）に出力する。The pulse counter section 2 has a motor count compare register 21, a motor clock counter 22 and a comparator 23, and the register 21 has a CPU 3 in advance.
Thus, the pulse number data corresponding to the time for continuing the acceleration is set. The motor clock counter 22 counts the output pulses of the motor clock generator 14,
The comparator 23 is a motor count compare register 2
The value set to 1 is compared with the count value of the motor clock counter 22, and when they match, the interrupt signal is CP
Output to U3 and a clear terminal (not shown) of the motor count compare register 21.
【００１４】ＣＰＵ３からレジスタ１１、２１に対して
データを設定する構成は、例えば図２に示すようにデコ
ーダ４を用いて実現することができる。ＣＰＵ３とレジ
スタ１１、２１の間は、リード、ライトのコントロール
信号線（／ＷＲ）とデータバスを介して接続され、ＣＰ
Ｕ３とデコーダ４の間はアドレスバスを介して接続され
ている。また、デコーダ４の出力信号がレジスタ１１、
２１のイネーブル端子に印加される。The configuration for setting data from the CPU 3 to the registers 11 and 21 can be realized by using a decoder 4 as shown in FIG. 2, for example. The CPU 3 and the registers 11 and 21 are connected to a read / write control signal line (/ WR) via a data bus, and CP
The U3 and the decoder 4 are connected via an address bus. The output signal of the decoder 4 is the register 11,
21 to the enable terminal.
【００１５】レジスタ１１、２１はＣＰＵ３から見た場
合にあるアドレス上にマッピングされており、ＣＰＵ３
がそのアドレスにアクセスするとデコーダ４の複数の出
力信号の内、そのアドレスに対応する出力信号がアクテ
ィブになる。また、同時にＣＰＵ３が設定値をデータバ
ス上に出力すると共にライトのコントロール信号／ＷＲ
をアクティブにすると、データバス上の設定値がそのレ
ジスタ１１、２１にセットされる。レジスタ１１、２１
はラッチやＤフリップフロップで構成され、この設定値
を次にアクセスされるまで保持する。The registers 11 and 21 are mapped on an address as seen from the CPU 3, and the CPU 3
When that address accesses that address, the output signal corresponding to that address becomes active among the plurality of output signals of the decoder 4. At the same time, the CPU 3 outputs the set value to the data bus and the write control signal / WR.
When is activated, the set value on the data bus is set in the registers 11 and 21. Registers 11 and 21
Is composed of a latch and a D flip-flop, and holds this set value until the next access.
【００１６】ここで、コンパレータ２３はモータカウン
トコンペアレジスタ２１に設定されている値とモータク
ロックカウンタ２２のカウント値を比較して一致した時
に割り込み信号をＣＰＵ３に出力するので、モータクロ
ックジェネレータ１４が所定回数のパルスを発生した後
にＣＰＵ３が割り込み処理を開始して次の加速度のパル
ス幅と出力パルス数をそれぞれレジスタ２１、１１に設
定する。Here, the comparator 23 compares the value set in the motor count compare register 21 with the count value of the motor clock counter 22 and outputs an interrupt signal to the CPU 3 when they match, so that the motor clock generator 14 has a predetermined value. After generating the number of pulses, the CPU 3 starts the interrupt process and sets the pulse width and the output pulse number of the next acceleration in the registers 21 and 11, respectively.
【００１７】図３〜図６は一例として、図４に示すよう
にモータＭを段階「１」〜「４」において段階的に加速
し、段階「５」おいて一定速度で回転させ、段階「６」
〜「８において段階的に減速させて停止させる場合の処
理を示している。そして、ＣＰＵ３内には図５に示すよ
うに、段階「１」〜「８」毎の加速度を継続する時間に
対応するパルス数ＰＣn （ＰＣ1 〜ＰＣ8 ）と、加速度
に対応するクロック数ｆn （ｆ1 〜ｆ8 ）がこの順番で
記憶されたテーブルを有する。なお、図５に示す記号ａ
は出力パルス数ＰＣn を示すアドレスであり、記号ｂは
クロック数ｆnを示すアドレスである。As an example, FIGS. 3 to 6 show that the motor M is gradually accelerated in steps “1” to “4” as shown in FIG. 6 "
~ "The processing in the case of gradually decelerating and stopping at 8 is shown. Then, as shown in FIG. 5, the CPU 3 corresponds to the time for continuing the acceleration at each of the steps" 1 "to" 8 ". The pulse number PC n (PC 1 to PC 8 ) and the clock number f n (f 1 to f 8 ) corresponding to the acceleration are stored in this order in a table. The symbol a shown in FIG.
Is an address showing the number of output pulses PC n , and the symbol b is an address showing the number of clocks f n .
【００１８】図３を参照してＣＰＵ３の割り込み処理を
説明すると、先ず、コンパレータ２３からの割り込み信
号が入力するとこの割り込み処理をスタートし（ステッ
プＳ１）、次いで図５に示すテーブルを参照するための
カウンタＣＮＴ（＝ｎ）を１つインクリメントする（ス
テップＳ２）。そして、カウント値ＣＮＴとテーブル内
の最大データ数「８」と比較し（ステップＳ３）、一致
しない場合に図６に示すようにカウント値ＣＮＴが示す
テーブルのパルス数ＰＣn とパルス周波数ｆnに対応す
るパルス幅をそれぞれレジスタ２１、１１に設定し（ス
テップＳ４）、この割り込み処理を終了する（ステップ
Ｓ７）。The interrupt processing of the CPU 3 will be described with reference to FIG. 3. First, when the interrupt signal from the comparator 23 is input, this interrupt processing is started (step S1), and then the table shown in FIG. 5 is referred to. The counter CNT (= n) is incremented by 1 (step S2). Then, the count value CNT is compared with the maximum data number "8" in the table (step S3), and if they do not match, the count value CNT indicates the pulse number PC n and the pulse frequency f n of the table as shown in FIG. Corresponding pulse widths are set in the registers 21 and 11 respectively (step S4), and this interrupt process ends (step S7).
【００１９】また、ステップＳ３においてカウント値Ｃ
ＮＴとテーブル内の最大データ数「８」が一致した場合
には、パルス数ＰＣn とクロック数ｆn の各初期値ＰＣ
1 、ｆ1 をそれぞれレジスタ２１、１１に設定し（ステ
ップＳ５）、次いでモータＭをオフにすると共に割り込
みを禁止し（ステップＳ６）、この割り込み処理を終了
する（ステップＳ７）。In step S3, the count value C
When NT and the maximum data number “8” in the table match, each initial value PC of the pulse number PC n and the clock number f n
1 and f 1 are set in the registers 21 and 11 respectively (step S5), the motor M is turned off and interrupts are prohibited (step S6), and this interrupt process is terminated (step S7).
【００２０】したがって、上記実施形態によれば、パル
スジェネレータ部１により原クロックＣＫをカウントし
てモータＭの加速度に応じた設定幅のパルスを発生し、
また、パルスカウンタ部２によりパルスジェネレータ部
１が発生するパルスをカウントしてモータＭの加速度の
を継続する時間に応じた設定値と比較し、一致した時に
割り込み信号をＣＰＵ３に対して発生し、更にＣＰＵ３
がパルスカウンタ部２からの割り込み信号により割り込
み処理でパルスジェネレータ１及びパルスカウンタ部２
に対してそれぞれの設定を行うのみであるので、専用の
ＣＰＵを設けることなく安価な構成でＣＰＵ３の負担を
軽減して割り込み処理以外の処理速度を向上させること
ができる。なお、上記実施形態では、発生パルスが１種
類の場合について説明したが、パルスジェネレータ１内
にクロックカウンタ１２と連動するカウンタを追加する
ことにより、複数種類のパルスを発生させることができ
る。Therefore, according to the above embodiment, the pulse generator section 1 counts the original clock CK to generate a pulse having a set width according to the acceleration of the motor M,
Further, the pulse counter unit 2 counts the pulses generated by the pulse generator unit 1 and compares them with a set value according to the duration of the acceleration of the motor M, and when they match, an interrupt signal is generated to the CPU 3, Further CPU3
Is interrupted by an interrupt signal from the pulse counter unit 2, and the pulse generator 1 and the pulse counter unit 2
Since only the respective settings are made for the above, it is possible to reduce the load on the CPU 3 and improve the processing speed other than the interrupt processing with an inexpensive configuration without providing a dedicated CPU. In the above embodiment, the case where the number of generated pulses is one has been described, but a plurality of types of pulses can be generated by adding a counter interlocking with the clock counter 12 in the pulse generator 1.
【００２１】[0021]
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵの負担を軽減して割り込み処理以外の処理速度を向
上させることができる。As described above, according to the present invention , C
It is possible to reduce the load on the PU and improve the processing speed other than the interrupt processing.
【００２２】[0022]
【００２３】[0023]
【００２４】[0024]
【図１】本発明に係るパルス発生装置の一実施形態を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of a pulse generator according to the present invention.
【図２】図１のレジスタにＣＰＵがデータを設定する回
路例を示すブロック図である。FIG. 2 is a block diagram showing an example of a circuit in which a CPU sets data in the register of FIG.
【図３】図１のＣＰＵの割り込み処理を説明するための
フローチャートである。FIG. 3 is a flowchart for explaining interrupt processing of the CPU of FIG.
【図４】モータを加減速する場合の加速度とその加速度
を継続する時間の一例を示す説明図である。FIG. 4 is an explanatory diagram showing an example of acceleration when accelerating and decelerating a motor and a time period during which the acceleration is continued.
【図５】図１のＣＰＵのテーブルを示す説明図である。5 is an explanatory diagram showing a table of the CPU of FIG. 1. FIG.
【図６】モータを加減速する場合の加速度とその加速度
を継続する時間の設定タイミングを示す説明図である。FIG. 6 is an explanatory diagram showing acceleration and deceleration of the motor and a timing for setting the duration of the acceleration.
１ パルスジェネレータ部 ２ パルスカウンタ部 ３ ＣＰＵ １１ モータクロック幅設定レジスタ １２ クロックカウンタ １３ コンパレータ １４ モータクロックジェネレータ ２１ モータクロックコンペアレジスタ ２２ モータクロックカウンタ ２３ コンパレータ 1 Pulse generator section 2 pulse counter section 3 CPU 11 Motor clock width setting register 12 clock counter 13 Comparator 14 Motor clock generator 21 Motor clock compare register 22 Motor clock counter 23 Comparator
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02P 5/00 - 5/26 H02P 7/00 - 7/34 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H02P 5/00-5/26 H02P 7/ 00-7/34
Claims (4)
数を継続する時間を変化させることにより、パルス駆動
モータの加速度とその加速度を継続する時間を制御する
パルス発生娘置において、 クロックをカウントするクロックカウンタと、ク ロック数を予め記憶するクロック数記憶手段と、 前記クロックカウンタのカウント値と前記クロック数記
憶手段に記憶されているクロック数とを比較し、一致し
た時にハイレベルとローレベルとを切り替えたモータに
印加するパルスを発生するパルス発生手段と、前記クロック数記憶手段に記憶されたクロック数に対応
したパルス数を予め記憶するパルス数記憶手段と、 前記パルス発生手段の発生パルス数をカウントするパル
スカウンタと、 前記パルスカウンタのカウント値と前記パルス数記憶手
段に記憶されているパルス数とを比較し、一致した時に
割り込み信号をＣＰＵに出力する割り込み信号発生手段
と、を備え、 前記ＣＰＵは、この割り込み信号による割り込み処理に
基づいて、前記クロック数記憶手段にクロック数を新た
に設定し、前記パルス数記憶手段にパルス数を新たに設
定することを特徴とする パルス発生装置。1. A pulse having a variable pulse width
Pulse drive by changing the time to continue the number
In the pulse generation daughter location for controlling the time to continue the acceleration and its acceleration of the motor, and a clock counter for counting a clock, a clock number storage means for previously storing a clock count, the clock count and the count value of the clock counter The number of clocks stored in the storage means is compared, and when they match, the motor that switches between high level and low level is selected.
Corresponding to the pulse generation means for generating the pulse to be applied and the clock number stored in the clock number storage means
Pulse number storage means for storing the number of generated pulses in advance, and a pulse number counting means for counting the number of pulses generated by the pulse generation means.
Scan counter and the pulse number storing hand the count value of the pulse counter
The number of pulses stored in the column is compared and when they match,
Interrupt signal generating means for outputting interrupt signal to CPU
And, the CPU performs interrupt processing by the interrupt signal.
Based on the clock number storage means
And set a new pulse number in the pulse number storage means.
A pulse generator characterized in that
に記憶させるクロック数とこのクロック数に対応したパ
ルス数とを対応させたデータ組を複数格納したテーブル
を有することを特徴とする請求項１に記載のパルス発生
装置。2. The CPU is the clock number storage means.
The number of clocks to be stored in the
A table that stores multiple data sets that correspond to the number of lus
Pulse generator according to claim 1, characterized in that it comprises a.
ップする割り込みカウンタを更に備え、 前記ＣＰＵは、前記割り込みカウンタのカウント値に応
じて、前記テープル内の参照するデータ組を切り替え
て、前記クロック数記憶手段にクロック数を設定し、前
記パルス数記憶手段にパルス数を設定することを特徴と
する請求項２に 記載のパルス発生装置。3. A counter that counts each time the interrupt is processed.
Further comprising an interrupt counter for resetting, the CPU responds to the count value of the interrupt counter.
Then, switch the data set referenced in the table.
Set the clock number in the clock number storage means,
The number of pulses is set in the pulse number storage means.
The pulse generator according to claim 2 .
カウント備に応じて、前記テーブル内のデータ組を全て
参照した場合、前記クロック数記憶手段にクロック数の
初期値を設定し、前記パルス数記憶手段にパルス数の初
期値を設定し、前記モータをオフすることを特徴とする
請求項３に記戟のパルス発生装置。 4. The CPU of the interrupt counter
All the data sets in the above table according to the counting equipment
When referring to the clock number storage means,
Set the initial value, and set the initial value of the pulse number in the pulse number storage means.
It is characterized in that a preset value is set and the motor is turned off.
The pulse generator according to claim 3 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20984596A JP3512571B2 (en) | 1996-08-08 | 1996-08-08 | Pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20984596A JP3512571B2 (en) | 1996-08-08 | 1996-08-08 | Pulse generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056797A JPH1056797A (en) | 1998-02-24 |
| JP3512571B2 true JP3512571B2 (en) | 2004-03-29 |
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