JP3509232B2 - コンピュータシステムおよびその電力管理装置 - Google Patents

コンピュータシステムおよびその電力管理装置

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Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明はコンピュータシステムに関
し、特にコンピュータシステム内の割込制御装置および
電力管理に関する。
【０００２】
【関連技術の説明】製造業者の現在進行中の開発上の目
標は、コンピュータシステムの電力消費を低減すること
である。電力消費の低減は、典型的にはシステムの熱発
生を低減し、それによって信頼性の向上およびコストの
削減がもたらされる。加えて、電力の低減は、電池電源
式のポータブルコンピュータシステムの動作寿命を最大
限に延ばす上で、特に重要である。
【０００３】コンピュータシステムの電力消費の低減の
ため、さまざまな技術が考案されてきた。これらの技術
は、回路の集積度を高めることおよび改良された回路と
電力管理装置（ＰＭＵ′ｓ）との組込みを含む。１つの
具体的な電力の低減の技術は、非活動状態の回路部分を
駆動するクロック信号を停止させる能力を含む。このよ
うな技術を採用するシステムは、典型的には電力管理装
置を含み、この装置は非活動状態の回路部分を検出また
は予知し、それにしたがって非活動状態の回路部分に関
連したクロック信号を停止させる。非活動状態の回路部
分を駆動する“使用されない”クロックをオフにするこ
とにより、システムの電力消費全体が減少する。類似の
技術は、時間が臨界的でない動作モードの間、回路部分
を駆動するクロック信号の周波数を低減させる能力を含
む。
【０００４】上に述べたような、選択されたクロック信
号の停止および／またはその信号の周波数の低減といっ
た電力管理技術は、よく割込駆動システムに採用され
る。割込駆動システムでは、キーボード、表示装置、タ
イマ、センサおよびその他の構成要素といった周辺装置
および入出力装置は、中央資源またはマイクロプロセッ
サから独立して特定のタスクを遂行するが、不定期な、
ランダムな、したがって非同期の間隔でマイクロプロセ
ッサと通信することを必要とする。こういったシステム
では、特定の周辺または入出力装置は割込信号を発生
し、この信号は、専用割込線またはチャネルを介してマ
イクロプロセッサに送られ、マイクロプロセッサがその
処理に割込み、特定の周辺または入出力装置にサービス
することを要求する。マイクロプロセッサは、活性状態
の割込要求を検出すると、特定の要求を処理するために
制御を転送する。
【０００５】マイクロプロセッサは典型的には、一度に
１つの周辺装置しか利用できない単一入出力チャネルを
通して、多くの周辺装置にサービスする。したがって、
同時の割込要求を判別して最も緊急のものに他より先に
サービスするため、様々な周辺装置に優先順位が付けら
れる。従来のシステムは、割込の順序付けを集中的に分
類し、優先順位を付け、かつ制御するためのインタフェ
ース回路を、マイクロプロセッサと周辺装置との間に設
けることにより、重複割込源の問題を処理してきた。そ
ういった回路の１つに、アドバンスト・マイクロ・ディ
バイシズ・インコーポレイテッド（Advanced Micro Dev
ices, Inc.）により製造され、刊行物「ＭＯＳマイクロ
プロセッサおよび周辺装置」（MOS Microprocessors an
d Peripherals ），pp. ３−３７１から３−３８８（ア
ドバンスト・マイクロ・ディバイシズ・インコーポレイ
テッド（Advanced Micro Devices, Inc.）１９８７）に
述べられている、８２５９Ａシリーズプログラマブル割
込制御装置がある。この刊行物はその全文をここに引用
により援用する。
【０００６】多くの割込制御装置は、８つまたはそれ以
上の周辺装置もしくは入出力装置からの割込要求を処理
する。各割込源は、割込要求を処理するために、特定の
ベクトルアドレスに、割込サービスルーチンを備える。
各割込源は、独自の割込要求線を有し、８２５９Ａのよ
うなプログラマブル制御装置がシステムの初期化の際
に、様々な割込源の識別と優先順位決定とを可能にす
る。典型的な動作において、割込制御装置は、割込要求
を認識し、最優先要求をマイクロプロセッサに送る一方
で、それより優先度の低い要求は、マイクロプロセッサ
が進行中の割込の処理を完了するまで保持しておく。
【０００７】割込駆動システム内の電力管理装置が、た
とえばマイクロプロセッサ、メモリサブシステムおよび
／または他の周辺装置に関連のクロック信号の停止また
はその周波数の低減を行なったとき、この電力管理装置
は、典型的には割込要求線を監視して後に続くシステム
の活動状態を検出する。割込要求信号が検出されると、
電力管理装置は、マイクロプロセッサおよび他の周辺構
成要素のクロック信号の再始動または信号の周波数の増
加を行ない、それにより、割込サービスルーチンの迅速
な遂行を可能にする。電力管理装置には、典型的にはい
つ特定の割込サービスルーチンが完了したかは不明なの
で、ある見積られた時間の経過後クロック信号の再停止
またはその信号の周波数の低減を行なう。
【０００８】電力管理に関し、特別の考慮を要するイベ
ントは、タイマ音割込の発生である。システムの“心
拍”とも呼ばれるタイマ音割込は、コンピュータシステ
ム内の、タイミング機能を維持するための計時装置によ
り発生される割込である。タイマ音割込は、典型的なコ
ンピュータシステム内では、他のシステムの活動にかか
わらず、１秒に１８．２回発生する。タイマ音割込がマ
イクロプロセッサに受取られると、たとえばシステムク
ロックを更新するといったようなタイマ音サービスルー
チンが遂行される。（大抵の他の割込要求信号とは反対
に）タイマ音割込の発生は、さらに起こり得るシステム
の活動とは関係付けられていないので、電力管理装置は
通常、特にコンピュータシステムを１２０マイクロ秒間
“目覚めさせる”（つまり、特定のクロック信号の再始
動および／または特定のクロック信号の周波数の増大を
行なう）ことにより、タイマ音割込を扱う。その後、電
力管理装置により、コンピュータシステムは、特定のク
ロック信号は再び停止および／または遅くされる“うた
た寝”の状態に戻される。あいにく、この見積りによる
目覚めの時間は不正確なことが多く、システムの電力の
浪費につながる。
【０００９】
【発明の概要】上に述べられた問題の大部分は、この発
明に従った電力管理制御技術およびコンピュータシステ
ムにより解決される。１つの実施例では、電力保存状態
の間、コンピュータシステムのさまざまな部分を監視
し、ＣＰＵクロック信号およびシステムクロック信号の
周波数を低減させる電力管理装置が提供される。電力管
理装置は、システム設計者が、タイマ音割込のアサーシ
ョンに応答して生じる目覚めの時間の長さを変化させる
ことを可能にするための、プログラマブルカウンタを含
む。割込制御装置のインサービスレジスタは、電力管理
装置に結合され、電力管理装置が、タイマ音割込がマイ
クロプロセッサにより現在処理されているかどうかにつ
いての即時情報を得ることを可能にする。インサービス
レジスタのタイマ音状態ビットがセットされると、電力
管理装置はＣＰＵクロック信号およびシステムクロック
信号を最大周波数で駆動する。タイマ音状態ビットがク
リアされると、プログラマブルカウンタはカウントを始
める。有利なことに、電力管理装置により、プログラマ
ブルカウンタで定められたある時間の間、クロック信号
は、最大周波数で駆動させられ、その後、カウント動作
が完了したときには、クロック信号は、低減された電力
保存周波数で駆動させられる。このようにしてコンピュ
ータシステムの目覚めの時間を正確に制御することによ
り、コンピュータシステムの電力消費は全体として低減
させることができる。
【００１０】大まかに言って、この発明は、割込要求信
号をアサートできる周辺装置、および割込要求信号を受
取るための少なくとも１つの割込要求線を含む割込制御
装置を含む、コンピュータシステムを意図する。割込制
御装置は、割込要求信号のアサーションに応答して、マ
イクロプロセッサ割込信号を発生することができる制御
回路、およびマイクロプロセッサによりある特定の割込
要求が現在処理されているかどうかを示すデータを記憶
するためのインサービスレジスタを含む。電力管理装置
は、インサービスレジスタの出力線に結合され、電力管
理装置は、インサービスレジスタ内に記憶されたデータ
により、クロック信号またはコンピュータサブシステム
に供給される電力の制御を行なう。
【００１１】この発明はさらに、第１の制御信号をアサ
ートでき、クロック信号の周波数を低減させるためのク
ロック制御装置、クロック制御装置に結合され、非活動
状態に応答してコンピュータシステムの非活動状態を検
出するための、かつ、クロック制御装置に第１の制御信
号のアサートを引起こすことができるシステムモニタ装
置、およびクロック制御装置に結合され、タイマ音割込
がコンピュータシステム内で発生したかどうか検出する
ための、かつ、タイマ音割込の発生が検出されたとき、
クロック制御装置に第１の制御信号のデアサートを引起
こすことができる割込検出回路を含む、コンピュータシ
ステムのための電力管理装置を意図するる。電力管理装
置はさらに、クロック制御装置に結合されたプログラマ
ブルタイマを含み、このタイマは第１の制御信号がデア
サートされる時間の長さを制御する。
【００１２】この発明の他の目的および利点は、次の詳
細な説明を読み、添付の図面を参照することによって、
より明らかになるであろう。
【００１３】この発明には、様々な変更および代替物が
適用できるが、特定の実施例が図面の例によって示され
ており、以降詳細に述べられるであろう。しかしなが
ら、図面や詳細な説明は、この発明を、開示された特定
の形に限定することを意図するものではなく、反対に、
前掲の特許請求の範囲により定義された本発明の精神と
範囲の範疇での、すべての変更、均等物および代替物を
カバーすることを意図することが、理解されるべきであ
る。
【００１４】
【実施例】図面を参照して、図１および図２は、割込制
御装置２０に結合された電力管理装置（ＰＭＵ）１０お
よび計時装置３０を含む、コンピュータシステムの一部
分のブロック図である。さらに、クロック発生器３２
が、電力管理装置１０と、マイクロプロセッサ（ＣＰ
Ｕ）３４、メモリ制御装置３６、およびバスインタフェ
ース装置３８との間に結合された形で示されている。
【００１５】計時装置３０は、たとえば現在の時間と日
付とを維持するために用いられる間隔計時装置である。
この実施例において、計時装置３０は、１秒に１８．２
回という予め定められた速度で、線３１にタイマ音割込
信号を発生する。
【００１６】クロック発生器３２は、ＣＰＵクロック信
号およびシステムクロック信号を発生する回路である。
ＣＰＵクロック信号はマイクロプロセッサ３４を駆動
し、システムクロック信号はとりわけメモリ制御装置３
６およびバスインタフェース装置３８を駆動する。コン
ピュータシステムの通常の動作モードの間、クロック発
生器３２は、たとえば最大周波数８０ＭＨｚのＣＰＵク
ロック信号を発生し、たとえば最大周波数４０ＭＨｚの
システムクロック信号を発生する。クロック発生器３２
は、線３３で“スローコマンド信号”というラベルを付
けられた制御信号を受取ると、ＣＰＵクロック信号を周
波数５ＭＨｚに、システムクロック信号を周波数２ＭＨ
ｚに遅くする。このような低減された周波数での動作
は、結果としてコンピュータシステムの電力消費の低減
につながる。
【００１７】電力管理装置１０は、割込検出回路５４、
プログラマブルカウンタ５６、およびシステムモニタ５
８に結合されたクロック制御装置５２を含む。以下にさ
らに詳細に述べられるように、電力管理装置１０は、タ
イマ音割込が現在マイクロプロセッサ３４により処理さ
れているかどうかを監視し、それにしたがって線３３で
のスローコマンド信号をアサートまたはデアサートする
ことにより、ＣＰＵクロック信号およびシステムクロッ
ク信号の周波数を制御する。
【００１８】割込制御装置２０は、カスケードバッファ
／コンパレータ１１０、読取／書込論理回路１１２、お
よびデータバスバッファ回路１１６を含む。割込制御装
置２０はさらに、制御論理回路１１８、割込要求レジス
タ１２０、優先順位分解器１２２、インサービスレジス
タ１２４、および割込マスクレジスタ１２６を含む。こ
れらの回路は、以下にさらに詳細に述べられる。
【００１９】割込制御装置２０は、プロセッサによる処
理の必要性を示すために割込信号を発生する１つまたは
それ以上の周辺装置（たとえば計時装置３０）とマイク
ロプロセッサ３４との間にインタフェースを与える。割
込制御装置２０は入力／出力周辺装置としてマイクロプ
ロセッサに結合されている。しかしながら、割込制御装
置２０とマイクロプロセッサ３４との間の様々な接続
は、簡潔化のために図面からは省略されている。優先レ
ベル、割込信号モードなどの割込制御装置２０のさまざ
まなパラメタは、システムの特定のニーズに合せるた
め、ユーザによりプログラムされるだろう。こうしたプ
ログラミングについての詳細は、当業者には周知であ
る。
【００２０】割込制御装置２０はマイクロプロセッサ３
４に以下のように接続する。／ＣＳピンはチップ選択入
力で、イネーブルされると（ロー）、読取／書込論理回
路１１２をイネーブルし、割込制御装置２０とプロセッ
サとの間の双方向内部バス１１４、データバスバッファ
回路１１６、および双方向システムデータバス（Ｄ7−
Ｄ0 ）を介する通信を可能にする。
【００２１】読取／書込論理回路１１２への書込（／Ｗ
Ｒ）入力は、（注：以下明細書では、反転、否定、相補
等を表わすバー記号に代えて／を用いる。）イネーブル
されると、制御装置２０がプロセッサからプログラミン
グ命令を受諾することを許可する。これらの命令は、制
御装置２０の動作のためのさまざまなパラメタをセット
する、動作コマンドワードを含むだろう。読取／書込論
理回路１１２の読取（／ＲＤ）入力をイネーブルするこ
とにより、マイクロプロセッサ３４は、初期設定シーケ
ンスにおいてセットされたパラメタの状態を含む、制御
装置２０の状態を示すデータを得ることを許可される。
論理回路１１２の／ＷＲ、／ＣＳおよび／ＲＤ線に接続
したＡ0 アドレス線は、プロセッサからのさまざまなコ
マンドワードのデコーディングおよびプロセッサからの
状態要求を調節する。
【００２２】データバスバッファ回路１１６は、制御装
置２０とプロセッサとの間の制御、状態、および割込ア
ドレスデータの転送を許可する双方向バスインタフェー
スである。割込アドレスデータは、特定の周辺装置のた
めの割込サービスルーチンが記憶されている、プロセッ
サの読取可能メモリ内のアドレスを識別するベクトルポ
インタを含む。
【００２３】制御論理回路１１８は、割込線（ＩＮＴ）
を介する割込要求のプロセッサへの伝送を制御し、割込
了解信号を割込了解線（ＩＮＴＡ）を介してプロセッサ
から受取る。
【００２４】割込制御装置２０の動作の間、周辺装置に
より有効割込要求がアサートされると、割込制御装置２
０は、典型的にはプロセッサの割込入力端子に接続され
ている出力ピンＩＮＴ上に、割込信号が与えられるよう
にする。ＩＮＴ線を介して割込要求を受取った後、マイ
クロプロセッサ３４は割込了解信号を発生し、その信号
はＩＮＴＡ線を介して制御論理回路１１８に送られる。
ＩＮＴＡ線上のイネーブル信号は、制御論理回路１１８
が、適切な割込サービスルーチンのベクトルアドレス
を、バッファ１１６を介してデータバスへ書込むことを
引起こす。
【００２５】前に述べられたとおり、様々な周辺装置か
らの割込要求は、要求線ＩＲ０−ＩＲ７を介して受取ら
れる。これらは非同期要求である。割込要求レジスタ１
２０は、割込を要求しているいずれかの割込線ＩＲ０−
ＩＲ７の識別子を受取り、記憶する。
【００２６】割込要求レジスタ１２０は、カスケード構
成で優先順位分解器１２２に接続される。優先順位分解
器１２２は、処理中の割込線と処理を要求している割込
線との（ユーザにプログラムされた）優先順位レベルを
比較し、待機モードで優先順位の低い要求をラッチし、
最優先の割込の処理を指示する論理回路である。
【００２７】優先順位分解器１２２の出力は、インサー
ビスレジスタ１２４に接続される。インサービスレジス
タ１２４は、プロセッサにより処理されているいずれか
の要求線ＩＲ０−ＩＲ７の識別を記憶する。図示された
構成では、インサービスレジスタ１２４のタイマ音状態
ビットは、タイマ音サービスルーチンが、要求線ＩＲ０
でのタイマ音割込に応答して、マイクロプロセッサによ
り現在実行されているかどうかを示す。
【００２８】割込制御装置２０は、外部に接続された装
置に、現在プロセッサにより処理されているいずれかの
割込線の識別を提供するために、インサービスレジスタ
１２４に結合されたバス１３０で構成されている。示さ
れた実施例では、電力管理装置１０は、割込制御装置２
０の１組の端子１３１で、バス１３０に結合されてい
る。割込制御装置２０は集積回路チップ上に作られてお
り、１組の端子１３１は集積回路チップの外部ピンであ
ることが注目される。以下にさらに詳細に説明されるよ
うに、電力管理装置１０は、インサービスレジスタ１２
４のタイマ音状態ビットを監視し、タイマ音割込が発生
したとき、様々なクロック信号の周波数を制御する。
【００２９】次に、電力管理装置１０の動作について考
える。このコンピュータシステムの動作の間、システム
モニタ５８は、ＣＰＵクロック信号およびシステムクロ
ック信号の周波数を、電力保存のため低減してもよいか
どうかを決定するために、コンピュータのさまざまな部
分を監視する。たとえば、システムモニタ５８は、他の
何よりも、ＣＰＵ局部バス、システム周辺装置バス、お
よび割込要求信号を監視するだろう。もし予め定められ
た時間の間に活動が検出されなければ、システムモニタ
５８は、クロック制御装置５２にスロー命令信号をアサ
ートさせ、ＣＰＵクロック信号およびシステムクロック
信号の周波数を低減させる。システムモニタ５８はその
後、ＣＰＵクロック信号およびシステムクロック信号の
周波数が最大周波数に増大されるべきかどうかを決定す
るため、システムを監視する。
【００３０】システムモニタ５８は様々な特定の回路構
成により実現され、様々な特定の電力管理アルゴリズム
を実現してもよい。電力管理のため、ＣＰＵクロック信
号およびシステムクロック信号の周波数を低減させるの
に適切な時間を決定するシステムモニタの例が、スミス
（Smith ）らに１９９２年１１月２４日に発行された、
米国特許第５，１６７，０２４号の中に述べられてい
る。この特許は、その全文をここに引用により援用す
る。
【００３１】システムモニタ５８によりサポートされる
であろう様々な電力管理機能に加えて、電力管理装置１
０はまた、タイマ音割込が処理されているときに、ＣＰ
Ｕおよびシステムクロック信号の周波数を制御するため
の回路を含む。特に、動作中、割込検出回路５４は、イ
ンサービスレジスタ１２４のタイマ音状態ビットを監視
することにより、マイクロプロセッサ３４内でタイマ音
サービスルーチンが現在実行されているかどうかを検出
する。もし、インサービスレジスタ１２４のタイマ音状
態ビットがセットされれば、割込検出回路５４はクロッ
ク制御装置５４に“セット”信号を提供し、この信号に
よりスロー命令信号がデアサートされ、ＣＰＵクロック
信号およびシステムクロック信号を最大周波数に増大さ
せる。（これらの信号が、システムモニタ５８により予
め定められた最大周波数で、既に動作を行なっていない
とき）。その後タイマ音サービスルーチンにより、イン
サービスレジスタ１２４のタイマ音状態ビットがクリア
されると、割込検出回路５４はセット信号をデアサート
し、インサービスレジスタ１２４のタイマ音状態ビット
が既にクリアされたことを示す。それに応答して、クロ
ック制御装置５２は、プログラマブルカウンタ５６に事
前にプログラムされた時間の間カウントを始めさせる。
好ましい実施例では、プログラマブルカウンタは、１２
５マイクロ秒から６４ミリ秒の範囲内の移行時間がカウ
ントされるように、クロック制御装置５２のプログラミ
ング入力線５９を通してプログラムされるだろう。プロ
グラマブルカウンタ５６により定められた移行時間が経
過すると、クロック制御装置５２は、スロー命令信号を
再アサートし、これによりクロック発生器３２によるＣ
ＰＵクロック信号およびシステムクロック信号の周波数
の低減を引起こす。
【００３２】結果として、インサービスレジスタのクリ
アに引続き、ＣＰＵクロック信号およびシステムクロッ
ク信号は、プログラマブルカウンタ５６により決められ
たプログラム可能な時間の間、最大周波数で動作し続け
る。この移行時間が設けられる理由は、タイマ音サービ
スルーチンは、インサービスレジスタ１２４のタイマ音
状態ビットのクリアを引起こす割込終了命令を発行する
が、多くのタイマ音サービスルーチンは、タイマ音サー
ビスルーチンの一部分を構成するさらなるコードが実際
実行されないままで、割込終了命令が実行された後に続
いて実行されねばならないような構成だからである。こ
のようなタイマ音サービスルーチンにより、他の、時間
が臨界的な割込が、その後の割込のサービスルーチンを
タイマ音サービスルーチンの残りの部分内に嵌込むこと
で、より迅速に処理される。タイマ音サービスルーチン
を完了するのに必要な正確な時間は、いかなる嵌込みサ
ービスルーチンとも同様、システム設計者あるいはプロ
グラマによって決定され、したがって、プログラマブル
カウンタ５６内で正確な電力管理のタイミングそして最
適効率が可能とされるようにプログラムされるだろう。
【００３３】割込制御装置２０に関するさらなる詳細
は、１９９４年９月２０日に出願された、「コンピュー
タシステムおよび割込制御装置（Interrupt Controller
WithIn-Service Indication ）」という名称の、同一
出願人による同時係属中の、出願番号特願平６−２２４
３３５号の中に見出されるであろう。
【００３４】一旦上記開示が十分に熟読されると、数多
くの変形や変更が当業者には明らかになるだろう。たと
えばクロック制御装置５２は、インサービスレジスタ１
２４のタイマ音状態ビットのセッティングに応答して、
スロー命令信号をデアサートするが、クロック制御装置
５４は、線３１で検出されたタイマ音割込のアサーショ
ンに応答して、スロー命令信号をデアサートするよう
に、代わりに構成されることもあり得る。さらに、代替
の実施例では、クロック制御装置５２は、タイマ音割込
が発生したときまたはインサービスレジスタ１２４のタ
イマ音状態ビットがセットされたときに、プログラマブ
ルカウンタ５６がカウントを始めるように構成されるこ
ともできる。特許請求の範囲は、すべてのそういった変
形や変更を含むものとして解釈されることが、意図され
ている。
【図面の簡単な説明】
【図１】図１は、本発明に従った割込制御装置および電
力管理装置を含む、コンピュータシステムを図示するブ
ロック図である。
【図２】図２も、図１と同様本発明に従った割込制御装
置および電力管理装置を含む、コンピュータシステムを
図示するブロック図である。
【符号の説明】
１０ 電力管理装置 ２０ 割込制御装置 ３０ 計時装置 ５２ クロック制御装置 ５４ 割込検出回路 ５６ プログラマブルカウンタ ５８ システムモニタ装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ティー・ウィソール アメリカ合衆国、78729 テキサス州、 オースティン、コッパー・クリーク、 9815、ナンバー・922 (56)参考文献 特開 平１−260517（ＪＰ，Ａ) 特開 平５−53680（ＪＰ，Ａ) 特開 昭59−95624（ＪＰ，Ａ) 特開 平１−204121（ＪＰ，Ａ) 米国特許239652（ＵＳ，Ａ) 米国特許758945（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 301

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムであって、 タイマ音割込信号をアサートするように構成された計時
    装置と、 前記タイマ音割込信号を受取るための少なくとも１つの
    割込要求線を含む割込制御装置とを含み、前記割込制御
    装置は、前記タイマ音割込信号のアサーションに応答し
    てマイクロプロセッサ割込信号を発生するように構成さ
    れた制御回路を含み、前記割込制御装置は、セット時、
    前記タイマ音割込信号がマイクロプロセッサにより現在
    処理されていることを示すデータを記憶するためのイン
    サービスレジスタをさらに含み、さらに前記インサービ
    スレジスタの出力線に結合された電力管理装置を含み、
    前記電力管理装置は、クロック信号を制御するように構
    成されたクロック制御装置を含み、それにより、前記ク
    ロック信号は、前記インサービスレジスタがセットされ
    たときは第１の周波数で駆動され、前記クロック信号は
    前記インサービスレジスタがクリアされてから予めプロ
    グラムされた期間後第２の周波数で駆動され、前記電力
    管理装置は、前記クロック制御装置に結合されたプログ
    ラマブルカウンタをさらに含み、前記プログラマブルカ
    ウンタは、前記インサービスレジスタがクリアされた時
    点と前記クロック制御装置により前記クロック信号が前
    記第２の周波数で駆動される時点との間の予めプログラ
    ムされた時間の長さを制御し、前記インサービスレジス
    タは、前記マイクロプロセッサによって実行された割込
    終了コマンドに応答してクリアされる、コンピュータシ
    ステム。
  2. 【請求項２】 前記クロック信号はＣＰＵクロック信号
    である、請求項１に記載のコンピュータシステム。
  3. 【請求項３】 前記クロック信号はシステムクロック信
    号である、請求項１に記載のコンピュータシステム。
  4. 【請求項４】 前記電力管理装置は、前記インサービス
    レジスタの前記出力線と前記クロック制御装置とに結合
    されかつ、前記インサービスレジスタのタイマ音状態ビ
    ットがセットされたかどうかを示す信号を供給するよう
    に構成された割込検出回路をさらに含む、請求項１に記
    載のコンピュータシステム。
  5. 【請求項５】 前記クロック制御装置に結合されたクロ
    ック発生装置をさらに含み、前記クロック発生装置は、
    ＣＰＵクロック信号とシステムクロック信号とを発生す
    るように構成される、請求項１に記載のコンピュータシ
    ステム。
  6. 【請求項６】 前記電力管理装置は、前記プログラマブ
    ルカウンタをプログラムするための入力ポートを含む、
    請求項１に記載のコンピュータシステム。
  7. 【請求項７】 コンピュータシステムのための電力管理
    装置であって、前記コンピュータシステムは、現在活性
    した割込を示すインサービスレジスタを有する割込制御
    装置を含み、前記電力管理装置は、 第１の制御信号をアサートしてクロック信号の周波数を
    低減するように構成されたクロック制御装置と、 前記クロック制御装置に結合されて前記コンピュータシ
    ステムの非活動状態を検出しかつ、前記非活動状態に応
    答して、前記クロック制御装置に前記第１の制御信号を
    アサートさせるように構成されたシステムモニタ装置
    と、 前記クロック制御装置に結合され、前記インサービスレ
    ジスタを監視することにより前記コンピュータシステム
    内でタイマ音割込が発生したかどうかを検出するように
    構成された割込検出回路とを含み、前記割込検出回路
    は、前記タイマ音割込の発生が検出されたとき、前記ク
    ロック制御装置に前記第１の制御信号をデアサートさせ
    るように構成され、さらに前記クロック制御装置に結合
    されたプログラマブルタイマを含み、前記プログラマブ
    ルタイマは、割込終了コマンドに応答して、前記割込検
    出回路が前記インサービスレジスタのクリアを検出した
    後に前記第１の制御信号が再アサートされる時点を制御
    するように構成される、電力管理装置。
  8. 【請求項８】 前記クロック信号はＣＰＵクロック信号
    である、請求項７に記載の電力管理装置。
  9. 【請求項９】 前記クロック信号はシステムクロック信
    号である、請求項７に記載の電力管理装置。
  10. 【請求項１０】 前記プログラマブルタイマのプログラ
    ミングを可能にするように構成された入力ポートをさら
    に含む、請求項７に記載の電力管理装置。
  11. 【請求項１１】 前記プログラマブルタイマはプログラ
    マブルカウンタである、請求項７に記載の電力管理装
    置。
  12. 【請求項１２】 前記割込検出回路は、前記コンピュー
    タシステム内の前記インサービスレジスタのタイマ音状
    態ビットを検出するように構成される、請求項７に記載
    の電力管理装置。
  13. 【請求項１３】 前記割込検出回路は、前記インサービ
    スレジスタの前記タイマ音状態ビットがセットされたと
    き、第２の制御信号をアサートするように構成される、
    請求項１２に記載の電力管理装置。
  14. 【請求項１４】 前記クロック制御装置は、前記第２の
    制御信号のアサーションに応答して、前記第１の制御信
    号をデアサートして前記クロック信号の周波数を増大さ
    せるように構成される、請求項１３に記載の電力管理装
    置。
  15. 【請求項１５】 前記プログラマブルタイマは、前記第
    ２の制御信号がアサートされた状態からデアサートされ
    た状態に移行したとき、カウントを始めるように構成さ
    れる、請求項１４に記載の電力管理装置。
  16. 【請求項１６】 前記クロック制御ユニットは、前記プ
    ログラマブルタイマが最終カウント値に達したとき、前
    記第１の制御信号を再アサートするように構成される、
    請求項１５に記載の電力管理装置。
  17. 【請求項１７】 前記最終カウント値はプログラム可能
    である、請求項１６に記載の電力管理装置。
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