JP3508098B2 - コンバータ回路 - Google Patents
コンバータ回路Info
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Description
【０００１】
【発明の属する技術分野】 本発明は、パワー半導体ス
イッチング回路及びコンバータ回路に関するものであ
る。
イッチング回路及びコンバータ回路に関するものであ
る。
【０００２】
【従来の技術】 ＦＥＴは、低駆動電力で高速スイッチ
ングできる特性と順方向電圧降下を低くできる可能性が
あるため、ＤＣ／ＤＣコンバータのパワースイッチング
素子として好適である。電源電圧が高いときや高電力の
ときには、このパワースイッチング用のＦＥＴをブリッ
ジ接続やハーフブリッジ接続すると耐圧の点やトランス
の利用率の点で都合が良いことがある。その場合に、ブ
リッジの中点側には、低圧側のパワースイッチング用Ｆ
ＥＴのドレインと高圧側のパワースイッチング用ＦＥＴ
のソースが接続されて、このブリッジの中点側は、変動
電位点となるため、制御特性が必ずしも安定するとはい
えない。
ングできる特性と順方向電圧降下を低くできる可能性が
あるため、ＤＣ／ＤＣコンバータのパワースイッチング
素子として好適である。電源電圧が高いときや高電力の
ときには、このパワースイッチング用のＦＥＴをブリッ
ジ接続やハーフブリッジ接続すると耐圧の点やトランス
の利用率の点で都合が良いことがある。その場合に、ブ
リッジの中点側には、低圧側のパワースイッチング用Ｆ
ＥＴのドレインと高圧側のパワースイッチング用ＦＥＴ
のソースが接続されて、このブリッジの中点側は、変動
電位点となるため、制御特性が必ずしも安定するとはい
えない。
【０００３】 このパワースイッチング用ＦＥＴを用い
たＤＣ／ＤＣコンバータの実装形態について、金属基板
を用いると放熱などの点から好ましい。金属基板とは、
アルミニウム板の基材に薄い絶縁層を介して導体パタン
を設けるものであり、パワースイッチング用ＦＥＴを実
装すると金属基材に効率よく熱伝導されて良好な放熱条
件となる。この場合、各構成部品及びそれらの構成部品
にかかる基板上の導体パタンは、それらの面積に対応し
て金属基材との間に静電容量を有する。この静電容量の
値は、例えば１平方センチメートル当たり５０ｐＦであ
る。パワースイッチング用ＦＥＴは、いわゆるプラスチ
ックパッケージの形状で、ドレインが比較的大きい面積
の金属電極が露出しており、ソースとゲートは比較的細
いリード線で別方向から引き出されている。したがっ
て、パワースイッチング用ＦＥＴを金属基板に実装する
ときには、ドレインと金属基材との間には比較的大きな
静電容量が発生し、上記の例ではドレインの金属基板上
の実装面積を２平方センチメートルとすると１００ｐＦ
にもなる静電容量が発生していることになる。スイッチ
ング周波数が１００ｋＨｚの場合は、そのリアクタンス
は１５ｋΩ程度になる。この程度のリアクタンスで変動
電位であるパワースイッチング用ＦＥＴのドレインとの
間に接続されると、他の電子回路の点は誤動作や不安定
現象の原因となり得る。
たＤＣ／ＤＣコンバータの実装形態について、金属基板
を用いると放熱などの点から好ましい。金属基板とは、
アルミニウム板の基材に薄い絶縁層を介して導体パタン
を設けるものであり、パワースイッチング用ＦＥＴを実
装すると金属基材に効率よく熱伝導されて良好な放熱条
件となる。この場合、各構成部品及びそれらの構成部品
にかかる基板上の導体パタンは、それらの面積に対応し
て金属基材との間に静電容量を有する。この静電容量の
値は、例えば１平方センチメートル当たり５０ｐＦであ
る。パワースイッチング用ＦＥＴは、いわゆるプラスチ
ックパッケージの形状で、ドレインが比較的大きい面積
の金属電極が露出しており、ソースとゲートは比較的細
いリード線で別方向から引き出されている。したがっ
て、パワースイッチング用ＦＥＴを金属基板に実装する
ときには、ドレインと金属基材との間には比較的大きな
静電容量が発生し、上記の例ではドレインの金属基板上
の実装面積を２平方センチメートルとすると１００ｐＦ
にもなる静電容量が発生していることになる。スイッチ
ング周波数が１００ｋＨｚの場合は、そのリアクタンス
は１５ｋΩ程度になる。この程度のリアクタンスで変動
電位であるパワースイッチング用ＦＥＴのドレインとの
間に接続されると、他の電子回路の点は誤動作や不安定
現象の原因となり得る。
【０００４】
【発明が解決しようとする課題】 本発明は、パワー半
導体スイッチング回路及びこれを利用したコンバータ回
路において、パワー半導体スイッチング素子の引き出し
電極に係る静電容量による誤動作を防ぐことを課題とす
る。
導体スイッチング回路及びこれを利用したコンバータ回
路において、パワー半導体スイッチング素子の引き出し
電極に係る静電容量による誤動作を防ぐことを課題とす
る。
【０００５】
【課題を解決するための手段】この課題を解決するため
に、請求項１の発明は、直流電圧を受ける一対の入力端
子と、これら入力端子間に互いに直列になるように接続
される第１と第２のコンデンサであって、ほぼ等しい電
圧にそれぞれ分圧充電される第１のコンデンサと第２の
コンデンサと、第１、第２の一次巻線と出力巻線とを有
するトランスと、互いに直列接続された第１、第２のパ
ワー半導体スイッチング素子であって、第１のパワー半
導体スイッチング素子の一端が前記第１のコンデンサの
一端に接続され、第２のパワー半導体スイッチング素子
の一端が前記第２のコンデンサの一端に接続され、かつ
第１と第２のパワー半導体スイッチング素子との接続点
が前記第１と第２のコンデンサとの接続点に接続されて
いる第１、第２のパワー半導体スイッチング素子とを備
えたコンバータ回路において、前記第２のパワー半導体
スイッチング素子は、制御電極端子、前記第２のコンデ
ンサの前記一端に接続されている第１の主電流端子と、
該第１の主電流端子の電極引き出し面積よりも大きい電
極引き出し面積を有する第２の主電流端子とを有し、前
記第２の主電流端子が前記第１のコンデンサと前記第２
のコンデンサとの接続点に接続され、かつ前記第２の主
電流端子が金属基板上に形成されていることを特徴とす
るコンバータ回路を提案するものである。
に、請求項１の発明は、直流電圧を受ける一対の入力端
子と、これら入力端子間に互いに直列になるように接続
される第１と第２のコンデンサであって、ほぼ等しい電
圧にそれぞれ分圧充電される第１のコンデンサと第２の
コンデンサと、第１、第２の一次巻線と出力巻線とを有
するトランスと、互いに直列接続された第１、第２のパ
ワー半導体スイッチング素子であって、第１のパワー半
導体スイッチング素子の一端が前記第１のコンデンサの
一端に接続され、第２のパワー半導体スイッチング素子
の一端が前記第２のコンデンサの一端に接続され、かつ
第１と第２のパワー半導体スイッチング素子との接続点
が前記第１と第２のコンデンサとの接続点に接続されて
いる第１、第２のパワー半導体スイッチング素子とを備
えたコンバータ回路において、前記第２のパワー半導体
スイッチング素子は、制御電極端子、前記第２のコンデ
ンサの前記一端に接続されている第１の主電流端子と、
該第１の主電流端子の電極引き出し面積よりも大きい電
極引き出し面積を有する第２の主電流端子とを有し、前
記第２の主電流端子が前記第１のコンデンサと前記第２
のコンデンサとの接続点に接続され、かつ前記第２の主
電流端子が金属基板上に形成されていることを特徴とす
るコンバータ回路を提案するものである。
【０００６】 前記課題を解決するために、請求項２の
発明は、請求項１において、制御電極端子と第１の主電
流端子と該第１の主電流端子の電極引き出し面積よりも
大きい電極引き出し面積を有する第２の主電流端子とを
有する同期整流用の第１のパワー半導体スイッチング素
子と、制御電極端子と第１の主電流端子と該第１の主電
流端子の電極引き出し面積よりも大きい電極引き出し面
積を有する第２の主電流端子とを有する同期整流用の第
２のパワー半導体スイッチング素子とを備え、前記同期
整流用の第１のパワー半導体スイッチング素子の前記第
１の主電流端子が前記トランスの第１の二次巻線の一端
に接続され、前記同期整流用の第２のパワー半導体スイ
ッチング素子の前記第１の主電流端子が前記トランスの
第２の二次巻線の一端に接続され、前記同期整流用の第
１と第２のパワー半導体スイッチング素子の前記第２の
主電流端子同士が一緒に接続され、前記トランスの前記
第１、第２の二次巻線の他端同士が接続され、前記同期
整流用の第１と第２のパワー半導体スイッチング素子と
の前記第２の主電流端子の少なくとも一方が前記金属基
板上に形成されていることを特徴とするコンバータ回路
を提案するものである。
発明は、請求項１において、制御電極端子と第１の主電
流端子と該第１の主電流端子の電極引き出し面積よりも
大きい電極引き出し面積を有する第２の主電流端子とを
有する同期整流用の第１のパワー半導体スイッチング素
子と、制御電極端子と第１の主電流端子と該第１の主電
流端子の電極引き出し面積よりも大きい電極引き出し面
積を有する第２の主電流端子とを有する同期整流用の第
２のパワー半導体スイッチング素子とを備え、前記同期
整流用の第１のパワー半導体スイッチング素子の前記第
１の主電流端子が前記トランスの第１の二次巻線の一端
に接続され、前記同期整流用の第２のパワー半導体スイ
ッチング素子の前記第１の主電流端子が前記トランスの
第２の二次巻線の一端に接続され、前記同期整流用の第
１と第２のパワー半導体スイッチング素子の前記第２の
主電流端子同士が一緒に接続され、前記トランスの前記
第１、第２の二次巻線の他端同士が接続され、前記同期
整流用の第１と第２のパワー半導体スイッチング素子と
の前記第２の主電流端子の少なくとも一方が前記金属基
板上に形成されていることを特徴とするコンバータ回路
を提案するものである。
【０００７】 前記課題を解決するために、請求項３の
発明は、請求項１又は請求項２において、前記パワー半
導体スイッチング素子の少なくとも前記第２の主電流端
子を、金属基板の薄い絶縁層上に形成されている導電パ
ターンに形成したことを特徴とするコンバータ回路を提
案するものである。
発明は、請求項１又は請求項２において、前記パワー半
導体スイッチング素子の少なくとも前記第２の主電流端
子を、金属基板の薄い絶縁層上に形成されている導電パ
ターンに形成したことを特徴とするコンバータ回路を提
案するものである。
【０００８】 前記課題を解決するために、請求項４の
発明は、請求項１又は請求項２において、前記パワー半
導体スイッチング素子の少なくとも前記第２の主電流端
子を、金属基板の薄い絶縁層上に形成したことを特徴と
するコンバータ回路を提案するものである。
発明は、請求項１又は請求項２において、前記パワー半
導体スイッチング素子の少なくとも前記第２の主電流端
子を、金属基板の薄い絶縁層上に形成したことを特徴と
するコンバータ回路を提案するものである。
【０００９】 前記課題を解決するために、請求項５の
発明は、請求項１ないし請求項４のいずれか１項におい
て、前記コンバータ回路を構成する他の構成部品も前記
金属基板に実装されていることを特徴とするコンバータ
回路を提案するものである。
発明は、請求項１ないし請求項４のいずれか１項におい
て、前記コンバータ回路を構成する他の構成部品も前記
金属基板に実装されていることを特徴とするコンバータ
回路を提案するものである。
【００１０】
【００１１】
【発明の実施の形態】 図１は、本発明に係るパワー半
導体スイッチング回路及びこれを利用したコンバータ回
路であって金属基板搭載のコンバータの実施の形態であ
る。このコンバータ回路１０は、比較的高電圧での直流
入力を受けて、約１００ｋＨｚのスイッチング周波数に
より変換し整流して、比較的低電圧で大電力の直流出力
を送出するものであり、主回路部品は約１０cm×１５cm
の表面積の金属基板（金属基材９１のみ示す）に搭載さ
れる。
導体スイッチング回路及びこれを利用したコンバータ回
路であって金属基板搭載のコンバータの実施の形態であ
る。このコンバータ回路１０は、比較的高電圧での直流
入力を受けて、約１００ｋＨｚのスイッチング周波数に
より変換し整流して、比較的低電圧で大電力の直流出力
を送出するものであり、主回路部品は約１０cm×１５cm
の表面積の金属基板（金属基材９１のみ示す）に搭載さ
れる。
【００１２】 図２は、金属基板の断面図を示す。この
金属基板９０は、アルミニウム製の金属基材９１と、そ
の片方の表面に形成された薄い絶縁層９２と、さらにそ
の絶縁層９２の上に密着した形成された導体パタン９
３、９４、９５から構成される。導体パタン９３、９
４、９５に実装された部品からの発熱は、薄い絶縁層９
２を介して、金属基材９１に熱伝導して効率よく放熱に
あずかる。この金属基板９０の上には、表面実装型のＦ
ＥＴ９７が実装される。ＦＥＴ９７の第１の主電流端子
であるソース電極９７１は導体パタン９４に接続され、
この第１の主電流端子ソース電極９７１の電極引き出し
面積より大きい電極引き出し面積を有する第２の主電流
端子であるドレイン電極９７２は導体パタン９３に接続
され、制御電極端子であるゲート電極９７３は導体パタ
ン９５に接続される。ドレイン電極９７２が接続される
導体パタン９３の面積は、ソース電極９７１が接続され
る導体パタン９４やゲート電極９７３が接続される導体
パタン９５の各面積に比較してはるかに大きいので、導
体パタン９３と金属基材９１との間で形成する静電容量
は、導体パタン９４あるいは導体パタン９５と金属基材
９１との間で形成する静電容量と比較して、ほぼ面積比
に応じて大きい静電容量の値を有する。
金属基板９０は、アルミニウム製の金属基材９１と、そ
の片方の表面に形成された薄い絶縁層９２と、さらにそ
の絶縁層９２の上に密着した形成された導体パタン９
３、９４、９５から構成される。導体パタン９３、９
４、９５に実装された部品からの発熱は、薄い絶縁層９
２を介して、金属基材９１に熱伝導して効率よく放熱に
あずかる。この金属基板９０の上には、表面実装型のＦ
ＥＴ９７が実装される。ＦＥＴ９７の第１の主電流端子
であるソース電極９７１は導体パタン９４に接続され、
この第１の主電流端子ソース電極９７１の電極引き出し
面積より大きい電極引き出し面積を有する第２の主電流
端子であるドレイン電極９７２は導体パタン９３に接続
され、制御電極端子であるゲート電極９７３は導体パタ
ン９５に接続される。ドレイン電極９７２が接続される
導体パタン９３の面積は、ソース電極９７１が接続され
る導体パタン９４やゲート電極９７３が接続される導体
パタン９５の各面積に比較してはるかに大きいので、導
体パタン９３と金属基材９１との間で形成する静電容量
は、導体パタン９４あるいは導体パタン９５と金属基材
９１との間で形成する静電容量と比較して、ほぼ面積比
に応じて大きい静電容量の値を有する。
【００１３】 図１において、入力端子１、３から入力
直流電圧を受けて、その直流電力は平滑用のコンデンサ
５とコモンモードチョークコイル７とを経て、直列接続
されたコンデンサ９とコンデンサ１１の両端に送られ
る。これらコンデンサ９とコンデンサ１１とは静電容量
が互いに等しい値であるので、それらに充電される電圧
も互いに等しい値となり、入力端子１、５間の入力直流
電圧の２等分した値を保つ。コンデンサ９に充電された
直流電圧は、パワースイッチング用ＦＥＴ１９のドレイ
ン・ソースを直列に介してトランス３３の一次巻線３１
１に接続される。また、コンデンサ１１に充電された直
流電圧は、パワースイッチング用ＦＥＴ２９のドレイン
・ソースを直列に介してトランス３３の一次巻線３１２
に接続される。
直流電圧を受けて、その直流電力は平滑用のコンデンサ
５とコモンモードチョークコイル７とを経て、直列接続
されたコンデンサ９とコンデンサ１１の両端に送られ
る。これらコンデンサ９とコンデンサ１１とは静電容量
が互いに等しい値であるので、それらに充電される電圧
も互いに等しい値となり、入力端子１、５間の入力直流
電圧の２等分した値を保つ。コンデンサ９に充電された
直流電圧は、パワースイッチング用ＦＥＴ１９のドレイ
ン・ソースを直列に介してトランス３３の一次巻線３１
１に接続される。また、コンデンサ１１に充電された直
流電圧は、パワースイッチング用ＦＥＴ２９のドレイン
・ソースを直列に介してトランス３３の一次巻線３１２
に接続される。
【００１４】 パワースイッチング用のＦＥＴ１９とＦ
ＥＴ２９は、図示しない駆動回路からの高周波駆動信号
によって、短い休止期間を挟んで交互にオンオフスイッ
チングを繰り返す。ＦＥＴ１９がオンのときに発生する
電圧は、一次巻線３１１及び他の巻線の黒点印が正の極
性となり、ＦＥＴ２９がオンのときに発生する電圧は、
一次巻線３１２及び他の巻線の黒点印が負の極性とな
る。なお、ＦＥＴ１９のソース・ドレイン間に並列接続
されるダイオード２１は、いわゆるフリーホイーリング
ダイオードの作用をするものであり、コンデンサ１３と
抵抗器１５とイオードとからなる回路は、いわゆるスナ
バ回路を構成するものである。同様に、ダイオード３１
の回路及び、コンデンサ２３と抵抗器２５とダイオード
２７の回路は、ＦＥＴ２９に関連するフリーホイーリン
グダイオードの作用と、スナバ回路とを構成する。
ＥＴ２９は、図示しない駆動回路からの高周波駆動信号
によって、短い休止期間を挟んで交互にオンオフスイッ
チングを繰り返す。ＦＥＴ１９がオンのときに発生する
電圧は、一次巻線３１１及び他の巻線の黒点印が正の極
性となり、ＦＥＴ２９がオンのときに発生する電圧は、
一次巻線３１２及び他の巻線の黒点印が負の極性とな
る。なお、ＦＥＴ１９のソース・ドレイン間に並列接続
されるダイオード２１は、いわゆるフリーホイーリング
ダイオードの作用をするものであり、コンデンサ１３と
抵抗器１５とイオードとからなる回路は、いわゆるスナ
バ回路を構成するものである。同様に、ダイオード３１
の回路及び、コンデンサ２３と抵抗器２５とダイオード
２７の回路は、ＦＥＴ２９に関連するフリーホイーリン
グダイオードの作用と、スナバ回路とを構成する。
【００１５】 トランス３３の二次巻線３２１の黒点印
が正のときの電圧は、同期整流用のＦＥＴ３５を介して
整流されて、インダクタ３９とコンデンサ４１の平滑回
路を経て、さらにコモンモードチョークコイル４３と並
列接続されたコンデンサ４５とを経て、出力端子４７と
４９の間に送出される。また、トランス３３の二次巻線
３２２の黒点印が負のときの電圧は、同期整流用のＦＥ
Ｔ３７を介して整流されて、以下同様にインダクタ３９
とコンデンサ４１の平滑回路を経て、さらにコモンモー
ドチョークコイル４３と並列接続されたコンデンサ４５
とを経て、出力端子４７と４９の間に送出される。な
お、同期整流用のＦＥＴ３５と３７の各ゲート・ソース
間には図示されない駆動回路により適正な同期整流作用
をするための駆動信号が与えられている。
が正のときの電圧は、同期整流用のＦＥＴ３５を介して
整流されて、インダクタ３９とコンデンサ４１の平滑回
路を経て、さらにコモンモードチョークコイル４３と並
列接続されたコンデンサ４５とを経て、出力端子４７と
４９の間に送出される。また、トランス３３の二次巻線
３２２の黒点印が負のときの電圧は、同期整流用のＦＥ
Ｔ３７を介して整流されて、以下同様にインダクタ３９
とコンデンサ４１の平滑回路を経て、さらにコモンモー
ドチョークコイル４３と並列接続されたコンデンサ４５
とを経て、出力端子４７と４９の間に送出される。な
お、同期整流用のＦＥＴ３５と３７の各ゲート・ソース
間には図示されない駆動回路により適正な同期整流作用
をするための駆動信号が与えられている。
【００１６】 したがって、ＦＥＴ１９とＦＥＴ２９の
交互のオンオフスイッチング動作に伴って、トランス３
３の一次側から二次側を経て両波整流された所定の直流
出力が送出される。
交互のオンオフスイッチング動作に伴って、トランス３
３の一次側から二次側を経て両波整流された所定の直流
出力が送出される。
【００１７】 このように構成されたコンバータ回路１
０の各回路部品について、実装する際の導体パタンにつ
いて、金属基材９１との間は、それら導体パタンの面積
に応じた静電容量を形成する。コンデンサ９及びＦＥＴ
１９のドレインが接続されるラインＡについては、比較
的大きいパタンであるので、その形成静電容量は比較的
大きい。同様に、コンデンサ９、１１及びＦＥＴ２９の
ドレインが接続されるラインＤ、また、コンデンサ１１
の他端が接続されるラインＦについても、比較的大きい
パタンであるので、その形成静電容量も比較的大きい。
これらの静電容量が形成されるラインＡ、Ｄ、Ｆはいず
れも安定電位であるので、障害とはならない。
０の各回路部品について、実装する際の導体パタンにつ
いて、金属基材９１との間は、それら導体パタンの面積
に応じた静電容量を形成する。コンデンサ９及びＦＥＴ
１９のドレインが接続されるラインＡについては、比較
的大きいパタンであるので、その形成静電容量は比較的
大きい。同様に、コンデンサ９、１１及びＦＥＴ２９の
ドレインが接続されるラインＤ、また、コンデンサ１１
の他端が接続されるラインＦについても、比較的大きい
パタンであるので、その形成静電容量も比較的大きい。
これらの静電容量が形成されるラインＡ、Ｄ、Ｆはいず
れも安定電位であるので、障害とはならない。
【００１８】 しかるに、変動電位であるＦＥＴ１９の
ソースに接続されるラインＢは導体パタンの面積が小さ
いので、金属基材９１とのなす静電容量ＣＢは小さく抑
えることができる。ＦＥＴ２９のソースに接続されるラ
インＥに係る静電容量ＣＥについても同様である。
ソースに接続されるラインＢは導体パタンの面積が小さ
いので、金属基材９１とのなす静電容量ＣＢは小さく抑
えることができる。ＦＥＴ２９のソースに接続されるラ
インＥに係る静電容量ＣＥについても同様である。
【００１９】 トランス３３の二次巻線に関連した静電
容量についても同様である。すなわち、変動電位である
ＦＥＴ３５のソースに接続されるラインＧは導体パタン
の面積が小さいので、金属基材９１とのなす静電容量Ｃ
Ｇは小さく抑えることができる。ＦＥＴ３７のソースに
接続されるラインＨに係る静電容量ＣＨについても同様
である。ＦＥＴ３５と３７の各ドレインは導体パタンが
比較的大きいが、これらにつながるラインＫは安定電位
点であるので、これによって形成される静電容量は、障
害とはならない。
容量についても同様である。すなわち、変動電位である
ＦＥＴ３５のソースに接続されるラインＧは導体パタン
の面積が小さいので、金属基材９１とのなす静電容量Ｃ
Ｇは小さく抑えることができる。ＦＥＴ３７のソースに
接続されるラインＨに係る静電容量ＣＨについても同様
である。ＦＥＴ３５と３７の各ドレインは導体パタンが
比較的大きいが、これらにつながるラインＫは安定電位
点であるので、これによって形成される静電容量は、障
害とはならない。
【００２０】 トランス３３について、一次側の変動電
位点に係る静電容量ＣＢとＣＥとの和の静電容量と、二
次側の変動電位点に係る静電容量ＣＧとＣＨとの和の静
電容量とが直列に形成構成された形となり、これらが等
価的にトランス３３の一次巻線と二次巻線との間の静電
容量ＣＳに加わる。本発明に係るこのコンバータ回路１
０の構成では、この静電容量ＣＳの値が小さいすること
ができるので、コモンモード雑音障害を充分低く抑える
ことができる。
位点に係る静電容量ＣＢとＣＥとの和の静電容量と、二
次側の変動電位点に係る静電容量ＣＧとＣＨとの和の静
電容量とが直列に形成構成された形となり、これらが等
価的にトランス３３の一次巻線と二次巻線との間の静電
容量ＣＳに加わる。本発明に係るこのコンバータ回路１
０の構成では、この静電容量ＣＳの値が小さいすること
ができるので、コモンモード雑音障害を充分低く抑える
ことができる。
【００２１】 以上説明してきた本発明に係るコンバー
タ回路の実施の形態は、特に高電圧入力で、大電力出力
のときに、その効果が大きい。また、パタン設計や部品
配置についても充分配慮をことが必要である。さらに、
トランスの巻線構造についても、一次巻線と二次巻線と
が、それぞれ浮遊静電容量を小さくできるような構造に
ついても配慮することが必要である。
タ回路の実施の形態は、特に高電圧入力で、大電力出力
のときに、その効果が大きい。また、パタン設計や部品
配置についても充分配慮をことが必要である。さらに、
トランスの巻線構造についても、一次巻線と二次巻線と
が、それぞれ浮遊静電容量を小さくできるような構造に
ついても配慮することが必要である。
【００２２】 以上ＦＥＴをパワースイッチング素子と
して使用する場合について説明してきたが、ＩＧＢＴや
バイポーラトランジスタ等のスイッチング素子において
も、本発明は適用できる。
して使用する場合について説明してきたが、ＩＧＢＴや
バイポーラトランジスタ等のスイッチング素子において
も、本発明は適用できる。
【００２３】 以上、コンバータ回路の全構成部品を金
属基板に実装する場合を説明してきたが、パワースイッ
チング素子のみを金属基板に実装する方式においても、
本発明は適用できる。また、一般のプリント基板におい
ても本発明は適用できる。また、パワースイッチング素
子を絶縁体を介して放熱用などの金属板に実装する場合
も本発明は適用できる。
属基板に実装する場合を説明してきたが、パワースイッ
チング素子のみを金属基板に実装する方式においても、
本発明は適用できる。また、一般のプリント基板におい
ても本発明は適用できる。また、パワースイッチング素
子を絶縁体を介して放熱用などの金属板に実装する場合
も本発明は適用できる。
【００２４】
【発明の効果】 以上述べたように本発明によれば、各
パワースイッチング素子の引き出し電極の面積に係る導
体パタンによって形成される浮遊静電容量については、
変動電位点における静電容量を減少させることにより、
その静電容量への充電電流を減らすことができて、効率
を向上させて、コモンモード雑音障害を抑えることがで
きる。
パワースイッチング素子の引き出し電極の面積に係る導
体パタンによって形成される浮遊静電容量については、
変動電位点における静電容量を減少させることにより、
その静電容量への充電電流を減らすことができて、効率
を向上させて、コモンモード雑音障害を抑えることがで
きる。
【図１】 本発明に係る金属基板搭載のコンバータの実
施の形態を示す図である。
施の形態を示す図である。
【図２】 金属基板の断面図を示す。
１、３…入力端子 ７…コモンモードチョークコイル
１０…コンバータ回路 １９、２９…ＦＥＴ ３３…トランス ３５、３７…
ＦＥＴ ４３…コモンモードチョークコイル ４７、４９…
出力端子 ９０…金属基板 ９１…金属基材 ９２…絶縁層 ９３、９４、９５…導体パタン ９７…ＦＥＴ
１０…コンバータ回路 １９、２９…ＦＥＴ ３３…トランス ３５、３７…
ＦＥＴ ４３…コモンモードチョークコイル ４７、４９…
出力端子 ９０…金属基板 ９１…金属基材 ９２…絶縁層 ９３、９４、９５…導体パタン ９７…ＦＥＴ
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/28
H02M 3/335
Claims (5)
- 【請求項１】 直流電圧を受ける一対の入力端子と、 これら入力端子間に互いに直列になるように接続される
第１と第２のコンデンサであって、ほぼ等しい電圧にそ
れぞれ分圧充電される第１のコンデンサと第２のコンデ
ンサと、第１、第２の一次巻線と出力巻線とを有するト
ランスと、 互いに直列接続された第１、第２のパワー半導体スイッ
チング素子であって、第１のパワー半導体スイッチング
素子の一端が前記第１のコンデンサの一端に接続され、
第２のパワー半導体スイッチング素子の一端が前記第２
のコンデンサの一端に接続され、かつ第１と第２のパワ
ー半導体スイッチング素子との接続点が前記第１と第２
のコンデンサとの接続点に接続されている第１、第２の
パワー半導体スイッチング素子とを備えたコンバータ回
路において、 前記第２のパワー半導体スイッチング素子は、制御電極
端子、前記第２のコンデンサの前記一端に接続されてい
る第１の主電流端子と、該第１の主電流端子の電極引き
出し面積よりも大きい電極引き出し面積を有する第２の
主電流端子とを有し、前記第２の主電流端子が前記第１
のコンデンサと前記第２のコンデンサとの接続点に接続
され、かつ前記第２の主電流端子が金属基板上に形成さ
れている ことを特徴とするコンバータ回路。 - 【請求項２】請求項１において、制御電極端子と第１の主電流端子と該第１の主電流端子
の電極引き出し面積よりも大きい電極引き出し面積を有
する第２の主電流端子とを有する同期整流用の第１のパ
ワー半導体スイッチング素子と、 制御電極端子と第１の主電流端子と該第１の主電流端子
の電極引き出し面積よりも大きい電極引き出し面積を有
する第２の主電流端子とを有する同期整流用の第２のパ
ワー半導体スイッチング素子と、を備え、 前記同期整流用の第１のパワー半導体スイッチング素子
の前記第１の主電流端子が前記トランスの第１の二次巻
線の一端に接続され、 前記同期整流用の第２のパワー半導体スイッチング素子
の前記第１の主電流端子が前記トランスの第２の二次巻
線の一端に接続され、 前記同期整流用の第１と第２のパワー半導体スイッチン
グ素子の前記第２の主電流端子同士が一緒に接続され、 前記トランスの前記第１、第２の二次巻線の他端同士が
接続され、 前記同期整流用の第１と第２のパワー半導体スイッチン
グ素子との前記第２の主電流端子の少なくとも一方が前
記金属基板上に形成され、ていることを 特徴とするコン
バータ回路。 - 【請求項３】請求項１又は請求項２において、 前記パワー半導体スイッチング素子の少なくとも前記第
２の主電流端子を 、金属基板の薄い絶縁層上に形成
されている導電パターンに形成したことを 特徴とするコ
ンバータ回路。 - 【請求項４】請求項１又は請求項２において、 前記パワー半導体スイッチング素子の少なくとも前記第
２の主電流端子を 、金属基板の薄い絶縁層上に形成
したことを 特徴とするコンバータ回路。 - 【請求項５】請求項１ないし請求項４のいずれか１項に
おいて、 前記コンバータ回路を構成する他の構成部品も前記金属
基板に実装されていることを 特徴とするコンバータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32530999A JP3508098B2 (ja) | 1999-11-16 | 1999-11-16 | コンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32530999A JP3508098B2 (ja) | 1999-11-16 | 1999-11-16 | コンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001145341A JP2001145341A (ja) | 2001-05-25 |
| JP3508098B2 true JP3508098B2 (ja) | 2004-03-22 |
Family
ID=18175390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32530999A Expired - Fee Related JP3508098B2 (ja) | 1999-11-16 | 1999-11-16 | コンバータ回路 |
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|---|---|
| JP (1) | JP3508098B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298203A (zh) * | 2010-11-09 | 2017-01-04 | 朴赞雄 | 用于抵消电气噪声的磁能转移元件和电源 |
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| WO2012064064A2 (ko) * | 2010-11-09 | 2012-05-18 | Park Chan-Woong | 전기적 잡음을 상쇄시키는 평형된 컨버터 및 자기에너지전달소자 |
| KR101588481B1 (ko) * | 2011-01-03 | 2016-01-25 | 박찬웅 | 차폐와 상쇄에 의해 스위칭 전원에서 전기적 접지로 흐르는 변위전류를 낮추는 방법과 장치 |
| JP2019169690A (ja) * | 2018-03-26 | 2019-10-03 | 田淵電機株式会社 | トランス及びこれを用いたｌｌｃ共振回路 |
| JP7281812B2 (ja) * | 2019-10-08 | 2023-05-26 | タイム技研株式会社 | Ｄｃ／ｄｃコンバータ |
| KR20210063257A (ko) * | 2019-11-22 | 2021-06-01 | 박찬웅 | 평면형 트랜스포머 및 전원장치 |
-
1999
- 1999-11-16 JP JP32530999A patent/JP3508098B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298203A (zh) * | 2010-11-09 | 2017-01-04 | 朴赞雄 | 用于抵消电气噪声的磁能转移元件和电源 |
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|---|---|
| JP2001145341A (ja) | 2001-05-25 |
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