JP3505878B2 - 印刷配線基板装置 - Google Patents
印刷配線基板装置Info
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- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
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- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Waveguide Connection Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマイクロストリップライ
ンを用いた印刷配線基板に表面実装電子部品を実装した
印刷配線基板装置に関するものである。
ンを用いた印刷配線基板に表面実装電子部品を実装した
印刷配線基板装置に関するものである。
【０００２】
【従来の技術】近年、準マイクロ波帯を使った移動体通
信用の携帯電話サービスが始まり、携帯機能の向上を図
るため、更に小型化・薄型化・軽量化するための技術開
発がなされている。この手段としては、それを構成する
表面実装電子部品の一層の小型・薄型・軽量化の他に、
表面実装電子部品を実装するための印刷配線基板の多層
化と各層間の誘電体材料厚ｈの薄型化も図られている。
信用の携帯電話サービスが始まり、携帯機能の向上を図
るため、更に小型化・薄型化・軽量化するための技術開
発がなされている。この手段としては、それを構成する
表面実装電子部品の一層の小型・薄型・軽量化の他に、
表面実装電子部品を実装するための印刷配線基板の多層
化と各層間の誘電体材料厚ｈの薄型化も図られている。
【０００３】以下、従来のマイクロストリップラインが
敷設された印刷配線基板装置について説明する。
敷設された印刷配線基板装置について説明する。
【０００４】図９（ａ）は、従来のマイクロストリップ
ラインを用いた印刷配線基板の表面を示したものであ
る。図９（ａ）において１はマイクロストリップライン
が敷設された印刷配線基板であり、２は表面実装電子部
品３の入力端子４側のストリップラインである。また６
は表面実装電子部品３の出力端子５側のマイクロストリ
ップラインである。７は接地用の第１の導体箔であり、
この接地用の第１の導体箔７にはスルーホール、８，
９，１０が設けられている。そしてこのスルーホール
８，９，１０は印刷配線基板１の裏面全体に設けられた
第２の導体箔に接続されている。また図９（ｂ）は、図
９（ａ）に示した印刷配線基板装置を２層の印刷基板と
した場合を示している。すなわち図９（ｂ）はマイクロ
ストリップラインの敷設された第１層を示すとともに接
地用の第２の導体箔１４が敷設された第２の層１５を示
している。ここでスルーホール８，９，１０で前記接地
用の第１の導体箔７と接地用の第２の導体箔１４とが接
続される。図１０は代表的な表面実装電子部品３の斜視
図である。図１０において、４は入力端子であり、５は
出力端子である。また１３は接地端子である。
ラインを用いた印刷配線基板の表面を示したものであ
る。図９（ａ）において１はマイクロストリップライン
が敷設された印刷配線基板であり、２は表面実装電子部
品３の入力端子４側のストリップラインである。また６
は表面実装電子部品３の出力端子５側のマイクロストリ
ップラインである。７は接地用の第１の導体箔であり、
この接地用の第１の導体箔７にはスルーホール、８，
９，１０が設けられている。そしてこのスルーホール
８，９，１０は印刷配線基板１の裏面全体に設けられた
第２の導体箔に接続されている。また図９（ｂ）は、図
９（ａ）に示した印刷配線基板装置を２層の印刷基板と
した場合を示している。すなわち図９（ｂ）はマイクロ
ストリップラインの敷設された第１層を示すとともに接
地用の第２の導体箔１４が敷設された第２の層１５を示
している。ここでスルーホール８，９，１０で前記接地
用の第１の導体箔７と接地用の第２の導体箔１４とが接
続される。図１０は代表的な表面実装電子部品３の斜視
図である。図１０において、４は入力端子であり、５は
出力端子である。また１３は接地端子である。
【０００５】従来は図９に示すように、表面実装電子部
品３の入力端子４や出力端子５の電極の導体幅（以下Ｔ
ｄという）はストリップライン２，６の導体幅（以下Ｔ
ｓという）に比べ同等以下（すなわちＴｄ＜Ｔｓ）が一
般的であり、入力端子４や出力端子５の半田付け用の電
極の導体幅Ｔｄは、ストリップライン２，６の導体幅Ｔ
ｓより大きくなることはなかった。このため表面実装電
子部品３の半田付け用の電極はストリップライン２，６
の導体幅Ｔｓの範囲内で構成できることになり、同じイ
ンピーダンスで設計されたストリップラインと表面実装
電子部品３を図９の如く接続してもなんらインピーダン
ス整合上の問題はなかった。
品３の入力端子４や出力端子５の電極の導体幅（以下Ｔ
ｄという）はストリップライン２，６の導体幅（以下Ｔ
ｓという）に比べ同等以下（すなわちＴｄ＜Ｔｓ）が一
般的であり、入力端子４や出力端子５の半田付け用の電
極の導体幅Ｔｄは、ストリップライン２，６の導体幅Ｔ
ｓより大きくなることはなかった。このため表面実装電
子部品３の半田付け用の電極はストリップライン２，６
の導体幅Ｔｓの範囲内で構成できることになり、同じイ
ンピーダンスで設計されたストリップラインと表面実装
電子部品３を図９の如く接続してもなんらインピーダン
ス整合上の問題はなかった。
【０００６】
【発明が解決しようとする課題】しかしながら、近年携
帯型機器等の薄型化を図るために多層の印刷配線基板が
用いられ、その結果としてマイクロストリップラインを
形成する印刷配線基板の誘電体厚ｈの薄型化がますます
進んでいる。このことは必然的にマイクロストリップラ
インの導体幅Ｔｓを細くすることになり、Ｔｄ＞Ｔｓと
なる場合が発生するようになった。この場合従来のよう
な構成では、表面実装電子部品とストリップラインとの
間のインピーダンスの不整合が発生し、従来の表面実装
電子部品をそのまま、薄型化を図った印刷配線基板には
使えないという問題が生じてきた。
帯型機器等の薄型化を図るために多層の印刷配線基板が
用いられ、その結果としてマイクロストリップラインを
形成する印刷配線基板の誘電体厚ｈの薄型化がますます
進んでいる。このことは必然的にマイクロストリップラ
インの導体幅Ｔｓを細くすることになり、Ｔｄ＞Ｔｓと
なる場合が発生するようになった。この場合従来のよう
な構成では、表面実装電子部品とストリップラインとの
間のインピーダンスの不整合が発生し、従来の表面実装
電子部品をそのまま、薄型化を図った印刷配線基板には
使えないという問題が生じてきた。
【０００７】また表面実装電子部品そのものも、高密度
実装化・薄型化に向けた方向に進化しているが、チップ
サイズパッケージ（以下ＣＳＰという）で代表される表
面実装電子部品が、前記薄型化を図った印刷配線基板に
実装される場合、今度は逆にＴｄ＜Ｔｓとなる場合が発
生してくる。この場合ＣＳＰの電極が高密度に配列され
ているために、ＴｄをＴｓの幅まで単純に広げると隣接
するＣＳＰの電極に重なるため、ＴｄをＴｓの幅まで広
げることはできない。結果としてＣＳＰ型表面実装電子
部品を、そのまま薄型化を図った印刷配線基板には使え
ないという問題があった。
実装化・薄型化に向けた方向に進化しているが、チップ
サイズパッケージ（以下ＣＳＰという）で代表される表
面実装電子部品が、前記薄型化を図った印刷配線基板に
実装される場合、今度は逆にＴｄ＜Ｔｓとなる場合が発
生してくる。この場合ＣＳＰの電極が高密度に配列され
ているために、ＴｄをＴｓの幅まで単純に広げると隣接
するＣＳＰの電極に重なるため、ＴｄをＴｓの幅まで広
げることはできない。結果としてＣＳＰ型表面実装電子
部品を、そのまま薄型化を図った印刷配線基板には使え
ないという問題があった。
【０００８】本発明はこのような問題点を解決するもの
で、印刷配線基板の薄型化によりＴｄ＞Ｔｓが生じた場
合にも、またＣＳＰ型の表面実装電子部品の場合に生じ
るＴｄ＜Ｔｓの場合においても、表面実装電子部品とス
トリップラインをインピーダンス不整合による損失なく
接続される印刷配線基板装置を提供することを目的とし
たものである。
で、印刷配線基板の薄型化によりＴｄ＞Ｔｓが生じた場
合にも、またＣＳＰ型の表面実装電子部品の場合に生じ
るＴｄ＜Ｔｓの場合においても、表面実装電子部品とス
トリップラインをインピーダンス不整合による損失なく
接続される印刷配線基板装置を提供することを目的とし
たものである。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の印刷配線基板装置におけるマイクロストリッ
プラインは、前記入力端子の幅あるいは前記出力端子の
幅と異なる導体幅を有するとともに、このマイクロスト
リップラインの先端に前記入力端子あるいは前記出力端
子が半田付けされる先端部を設け、この先端部の導体幅
は前記入力端子の幅あるいは前記出力端子の幅と略等し
くするとともに、前記先端部と接地用の導体箔との間に
は、インピーダンス不整合を打ち消すべくリアクタンス
素子が接続されたものである。
に本発明の印刷配線基板装置におけるマイクロストリッ
プラインは、前記入力端子の幅あるいは前記出力端子の
幅と異なる導体幅を有するとともに、このマイクロスト
リップラインの先端に前記入力端子あるいは前記出力端
子が半田付けされる先端部を設け、この先端部の導体幅
は前記入力端子の幅あるいは前記出力端子の幅と略等し
くするとともに、前記先端部と接地用の導体箔との間に
は、インピーダンス不整合を打ち消すべくリアクタンス
素子が接続されたものである。
【００１０】
【作用】この構成により、マイクロストリップラインと
表面実装電子部品の入力端子あるいは出力端子との間に
インピーダンスの不整合が生じる。そこで、この不整合
を打ち消すために先端部と接地用銅箔との間に、インピ
ーダンス不整合を打ち消すべく、リアクタンス素子を設
けているので、損失なく信号を接続することができ。ま
た、マイクロストリップラインの先端部の幅を入力端子
あるいは出力端子の幅とを略等しくすることで、表面実
装部品を半田付けしやすくなる。
表面実装電子部品の入力端子あるいは出力端子との間に
インピーダンスの不整合が生じる。そこで、この不整合
を打ち消すために先端部と接地用銅箔との間に、インピ
ーダンス不整合を打ち消すべく、リアクタンス素子を設
けているので、損失なく信号を接続することができ。ま
た、マイクロストリップラインの先端部の幅を入力端子
あるいは出力端子の幅とを略等しくすることで、表面実
装部品を半田付けしやすくなる。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１２】図１（ａ）は本発明の一実施例における印
刷配線基板装置の平面図である。図１（ａ）において、
本発明の印刷配線基板装置はマイクロストリップライン
２１，２２が敷設された印刷配線基板２３と、入力端子
４と出力端子５と接地端子１３を有するとともに、前記
印刷配線基板２３にリフローで半田付けされる表面実装
電子部品３とを備えた構成となっている。そして前記マ
イクロストリップライン２１，２２の導体幅Ｔｓが前記
入力端子４の導体幅Ｔｄあるいは前記出力端子５の導体
幅Ｔｄと異なる場合に限り、前記入力端子４あるいは前
記出力端子５と接地用の導体箔２４との間にそれぞれリ
アクタンス素子２５，２６を接続したものである。
刷配線基板装置の平面図である。図１（ａ）において、
本発明の印刷配線基板装置はマイクロストリップライン
２１，２２が敷設された印刷配線基板２３と、入力端子
４と出力端子５と接地端子１３を有するとともに、前記
印刷配線基板２３にリフローで半田付けされる表面実装
電子部品３とを備えた構成となっている。そして前記マ
イクロストリップライン２１，２２の導体幅Ｔｓが前記
入力端子４の導体幅Ｔｄあるいは前記出力端子５の導体
幅Ｔｄと異なる場合に限り、前記入力端子４あるいは前
記出力端子５と接地用の導体箔２４との間にそれぞれリ
アクタンス素子２５，２６を接続したものである。
【００１３】本実施例においては、導体幅Ｔｄがマイク
ロストリップライン２１，２２の幅Ｔｓより大きい場合
を示している。また、マイクロストリップライン２１の
先端２１ａの幅は入力端子４の導体幅Ｔｄと等しくして
半田付けをし易くしている。同様に、マイクロストリッ
プライン２２の先端２２ａの幅も出力端子５の導体幅Ｔ
ｄと等しくしている。２７，２８，２９は、接地用の導
体箔２４と印刷配線基板の裏面に設けた導体箔とを接続
するスルーホールである。
ロストリップライン２１，２２の幅Ｔｓより大きい場合
を示している。また、マイクロストリップライン２１の
先端２１ａの幅は入力端子４の導体幅Ｔｄと等しくして
半田付けをし易くしている。同様に、マイクロストリッ
プライン２２の先端２２ａの幅も出力端子５の導体幅Ｔ
ｄと等しくしている。２７，２８，２９は、接地用の導
体箔２４と印刷配線基板の裏面に設けた導体箔とを接続
するスルーホールである。
【００１４】図１（ｂ）は表面実装電子部品を２層基板
に実装した場合の説明のための斜視図である。図１
（ｂ）は印刷配線基板の表面を形成する１層目２３ａを
示し、表面実装電子部品３が実装されている。また２３
ｂは印刷配線基板２３の２層目であり、その全面に導体
箔３２が設けられている。この導体箔３２と、接地用の
導体箔２４とは３つのスルーホール２７，２８，２９で
接続されている。
に実装した場合の説明のための斜視図である。図１
（ｂ）は印刷配線基板の表面を形成する１層目２３ａを
示し、表面実装電子部品３が実装されている。また２３
ｂは印刷配線基板２３の２層目であり、その全面に導体
箔３２が設けられている。この導体箔３２と、接地用の
導体箔２４とは３つのスルーホール２７，２８，２９で
接続されている。
【００１５】このようにマイクロストリップライン２
１，２２と表面実装電子部品３の入力端子４あるいは出
力端子５との接続点で生ずるインピーダンスの不整合
を、リアクタンス素子２５，２６で打ち消す事ができる
ので、損失なく信号を接続することができる。
１，２２と表面実装電子部品３の入力端子４あるいは出
力端子５との接続点で生ずるインピーダンスの不整合
を、リアクタンス素子２５，２６で打ち消す事ができる
ので、損失なく信号を接続することができる。
【００１６】図２は、入力端子４の導体幅Ｔｄあるいは
出力端子５の導体幅Ｔｄがマイクロストリップライン２
１，２２幅Ｔｓより大きい場合であり、図１におけるリ
アクタンス素子２５，２６に、誘導性素子３７，３８を
用いたものである。このように入力端子４の導体幅Ｔｄ
あるいは出力端子５の導体幅Ｔｄがマイクロストリップ
ライン２１，２２の幅Ｔｓより広い分だけ高周波ではキ
ャパシタンスとして働くことになる。従って、それを打
ち消すために誘導性素子３７，３８を並列に挿入してい
る。
出力端子５の導体幅Ｔｄがマイクロストリップライン２
１，２２幅Ｔｓより大きい場合であり、図１におけるリ
アクタンス素子２５，２６に、誘導性素子３７，３８を
用いたものである。このように入力端子４の導体幅Ｔｄ
あるいは出力端子５の導体幅Ｔｄがマイクロストリップ
ライン２１，２２の幅Ｔｓより広い分だけ高周波ではキ
ャパシタンスとして働くことになる。従って、それを打
ち消すために誘導性素子３７，３８を並列に挿入してい
る。
【００１７】図３は、図２で示した誘導性素子３７，３
８をチップ型表面実装電子部品３９，４０としたもので
ある。このようにチップ型表面実装電子部品３９，４０
を使用すると、インダクタンスの変更等にも容易に対応
することができる。またインダクタンスが大きい場合に
は、パターンでインダクタンスを形成するより小型化さ
れる。
８をチップ型表面実装電子部品３９，４０としたもので
ある。このようにチップ型表面実装電子部品３９，４０
を使用すると、インダクタンスの変更等にも容易に対応
することができる。またインダクタンスが大きい場合に
は、パターンでインダクタンスを形成するより小型化さ
れる。
【００１８】図４は、図２における誘導性素子３７，３
８を、印刷配線基板４１Ａ上の導体箔４１，４２で形成
したものである。この例では誘導性素子３７，３８とし
て、導体箔４１，４２でインダクタンスを形成している
ので、薄型化ができるとともに、低価格の印刷配線基板
装置が提供できる。
８を、印刷配線基板４１Ａ上の導体箔４１，４２で形成
したものである。この例では誘導性素子３７，３８とし
て、導体箔４１，４２でインダクタンスを形成している
ので、薄型化ができるとともに、低価格の印刷配線基板
装置が提供できる。
【００１９】図５は、入力端子４の導体幅Ｔｄあるいは
出力端子５の導体幅Ｔｄがマイクロストリップライン４
３，４４の幅Ｔｓより小さい場合であり。図１に示した
リアクタンス素子２５，２６として容量性素子４５，４
６を用いたものである。このように入力端子４の導体幅
Ｔｄあるいは出力端子５の導体幅Ｔｄがマイクロストリ
ップライン４３，４４の幅Ｔｓより狭い分だけ、それを
補うための容量素子４５，４６を並列に挿入して、イン
ピーダンスの不整合を打ち消す必要がある。
出力端子５の導体幅Ｔｄがマイクロストリップライン４
３，４４の幅Ｔｓより小さい場合であり。図１に示した
リアクタンス素子２５，２６として容量性素子４５，４
６を用いたものである。このように入力端子４の導体幅
Ｔｄあるいは出力端子５の導体幅Ｔｄがマイクロストリ
ップライン４３，４４の幅Ｔｓより狭い分だけ、それを
補うための容量素子４５，４６を並列に挿入して、イン
ピーダンスの不整合を打ち消す必要がある。
【００２０】図６は、印刷配線基板として３層の印刷配
線基板４７を用い、その表面の１層目４７ａに表面実装
電子部品３を装着するとともに、前記多層印刷配線基板
４７の２層目４７ｂに誘導性素子４８，４９を銅箔パタ
ーンで形成している。また３層目４７ｃの全面には接地
用の銅箔５２が設けられている。そして、１層目４７ａ
の接地用の導体箔５０と、２層目４７ｂの誘導性素子４
８，４９の接地用の導体箔５１と、３層目４７ｃ接地用
の導体箔５２とは３つのスルーホール５３，５４，５５
で導通されている。
線基板４７を用い、その表面の１層目４７ａに表面実装
電子部品３を装着するとともに、前記多層印刷配線基板
４７の２層目４７ｂに誘導性素子４８，４９を銅箔パタ
ーンで形成している。また３層目４７ｃの全面には接地
用の銅箔５２が設けられている。そして、１層目４７ａ
の接地用の導体箔５０と、２層目４７ｂの誘導性素子４
８，４９の接地用の導体箔５１と、３層目４７ｃ接地用
の導体箔５２とは３つのスルーホール５３，５４，５５
で導通されている。
【００２１】また１層目４７ａの表面実装電子部品３の
入力端子４が接続されるマイクロストリップライン５６
の先端５６ａと２層目４７ｂの誘導性素子４８の一端４
８ａとはスルーホール５７で接続されている。同様に１
層目４７ａの表面実装電子部品３の出力端子５が接続さ
れるマイクロストリップライン５８の先端５８ａと、２
層目４７ｂの誘導性素子４９の一端４９ａとはスルーホ
ール５９で接続されている。
入力端子４が接続されるマイクロストリップライン５６
の先端５６ａと２層目４７ｂの誘導性素子４８の一端４
８ａとはスルーホール５７で接続されている。同様に１
層目４７ａの表面実装電子部品３の出力端子５が接続さ
れるマイクロストリップライン５８の先端５８ａと、２
層目４７ｂの誘導性素子４９の一端４９ａとはスルーホ
ール５９で接続されている。
【００２２】このように３層印刷配線基板４７の内層で
ある２層目に誘導性素子４８，４９を設けているので、
設計の自由度が増すとともに、小型化を図ることができ
る。
ある２層目に誘導性素子４８，４９を設けているので、
設計の自由度が増すとともに、小型化を図ることができ
る。
【００２３】図７は印刷配線基板として、３層の印刷配
線基板６０を用い、その表面の１層目６０ａに表面実装
電子部品３を装着するとともに、前記多層印刷配線基板
６０の内層の２層目６０ｂに容量性素子６１，６２を導
箔パターンで形成している。また３層目６０ｃの全面に
は接地用の導体箔６３が設けられている。
線基板６０を用い、その表面の１層目６０ａに表面実装
電子部品３を装着するとともに、前記多層印刷配線基板
６０の内層の２層目６０ｂに容量性素子６１，６２を導
箔パターンで形成している。また３層目６０ｃの全面に
は接地用の導体箔６３が設けられている。
【００２４】そして１層目６０ａの接地用の導体箔６４
と、３層目６０ｃの接地用導体箔６３とは３つのスルー
ホール６６，６７，６８で導通されている。
と、３層目６０ｃの接地用導体箔６３とは３つのスルー
ホール６６，６７，６８で導通されている。
【００２５】また１層目６０ａの表面実装電子部品３の
入力端子４が接続されるマイクロストリップライン６９
の先端６９ａと、２層目６０ｂの容量性素子６１の一端
６１ａとはスルーホール７０で接続されている。同様に
１層目６０ａの表面実装電子部品３の出力端子５が接続
されるマイクロストリップライン７１の先端７１ａと、
２層目６０ｂの容量性素子６２の一端６２ａとはスルー
ホール７２で接続されている。
入力端子４が接続されるマイクロストリップライン６９
の先端６９ａと、２層目６０ｂの容量性素子６１の一端
６１ａとはスルーホール７０で接続されている。同様に
１層目６０ａの表面実装電子部品３の出力端子５が接続
されるマイクロストリップライン７１の先端７１ａと、
２層目６０ｂの容量性素子６２の一端６２ａとはスルー
ホール７２で接続されている。
【００２６】このように３層印刷配線基板６０の内層で
ある２層目に容量性素子６１，６２を設けているので、
設計の自由度が増すとともに、小型化を図ることができ
る。
ある２層目に容量性素子６１，６２を設けているので、
設計の自由度が増すとともに、小型化を図ることができ
る。
【００２７】図８（ａ）は、３層の印刷配線基板７３に
ＣＳＰ７４を実装した平面図である。また図８（ｂ）
は、その各層を示した斜視図である。
ＣＳＰ７４を実装した平面図である。また図８（ｂ）
は、その各層を示した斜視図である。
【００２８】近年表面実装電子部品は集積度の向上から
小間隔のピッチ（例えば０．５mmや０．３mm）で規則的
に配置された複数個の電極の中に、入力端子７５あるい
は出力端子７６を具備したＣＳＰが現れてきた。このよ
うに小間隔のピッチとなるとどうしても、入力端子７５
あるいは出力端子７６の導体幅Ｔｄの方がマイクロスト
リップライン７７，７８の幅Ｔｓより小さくなる。この
ような場合は特に図８（ｂ）に示すように、印刷配線基
板７３の２層目７３ｂにリアクタンス素子を設けること
が有効になる。すなわち１層目７３ａにはＣＳＰのよう
な表面実装電子部品７４を装着し、２層目７３ｂにリア
クタンス素子７９，８０をパターンで形成し３層目７３
ｃの全面を接地用電極８１とするわけである。ここで８
２は１層目７３ａのマイクロストリップライン７７の先
端７７ａと２層目のリアクタンス素子７９の先端７９ａ
を接続するスルーホールであり、同様に８３は１層目７
３ａのマイクロストリップライン７８の先端７８ａと２
層目のリアクタンス素子８０の先端８０ａを接続するス
ルーホールである。
小間隔のピッチ（例えば０．５mmや０．３mm）で規則的
に配置された複数個の電極の中に、入力端子７５あるい
は出力端子７６を具備したＣＳＰが現れてきた。このよ
うに小間隔のピッチとなるとどうしても、入力端子７５
あるいは出力端子７６の導体幅Ｔｄの方がマイクロスト
リップライン７７，７８の幅Ｔｓより小さくなる。この
ような場合は特に図８（ｂ）に示すように、印刷配線基
板７３の２層目７３ｂにリアクタンス素子を設けること
が有効になる。すなわち１層目７３ａにはＣＳＰのよう
な表面実装電子部品７４を装着し、２層目７３ｂにリア
クタンス素子７９，８０をパターンで形成し３層目７３
ｃの全面を接地用電極８１とするわけである。ここで８
２は１層目７３ａのマイクロストリップライン７７の先
端７７ａと２層目のリアクタンス素子７９の先端７９ａ
を接続するスルーホールであり、同様に８３は１層目７
３ａのマイクロストリップライン７８の先端７８ａと２
層目のリアクタンス素子８０の先端８０ａを接続するス
ルーホールである。
【００２９】
【発明の効果】以上のように本発明によれば、マイクロ
ストリップラインの幅が入力端子の幅あるいは出力端子
の幅と異なる場合において、マイクロストリップライン
の先端に前記入力端子あるいは前記出力端子が半田付け
される先端部を設け、この先端部の幅は前記入力端子あ
るいは前記出力端子の幅と略等しい幅とするとともに、
前記先端部と接地導体箔との間にそれぞれリアクタンス
素子を接続した構成としたもので、マイクロストリップ
ラインと表面実装部品の入出力端子の接続点で生ずるイ
ンピーダンスの不整合を、リアクタンス素子で打ち消す
ことができ、この接続点におけるインピーダンス不整合
による信号の損失をなくすことができる。さらに、マイ
クロストリップラインの先端部の幅を入力端子あるいは
出力端子の幅とを略等しくすることで、表面実装部品を
半田付けしやすくなる。
ストリップラインの幅が入力端子の幅あるいは出力端子
の幅と異なる場合において、マイクロストリップライン
の先端に前記入力端子あるいは前記出力端子が半田付け
される先端部を設け、この先端部の幅は前記入力端子あ
るいは前記出力端子の幅と略等しい幅とするとともに、
前記先端部と接地導体箔との間にそれぞれリアクタンス
素子を接続した構成としたもので、マイクロストリップ
ラインと表面実装部品の入出力端子の接続点で生ずるイ
ンピーダンスの不整合を、リアクタンス素子で打ち消す
ことができ、この接続点におけるインピーダンス不整合
による信号の損失をなくすことができる。さらに、マイ
クロストリップラインの先端部の幅を入力端子あるいは
出力端子の幅とを略等しくすることで、表面実装部品を
半田付けしやすくなる。
【図１】（ａ）は本発明の一実施例の第一の例による印
刷配線基板装置の平面図 （ｂ）は同、説明のための斜視図
刷配線基板装置の平面図 （ｂ）は同、説明のための斜視図
【図２】同、第２の例による印刷配線基板装置の平面図
【図３】同、第３の例による印刷配線基板装置の平面図
【図４】同、第４の例による印刷配線基板装置の平面図
【図５】同、第５の例による印刷配線基板装置の平面図
【図６】（ａ）は同、第６の例による印刷配線基板装置
の平面図 （ｂ）は同、説明のための斜視図
の平面図 （ｂ）は同、説明のための斜視図
【図７】（ａ）は同、第７の例による印刷配線基板装置
の平面図 （ｂ）は同、説明のための斜視図
の平面図 （ｂ）は同、説明のための斜視図
【図８】（ａ）は同、第８の例による印刷配線基板装置
の平面図 （ｂ）は同、説明のための斜視図
の平面図 （ｂ）は同、説明のための斜視図
【図９】（ａ）は従来の印刷配線基板装置の平面図
（ｂ）は同、説明のための斜視図
【図１０】表面実装電子部品の斜視図
３ 表面実装電子部品
４ 入力端子
５ 出力端子
１３ 接地端子
２１ マイクロストリップライン
２２ マイクロストリップライン
２３ 印刷配線基板
２４ 接地用の導体箔
２５ リアクタンス素子
２６ リアクタンス素子
Ｔｄ 表面実装電子部品の入力端子あるいは出力端子幅
Ｔｓ マイクロストリップラインの幅
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０５Ｋ 1/16 Ｈ０５Ｋ 1/16 Ｄ
3/46 3/46 Ｑ
Ｚ
(56)参考文献 特開 平６−196950（ＪＰ，Ａ)
特開 昭63−268297（ＪＰ，Ａ)
実開 昭57−20167（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H05K 1/02
H05K 3/46
H01P 1/04
H01P 5/02
H01P 5/08
Claims (4)
- 【請求項１】 マイクロストリップラインが敷設された
印刷配線基板と、入力端子と出力端子と接地端子を有す
るとともに、前記印刷配線基板にリフローで半田付けさ
れる表面実装電子部品とを備え、前記マイクロストリッ
プラインは、前記入力端子の幅あるいは前記出力端子の
幅と異なる導体幅を有するとともに、このマイクロスト
リップラインの先端に前記入力端子あるいは前記出力端
子が半田付けされる先端部を設け、この先端部の導体幅
は前記入力端子の幅あるいは前記出力端子の幅と略等し
くするとともに、前記先端部と接地用の導体箔との間に
は、インピーダンス不整合を打ち消すリアクタンス素子
が接続された印刷配線基板装置。 - 【請求項２】 入力端子の幅あるいは出力端子の幅はマ
イクロストリップラインの幅より大きく、リアクタンス
素子として誘導性素子を用いた請求項１に記載の印刷配
線基板装置。 - 【請求項３】 入力端子の幅あるいは出力端子の幅は、
マイクロストリップラインの幅より小さく、リアクタン
ス素子として容量性素子を用いた請求項１に記載の印刷
配線基板装置。 - 【請求項４】 多層印刷配線基板を用い、その表面に表
面実装部品を装着するとともに、前記多層印刷配線基板
の内層にリアクタンス素子を銅箔パターンで形成した請
求項１に記載の印刷配線基板装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25320595A JP3505878B2 (ja) | 1995-09-29 | 1995-09-29 | 印刷配線基板装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25320595A JP3505878B2 (ja) | 1995-09-29 | 1995-09-29 | 印刷配線基板装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997957A JPH0997957A (ja) | 1997-04-08 |
| JP3505878B2 true JP3505878B2 (ja) | 2004-03-15 |
Family
ID=17248021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25320595A Expired - Fee Related JP3505878B2 (ja) | 1995-09-29 | 1995-09-29 | 印刷配線基板装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505878B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4921769B2 (ja) | 2005-10-25 | 2012-04-25 | 株式会社リコー | プリント配線基板、プリント配線基板におけるインピーダンス調整方法、電子機器および画像形成装置 |
| JP6238605B2 (ja) * | 2013-07-11 | 2017-11-29 | キヤノン株式会社 | プリント回路板及び電子機器 |
-
1995
- 1995-09-29 JP JP25320595A patent/JP3505878B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0997957A (ja) | 1997-04-08 |
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