JP3505539B2 - 立上り区間消去回路 - Google Patents
立上り区間消去回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
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- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にスイッチング・デ
バイスに関し、詳しくはスイッチング・デバイスが遷移
する時に、スイッチング・デバイスの電流検出信号を消
去する回路に関する。 【０００２】 【従来の技術】一般に、スイッチング・モード電源（Ｓ
ＭＰＳ）の用途では、誘導負荷を流れる電流は通常、パ
ワー・トランジスタを流れる電流をモニタすることによ
って間接的に検出される。このパワー・トランジスタは
誘導負荷と結合され、誘導負荷はさらに入力電源電圧と
結合される。パワー・トランジスタを介してこのように
検出された電流信号は、サイクル単位の限流および電流
モード制御に使用される。しかしながら、パワー・トラ
ンジスタのターンオン遷移の間に、インダクタもしくは
変成器の巻線間の容量およびパワー・トランジスタの出
力容量を主因として発生する寄生容量によって、電流ス
パイクが発生する。電流検出信号に応答する制御回路
が、電流スパイクに応答するのを防止するには、この立
上り区間電流スパイクをフィルタで除去しなければなら
ないことは、技術上周知である。 【０００３】この問題に対する一つの単純な解決策は、
パワー・トランジスタがオンになってから一定期間制御
回路をディスエーブルする消去信号を生成することであ
る。しかしながら、この解決策の問題点は、消去信号の
具体的な期間を、ワースト・ケース電流スパイクのパル
ス幅に合わせて設計しなければならないことである。そ
の結果、消去信号の持続期間は通常、多くの用途にとっ
ては長すぎる。 【０００４】この問題のもう一つの解決策は、外部タイ
ミング素子を使用して、個々の用途に合わせて消去時間
を最適に設定することである。しかしながら、この解決
策の問題点は、集積回路のピン数および外部部材の数が
増加することである。 【０００５】もう一つの解決策は、"A Monolithic Boos
t Converter for Telecom Application"と題されるF.J.
DE Stasi およびT.S.Szepesi によるApplied Power El
ectronics Conference （ＡＰＥＣ）のＩＥＥＥ会議議
事録論文の中で詳述されており、その中の図８が適応消
去回路を示す。しかしながら、この適応消去回路は短絡
条件下では十分に作動せず、またこの適応消去回路は回
路が極めて複雑である。 【０００６】 【発明が解決しようとする課題】このため、最低限の回
路を有する改良型の立上り区間消去回路に対する必要性
が存在すると共に、高い初期ドレイン電圧，低い初期ド
レイン電圧またはドレイン短絡条件など各種動作条件に
適合するパルス幅を有する消去信号を提供する必要性が
存在する。 【０００７】 【実施例】図１を参照して、ＭＯＳＦＥＴデバイスのゲ
ート電荷のグラフを示す。一般に、ＭＯＳＦＥＴデバイ
スがオンに切り替わると、ＭＯＳＦＥＴデバイスのゲー
トの電圧は所望のゲート電圧（ＶG ）まで一定の速度で
上昇し、この速度は、初期ドレイン電圧が高電圧である
か低電圧であるか、またはＭＯＳＦＥＴデバイスのドレ
インが入力電源電圧に対し短絡されるか否かによって異
なる。 【０００８】具体的には、ライン・セグメント１２，１
２’は、短絡条件下にあるゲート電荷のグラフを示す。
この場合、ゲート電圧は、比較的短期間で、所望のゲー
ト電圧まで急勾配で上昇する。この短絡条件が生じる可
能性があるのは、ＭＯＳＦＥＴのドレインが高電圧に固
定されるとき、たとえば、変成器が飽和状態にある時で
ある。 【０００９】水平ライン１４は、ＭＯＳＦＥＴのミラー
・プラトー電圧レベルを表す。実質的にすべてのゲート
電荷が寄生ドレイン- ゲート容量（Ｃdg）に入るのはこ
の期間であり、この負帰還容量は、スイッチング遷移
中、ゲート電圧を実質的に一定に保つ。 【００１０】ライン・セグメント１６は、ライン・セグ
メント１２，１４と結合されており、ＭＯＳＦＥＴのゲ
ートに現れる電圧を、低入力電源電圧の所望のゲート電
圧（ＶG ）まで上昇させるゲート電荷のグラフを表す。
同様に、ライン・セグメント１８は、ライン・セグメン
ト１２，１４，１４’と結合されており、ＭＯＳＦＥＴ
のゲートに現れる電圧を、高入力電源電圧の所望のゲー
ト電圧（ＶG ）まで上昇させるゲート電圧のグラフを表
す。 【００１１】この図から導出される基本的知識は、ＭＯ
ＳＦＥＴの動作条件、すなわち、高入力電源電圧もしく
は低入力電源電圧条件が存在するか否か、またはドレイ
ンが入力電源電圧に短絡されること（短絡条件）によっ
て、ＭＯＳＦＥＴのゲートに現れる電圧を所望のゲート
電圧（ＶG ）まで急上昇させるのに要する時間に大きな
差が生ずる可能性があることである。また、理解すべき
重要なことは、ＭＯＳＦＥＴのゲート電圧がミラー・プ
ラトー電圧を上回ると、ＭＯＳＦＥＴのスイッチングに
より生じる電流スパイクが実質的に減少したことであ
る。 本発明は、ミラー・プラトー電圧と所望の電圧Ｖ
G との間にしきい電圧（図１に示す立上り区間消去（Ｌ
ＥＢ）のしきい値範囲によって表される）を持つ立上り
区間消去回路を有することによって、立上り区間消去回
路のしきい電圧として、ＭＯＳＦＥＴのゲート電極に現
れる電圧を利用できることを十分に理解している。たと
えば、あるＬＥＢしきい値ＶLEBTH を選択したと想定す
ると、時間ｔ1 は、短絡条件の場合に、ゲート電圧がし
きい電圧ＶLEBTH を超えるのに要する時間を表す。同様
に、時間ｔ2 は、低入力電源電圧条件の場合に、ゲート
電圧がしきい電圧ＶLEBTH を超えるのに要する時間を表
す。また、時間ｔ3 は、高入力電源電圧条件の場合に、
ゲート電圧がしきい電圧ＶLEBTH を超えるのに要する時
間を表す。 【００１２】また、ＭＯＳＦＥＴのゲート電極の電圧が
ＶLEBTH しきい電圧を上回った場合（条件によって時間
が異なろうとも）、ＭＯＳＦＥＴのゲート上の電圧はミ
ラー・プラトー電圧を超えており、ＭＯＳＦＥＴがオン
に切り替わったことによる電流スパイクが実質的に減少
し、電流検出信号のパス・ゲートを安全にアクティブに
して、ＭＯＳＦＥＴを制御するのに使用される制御回路
にこの信号をパスする。このようにして、本発明は、Ｍ
ＯＳＦＥＴデバイスのゲート電圧をモニタすることによ
って、ＩＣを介して遅延を最適化し、限流制御回路が、
過電流条件に対しより迅速に応答できるようにすること
を目指す。 【００１３】図２を参照して、立上り区間消去（ＬＥ
Ｂ）回路２０を示す。ＬＥＢ回路２０は比較器２２を含
み、比較器２２は、ゲート駆動信号に応答する第１入
力、および図１に示すＬＥＢしきい値範囲内のいずれか
にあるＬＥＢしきい電圧（ＶLEBTH ）に応答する第２入
力を有する。 【００１４】比較器２２の出力は、伝送ゲート２４，２
６の制御入力と結合され、伝送ゲート２４，２６は相補
的性質を有する。伝送ゲート２４の第１端子は回路ノー
ド２９と結合され、この回路ノードは、ＭＯＳＦＥＴ２
８のソース電極および検出素子３０の第１端子と結合さ
れる。検出素子３０の第２端子はグラウンド・リファレ
ンス（ground reference）に帰還される。 【００１５】伝送ゲート２４の第２端子は電流検出回路
３２の入力と結合される。伝送ゲート２６の第１端子は
制御回路３２の入力と結合され、一方、伝送ゲート２６
の第２端子は接地に帰還される。 【００１６】ＭＯＳＦＥＴ２８のゲート電極はゲート駆
動信号を受信するために結合され、一方、ＭＯＳＦＥＴ
２８のドレイン電極は端子３４と結合される。また、Ｍ
ＯＳＦＥＴ２８の基板はグラウンド・リファレンスに帰
還される。端子３４は通常、誘導負荷（図示せず）、た
とえば変成器と結合され、ここでＭＯＳＦＥＴ２８は、
誘導負荷をオンオフするのに使用されるスイッチング・
デバイスである。また、誘導負荷はついで入力電源電圧
と結合されることが認識される。また、電流検出回路３
２は、ＭＯＳＦＥＴ２８全体に過電流条件が存在すると
き、またはたとえば電流モード制御用途でピーク・スイ
ッチド（peak switched ）電流に達するときに、ＭＯＳ
ＦＥＴ２８のゲート電極と結合されて、ゲート駆動信号
をディスエーブルすると認識される。 【００１７】本発明は、ＭＯＳＦＥＴ２８のゲート電極
に現れる電圧をモニタして、これを立上り区間消去しき
い電圧と比較する。このしきい電圧は、ミラー・プラト
ー電圧と所望のゲート電圧（ＶG ）との間にある電圧で
ある。具体的には、ゲート電圧がＶLEBTH を下回る場合
には、伝送ゲート２４は非作動状態になり、一方、伝送
ゲート２６は作動状態になる。これによって、回路ノー
ド２９に現れる検出信号が制御回路３２にパスされるの
が阻止されて、制御回路３２の入力に現れる信号をグラ
ウンド・リファレンスに固定する。 【００１８】比較器２２の第１入力に現れるゲート駆動
信号がＶLEBTH を上回る場合には、比較器２２の出力が
伝送ゲート２４を作動状態にし、ついで伝送ゲート２６
を非作動状態にする。その結果、伝送ゲート２４が作動
状態にされる場合には、回路ノード２９に現れる電流検
出信号が伝送ゲート２４を通って、所望される制御回路
３２の入力に与えられる。 【００１９】本発明は、立上り区間消去・パルス幅を、
ドレイン電圧の変化に合わせて自動的に調整することを
理解されたい。たとえば、ドレイン電圧が高電圧で短絡
される場合には、図１で考察したように、ゲート電圧は
短期間で上昇し、これによって比較器２２を急速にトリ
ガするので、パルス幅が最小に抑えられる。また、ＬＥ
Ｂ回路２０は、ＭＯＳＦＥＴ２８がオンになることによ
って（すべての条件および用途において）発生する電流
スパイクをフィルタで除去する最低限の回路によって構
成される。 【００２０】ＬＥＢ回路２０はＭＯＳＦＥＴと連動して
作動すると説明してきた。しかしながら、本発明は、絶
縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ），絶
縁ベース・トランジスタ（ＩＢＴ），ＭＯＳ制御サイリ
スタ（ＭＣＴ）および電流検出ＭＯＳＦＥＴなど、他の
電界効果トランジスタと共に使用するように適用され
る。 【００２１】よって、以上の考察から、新規の立上り区
間消去回路が提供されることが明かであろう。ＬＥＢ回
路は、トランジスタのゲート電圧をモニタし、このゲー
ト電圧が予め定められたしきい値を上回る場合に、この
トランジスタを通る電流レベルを検出する電流検出信号
を後の制御回路にパスするための最低数の部材を含む。
また、この予め定められたしきい値は、トランジスタの
ミラー・プラトー電圧と所望の最大ゲート電圧との間で
選択される。 【００２２】上記の考察はまた、検出信号を消去するこ
とによって、トランジスタの電流検出回路を誤ってトリ
ガするのを防止する方法を説明している。前記検出信号
は、トランジスタが切り替えられるときに、トランジス
タを流れる電流レベルを検出するものであり、また前記
の方法は、トランジスタのゲート電極に現れる電圧をモ
ニタする段階；トランジスタのミラー・プラトー電圧を
上回り、ゲート電極に印加される最大電圧を下回るしき
い電圧を与える段階；およびゲート駆動信号が予め定め
られたしきい電圧を超える場合に、検出信号をパスする
段階によって構成される。 【００２３】本発明は具体的実施例を用いて説明してき
たが、当業者には、多くの変更，変形およびバリエーシ
ョンが考えられることは明かである。また、添付請求の
範囲は、上記の変更，変形およびバリエーションを包含
することを意図する。
バイスに関し、詳しくはスイッチング・デバイスが遷移
する時に、スイッチング・デバイスの電流検出信号を消
去する回路に関する。 【０００２】 【従来の技術】一般に、スイッチング・モード電源（Ｓ
ＭＰＳ）の用途では、誘導負荷を流れる電流は通常、パ
ワー・トランジスタを流れる電流をモニタすることによ
って間接的に検出される。このパワー・トランジスタは
誘導負荷と結合され、誘導負荷はさらに入力電源電圧と
結合される。パワー・トランジスタを介してこのように
検出された電流信号は、サイクル単位の限流および電流
モード制御に使用される。しかしながら、パワー・トラ
ンジスタのターンオン遷移の間に、インダクタもしくは
変成器の巻線間の容量およびパワー・トランジスタの出
力容量を主因として発生する寄生容量によって、電流ス
パイクが発生する。電流検出信号に応答する制御回路
が、電流スパイクに応答するのを防止するには、この立
上り区間電流スパイクをフィルタで除去しなければなら
ないことは、技術上周知である。 【０００３】この問題に対する一つの単純な解決策は、
パワー・トランジスタがオンになってから一定期間制御
回路をディスエーブルする消去信号を生成することであ
る。しかしながら、この解決策の問題点は、消去信号の
具体的な期間を、ワースト・ケース電流スパイクのパル
ス幅に合わせて設計しなければならないことである。そ
の結果、消去信号の持続期間は通常、多くの用途にとっ
ては長すぎる。 【０００４】この問題のもう一つの解決策は、外部タイ
ミング素子を使用して、個々の用途に合わせて消去時間
を最適に設定することである。しかしながら、この解決
策の問題点は、集積回路のピン数および外部部材の数が
増加することである。 【０００５】もう一つの解決策は、"A Monolithic Boos
t Converter for Telecom Application"と題されるF.J.
DE Stasi およびT.S.Szepesi によるApplied Power El
ectronics Conference （ＡＰＥＣ）のＩＥＥＥ会議議
事録論文の中で詳述されており、その中の図８が適応消
去回路を示す。しかしながら、この適応消去回路は短絡
条件下では十分に作動せず、またこの適応消去回路は回
路が極めて複雑である。 【０００６】 【発明が解決しようとする課題】このため、最低限の回
路を有する改良型の立上り区間消去回路に対する必要性
が存在すると共に、高い初期ドレイン電圧，低い初期ド
レイン電圧またはドレイン短絡条件など各種動作条件に
適合するパルス幅を有する消去信号を提供する必要性が
存在する。 【０００７】 【実施例】図１を参照して、ＭＯＳＦＥＴデバイスのゲ
ート電荷のグラフを示す。一般に、ＭＯＳＦＥＴデバイ
スがオンに切り替わると、ＭＯＳＦＥＴデバイスのゲー
トの電圧は所望のゲート電圧（ＶG ）まで一定の速度で
上昇し、この速度は、初期ドレイン電圧が高電圧である
か低電圧であるか、またはＭＯＳＦＥＴデバイスのドレ
インが入力電源電圧に対し短絡されるか否かによって異
なる。 【０００８】具体的には、ライン・セグメント１２，１
２’は、短絡条件下にあるゲート電荷のグラフを示す。
この場合、ゲート電圧は、比較的短期間で、所望のゲー
ト電圧まで急勾配で上昇する。この短絡条件が生じる可
能性があるのは、ＭＯＳＦＥＴのドレインが高電圧に固
定されるとき、たとえば、変成器が飽和状態にある時で
ある。 【０００９】水平ライン１４は、ＭＯＳＦＥＴのミラー
・プラトー電圧レベルを表す。実質的にすべてのゲート
電荷が寄生ドレイン- ゲート容量（Ｃdg）に入るのはこ
の期間であり、この負帰還容量は、スイッチング遷移
中、ゲート電圧を実質的に一定に保つ。 【００１０】ライン・セグメント１６は、ライン・セグ
メント１２，１４と結合されており、ＭＯＳＦＥＴのゲ
ートに現れる電圧を、低入力電源電圧の所望のゲート電
圧（ＶG ）まで上昇させるゲート電荷のグラフを表す。
同様に、ライン・セグメント１８は、ライン・セグメン
ト１２，１４，１４’と結合されており、ＭＯＳＦＥＴ
のゲートに現れる電圧を、高入力電源電圧の所望のゲー
ト電圧（ＶG ）まで上昇させるゲート電圧のグラフを表
す。 【００１１】この図から導出される基本的知識は、ＭＯ
ＳＦＥＴの動作条件、すなわち、高入力電源電圧もしく
は低入力電源電圧条件が存在するか否か、またはドレイ
ンが入力電源電圧に短絡されること（短絡条件）によっ
て、ＭＯＳＦＥＴのゲートに現れる電圧を所望のゲート
電圧（ＶG ）まで急上昇させるのに要する時間に大きな
差が生ずる可能性があることである。また、理解すべき
重要なことは、ＭＯＳＦＥＴのゲート電圧がミラー・プ
ラトー電圧を上回ると、ＭＯＳＦＥＴのスイッチングに
より生じる電流スパイクが実質的に減少したことであ
る。 本発明は、ミラー・プラトー電圧と所望の電圧Ｖ
G との間にしきい電圧（図１に示す立上り区間消去（Ｌ
ＥＢ）のしきい値範囲によって表される）を持つ立上り
区間消去回路を有することによって、立上り区間消去回
路のしきい電圧として、ＭＯＳＦＥＴのゲート電極に現
れる電圧を利用できることを十分に理解している。たと
えば、あるＬＥＢしきい値ＶLEBTH を選択したと想定す
ると、時間ｔ1 は、短絡条件の場合に、ゲート電圧がし
きい電圧ＶLEBTH を超えるのに要する時間を表す。同様
に、時間ｔ2 は、低入力電源電圧条件の場合に、ゲート
電圧がしきい電圧ＶLEBTH を超えるのに要する時間を表
す。また、時間ｔ3 は、高入力電源電圧条件の場合に、
ゲート電圧がしきい電圧ＶLEBTH を超えるのに要する時
間を表す。 【００１２】また、ＭＯＳＦＥＴのゲート電極の電圧が
ＶLEBTH しきい電圧を上回った場合（条件によって時間
が異なろうとも）、ＭＯＳＦＥＴのゲート上の電圧はミ
ラー・プラトー電圧を超えており、ＭＯＳＦＥＴがオン
に切り替わったことによる電流スパイクが実質的に減少
し、電流検出信号のパス・ゲートを安全にアクティブに
して、ＭＯＳＦＥＴを制御するのに使用される制御回路
にこの信号をパスする。このようにして、本発明は、Ｍ
ＯＳＦＥＴデバイスのゲート電圧をモニタすることによ
って、ＩＣを介して遅延を最適化し、限流制御回路が、
過電流条件に対しより迅速に応答できるようにすること
を目指す。 【００１３】図２を参照して、立上り区間消去（ＬＥ
Ｂ）回路２０を示す。ＬＥＢ回路２０は比較器２２を含
み、比較器２２は、ゲート駆動信号に応答する第１入
力、および図１に示すＬＥＢしきい値範囲内のいずれか
にあるＬＥＢしきい電圧（ＶLEBTH ）に応答する第２入
力を有する。 【００１４】比較器２２の出力は、伝送ゲート２４，２
６の制御入力と結合され、伝送ゲート２４，２６は相補
的性質を有する。伝送ゲート２４の第１端子は回路ノー
ド２９と結合され、この回路ノードは、ＭＯＳＦＥＴ２
８のソース電極および検出素子３０の第１端子と結合さ
れる。検出素子３０の第２端子はグラウンド・リファレ
ンス（ground reference）に帰還される。 【００１５】伝送ゲート２４の第２端子は電流検出回路
３２の入力と結合される。伝送ゲート２６の第１端子は
制御回路３２の入力と結合され、一方、伝送ゲート２６
の第２端子は接地に帰還される。 【００１６】ＭＯＳＦＥＴ２８のゲート電極はゲート駆
動信号を受信するために結合され、一方、ＭＯＳＦＥＴ
２８のドレイン電極は端子３４と結合される。また、Ｍ
ＯＳＦＥＴ２８の基板はグラウンド・リファレンスに帰
還される。端子３４は通常、誘導負荷（図示せず）、た
とえば変成器と結合され、ここでＭＯＳＦＥＴ２８は、
誘導負荷をオンオフするのに使用されるスイッチング・
デバイスである。また、誘導負荷はついで入力電源電圧
と結合されることが認識される。また、電流検出回路３
２は、ＭＯＳＦＥＴ２８全体に過電流条件が存在すると
き、またはたとえば電流モード制御用途でピーク・スイ
ッチド（peak switched ）電流に達するときに、ＭＯＳ
ＦＥＴ２８のゲート電極と結合されて、ゲート駆動信号
をディスエーブルすると認識される。 【００１７】本発明は、ＭＯＳＦＥＴ２８のゲート電極
に現れる電圧をモニタして、これを立上り区間消去しき
い電圧と比較する。このしきい電圧は、ミラー・プラト
ー電圧と所望のゲート電圧（ＶG ）との間にある電圧で
ある。具体的には、ゲート電圧がＶLEBTH を下回る場合
には、伝送ゲート２４は非作動状態になり、一方、伝送
ゲート２６は作動状態になる。これによって、回路ノー
ド２９に現れる検出信号が制御回路３２にパスされるの
が阻止されて、制御回路３２の入力に現れる信号をグラ
ウンド・リファレンスに固定する。 【００１８】比較器２２の第１入力に現れるゲート駆動
信号がＶLEBTH を上回る場合には、比較器２２の出力が
伝送ゲート２４を作動状態にし、ついで伝送ゲート２６
を非作動状態にする。その結果、伝送ゲート２４が作動
状態にされる場合には、回路ノード２９に現れる電流検
出信号が伝送ゲート２４を通って、所望される制御回路
３２の入力に与えられる。 【００１９】本発明は、立上り区間消去・パルス幅を、
ドレイン電圧の変化に合わせて自動的に調整することを
理解されたい。たとえば、ドレイン電圧が高電圧で短絡
される場合には、図１で考察したように、ゲート電圧は
短期間で上昇し、これによって比較器２２を急速にトリ
ガするので、パルス幅が最小に抑えられる。また、ＬＥ
Ｂ回路２０は、ＭＯＳＦＥＴ２８がオンになることによ
って（すべての条件および用途において）発生する電流
スパイクをフィルタで除去する最低限の回路によって構
成される。 【００２０】ＬＥＢ回路２０はＭＯＳＦＥＴと連動して
作動すると説明してきた。しかしながら、本発明は、絶
縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ），絶
縁ベース・トランジスタ（ＩＢＴ），ＭＯＳ制御サイリ
スタ（ＭＣＴ）および電流検出ＭＯＳＦＥＴなど、他の
電界効果トランジスタと共に使用するように適用され
る。 【００２１】よって、以上の考察から、新規の立上り区
間消去回路が提供されることが明かであろう。ＬＥＢ回
路は、トランジスタのゲート電圧をモニタし、このゲー
ト電圧が予め定められたしきい値を上回る場合に、この
トランジスタを通る電流レベルを検出する電流検出信号
を後の制御回路にパスするための最低数の部材を含む。
また、この予め定められたしきい値は、トランジスタの
ミラー・プラトー電圧と所望の最大ゲート電圧との間で
選択される。 【００２２】上記の考察はまた、検出信号を消去するこ
とによって、トランジスタの電流検出回路を誤ってトリ
ガするのを防止する方法を説明している。前記検出信号
は、トランジスタが切り替えられるときに、トランジス
タを流れる電流レベルを検出するものであり、また前記
の方法は、トランジスタのゲート電極に現れる電圧をモ
ニタする段階；トランジスタのミラー・プラトー電圧を
上回り、ゲート電極に印加される最大電圧を下回るしき
い電圧を与える段階；およびゲート駆動信号が予め定め
られたしきい電圧を超える場合に、検出信号をパスする
段階によって構成される。 【００２３】本発明は具体的実施例を用いて説明してき
たが、当業者には、多くの変更，変形およびバリエーシ
ョンが考えられることは明かである。また、添付請求の
範囲は、上記の変更，変形およびバリエーションを包含
することを意図する。
【図面の簡単な説明】
【図１】短絡条件，低入力電源電圧条件および高入力電
源電圧条件におけるＭＯＳＦＥＴパワー・デバイスのゲ
ート電荷のグラフを表したものである。 【図２】本発明による立上り区間消去回路の詳細な回路
図を示す。 【符号の説明】 １２，１２’ ライン・セグメント １４，１４’ 水平ライン １６，１８ ライン・セグメント ２０ ＬＥＢ回路 ２２ 比較器 ２４ 伝送ゲート ２６ 伝送ゲート ２８ ＭＯＳＦＥＴ ２９ 回路ノード ３０ 検出素子 ３２ 制御回路 ３４ 端子
源電圧条件におけるＭＯＳＦＥＴパワー・デバイスのゲ
ート電荷のグラフを表したものである。 【図２】本発明による立上り区間消去回路の詳細な回路
図を示す。 【符号の説明】 １２，１２’ ライン・セグメント １４，１４’ 水平ライン １６，１８ ライン・セグメント ２０ ＬＥＢ回路 ２２ 比較器 ２４ 伝送ゲート ２６ 伝送ゲート ２８ ＭＯＳＦＥＴ ２９ 回路ノード ３０ 検出素子 ３２ 制御回路 ３４ 端子
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 駆動信号に応答して、検出信号をパスす
る回路であって： 第１入力および第２入力および一つの出力を有する比較
器（２２）であって、前記比較器の前記第１入力は前記
駆動信号を受信するために結合され、前記比較器の前記
第２入力はしきい電圧を受け取るために結合される比較
器；および、 前記駆動信号が前記しきい電圧を上回る場合に前記検出
信号をパスして、これにより、前記伝送ゲート手段をア
クティブにする伝送ゲート手段（２０）であって、前記
伝送ゲート手段は、前記比較器の前記出力と結合される
一つの制御入力を有し、前記伝送ゲート手段は、前記検
出信号を受信するために結合された一つの入力を有し、
前記伝送ゲート手段は、前記駆動信号が前記しきい電圧
を上回る場合に、前記検出信号をパスする一つの出力を
有しており、また前記伝送ゲート手段は：（ｉ）一つの
制御入力および第１端子および第２端子を有する第１伝
送ゲート（２４）であって、前記制御入力は、前記比較
器の前記出力と結合され、前記第１端子は前記検出信号
を受信するために結合され、前記第１伝送ゲートの前記
第２端子は、前記伝送ゲート手段の前記出力と結合され
る第１伝送ゲート；および、（ｉｉ）一つの制御入力お
よび第１端子および第２端子を有する第２伝送ゲート
（２６）であって、前記第２伝送ゲートの前記制御入力
は、前記比較器の前記出力と結合され、前記第２伝送ゲ
ートの前記第１端子は、前記伝送ゲート手段の前記出力
と結合され、前記第２伝送ゲートの前記第２端子は、第
１電源電圧端子と結合される第２伝送ゲート；を含む伝
送ゲート手段； によって構成されることを特徴とする回路。
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