JP3504562B2 - Nonvolatile semiconductor memory device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はファウラー・ノルトハイ
ムトンネル電流を用いて書込み／消去を行なうフラッシ
ュメモリに好適な不揮発性半導体記憶装置に係り、特に
１メモリセル当たり２ビット以上の情報を記憶する不揮
発性半導体多値記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device suitable for a flash memory for programming / erasing using Fowler-Nordheim tunnel current, and more particularly to storing information of 2 bits or more per memory cell. The present invention relates to a nonvolatile semiconductor multilevel storage device.

【０００２】[0002]

【従来の技術】従来、不揮発性半導体記憶装置として、
図１８に示す構成のフラッシュメモリが知られている。
なお、以下の説明において、端子名を表す参照符号は同
時に配線名、信号名も兼ね電源の場合はその電圧値も兼
ねるものとする。2. Description of the Related Art Conventionally, as a nonvolatile semiconductor memory device,
A flash memory having the configuration shown in FIG. 18 is known.
In the following description, a reference numeral representing a terminal name also serves as a wiring name, a signal name, and, in the case of a power source, a voltage value thereof.

【０００３】図１８に示したフラッシュメモリの構成
は、１９９４ シンポジウム オンブイエルエスアイ
サーキッツ ダイジェスト オブ テクニカル ペーパ
ーズ第６１頁〜第６２頁(1994 Symposium on VLSI Circ
uits Digest of Technical Papers, pp.61-62)に記載さ
れている。メモリセルへの書込み及び消去は、ファウラ
ー・ノルトハイムトンネル電流を用いて行なう。図１８
において、参照符号Ｍ１１〜Ｍｍｎはフラッシュメモリ
セルを示し、メモリセルはｍ個毎にソース及びドレイン
が各々共通接続されている。例えば、メモリセルＭ１
１，Ｍ２１〜Ｍｍ１では、各メモリセルのソースが各々
のソース拡散層で接続されてソースｓ１となり、ドレイ
ンが各々のドレイン拡散層で接続されてドレインｄ１と
なる。この様な構成によって、コンタクトの数を減らし
てメモリセルの面積を低減している。ＭＯＳトランジス
タＭＤ１〜ＭＤｎ及びＭＳ１〜ＭＳｎは、それぞれｍ個
毎の複数のメモリセルのソースｓ１〜ｓｎ及びドレイン
ｄ１〜ｄｎとビット線Ｂ１〜Ｂｎ又は共通ソース線ＶＮ
と接続するスイッチ用ＭＯＳトランジスタである。ＮＳ
１及びＮＳ２は、これらスイッチ用ＭＯＳトランジスタ
の制御信号である。Ｗ１〜Ｗｍはワード線であり、ＷＤ
１〜ＷＤｍはワードドライバである。ＶＨとＶＬはワー
ドドライバＷＤ１〜ＷＤｍの電源端子であり、チップに
はこのワードドライバＷＤ１〜ＷＤｍを１組とする組が
複数あって、各々に対応する電圧ＶＨまたはＶＬが選択
的に印加される。Ｄ１〜Ｄｍはワードドライバのゲート
信号端子である。ビット線Ｂ１〜Ｂｎには、センス回
路、書込み時の情報保持回路及び書込み自動検証回路を
含んだ回路Ｋ１〜Ｋｎが接続される。The configuration of the flash memory shown in FIG. 18 is based on the 1994 symposium
The Circuits Digest of Technical Papers, pp. 61-62 (1994 Symposium on VLSI Circ
uits Digest of Technical Papers, pp. 61-62). Writing and erasing to the memory cell are performed using Fowler-Nordheim tunnel current. FIG.
In the figure, reference numerals M11 to Mmn represent flash memory cells, and the source and drain are commonly connected every m memory cells. For example, the memory cell M1
1, M21 to Mm1, the sources of the memory cells are connected by the respective source diffusion layers to form the source s1, and the drains are connected by the respective drain diffusion layers to form the drain d1. With such a configuration, the number of contacts is reduced and the area of the memory cell is reduced. The MOS transistors MD1 to MDn and MS1 to MSn respectively include sources s1 to sn and drains d1 to dn and bit lines B1 to Bn or a common source line VN of m memory cells.
This is a switch MOS transistor connected to. NS
1 and NS2 are control signals for these switching MOS transistors. W1 to Wm are word lines, and WD
1 to WDm are word drivers. VH and VL are power supply terminals of the word drivers WD1 to WDm, and the chip has a plurality of groups each including the word drivers WD1 to WDm, and the voltage VH or VL corresponding to each group is selectively applied. . D1 to Dm are gate signal terminals of the word driver. The bit lines B1 to Bn are connected to circuits K1 to Kn including a sense circuit, an information holding circuit at the time of writing, and a write automatic verification circuit.

【０００４】上記従来例に記載されるように、この回路
Ｋ１〜Ｋｎを用いて、１本のワード線に接続される全メ
モリセルに対して１メモリセル毎にこのメモリセルのし
きい値電圧を制御している。ＩＯは、ビット線に現われ
た読出し信号の内、Ｙ選択信号ＹＳ１〜ＹＳｎで選択さ
れたビット線の読出し信号を後段のアンプに接続した
り、書込み情報を回路Ｋ１〜ＫｎにやはりＹ選択信号Ｙ
Ｓ１〜ＹＳｎで選択して転送する入出力信号線である。
図中では１本の入出力線ＩＯにＹ選択信号ＹＳ１〜ＹＳ
ｎによる選択で接続する場合を示したが、複数の入出力
線ＩＯを備えて、同時に複数のビット線と接続する場合
もある。ＭＺ１〜ＭＺｎは、書込み検証後に全てのメモ
リセルの状態が書き込まれた状態になっているか否かを
判定するＭＯＳトランジスタである。書込み検証後に全
てのビット線Ｂ１〜Ｂｎが電圧ＶＳとなると、信号線Ａ
Ｌには電流が流れない。As described in the above-mentioned conventional example, by using the circuits K1 to Kn, the threshold voltage of each memory cell is set for every memory cell connected to one word line. Are in control. The IO connects the read signal of the bit line selected by the Y selection signals YS1 to YSn among the read signals appearing on the bit line to the amplifier in the subsequent stage, and the write information to the circuits K1 to Kn.
These are input / output signal lines that are selected by S1 to YSn and transferred.
In the figure, one input / output line IO is supplied with Y selection signals YS1 to YS.
Although the case of connecting by selecting by n is shown, a plurality of input / output lines IO may be provided and connected to a plurality of bit lines at the same time. MZ1 to MZn are MOS transistors that determine whether or not the states of all the memory cells are in the written state after the write verification. When all the bit lines B1 to Bn become the voltage VS after the write verification, the signal line A
No current flows through L.

【０００５】以上の構成のフラッシュメモリにおいて
は、各メモリセルのフローティングゲートの電荷をトン
ネル電流によって注入したり、放出したりして、その時
のトランジスタのしきい値電圧によって情報を記憶す
る。しきい値電圧として２つの値を選び１メモリセル当
たり１ビットの情報を記憶する。尚、この従来例のフラ
ッシュメモリセルは、いわゆるＡＮＤ型と呼ばれる構成
である。In the flash memory having the above structure, the charge of the floating gate of each memory cell is injected or released by the tunnel current, and information is stored by the threshold voltage of the transistor at that time. Two values are selected as the threshold voltage and one bit of information is stored per memory cell. The flash memory cell of this conventional example has a so-called AND type configuration.

【０００６】また、多値記憶のフラッシュメモリに関し
ては、例えば１９９５ アイ・イー・イー・イー インター
ナショナル ソリッド ステート サーキッツ コンフ
ァレンス 第１３２頁〜第１３３頁(1995 IEEE Interna
tional Solid-State Circuits Conference, pp.132-13
3)に記載されている。フラッシュメモリセルは、いわゆ
るＮＯＲ型と呼ばれる構成であり、書込みにホットエレ
クトロン注入を用い、消去にファウラー・ノルトハイム
トンネル電流を用いている。この従来例では、メモリセ
ルアレー外部の入出力線（ＩＯ線）の各々に２段のセン
スアンプと複数のダミーセルを設け、これらを切り換え
て、ワード線を立ち上げた時の情報に応じた電流を検知
している。Regarding a flash memory for multi-valued storage, for example, 1995 IEE International Solid State Circuits Conference, pages 132 to 133 (1995 IEEE Interna
tional Solid-State Circuits Conference, pp.132-13
It is described in 3). The flash memory cell has a so-called NOR type configuration, in which hot electron injection is used for writing and Fowler-Nordheim tunnel current is used for erasing. In this conventional example, two stages of sense amplifiers and a plurality of dummy cells are provided in each of the input / output lines (IO lines) outside the memory cell array, and these are switched to switch the current according to the information when the word line is activated. Is being detected.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、前述し
た従来例の図１８に示したフラッシュメモリでは、微細
加工技術の工夫によって集積度の向上を図ることができ
るが、微細化に伴いプロセスコストが高くなってしまう
欠点があった。これを解決するために、１メモリセル当
たり２ビット以上の情報を記憶するいわゆる多値記憶が
考えられる。一方、前述した後者の従来例では、バイト
単位で読み出す構成であるため入出力線に複数のセンス
アンプを用いてＮＯＲ型構成の多値フラッシュメモリを
実現していたが、ＡＮＤ型構成のフラッシュメモリでは
一括して、例えば５１２バイトを一度に並列に読み出す
ので、ビット線ごとに設けると回路規模が大きくなる難
点があった。However, in the flash memory shown in FIG. 18 of the conventional example described above, the degree of integration can be improved by devising a fine processing technique, but the process cost is high due to the miniaturization. There was a drawback that became. In order to solve this, so-called multi-value storage in which information of 2 bits or more per memory cell is stored can be considered. On the other hand, in the latter conventional example described above, the multi-valued flash memory of the NOR type configuration is realized by using a plurality of sense amplifiers for the input / output lines because it is configured to read in byte units. However, since, for example, 512 bytes are read in parallel at once, there is a problem in that the circuit scale becomes large if each bit line is provided.

【０００８】そこで、本発明の目的は、上記ＡＮＤ型の
従来例のように書込み及び消去を共にファウラー・ノル
トハイムトンネル電流を用いて行ない、１本のワード線
に接続される全メモリセルに対して１メモリセル毎にこ
のメモリセルのしきい値電圧を制御する構成のフラッシ
ュメモリに好適な２ビット以上の多値情報を記憶できる
不揮発性半導体多値記憶装置を提供することにある。Therefore, an object of the present invention is to perform both programming and erasing using the Fowler-Nordheim tunnel current as in the above-mentioned AND type conventional example, and for all memory cells connected to one word line. Another object of the present invention is to provide a nonvolatile semiconductor multi-valued storage device capable of storing multi-valued information of 2 bits or more, which is suitable for a flash memory configured to control the threshold voltage of each memory cell.

【０００９】[0009]

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る不揮発性半導体多値記憶装置では、メ
モリセルがフローティングゲートとコントロールゲート
を有し、フローティングゲートにトンネル現象を用いて
電荷の出し入れを行なって１メモリセル当たり複数のビ
ット情報を記憶する不揮発性半導体多値記憶装置におい
て、読出し及び検証用の複数の電圧を発生する電圧発生
手段と、メモリセルのコントロールゲートに前記電圧発
生手段の複数の電圧を順次印加してこの時のメモリセル
に流れる電流値に基づいてメモリセルが所望のしきい値
電圧に成ったか否かを判定する手段とを少なくとも備え
ることを特徴とするものである。In order to achieve the above object, in a nonvolatile semiconductor multi-value storage device according to the present invention, a memory cell has a floating gate and a control gate, and a tunnel phenomenon is used in the floating gate. In a non-volatile semiconductor multi-value storage device for storing and storing a plurality of bit information per memory cell by taking in and out charges, a voltage generating means for generating a plurality of voltages for reading and verification, and the voltage for a control gate of the memory cell. And a means for determining whether or not the memory cell has reached a desired threshold voltage based on the value of the current flowing through the memory cell at this time. It is a thing.

【００１０】また、本発明に係る不揮発性半導体多値記
憶装置は、メモリセルがフローティングゲートとコント
ロールゲートを有し、フローティングゲートにトンネル
現象を用いて電荷の出し入れを行なって１メモリセル当
たり複数のビット情報を記憶する不揮発性半導体多値記
憶装置において、それぞれ異なるしきい値電圧を有する
複数のダミーセルと、メモリセルのコントロールゲート
に所定の電圧を印加してこの時のメモリセルに流れる電
流値に基づいてメモリセルが所望のしきい値電圧になっ
たか否かを前記複数のダミーセルを用いて判定する手段
とを少なくとも備えるように構成することができる。Further, in the nonvolatile semiconductor multi-valued memory device according to the present invention, the memory cell has a floating gate and a control gate, and charges are taken in and out from the floating gate by using a tunneling phenomenon, so that a plurality of memory cells are provided for each memory cell. In a nonvolatile semiconductor multilevel memory device that stores bit information, a plurality of dummy cells each having a different threshold voltage and a predetermined voltage is applied to the control gate of the memory cell to determine the current value flowing in the memory cell at this time. And a means for determining whether or not the memory cell has reached a desired threshold voltage based on the dummy cells.

【００１１】或いは、本発明に係る不揮発性半導体多値
記憶装置は、メモリセルがフローティングゲートとコン
トロールゲートを有し、フローティングゲートにトンネ
ル現象を用いて電荷の出し入れを行なって１メモリセル
当たり複数のビット情報を記憶する不揮発性半導体多値
記憶装置において、ビット線毎にスイッチを介して設け
た複数のセンスラッチ回路と、各センスラッチ回路にス
イッチを介して接続された所望の異なるしきい値電圧を
それぞれ有する複数のダミーセルとを少なくとも備え、
メモリセルのコントロールゲートに所定の電圧を印加し
てこの時のメモリセルに流れる電流値に基づいてメモリ
セルが所望のしきい値電圧になったか否かを前記センス
ラッチ回路に順次切り換え接続すると共に該センスラッ
チ回路に前記複数のダミーセルを順次切り換え接続して
判定するように構成してもよい。Alternatively, in the nonvolatile semiconductor multi-valued memory device according to the present invention, the memory cell has a floating gate and a control gate, and charges are taken in and out of the floating gate by using a tunneling phenomenon, and a plurality of memory cells are provided per memory cell. In a nonvolatile semiconductor multilevel storage device that stores bit information, a plurality of sense latch circuits provided via a switch for each bit line and desired different threshold voltages connected to each sense latch circuit via a switch And a plurality of dummy cells each having
A predetermined voltage is applied to the control gate of the memory cell, and based on the current value flowing in the memory cell at this time, whether or not the memory cell has reached a desired threshold voltage is sequentially switched and connected to the sense latch circuit. The sense latch circuit may be configured to sequentially switch and connect the plurality of dummy cells for determination.

【００１２】また、本発明に係る不揮発性半導体多値記
憶装置は、メモリセルがフローティングゲートとコント
ロールゲートを有し、フローティングゲートにトンネル
現象を用いて電荷の出し入れを行なって１メモリセル当
たり複数のビット情報を記憶する不揮発性半導体多値記
憶装置において、ビット線毎に設けた２値読出しモード
に用いるセンスラッチ回路と、それぞれ異なるしきい値
電圧を有する複数のダミーセルと、各ダミーセルと選択
されたメモリセルの各しきい値電圧を比較判定する複数
のセンスアンプとからなる多値読出しモードに用いる多
値センス回路と、データ出力線に前記各センスラッチ回
路と多値センス回路とを切り換え接続する複数のスイッ
チとを少なくとも備えて、バースト読出しの２値モード
とランダム読出しの多値モードを切り換え可能に構成す
ることもできる。Further, in the nonvolatile semiconductor multi-valued memory device according to the present invention, the memory cell has a floating gate and a control gate, and charges are taken in and out by using a tunnel phenomenon in the floating gate, and a plurality of memory cells are provided for each memory cell. In a nonvolatile semiconductor multi-valued memory device for storing bit information, a sense latch circuit used for a binary read mode provided for each bit line, a plurality of dummy cells each having a different threshold voltage, and each dummy cell are selected. A multi-valued sense circuit used in a multi-valued read mode composed of a plurality of sense amplifiers for comparing and judging each threshold voltage of a memory cell, and the data output line are connected to the sense latch circuit and the multi-valued sense circuit by switching. Binary mode of burst read and random read with at least a plurality of switches It can be configured to be capable of switching the multi-level mode.

【００１３】上記いずれかの不揮発性半導体多値記憶装
置において、前記電荷の出し入れに必要な電圧を与える
書込みパルスを各メモリセルに印加する動作と、この後
にメモリセルが所望のしきい値電圧に成ったか否かをメ
モリセルのコントロールゲートに電圧を与えてこの時の
メモリセルに流れる電流値に基づいて検証する動作を１
サイクルとして、この書込み・検証サイクルを繰り返す
際に、書込み・検証サイクルが所定回数進むと共に、前
記書込みパルスのパルス幅を大きくするように設定する
か、或いは前記書込みパルスのパルス電圧の絶対値を大
きくするように設定すれば好適である。In any one of the nonvolatile semiconductor multi-valued memory devices described above, an operation of applying a write pulse for giving a voltage necessary for taking in and out the electric charge to each memory cell, and thereafter, the memory cell is set to a desired threshold voltage. The operation of verifying whether or not the voltage is applied based on the value of the current flowing through the memory cell at this time by applying a voltage to the control gate of the memory cell
As a cycle, when this write / verify cycle is repeated, the pulse width of the write pulse is set to increase as the write / verify cycle advances a predetermined number of times, or the absolute value of the pulse voltage of the write pulse is increased. It is preferable to set so that

【００１４】また、前記複数のビット情報に対応する１
メモリセルに設定可能な複数のしきい値電圧の内、隣合
うしきい値電圧に対応する情報間のハミング距離を最小
に設定すれば好適である。Further, 1 corresponding to the plurality of bit information
It is preferable to set the Hamming distance between pieces of information corresponding to adjacent threshold voltages among the plurality of threshold voltages that can be set in the memory cell to the minimum.

【００１５】この場合、前記複数のビット情報を２ビッ
トの情報とし、２ビットの情報に対応する１メモリセル
に設定可能な４つのしきい値電圧の最も低い方から又は
最も高い方から順番に対応する情報が“００”、“０
１”、“１１”、“１０”と設定してもよい。In this case, the plurality of bit information is 2-bit information, and four threshold voltages which can be set in one memory cell corresponding to the 2-bit information are set in order from the lowest or the highest. Corresponding information is "00", "0"
You may set as 1 "," 11 ", and" 10 ".

【００１６】更に、紫外線照射後のメモリセルのしきい
値電圧が、前記設定可能な４つのしきい値電圧の内、最
も低いしきい値電圧の最低電圧すなわち４つの内の最も
低いしきい値電圧を中心にばらつき範囲内の最低電圧
と、これと隣接するしきい値電圧の最大電圧すなわち４
つの内の最も高いしきい値電圧を中心にばらつき範囲内
の最大電圧との間、又は最も高いしきい値電圧の最大電
圧と、これと隣接するしきい値電圧の最低電圧との間に
在るように設定すれば好適である。Further, the threshold voltage of the memory cell after the irradiation of ultraviolet rays is the lowest of the lowest threshold voltage of the four threshold voltages that can be set, that is, the lowest threshold of the four threshold voltages. The lowest voltage within the variation range around the voltage, and the maximum voltage of the threshold voltage adjacent to this voltage, that is, 4
Between the maximum voltage within the variation range around the highest threshold voltage of the two, or between the maximum voltage of the highest threshold voltage and the lowest voltage of the adjacent threshold voltage. It is preferable to set so that.

【００１７】また、複数の情報に対応する１メモリセル
に設定可能な前記複数のしきい値電圧の内、隣合うしき
い値電圧に対応する情報間のハミング距離が最も大きい
場合のしきい値電圧の間に、紫外線照射後のメモリセル
のしきい値電圧を設定してもよい。Further, among the plurality of threshold voltages which can be set in one memory cell corresponding to a plurality of information, the threshold value when the Hamming distance between the information corresponding to adjacent threshold voltages is the largest. The threshold voltage of the memory cell after irradiation with ultraviolet rays may be set between the voltages.

【００１８】この場合、前記複数ビットの情報を２ビッ
トの情報とし、２ビットの情報に対応する１メモリセル
に設定可能な４つのしきい値電圧の最も低い方から又は
最も高い方から順番に対応する情報が“００”、“０
１”、“１０”、“１１”である場合に、紫外線照射後
のメモリセルのしきい値電圧を“０１”に対応したしき
い値電圧と“１０”に対応したしきい値電圧との間に設
定すればよい。In this case, the information of a plurality of bits is 2-bit information, and four threshold voltages which can be set in one memory cell corresponding to the 2-bit information are set in order from the lowest or the highest. Corresponding information is "00", "0"
In the case of 1 ”,“ 10 ”, and“ 11 ”, the threshold voltage of the memory cell after the ultraviolet irradiation is divided into the threshold voltage corresponding to“ 01 ”and the threshold voltage corresponding to“ 10 ”. Set it in between.

【００１９】[0019]

【作用】本発明に係る不揮発性半導体多値記憶装置によ
れば、読出し又は検証時においては、複数の電圧を発生
する電圧手段、すなわち図１で言えばワード線電圧発生
回路ＶＷＧ１を用いて、低い方から第１のワード線電圧
によって、多値情報に対応したメモリセルの複数のしき
い値電圧の内、最も低いしきい値電圧を持つメモリセル
を判定する。次に、第２のワード線電圧によって次に低
いしきい値電圧を持つメモリセルを判定する。以下同様
に、１メモリセル当たりのビット数に応じて複数のワー
ド線電圧を用いる。または、図４及び図５に示したよう
に、書込まれたメモリセルのしきい値電圧の中間の電圧
に相当するしきい値電圧のダミーセルを複数個設け、こ
れとメモリセルの電流とを順次比較することによって多
値の情報の読み出し又は検証を行なう。According to the nonvolatile semiconductor multilevel memory device of the present invention, the voltage means for generating a plurality of voltages, that is, the word line voltage generation circuit VWG1 in FIG. The memory cell having the lowest threshold voltage among the plurality of threshold voltages of the memory cell corresponding to multi-valued information is determined by the first word line voltage from the lower one. Then, the memory cell having the next lower threshold voltage is determined by the second word line voltage. Similarly, a plurality of word line voltages are used according to the number of bits per memory cell. Alternatively, as shown in FIGS. 4 and 5, a plurality of dummy cells having a threshold voltage corresponding to an intermediate voltage of the threshold voltages of the written memory cells are provided and the current of the memory cells is Multi-valued information is read or verified by sequentially comparing.

【００２０】書込み時においては、図９に示すように、
一番しきい値電圧の高い状態（消去状態）のメモリセル
に対して、書込みを行ない、書き込まれたか否かの検証
すなわちメモリセルのしきい値電圧が所望の値になった
かどうかを、高い方から第１のワード線電圧によってメ
モリセル電流が流れるか否かで判定する。この時、より
低いしきい値電圧としたいメモリセルも第１のワード線
電圧で判定する。これによって、第１のワード線電圧で
判定するべきしきい値電圧とするメモリセル及びこれよ
りも低いしきい値電圧とするメモリセルが、全て第１の
ワード線電圧で判定したしきい値電圧となる。次に、第
１のワード線電圧で判定したしきい値電圧よりも低いし
きい値電圧とするメモリセルに対して書込みを行ない、
書き込まれたか否かの検証を高い方から第２のワード線
電圧によってメモリセル電流が流れるか否かで判定す
る。この時も、第２のワード線電圧で判定したしきい値
電圧よりも低いしきい値電圧とするメモリセルも同時に
行なう。以下同様に、１メモリセル当たりのビット数に
応じた複数のワード線電圧を用いて検証を行なう。At the time of writing, as shown in FIG.
Writing is performed on a memory cell having the highest threshold voltage (erased state) to verify whether or not it has been written, that is, whether the threshold voltage of the memory cell has reached a desired value is high. From the other side, it is determined whether or not the memory cell current flows by the first word line voltage. At this time, the memory cell whose lower threshold voltage is desired is also determined by the first word line voltage. As a result, all the memory cells whose threshold voltage should be determined by the first word line voltage and the memory cells whose threshold voltage is lower than this threshold voltage are determined by the first word line voltage. Becomes Next, writing is performed to a memory cell having a threshold voltage lower than the threshold voltage determined by the first word line voltage,
Whether the data has been written or not is determined by checking whether or not the memory cell current flows from the highest word line voltage according to the second word line voltage. At this time also, the memory cell having a threshold voltage lower than the threshold voltage determined by the second word line voltage is also performed at the same time. Similarly, the verification is performed using a plurality of word line voltages according to the number of bits per memory cell.

【００２１】[0021]

【実施例】次に、本発明に係る不揮発性半導体多値記憶
装置の実施例につき、添付図面を参照しながら以下詳細
に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of a nonvolatile semiconductor multilevel memory device according to the present invention will be described in detail below with reference to the accompanying drawings.

【００２２】＜実施例１＞図１は、本発明に係る不揮発
性半導体多値記憶装置の第１の実施例を示す要部の回路
構成図である。尚、図１において、図１８に示した従来
例の構成部分と同一の構成部分については、同一の参照
符号を付して説明する。<Embodiment 1> FIG. 1 is a circuit configuration diagram of a main portion showing a first embodiment of a nonvolatile semiconductor multilevel memory device according to the present invention. Incidentally, in FIG. 1, the same components as those of the conventional example shown in FIG. 18 will be described with the same reference numerals.

【００２３】本実施例では、読出し及び書込み／検証動
作時に複数のワード線電圧を発生させる手段であるワー
ド線電圧発生回路ＶＷＧ１及びＶＷＧ２を設けた。これ
によって、以下に説明するように、１メモリセル当たり
複数のビットを読み出したり書き込んだりすることがで
きる。なお、このワード線電圧発生回路ＶＷＧ１及びＶ
ＷＧ２にはデコード機能も含むことができ、その場合
は、特定のワードドライバの組にのみ電圧を印加するこ
とができる。特に、複数の電圧を発生するワード線電圧
発生回路ＶＷＧ１を用いて読出し及び検証を行なうこと
が特徴であり、回路構成等に関しては後述する。ワード
線電圧発生回路ＶＷＧ２は、書込み時に負電圧や接地電
圧を発生する回路であり、本願出願人が先に出願した特
開平８−１１５５９９号公報に開示した内部電源発生回
路を好適に使用できる。In this embodiment, word line voltage generation circuits VWG1 and VWG2, which are means for generating a plurality of word line voltages during read and write / verify operations, are provided. As a result, a plurality of bits can be read and written per memory cell, as will be described below. The word line voltage generation circuits VWG1 and VWG
The WG2 may also include a decoding function, in which case the voltage can be applied only to a specific set of word drivers. In particular, the word line voltage generation circuit VWG1 that generates a plurality of voltages is used for reading and verification, and the circuit configuration and the like will be described later. The word line voltage generation circuit VWG2 is a circuit that generates a negative voltage or a ground voltage during writing, and the internal power supply generation circuit disclosed in Japanese Patent Laid-Open No. 8-115599 previously filed by the applicant of the present application can be preferably used.

【００２４】図１において、参照符号ＳＬ１〜ＳＬｎは
センスラッチ回路、Ｖｒは参照電圧端子、ＰＲはこの参
照電圧端子Ｖｒとセンスラッチ回路ＳＬ１〜ＳＬｎを接
続するＭＯＳトランジスタを制御する信号である。この
図では図１８に示した従来例の回路Ｋ１〜Ｋｎに含まれ
た自動検証回路等は省略している。In FIG. 1, reference numerals SL1 to SLn are sense latch circuits, Vr is a reference voltage terminal, and PR is a signal for controlling a MOS transistor connecting the reference voltage terminal Vr and the sense latch circuits SL1 to SLn. In this figure, the automatic verification circuits and the like included in the conventional circuits K1 to Kn shown in FIG. 18 are omitted.

【００２５】図２は、図１に示した第１の実施例の回路
構成を用いて多値情報を読み出す時の動作例を示す図で
あり、（ａ）はワード線の波形図、（ｂ）はメモリセル
のしきい値電圧分布としきい値電圧に対応する情報を示
す図である。ここでは、多値情報として、図２（ｂ）に
示したように１メモリセル当たり２ビットの場合を例に
説明する。この場合、メモリセルのしきい値電圧は各々
可能な４つの場合Ｖ１〜Ｖ４があり、これらはそれぞれ
ばらつきを持っている。ここでは、情報が“１０”の場
合はしきい値電圧がＶ１であり、“１１”の場合はＶ２
であり、“０１”の場合はＶ３であり、“００”の場合
はＶ４としている。このように設定すると、隣あうしき
い値電圧に対応する情報のハミング距離が１であるの
で、しきい値電圧のばらつきやリテンション（放置した
場合のしきい値の変動）による誤りの訂正回路構成を簡
単にできるという特長がある。FIG. 2 is a diagram showing an operation example when reading multi-valued information by using the circuit configuration of the first embodiment shown in FIG. 1, (a) is a waveform diagram of word lines, and (b) is a waveform diagram. 8] is a diagram showing a threshold voltage distribution of memory cells and information corresponding to the threshold voltages. Here, as the multi-valued information, a case where each memory cell has 2 bits as shown in FIG. 2B will be described as an example. In this case, the threshold voltage of the memory cell has four possible cases V1 to V4, which have variations. Here, the threshold voltage is V1 when the information is "10", and V2 when the information is "11".
In the case of “01”, it is V3, and in the case of “00”, it is V4. With this setting, the Hamming distance of the information corresponding to the adjoining threshold voltage is 1, so that an error correction circuit configuration due to variations in the threshold voltage and retention (variation of the threshold when left unattended) There is a feature that you can easily.

【００２６】この４つのしきい値電圧Ｖ１〜Ｖ４を本実
施例では、図２（ａ）に示したように複数のワード線電
圧ＶＲ１〜ＶＲ３を用いて読み出す。まず、ワード線電
圧をＶＲ１とする。このワード線電圧ＶＲ１は、図２
（ｂ）に示したように、しきい値電圧がＶ２〜Ｖ４であ
るメモリセルはオンしない電圧である。このワード線電
圧ＶＲ１でオンするメモリセルの情報は“１０”とな
り、オンしないメモリセルの情報は他の値である。この
内容を、メモリチップ上のバッファに格納しておくか又
はメモリチップ外に取り出だして格納しておく。In the present embodiment, the four threshold voltages V1 to V4 are read by using a plurality of word line voltages VR1 to VR3 as shown in FIG. First, the word line voltage is set to VR1. This word line voltage VR1 is shown in FIG.
As shown in (b), the memory cells whose threshold voltages are V2 to V4 are voltages that do not turn on. The information of the memory cell which is turned on by the word line voltage VR1 is "10", and the information of the memory cell which is not turned on has another value. This content is stored in a buffer on the memory chip or is taken out of the memory chip and stored.

【００２７】次に、ワード線電圧をＶＲ２とする。この
ワード線電圧ＶＲ２でオンするメモリセルの情報は“１
０”又は“１１”となる。この内容も、メモリチップ上
のバッファに格納しておくか又はメモリチップ外に取り
出だして格納しておく。最後に、ワード線電圧をＶＲ３
とする。このワード線電圧ＶＲ３でオンするメモリセル
の情報は、“１０”又は“１１”又は“０１”となり、
オンしないメモリセルが“００”である。Next, the word line voltage is set to VR2. The information of the memory cell turned on by the word line voltage VR2 is "1".
It becomes 0 ”or“ 11. ”This content is also stored in the buffer on the memory chip or taken out from the memory chip and stored. Finally, the word line voltage is set to VR3.
And The information of the memory cell turned on by the word line voltage VR3 becomes "10", "11" or "01",
The memory cell which is not turned on is "00".

【００２８】このようにワード線電圧を複数個設けるこ
とによって多値記憶の読出し動作を行なうことができ
る。なお、ワード線電圧はＶＲ３から始めてＶＲ２，Ｖ
Ｒ１の順に行なっても良いし、ＶＲ２から始めるなど、
フラッシュメモリは不揮発であるので順番は変えること
ができる。１メモリセル当たり２ビット以上の情報を記
憶する場合は、ワード線の電圧の種類を増やしていく。By thus providing a plurality of word line voltages, a read operation for multilevel storage can be performed. The word line voltage starts from VR3 and starts from VR2 and V2.
You can do it in the order of R1, or start from VR2, etc.
Since the flash memory is non-volatile, the order can be changed. When storing information of 2 bits or more per memory cell, the types of voltage of the word line are increased.

【００２９】図１に示した本実施例の回路構成での動作
例を図３の（ａ）にタイミング１、同図（ｂ）にタイミ
ング１の続きのタイミング２、同図（ｃ）にタイミング
２の続きのタイミング３としてタイミングチャートで示
す。なお、図３では説明に必要なだけのワード線Ｗ１と
ビット線Ｂ１〜Ｂ４、およびＹ選択信号ＹＳ１，ＹＳ２
のみを示している。また、ビット線Ｂ１，Ｂ２の実線は
センスラッチ回路のメモリセル側のビット線の電圧波形
を示し、点線はセンスラッチ回路の参照電圧Ｖｒ側の電
圧波形を示す。An example of the operation of the circuit configuration of this embodiment shown in FIG. 1 is shown in FIG. 3 (a) as timing 1, FIG. 3 (b) as timing 2 following timing 1, and as shown in FIG. 3 (c). A timing chart showing timing 3 following 2 is shown in the timing chart. In FIG. 3, the word line W1 and the bit lines B1 to B4, and the Y selection signals YS1 and YS2, which are necessary for the description, are shown.
Shows only. The solid lines of the bit lines B1 and B2 show the voltage waveform of the bit line on the memory cell side of the sense latch circuit, and the dotted line shows the voltage waveform of the reference voltage Vr side of the sense latch circuit.

【００３０】（ａ）のタイミング１では、まず、ビット
線Ｂ１，Ｂ２をプリチャージする。この後、ワード線Ｗ
１の電圧をＶＲ１とする。これによって、例えば、ビッ
ト線Ｂ１に接続されたメモリセルＭ１１では電流が流
れ、ビット線Ｂ１の電位は低下する。一方、ビット線Ｂ
２に接続されたメモリセルＭ１２では電流が流れず、ビ
ット線Ｂ２の電位は変化しない。この後、この信号をセ
ンスする。これによって、各ビット線Ｂ１〜Ｂｎには電
源電圧程度の振幅の信号が得られる。この後、Ｙ選択信
号ＹＳ１及びＹＳ２を順次オンして、ビット線Ｂ１，Ｂ
２の信号を読み出す。全ての信号を読みだしたら次のタ
イミング２に移る。At timing 1 in (a), first, the bit lines B1 and B2 are precharged. After this, the word line W
The voltage of 1 is VR1. As a result, for example, a current flows in the memory cell M11 connected to the bit line B1 and the potential of the bit line B1 decreases. On the other hand, bit line B
No current flows in the memory cell M12 connected to 2, and the potential of the bit line B2 does not change. After this, this signal is sensed. As a result, a signal having an amplitude of about the power supply voltage is obtained on each of the bit lines B1 to Bn. After that, the Y selection signals YS1 and YS2 are sequentially turned on to turn on the bit lines B1 and B2.
The signal 2 is read. After reading all the signals, move to the next timing 2.

【００３１】（ｂ）のタイミング２では、ワード線Ｗ１
の電圧をＶＲ２として、同様な読出し動作を行なう。こ
の時、ワード線電圧ＶＲ１での読出しで電流が流れるメ
モリセルが接続していたビット線Ｂ１では、やはり電流
が流れることになる。この例ではビット線Ｂ２に接続し
たメモリセルＭ１２では電流が流れるとする。また、ビ
ット線Ｂ３では電流が流れなかったとする。上述と同様
にＹ選択信号ＹＳ１及びＹＳ２とでビット線の情報を読
みだす。At timing 2 in (b), word line W1
The same read operation is performed by setting the voltage of 2 to VR2. At this time, the current also flows through the bit line B1 connected to the memory cell through which the current flows through the read operation at the word line voltage VR1. In this example, it is assumed that current flows in the memory cell M12 connected to the bit line B2. It is also assumed that no current flows through the bit line B3. Similar to the above, the bit line information is read by the Y selection signals YS1 and YS2.

【００３２】（ｃ）のタイミング３では、ワード線Ｗ１
の電圧をＶＲ３とする。電圧ＶＲ２で電流が流れたビッ
ト線Ｂ１，Ｂ２では電位が低下する。さらにここでは、
ビット線Ｂ３に電流が流れるようになったとする。ビッ
ト線Ｂ４には流れなかったとする。At timing 3 in (c), the word line W1
Is set to VR3. The potentials of the bit lines B1 and B2 in which the current flows at the voltage VR2 decrease. Furthermore, here
It is assumed that a current starts flowing through the bit line B3. It is assumed that it did not flow to the bit line B4.

【００３３】以上の動作で、ビット線Ｂ１に接続したメ
モリセルＭ１１から“１０”の情報が読み出され、ビッ
ト線Ｂ２に接続したメモリセルＭ１２から“１１”の情
報が読み出され、ビット線Ｂ３に接続したメモリセルＭ
１３からは“０１”の情報が読み出され、ビット線Ｂ４
に接続したメモリセルＭ１４からは“００”の情報が読
み出されたことになる。By the above operation, the information "10" is read from the memory cell M11 connected to the bit line B1, the information "11" is read from the memory cell M12 connected to the bit line B2, and the bit line is read. Memory cell M connected to B3
The information "01" is read from 13 and the bit line B4
This means that the information "00" is read from the memory cell M14 connected to.

【００３４】次に、図９を用いて本実施例の書込み・検
証動作を説明する。図９は書込み・検証動作を示す説明
図であり、１メモリセル（以下、セルと略称する）当た
り２ビットを記憶する場合を示す。図２に示したよう
に、各セルは取り得る４つのしきい値電圧の状態があ
り、しきい値電圧の低い方から、“１０”、“１１”、
“０１”、“００”を対応させる。図９では４つのメモ
リセルがあり、これに８ビットの情報を書き込む場合を
考える。データ列として“０００１１１１０”を想定す
る。１セル当たり２ビットを記憶するので、例えばセル
１に“００”、セル２に“０１”、セル３に“１１”、
セル４に“１０”を書き込むことにする。すなわち、セ
ル１が最もしきい値電圧が高く、セル２、セル３と低く
なって、セル４が最も低い。Next, the write / verify operation of this embodiment will be described with reference to FIG. FIG. 9 is an explanatory diagram showing the write / verify operation, and shows a case where 2 bits are stored per memory cell (hereinafter abbreviated as cell). As shown in FIG. 2, each cell has four possible threshold voltage states. From the lowest threshold voltage, “10”, “11”,
Corresponds "01" and "00". In FIG. 9, there are four memory cells, and consider the case where 8-bit information is written in them. "00011110" is assumed as the data string. Since 2 bits are stored per cell, for example, "00" in cell 1, "01" in cell 2, "11" in cell 3,
"10" is written in the cell 4. That is, the cell 1 has the highest threshold voltage, the cells 2 and 3 have the lowest threshold voltages, and the cell 4 has the lowest.

【００３５】まず、図９の（ａ）消去に示したように、
４セル共に消去状態とする。消去状態はしきい値電圧の
最も高い状態であり、情報“００”が対応する。この状
態において、“００”を書き込むべきセル１は所望のし
きい値電圧となる。セル２、セル３、セル４に書き込む
べき情報はこれよりも低いしきい値電圧に対応する。First, as shown in (a) erasure of FIG.
All four cells are erased. The erased state is the state in which the threshold voltage is the highest and corresponds to information "00". In this state, the cell 1 to which "00" is written has a desired threshold voltage. The information to be written in cell 2, cell 3 and cell 4 corresponds to a lower threshold voltage.

【００３６】そこで、まず、（ｂ）書込み１に示したよ
うに、３セル（セル２，セル３，セル４）に“０１”に
対応するしきい値電圧を目指して書込み・検証動作を繰
り返す。すなわち、ワード線Ｗを書込み用のワード線電
圧発生回路ＶＷＧ２を用いて書込み電圧、例えば−９Ｖ
とし、図示しない電源によりセル１のドレインに例えば
０Ｖを加え、セル２、セル３、セル４のドレインには例
えば４Ｖを加える。これによって、セル１のしきい値電
圧はあまり変化しないが、セル２、セル３、セル４はコ
ントロールゲートからトンネル現象により電子が放出さ
れ、しきい値電圧は下がっていく。この時、本実施例の
ワード線電圧発生回路ＶＷＧ１から供給する検証時のワ
ード線電圧は、“００”に対応するしきい値電圧のセル
１では電流が流れず、“０１”に対応するしきい値電圧
のセル２〜セル４では電流が流れ始める電圧である。書
込み１が終了した時には、セル２は所望のしきい値電圧
となる。Therefore, first, as shown in (b) Write 1, the write / verify operation is repeated for the three cells (cell 2, cell 3, cell 4) aiming at the threshold voltage corresponding to "01". . That is, the write voltage of the word line W is written by using the write word line voltage generation circuit VWG2, for example, −9V.
Then, for example, 0 V is applied to the drain of the cell 1 and 4 V is applied to the drains of the cells 2, 3 and 4 by a power source (not shown). As a result, the threshold voltage of the cell 1 does not change so much, but in the cells 2, 3, and 4, electrons are emitted from the control gate by the tunnel phenomenon, and the threshold voltage decreases. At this time, the word line voltage supplied from the word line voltage generating circuit VWG1 of the present embodiment at the time of verification corresponds to "01" because no current flows in the cell 1 having the threshold voltage corresponding to "00". In cells 2 to 4 having the threshold voltage, it is a voltage at which a current starts to flow. At the end of write 1, cell 2 has the desired threshold voltage.

【００３７】次に、（ｃ）書込み２に示したように、セ
ル３及びセル４に“１１”に対応するしきい値電圧を目
指して書込み・検証動作を繰り返す。すなわち、ワード
線電圧発生回路ＶＷＧ２を用いてワード線Ｗを書込み用
の電圧、例えば−９Ｖとし、セル１及びセル２のドレイ
ンに例えば０Ｖを加え、セル３、セル４のドレインには
例えば４Ｖを加える。これによって、セル１及びセル２
のしきい値電圧はあまり変化しないが、セル３、セル４
のしきい値電圧は下がっていく。この時、本実施例のワ
ード線電圧発生回路ＶＷＧ１から供給する検証時のワー
ド線電圧は、“００”、“０１”に対応するしきい値電
圧のセル１とセル２では電流が流れず、“１１”に対応
するしきい値電圧のセル３とセル４では電流が流れ始め
る電圧である。このワード線電圧は、書込み１のワード
線電圧よりも低い。書込み２が終了した時には、セル３
は所望のしきい値電圧となる。Next, as shown in (c) Writing 2, the writing / verifying operation is repeated in the cells 3 and 4 aiming at the threshold voltage corresponding to "11". That is, the word line voltage generating circuit VWG2 is used to set the word line W to a write voltage, for example, -9V, 0V is applied to the drains of the cells 1 and 2, and 4V is applied to the drains of the cells 3 and 4. Add. This allows cells 1 and 2
Although the threshold voltage of the cell does not change much,
Threshold voltage is decreasing. At this time, as for the word line voltage at the time of verification supplied from the word line voltage generation circuit VWG1 of this embodiment, no current flows in the cells 1 and 2 having the threshold voltages corresponding to “00” and “01”. In cells 3 and 4 having a threshold voltage corresponding to “11”, this is a voltage at which a current starts to flow. This word line voltage is lower than the write 1 word line voltage. When writing 2 is completed, cell 3
Becomes a desired threshold voltage.

【００３８】最後に、（ｄ）書込み３に示したように、
セル４に“１０”に対応するしきい値電圧を目指して書
込み・検証動作を繰り返す。図示しない電源によりセル
１、セル２、及びセル３のドレインに例えば０Ｖを加
え、セル４のドレインには例えば４Ｖを加え、ワード線
電圧発生回路ＶＷＧ２を用いてワード線Ｗを書込み用の
電圧例えば−９Ｖとする。この時、本実施例のワード線
電圧発生回路ＶＷＧ１から供給する検証時のワード線電
圧は、“００”、“０１”、“１１”に対応するしきい
値電圧のセル１〜セル３では電流が流れず、“１０”に
対応するしきい値電圧のセル４に電流が流れ始める電圧
である。このワード線電圧は、書込み２の際のワード線
電圧よりもさらに低い。このようにすれば各セルのしき
い値電圧を所望の値とすることができる。なお、検証時
のワード線電圧は同じ値を用いてもよい。Finally, as shown in (d) Writing 3,
The write / verify operation is repeated in the cell 4 aiming at the threshold voltage corresponding to “10”. For example, 0V is applied to the drains of the cells 1, 2 and 3 by a power source (not shown), 4V is applied to the drain of the cell 4, and the word line voltage generating circuit VWG2 is used to write the word line W to a voltage for writing, for example. -9V. At this time, the word line voltage at the time of verification supplied from the word line voltage generation circuit VWG1 of the present embodiment is the current in the cells 1 to 3 having the threshold voltages corresponding to “00”, “01”, and “11”. Does not flow, and a current starts to flow in the cell 4 having the threshold voltage corresponding to “10”. This word line voltage is lower than the word line voltage at the time of writing 2. In this way, the threshold voltage of each cell can be set to a desired value. The word line voltage at the time of verification may use the same value.

【００３９】このように図２に示したしきい値電圧の低
い方から、“１０”、“１１”、“０１”、“００”と
対応させることにより、隣合うしきい値電圧に対応する
データ間のハミング距離が１となるので誤り訂正の回路
構成が容易になるという特長がある。特に、フラッシュ
メモリの紫外線照射時のしきい値電圧Ｖｔｈｉが図２に
おけるしきい値電圧Ｖ４、即ち情報に対応するしきい値
電圧が最も高くしかもこれが電気的に消去した時の電圧
の近傍にある場合に、このようなハミング距離に設定す
ると好適である。なぜなら、Ｖｔｈｉの時のフローティ
ングゲート内の電荷がこのメモリセルの熱平衡状態であ
り、メモリセルを長時間放置するとメモリセルのしきい
値電圧はＶｔｈｉに向けて変化するからである。よっ
て、放置時にしきい値電圧が高くなる現象が最も起こり
やすいのは、図２におけるＶ１のしきい値電圧を持つメ
モリセルであり、次にしきい値電圧が高くなる現象が起
こりやすいのはＶ２のしきい値電圧を持つメモリセルで
ある。ハミング距離が１であれば、この時の誤り訂正の
回路構成が容易になる。このように本発明の不揮発性半
導体多値記憶装置では、Ｖｔｈｉがしきい値電圧Ｖ４近
傍の時にデータをハミング距離が１となるように設定す
ることを１つの特徴としている。もちろん、反対に最も
しきい値電圧の低い状態の近傍にＶｔｈｉを持ってくる
ことも同じ考え方である。As described above, the lower threshold voltages shown in FIG. 2 are associated with "10", "11", "01", and "00" to correspond to adjacent threshold voltages. Since the Hamming distance between data is 1, there is a feature that the circuit configuration for error correction becomes easy. In particular, the threshold voltage Vthi of the flash memory at the time of ultraviolet irradiation is the highest threshold voltage V4 in FIG. 2, that is, the threshold voltage corresponding to information is the highest, and this is near the voltage when electrically erased. In this case, it is preferable to set such a Hamming distance. This is because the electric charge in the floating gate at Vthi is in a thermal equilibrium state of this memory cell, and if the memory cell is left for a long time, the threshold voltage of the memory cell changes toward Vthi. Therefore, it is the memory cell having the threshold voltage of V1 in FIG. 2 that the phenomenon in which the threshold voltage increases when left alone is most likely to occur, and the phenomenon in which the threshold voltage increases next is likely to occur in V2. The memory cell has a threshold voltage of. If the Hamming distance is 1, the circuit configuration for error correction at this time becomes easy. As described above, one feature of the nonvolatile semiconductor multilevel memory device of the present invention is that the data is set so that the Hamming distance becomes 1 when Vthi is near the threshold voltage V4. Of course, the same idea is applied to bring Vthi near the lowest threshold voltage.

【００４０】なお、このしきい値電圧の低い方から、す
なわちしきい値電圧Ｖ１に“１１”、Ｖ２に“１０”、
Ｖ３に“０１”、Ｖ４に“００”を対応させる場合は、
しきい値電圧Ｖ２とＶ３に対応する情報のハミング距離
が２となる。しかし、このデータの構成方法は、しきい
値電圧を低い組Ｖ１，Ｖ２と高い組Ｖ３，Ｖ４に分け、
これに上位ビットの“１”と“０”を夫々対応させ、そ
れぞれの組で下位ビットとして電圧の低い方に“１”を
高い方に“０”を対応させている。これは１セル当り２
ビット以上に拡張しやすい構成法であり、データのコー
ド及びデコードが容易である。この場合には、ハミング
距離が２であるしきい値電圧Ｖ２とＶ３の間に前記熱平
衡状態のしきい値電圧Ｖｔｈｉを設定する。こうすれ
ば、ＶｔｈｉとＶ２の電圧差及びＶｔｈｉとＶ３の電圧
差が小さいので、放置したときのしきい値電圧の変化が
しにくい。従って、データを誤る可能性を低くできる。
“１”と“０”とを入れ替えた場合も同じであり、ハミ
ング距離が遠いところの間にＶｔｈｉを設定することも
本発明の不揮発性半導体多値記憶装置の特徴である。From the lower threshold voltage, that is, the threshold voltage V1 is "11", V2 is "10",
To associate "01" with V3 and "00" with V4,
The Hamming distance of information corresponding to the threshold voltages V2 and V3 is 2. However, the method of constructing this data divides the threshold voltage into low groups V1 and V2 and high groups V3 and V4,
The upper bits "1" and "0" are made to correspond to this, and the lower bit in each group is made to correspond to the lower voltage and "0" to the higher voltage. This is 2 per cell
This is a configuration method that is easily expanded to more than bits, and data can be easily coded and decoded. In this case, the threshold voltage Vthi in the thermal equilibrium state is set between the threshold voltages V2 and V3 having the Hamming distance of 2. In this case, since the voltage difference between Vthi and V2 and the voltage difference between Vthi and V3 are small, it is difficult for the threshold voltage to change when left unattended. Therefore, the possibility of erroneous data can be reduced.
The same is true when the "1" and "0" are interchanged, and it is also a feature of the nonvolatile semiconductor multilevel memory device of the present invention that Vthi is set while the Hamming distance is long.

【００４１】さて、図９で説明したように、しきい値電
圧の低い方から“１０”、“１１”、“０１”、“０
０”を対応させる場合の書込みでは、“００”は消去状
態に対応するので、これを記憶させるセル１は書込みを
受けず、３回に分けた書込みでは、“０１”を記憶させ
るセル２は１回の書込み動作を受け、“１１”を記憶さ
せるセル３は２回、“１０”を記憶させるセル４は３回
の書込み動作を受ける。このような書込みデータに応じ
た書込み回数の判定制御を行う制御装置は、本実施例回
路の不揮発性半導体多値記憶装置のチップとは別チップ
のマイクロプロセッサ等で行なっても良いし、本実施例
回路のチップ上に設けても良い。As described with reference to FIG. 9, the threshold voltage is the lowest, "10", "11", "01", "0".
Since "00" corresponds to the erased state in writing when 0 is made to correspond, cell 1 which stores it does not receive writing, and when writing is divided into three times, cell 2 which stores "01" A cell 3 that stores “11” undergoes one write operation, and a cell 4 that stores “10” undergoes three write operations, which receives the write operation once. The control device for performing the above may be implemented by a microprocessor or the like on a chip different from the chip of the nonvolatile semiconductor multi-value storage device of the circuit of this embodiment, or may be provided on the chip of the circuit of this embodiment.

【００４２】本実施例回路のチップ上又は別チップに設
けた上記制御装置において、２ビット両方が“０”の場
合は書込みを行なわず、１回目の書込みでは２ビットの
情報のうち何れかが“１”の場合に書込み動作を行な
い、２回目の書込みは上位ビットが“１”の場合の書込
みを行ない、３回目は下位ビットを反転させて、反転さ
せた結果と上位ビットが共に“１”の場合に書込み動作
させるようにすると簡単な論理回路で制御装置を実現で
きる。In the control device provided on the chip of the circuit of the present embodiment or on another chip, when both 2 bits are "0", no writing is performed, and at the first writing, any one of the information of 2 bits is written. In the case of "1", the write operation is performed, in the second write, the write is performed when the upper bit is "1", and in the third write, the lower bit is inverted, and the inverted result and the upper bit are both "1". If the write operation is performed in the case of "," the control device can be realized with a simple logic circuit.

【００４３】この書込み動作を、図１０を用いて説明す
る。まず、データ列“０００１１１１０”を２ビット毎
に区切り“００”、“０１”、“１１”、“１０”と
し、これを上位ビット“００１１”と下位ビット“０１
１０”に便宜的に分ける。この時の元となるデータに
は、誤り訂正用の符号を含ませることもできる。次に、
上位ビット用のレジスタＡと下位ビット用のレジスタＢ
にこれらのデータをメモリセル、例えばワード線Ｗ１に
接続されるメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４
と対応付けて格納する。このレジスタ内のデータを上記
のように簡単な演算を行ないながらセンスラッチＳＬ１
〜ＳＬ４に格納すれば良い。すなわち、１回目の書込み
では２ビットの情報のうち何れかが“１”の場合である
からレジスタＡ ｏｒ Ｂのデータ“０１１１”であり、
２回目は上位ビットが“１”である場合であるからレジ
スタＡのデータ“００１１”であり、３回目は下位ビッ
トを反転させた結果と上位ビットが共に“１”の場合で
あるからレジスタＡ ａｎｄ Ｂ￣（ここで、記号￣はイ
ンバースを表す）のデータ“０００１”である。このよ
うにすることにより、本発明であるハミング距離をすべ
て１とするデータの書込みができる。This write operation will be described with reference to FIG. First, the data string “00011110” is divided into two bits, “00”, “01”, “11”, and “10”, which are set to the upper bit “0011” and the lower bit “01”.
For convenience, it is divided into 10 ″. The original data at this time may include a code for error correction.
Register A for upper bits and register B for lower bits
These data are stored in memory cells, for example, memory cells M11, M12, M13, M14 connected to the word line W1.
It is stored in association with. The data in this register is sensed by the sense latch SL1 while performing the simple operation as described above.
It may be stored in SL4. That is, in the first write, since any one of the 2-bit information is "1", the data is "0111" in the register A or B.
The second time is the case where the upper bit is "1", so the data of register A is "0011", and the third time is the case where the result of inverting the lower bit and the upper bit are both "1". It is data “0001” of and B (here, symbol “represents inverse”). By doing so, it is possible to write data in which the Hamming distance is all 1 which is the present invention.

【００４４】図１１に、図９及び図１０に示した書込み
・検証動作の時のワード線のタイミング例を示す。
（１）の第１の例では、書込み時のワード線電圧はＶｗ
であり、パルス幅は一定である。検証時は、図９で説明
したように３種類の電圧が必要であり、電圧の高い方か
らＶｖ１，Ｖｖ２，Ｖｖ３である。すなわち、消去後
に、一定パルス幅で電圧がＶｗのワード線で書込みを行
ない、Ｖｖ１のワード線電圧でセルしきい値電圧の高い
方から２番目の状態に書き込まれたか否かの検証を行な
う。この書込みと検証を、書き込むべきセルが全て書き
込まれるまで繰り返す。次に、やはり一定パルス幅でＶ
ｗのワード線電圧での書込みと検証電圧Ｖｖ１よりも低
い電圧であるＶｖ２の電圧での検証とを繰返す。これに
よって、所望のセルがしきい値電圧の高い方から３番目
の状態に書き込まれる。さらに、一定パルス幅でＶｗの
ワード線電圧による書込みと、Ｖｖ２よりも低い電圧で
あるＶｖ３での検証とを繰返し、４番目の状態まで所望
のセルを書き込む。なお、１セルあたりのビット数が３
ビットの場合は消去状態も含めて８個のしきい値電圧に
対して、１セルあたり４ビットの場合は消去状態も含め
て１６個のしきい値電圧に対して同様の動作を行なう。FIG. 11 shows an example of the word line timing during the write / verify operation shown in FIGS. 9 and 10.
In the first example of (1), the word line voltage during writing is Vw.
And the pulse width is constant. At the time of verification, three types of voltages are required as described with reference to FIG. 9, and the voltages are Vv1, Vv2, and Vv3 from the highest voltage. That is, after erasing, writing is performed with a word line having a constant pulse width and a voltage of Vw, and it is verified whether or not the word line voltage of Vv1 is written in the second state from the highest cell threshold voltage. This writing and verification are repeated until all the cells to be written are written. Next, with a constant pulse width, V
The writing with the word line voltage of w and the verification with the voltage of Vv2 which is a voltage lower than the verification voltage Vv1 are repeated. As a result, the desired cell is written in the third state from the highest threshold voltage. Further, writing with a word line voltage of Vw with a constant pulse width and verification with Vv3 which is a voltage lower than Vv2 are repeated to write a desired cell up to the fourth state. The number of bits per cell is 3
In the case of bits, the same operation is performed for eight threshold voltages including the erased state, and in the case of 4 bits per cell, the same operation is performed for 16 threshold voltages including the erased state.

【００４５】（２）の第２の例では、書込み時のワード
線電圧はＶｗと一定であるが、そのパルス幅を、書込み
・検証サイクルが進むと共に大きくしていく。すなわ
ち、最初の検証電圧Ｖｖ１による検証を行なう書込みで
は、最初のパルス幅ｔ１１で何度か書込み・検証サイク
ルを繰り返した後、ｔ１１よりも大きなｔ１２のパルス
幅で何度か書込み・検証サイクルを繰り返す。以下、同
様にして、パルス幅を大きくしていく。このようにする
と、しきい値電圧の変化しにくい、すなわち書き込みに
くいメモリセルに対して一定のパルス幅で書込みを繰り
返す場合よりも検証動作の回数を減らすことができるの
で高速となる。例えば、４回同じパルス幅で書込み・検
証サイクルを繰り返した後、パルス幅を２倍に増やす。
次の電圧Ｖｖ２による検証を行なう書込みでは、最初の
パルス幅はｔ２１となる（図面上では、スペースの関係
上、パルス幅ｔ２１は先のパルス幅ｔ１２より小さく図
示しているが、先の検証電圧での最後の書込みパルス幅
と等しいか、大きいものとする。パルス幅ｔ３１につい
ても同様である）。先の検証電圧Ｖｖ１での検証による
書込み動作において、最後は書き込みにくいメモリセル
に対応してパルス幅が大きくなっているので、この検証
電圧Ｖｖ２における書込み用ワード線電圧Ｖｗのパルス
幅ｔ２１は、電圧Ｖｖ１での検証による書込み動作にお
ける最後のパルス幅と等しいか大きくとれば良い。なぜ
なら、ここでの書込みを行なうセルは既に短いパルス幅
ではしきい値電圧が変化しにくくなっているからであ
る。もちろん、より短くしてしきい値電圧設定の精度を
上げることもできる。以下、書込み・検証サイクルの一
定の繰返しの後パルス幅をｔ２２に伸ばし、さらに書込
み・検証が進むと共にパルス幅を伸ばしていく。In the second example of (2), the word line voltage during writing is constant at Vw, but its pulse width is increased as the writing / verifying cycle progresses. That is, in the writing for verifying with the first verify voltage Vv1, after repeating the write / verify cycle several times with the first pulse width t11, the write / verify cycle is repeated several times with the pulse width t12 larger than t11. . Thereafter, the pulse width is similarly increased. In this way, the number of verification operations can be reduced as compared with the case where writing is repeated with a constant pulse width in a memory cell in which the threshold voltage is hard to change, that is, it is hard to write, and therefore the speed is increased. For example, after the write / verification cycle is repeated four times with the same pulse width, the pulse width is doubled.
In the writing for the verification with the next voltage Vv2, the first pulse width is t21 (in the drawing, the pulse width t21 is shown smaller than the previous pulse width t12 due to the space, but the previous verification voltage is t21. The pulse width is the same as or larger than the last write pulse width in the above (the same applies to the pulse width t31). In the write operation by the verification with the verification voltage Vv1, the pulse width is increased corresponding to the memory cell that is difficult to write at the end, so the pulse width t21 of the write word line voltage Vw at the verification voltage Vv2 is equal to the voltage. The pulse width may be equal to or larger than the last pulse width in the write operation by the verification with Vv1. This is because the threshold voltage of the cell in which writing is performed is already difficult to change with a short pulse width. Of course, the accuracy of threshold voltage setting can be increased by shortening it. Hereinafter, the pulse width is extended to t22 after a certain number of write / verify cycles, and the pulse width is extended as the write / verify further progresses.

【００４６】このように、異なるしきい値電圧を得る毎
にパルス幅を小さな値から次第に伸ばしていくことによ
って各々の書込みにおいてセルのしきい値電圧の正確な
制御ができる。また、検証の回数が一定パルス幅の場合
と比較して大幅に減少するため、書込みが高速となる。As described above, the threshold voltage of the cell can be accurately controlled in each writing by gradually extending the pulse width from a small value each time a different threshold voltage is obtained. In addition, the number of verifications is significantly reduced as compared with the case of a constant pulse width, so that the writing speed becomes high.

【００４７】同様にして、電圧Ｖｖ３で検証する書き込
み・検証動作を行なう。このとき、書込み用ワード線電
圧Ｖｗの最初のパルス幅はｔ３１である。このパルス幅
ｔ３１と電圧Ｖｖ２で検証する書込み・検証サイクルで
の最終パルス幅との間には、上記したパルス幅ｔ２１の
設定方法と同様な関係がある。図１２は、以上の処理を
示すフローチャート図である。なお、１セルあたりのビ
ット数が３ビットの場合は消去状態も含めて８個のしき
い値電圧に対して、４ビットの場合は消去状態も含めて
１６個のしきい値電圧に対して同様の動作を行なう。Similarly, the write / verify operation for verifying with the voltage Vv3 is performed. At this time, the first pulse width of the write word line voltage Vw is t31. There is the same relationship between the pulse width t31 and the final pulse width in the write / verify cycle for verifying with the voltage Vv2 as in the method of setting the pulse width t21 described above. FIG. 12 is a flowchart showing the above processing. When the number of bits per cell is 3 bits, the threshold voltage is 8 including the erased state. When the number of bits is 4 bits, the threshold voltage is 16 including the erased state. Perform the same operation.

【００４８】図１１の（３）の第３の例では、一定のパ
ルス幅又は第２の例の様に目指すしきい値電圧毎にパル
ス幅を小さな値から増加させながら、書込み時のワード
線電圧も書込み・検証サイクルが進むと共に絶対値で増
加させていく。電圧Ｖｖ１での検証による書込みでは、
ワード線電圧をＶｗ１１から始め、図面では次のサイク
ルでワード線電圧をＶｗ１２と絶対値で増加させる。も
ちろん、Ｖｗ１１の電圧のままで一定回数繰り返した
後、電圧Ｖｗ１２と変えても良い。このようにすること
によって、セル特性のばらつきによって生じる書込みの
速いセルや書込みの遅いセルに対しても、しきい値電圧
を精度良く書き込むことができる。さらには、書込みの
速いセルのトンネル電流密度を減少させることもでき
る。In the third example of (3) of FIG. 11, the word line at the time of writing is increased while increasing the pulse width from a small value for each constant pulse width or for each target threshold voltage as in the second example. The voltage also increases in absolute value as the writing / verifying cycle progresses. In writing by verification with the voltage Vv1,
The word line voltage starts from Vw11, and in the drawing, the word line voltage is increased to Vw12 in absolute value in the next cycle. Of course, the voltage may be changed to the voltage Vw12 after repeating the voltage Vw11 a certain number of times. By doing so, the threshold voltage can be written with high accuracy even in a cell in which writing is fast or a cell in which writing is slow due to variations in cell characteristics. Further, it is possible to reduce the tunnel current density of a cell in which writing is fast.

【００４９】次に、電圧Ｖｖ２での検証による書込みで
はワード線電圧をＶｗ２１から始め、次のサイクル又は
一定サイクル後にワード線電圧をＶｗ２２に変更する。
ここで、ワード線電圧Ｖｗ２１は、検証電圧Ｖｖ１で検
証する書込み・検証サイクルでの最終ワード電圧よりも
絶対値で低い値である。検証電圧Ｖｖ３で検証する書込
み・検証サイクルではワード線電圧はＶｗ３１から始
め、次のサイクル又は一定サイクル後にワード線電圧を
Ｖｗ３２に変更する。Next, in writing by verification with the voltage Vv2, the word line voltage is started from Vw21, and the word line voltage is changed to Vw22 after the next cycle or a fixed cycle.
Here, the word line voltage Vw21 is a value that is lower in absolute value than the final word voltage in the write / verify cycle for verifying with the verify voltage Vv1. In the write / verify cycle for verifying with the verify voltage Vv3, the word line voltage starts from Vw31, and the word line voltage is changed to Vw32 after the next cycle or a fixed cycle.

【００５０】この第３の例において、図１１の（２）の
第２の例のように書込みパルス幅を書込み・検証サイク
ルが進むと共に増加させることを併用することもでき
る。これは、例えばワード線電圧を絶対値で大きくする
時に、ディスターブの関係等で大きくするのに制限があ
る場合は、絶対値を大きくする代りにこの絶対値で許容
される最大ワード線電圧において書込みパルス幅を増加
させればよい。図１３は、以上の処理を示すフローチャ
ート図である。なお、１セルあたりのビット数が３ビッ
トの場合は消去状態も含めて８個のしきい値電圧に対し
て、４ビットの場合は消去状態も含めて１６個のしきい
値電圧に対して同様の動作を行なう。以上、本実施例で
は、図９〜図１３に示したように書込み・検証を行なう
ことにより、多値情報を１セルに精度良く書き込むこと
ができる。In the third example, it is also possible to increase the write pulse width as the write / verify cycle progresses, as in the second example of FIG. 11B. This is because, for example, when increasing the absolute value of the word line voltage, if there is a limit to increase the absolute value due to the relationship of disturbance, etc., write at the maximum word line voltage allowed by this absolute value instead of increasing the absolute value. The pulse width may be increased. FIG. 13 is a flowchart showing the above processing. When the number of bits per cell is 3 bits, the threshold voltage is 8 including the erased state. When the number of bits is 4 bits, the threshold voltage is 16 including the erased state. Perform the same operation. As described above, in the present embodiment, the multi-valued information can be accurately written in one cell by performing the writing / verifying as shown in FIGS.

【００５１】以下、図１４〜図１７を用いて、本実施例
の図２の読出し動作、図９及び図１０に示した書込み・
検証動作で用いる複数のワード線電圧発生回路について
述べる。尚、書込み用ワード線電圧発生回路ＶＷＧ２
は、特開平８−１１５５９９号公報の内部電源発生回路
と同様であるので説明は省略する。図１４は、読出し又
は検証動作時のワード線電圧発生回路ＶＷＧ１の一構成
例を示す回路図である。この回路構成では、図２で説明
した３つのワード線電圧ＶＲ１，ＶＲ２，ＶＲ３を予め
発生しておき、この３つの電圧をスイッチＳＷｖ１，Ｓ
Ｗｖ２，ＳＷｖ３で切り替えて用いる。検証用の電圧の
発生にはこれと同じものをもう一組設けて、出力に並列
に接続して構成すれば良い。もちろん、読出し時の電圧
と検証時の電圧を同じとしても良い。この図では、内部
電源電圧回路ＶＰ１，ＶＰ２，ＶＰ３があり、出力トラ
ンジスタＭ１，Ｍ２，Ｍ３のゲートを、基準電圧発生回
路ＶＧ１，ＶＧ２，ＶＧ３の出力を基にオペアンプＡＭ
１，ＡＭ２，ＡＭ３で制御する。内部電源電圧回路ＶＰ
１，ＶＰ２，ＶＰ３はチャージポンプ回路の場合もあれ
ば、電圧を下げる回路の場合もある。また、２つ以上を
ひとつで兼ねても良い。このように構成することによっ
て、本発明の多値の読出し及び検証に必要な内部電源電
圧を発生することができる。Hereinafter, with reference to FIGS. 14 to 17, the read operation of FIG. 2 of the present embodiment and the write / write operation shown in FIGS. 9 and 10 will be described.
A plurality of word line voltage generation circuits used in the verification operation will be described. Incidentally, the write word line voltage generation circuit VWG2
Is the same as the internal power supply generation circuit of Japanese Patent Application Laid-Open No. 8-115599, so its explanation is omitted. FIG. 14 is a circuit diagram showing a configuration example of the word line voltage generation circuit VWG1 during the read or verify operation. In this circuit configuration, the three word line voltages VR1, VR2, VR3 described in FIG. 2 are generated in advance, and these three voltages are switched to the switches SWv1, S.
It is used by switching between Wv2 and SWv3. For generation of the verification voltage, another set of the same may be provided and connected in parallel with the output. Of course, the read voltage and the verify voltage may be the same. In this figure, there are internal power supply voltage circuits VP1, VP2, VP3, the gates of the output transistors M1, M2, M3 are connected to the operational amplifier AM based on the outputs of the reference voltage generation circuits VG1, VG2, VG3.
It is controlled by 1, AM2 and AM3. Internal power supply voltage circuit VP
1, VP2 and VP3 may be charge pump circuits or voltage lowering circuits. Also, two or more may be combined into one. With this configuration, it is possible to generate an internal power supply voltage required for multi-valued reading and verification of the present invention.

【００５２】図１５は、読出し又は検証動作時のワード
線電圧発生回路ＶＷＧ１の別の構成例を示す回路図であ
る。ＶＰは内部電源電圧発生回路であり、この回路では
一定電圧を発生する。ＶＧは複数の基準電圧発生回路で
ある。このワード線電圧発生回路ＶＷＧ１の原理は、基
準電圧発生回路ＶＧからの複数の電圧を基に、オペアン
プＡＭで出力トランジスタＭ１を制御し、内部電源電圧
発生回路ＶＰの一定電圧出力から所望の電圧を発生する
というものである。Ｍ２はリーク電流用のＭＯＳトラン
ジスタであり、制御信号φ１で制御される。この構成に
よって、本実施例に必要な複数のワード線電圧を発生す
ることができる。FIG. 15 is a circuit diagram showing another configuration example of the word line voltage generation circuit VWG1 at the time of read or verify operation. VP is an internal power supply voltage generating circuit, which generates a constant voltage. VG is a plurality of reference voltage generation circuits. The principle of the word line voltage generation circuit VWG1 is that the operational amplifier AM controls the output transistor M1 based on a plurality of voltages from the reference voltage generation circuit VG to generate a desired voltage from the constant voltage output of the internal power supply voltage generation circuit VP. It happens. M2 is a leak current MOS transistor, which is controlled by a control signal φ1. With this configuration, it is possible to generate a plurality of word line voltages necessary for this embodiment.

【００５３】次に、複数の基準電圧発生回路ＶＧの構成
例を図１６と図１７に示す。図１６において、ＢＧＧは
単一基準電圧発生回路であり、バイポーラトランジスタ
を用いたバンドギャップジェネレータや、しきい値電圧
の異なる２種類の同導電型のＭＯＳトランジスタを作成
しその電圧差を用いる構成、或いはしきい値電圧の異な
るフラッシュメモリセルを用いその電圧差を用いる構成
等がある。バンドギャップジェネレータを構成するバイ
ポーラトランジスタは３重ウェル構造のＣＭＯＳを形成
する場合にできる寄生的なバイポーラトランジスタを用
いることができる。ワード線に負電圧を用いる方式では
３重ウェル構造は必須であるので、容易にこのようなバ
イポーラトランジスタを形成できる。図１６では、この
ような単一基準電圧発生回路ＢＧＧの出力電圧と、ＶＧ
の出力端子電圧ＶＲを可変抵抗Ｒ１１とＲ１２とで分割
して作成した電圧とをオペアンプＡＭ１に入力し、出力
端子電圧ＶＲを制御する。可変抵抗Ｒ１１とＲ１２の値
を変えることにより、所望の出力端子電圧ＶＲを発生す
ることができる。可変抵抗Ｒ１１とＲ１２は、例えば、
抵抗値が異なる直列に接続したスイッチ用ＭＯＳトラン
ジスタと抵抗の組で異なる抵抗値のものを複数個並列に
接続し、どのスイッチ用ＭＯＳトランジスタをオンさせ
るかで実現できる。このスイッチ用ＭＯＳトランジスタ
の選択を、読出し時か検証時かの違い、及びどのしきい
値電圧のセルに関するものかの違いによって、行なえば
よい。これによって、本実施例に必要な複数のワード線
電圧を発生することができる。Next, FIG. 16 and FIG. 17 show configuration examples of the plurality of reference voltage generating circuits VG. In FIG. 16, BGG is a single reference voltage generation circuit, and a bandgap generator using a bipolar transistor and two types of MOS transistors of the same conductivity type having different threshold voltages are created and the voltage difference is used. Alternatively, there is a configuration in which flash memory cells having different threshold voltages are used and the voltage difference is used. As the bipolar transistor forming the bandgap generator, a parasitic bipolar transistor that can be used when forming a CMOS having a triple well structure can be used. Since the triple well structure is indispensable in the method of using the negative voltage for the word line, such a bipolar transistor can be easily formed. In FIG. 16, the output voltage of the single reference voltage generating circuit BGG and the VG
The output terminal voltage VR of is divided by the variable resistors R11 and R12 and input to the operational amplifier AM1 to control the output terminal voltage VR. The desired output terminal voltage VR can be generated by changing the values of the variable resistors R11 and R12. The variable resistors R11 and R12 are, for example,
This can be realized by connecting a plurality of switching MOS transistors having different resistance values connected in series and a plurality of sets of resistors having different resistance values in parallel and turning on which switching MOS transistor. This switching MOS transistor may be selected depending on the difference between reading and verifying and the threshold voltage of the cell. As a result, it is possible to generate a plurality of word line voltages required in this embodiment.

【００５４】図１７は、基準電圧発生回路ＶＧの別の例
を示したものである。図１６の場合と異なり、１つの単
一基準電圧発生回路ＢＧＧの出力を３つのオペアンプＡ
Ｍ１，ＡＭ２，ＡＭ３に入力する。各オペアンプでは異
なる電圧をそれぞれ異なるモード（読出し時，検証時）
で発生する。オペアンプＡＭ１を例にとると、単一基準
電圧発生回路ＢＧＧで発生した基準電圧を基に、読出し
時にはスイッチＳＲをオンさせて抵抗ＲＲ１とＲ１１と
の抵抗分割制御する電圧を発生し、検証時にはスイッチ
ＳＶをオンさせて抵抗ＲＶ１とＲ１１との抵抗分割制御
する電圧を発生する。オペアンプＡＭ２，ＡＭ３でも同
様であり、単一基準電圧発生回路ＢＧＧで発生した基準
電圧を基に、読出し時にはそれぞれ抵抗ＲＲ２，ＲＲ３
を用い、検証時にはそれぞれ抵抗ＲＶ２，ＲＶ３を用い
て所望の電圧を発生する。各オペアンプの出力は、基準
電圧発生回路ＶＧの出力端子ＶＲにスイッチＳＷ１〜Ｓ
Ｗ３を適宜切り替えて接続する。FIG. 17 shows another example of the reference voltage generating circuit VG. Unlike the case of FIG. 16, the output of one single reference voltage generation circuit BGG is set to three operational amplifiers A.
Input to M1, AM2 and AM3. Each operational amplifier uses different voltages for different modes (during reading and verification)
Occurs in. Taking the operational amplifier AM1 as an example, on the basis of the reference voltage generated by the single reference voltage generation circuit BGG, the switch SR is turned on at the time of reading to generate a voltage for controlling the resistance division between the resistors RR1 and R11, and at the time of verification, the switch is turned on. The SV is turned on to generate a voltage for controlling the resistance division of the resistors RV1 and R11. The same applies to the operational amplifiers AM2 and AM3, and based on the reference voltage generated by the single reference voltage generation circuit BGG, the resistors RR2 and RR3 are respectively read at the time of reading.
, And at the time of verification, the resistors RV2 and RV3 are used to generate desired voltages. The output of each operational amplifier is connected to the output terminal VR of the reference voltage generation circuit VG by switches SW1 to SW.
W3 is appropriately switched and connected.

【００５５】＜実施例２＞図４は、本発明に係る不揮発
性半導体多値記憶装置の第２の実施例を示す要部の回路
構成図である。本実施例では、ビット線Ｂ１〜Ｂｎ毎に
センスラッチ回路を２組設けている。スイッチＳＷ１１
〜ＳＷｎ１で接続するセンスラッチ回路ＳＬ１１〜ＳＬ
ｎ１と、スイッチＳＷ１２〜ＳＷｎ２で接続するセンス
ラッチ回路ＳＬ１２〜ＳＬｎ２の２組である。ここで、
第１の組のセンスラッチ回路ＳＬ１１〜ＳＬｎ１のセン
ス結果により、第２の組のセンスラッチ回路ＳＬ１２〜
ＳＬｎ２の動作を異ならさせる。すなわち、第１の組の
センスラッチ回路ＳＬ１１〜ＳＬｎ１が、しきい値電圧
がＶｒ１であるダミーセルＤＭ１１〜ＤＭｎ１とメモリ
セルＭ１１〜Ｍｎｍとの電流差で動作し、センスした結
果が確定すると、第２の組のセンスラッチ回路ＳＬ１２
〜ＳＬｎ２と接続させる２種類のダミーセルＤＭ１２〜
ＤＭｎ２（しきい値電圧はＶｒ２）、ダミーセルＤＭ１
３〜ＤＭｎ３（しきい値電圧はＶｒ３）の内から一方
を、各センスラッチ毎に各々選択する。<Embodiment 2> FIG. 4 is a circuit configuration diagram of a main portion showing a second embodiment of the nonvolatile semiconductor multilevel memory device according to the present invention. In this embodiment, two sets of sense latch circuits are provided for each of the bit lines B1 to Bn. Switch SW11
To sense latch circuits SL11 to SL connected by SWn1
n1 and sense latch circuits SL12 to SLn2 connected by switches SW12 to SWn2. here,
Based on the sense results of the first set of sense latch circuits SL11 to SLn1, the second set of sense latch circuits SL12 to SL12.
The operation of SLn2 is made different. That is, when the sense latch circuits SL11 to SLn1 of the first set operate by the current difference between the dummy cells DM11 to DMn1 having the threshold voltage of Vr1 and the memory cells M11 to Mnm, and the sensed result is determined, Pair of sense latch circuits SL12
~ Two types of dummy cells DM12 connected to SLn2 ~
DMn2 (threshold voltage is Vr2), dummy cell DM1
One of 3 to DMn3 (threshold voltage is Vr3) is selected for each sense latch.

【００５６】具体的には、例えばセンスラッチ回路ＳＬ
１１において、ノードＮ１１が高レベル、ノードＮ１２
が低レベルとし、スイッチは高レベルでオンするとする
と、センスラッチ回路ＳＬ１２においては、スイッチＳ
Ｗ１３はオフであり、スイッチＳＷ１４はオンである。
このため、２種類のダミーセルＤＭ１２とＤＭ１３の
内、ダミーセルＤＭ１２がセンスラッチ回路ＳＬ１２と
電気的に接続する。なお、ダミーセルは、図４で示した
ように通常のＭＯＳトランジスタで構成しチャネルのイ
オン打ち込み濃度を調整して所望のしきい値を得ても良
いし、メモリセルと同様にフローティングゲートを有す
る構成として、所望のしきい値電圧となるように書き込
んでおいても良い。或いは、信号Ｓｒ１〜Ｓｒ３はダミ
ーセルを制御する信号であるが、この電圧値によって所
望のしきい値電圧としても良い。例えば、フローティン
グゲート構造のダミーセルをしきい値電圧の種類だけ用
意し、この電流値をカレントミラーで通常のＭＯＳトラ
ンジスタで構成したダミーセルＤＭ１１〜ＤＭ１３に伝
えることによって実現できる。Specifically, for example, the sense latch circuit SL
11, the node N11 is at the high level and the node N12
Is set to a low level and the switch is turned on at a high level, the switch S in the sense latch circuit SL12 is
W13 is off and switch SW14 is on.
Therefore, of the two types of dummy cells DM12 and DM13, the dummy cell DM12 is electrically connected to the sense latch circuit SL12. The dummy cell may be composed of a normal MOS transistor as shown in FIG. 4 to obtain a desired threshold value by adjusting the ion implantation concentration of the channel. Alternatively, the dummy cell may have a floating gate. Alternatively, writing may be performed so that the desired threshold voltage is obtained. Alternatively, the signals Sr1 to Sr3 are signals for controlling the dummy cells, but may be a desired threshold voltage depending on this voltage value. For example, it can be realized by preparing dummy cells having a floating gate structure for each kind of threshold voltage and transmitting the current value to the dummy cells DM11 to DM13 configured by a normal MOS transistor by a current mirror.

【００５７】図４において、ＹＳ１〜ＹＳｎは上位の入
出力線ＩＯＵ及び下位の入出力線ＩＯＤとセンスラッチ
とをＹアドレス情報に応じて接続するスイッチ（このス
イッチは、前述した実施例１の図１に示したＹＳ１〜Ｙ
Ｓｎのように、ＭＯＳトランジスタで構成すれば良い）
であり、ＣＶは上位と下位の入出力線ＩＯＵとＩＯＤの
情報から２値の情報を入出力線ＩＯに出力する変換回路
である。また、Ｗ１〜Ｗｍはワード線であり、ＭＳ１〜
ＭＳｎ及びＭＤ１〜ＭＤｎはｍ個のメモリセルの組を選
択するスイッチングトランジスタであり、これらのスイ
ッチングトランジスタはそれぞれコントロール信号ＳＤ
及びＳＳにより制御される。In FIG. 4, YS1 to YSn are switches for connecting the upper input / output line IOU and the lower input / output line IOD and the sense latch in accordance with the Y address information (this switch is the same as in the first embodiment described above). YS1 to Y shown in 1
It may be composed of MOS transistors like Sn)
CV is a conversion circuit that outputs binary information to the input / output line IO from the information of the upper and lower input / output lines IOU and IOD. Further, W1 to Wm are word lines, and MS1 to
MSn and MD1 to MDn are switching transistors that select a set of m memory cells, and these switching transistors are respectively control signals SD.
And SS.

【００５８】このように構成される本実施例回路で多値
のメモリセル情報を読み出すことができる原理を、図５
を用いて説明する。いま、ダミーセルＤＭ１１〜ＤＭｎ
１のしきい値電圧をＶｒ１とし、ダミーセルＤＭ１２〜
ＤＭｎ２のしきい値電圧をＶｒ２、ダミーセルＤＭ１３
〜ＤＭｎ３のしきい値電圧をＶｒ３とする。そして、２
ビット／セル（４値のしきい値電圧となり、それぞれの
中心値が低い方からＶ１〜Ｖ４）の場合において、しき
い値電圧Ｖｒ１は電圧Ｖ２とＶ３の間であり、しきい値
電圧Ｖｒ２は電圧Ｖ３とＶ４の間、しきい値電圧Ｖｒ３
はＶ１とＶ２の間となるように設定する。このしきい値
電圧の設定は、チャネルのイオン打ち込み濃度を調整し
たりするなどして上述のように行なう。FIG. 5 shows the principle by which multi-valued memory cell information can be read by the circuit of this embodiment configured as described above.
Will be explained. Now, the dummy cells DM11 to DMn
The threshold voltage of 1 is Vr1 and the dummy cells DM12 ...
The threshold voltage of DMn2 is Vr2, the dummy cell DM13
The threshold voltage of DMn3 is set to Vr3. And 2
In the case of a bit / cell (having a four-valued threshold voltage, the center value of which is lower from V1 to V4), the threshold voltage Vr1 is between the voltages V2 and V3, and the threshold voltage Vr2 is Between the voltages V3 and V4, the threshold voltage Vr3
Is set to be between V1 and V2. The threshold voltage is set as described above by adjusting the ion implantation concentration of the channel.

【００５９】さて、図４において、ワード線例えばＷ１
が選択され、コントロール信号ＳＤ，ＳＳもこれに接続
するＭＯＳトランジスタがオンするように選択されたと
する。ここで、スイッチＳＷ１１〜ＳＷｎ１をオンし、
制御信号Ｓｒ１を立ち上げてダミーセルＤＭ１１〜ＤＭ
ｎ１をオンさせる。このＤＭ１１〜ＤＭｎ１のしきい値
電圧はＶｒ１であるので、センスラッチ回路ＳＬ１１〜
ＳＬｎ１を用いて、メモリセルのしきい値電圧がＶ１，
Ｖ２の組とＶ３，Ｖ４の組のいずれであるかを判定す
る。具体的には、ノードＮ１１〜Ｎｎ１のうち高レベル
のものはＶ３，Ｖ４の組であり、ノードＮ１２〜Ｎｎ２
のうち高レベルのものは、Ｖ１，Ｖ２の組である。な
お、どちらであるかはもちろんセンスラッチ回路ＳＬ１
１〜ＳＬｎ１の各々で異なる。Now, referring to FIG. 4, a word line such as W1 is used.
Is selected and the control signals SD and SS are also selected so that the MOS transistor connected thereto is turned on. Here, the switches SW11 to SWn1 are turned on,
The control signal Sr1 is raised to set the dummy cells DM11 to DM.
Turn on n1. Since the threshold voltages of DM11 to DMn1 are Vr1, sense latch circuits SL11 to SL11 to
Using SLn1, the threshold voltage of the memory cell is V1,
It is determined whether the set is a set of V2 or a set of V3 and V4. Specifically, among the nodes N11 to Nn1, the high level one is a set of V3 and V4, and the nodes N12 to Nn2 are
The higher level of them is a set of V1 and V2. The sense latch circuit SL1 is, of course, which one it is.
1 to SLn1 are different.

【００６０】センスラッチ回路ＳＬ１１を例にとり、ノ
ードＮ１１が高レベルであり、ノードＮ１２が低レベル
であるとする。よって、メモリセルのしきい値電圧はＶ
３又はＶ４である。ノードＮ１１が高レベルであるの
で、スイッチＳＷ１４がオンし、スイッチＳＷ１３はノ
ードＮ１２が低レベルであるのでオンしない。次に、ス
イッチＳＷ１１をオフして、スイッチＳＷ１２をオン
し、制御信号Ｓｒ２及びＳｒ３を高レベルとしてダミー
セルをオンする。スイッチＳＷ１４がオンしているた
め、ダミーセルＤＭ１２とメモリセルの比較をセンスラ
ッチ回路ＳＬ１２で行なうことになる。ダミーセルＤＭ
１２のしきい値電圧はＶ３とＶ４の間にあるので、メモ
リセルのしきい値電圧がＶ３であるかＶ４であるかを判
定できる。もし、最初センスラッチ回路ＳＬ１１におい
て、ノードＮ１１が低レベルであり、ノードＮ１２が高
レベルであれば、メモリセルのしきい値電圧はＶ１又は
Ｖ２である。この場合は、スイッチＳＷ１３がオンであ
り、スイッチＳＷ１４がオフである。よって、しきい値
電圧がＶｒ３であるダミーセルＤＭ１３が用いられるこ
とになる。しきい値電圧Ｖｒ３はＶ１とＶ２の間である
ので、メモリセルのしきい値電圧がいずれであるかを判
定できる。他のビット線に接続する２組のセンスラッチ
回路でも同様である。Taking the sense latch circuit SL11 as an example, it is assumed that the node N11 has a high level and the node N12 has a low level. Therefore, the threshold voltage of the memory cell is V
3 or V4. Since the node N11 is at the high level, the switch SW14 is turned on, and the switch SW13 is not turned on because the node N12 is at the low level. Next, the switch SW11 is turned off, the switch SW12 is turned on, and the control signals Sr2 and Sr3 are set to the high level to turn on the dummy cell. Since the switch SW14 is turned on, the dummy cell DM12 and the memory cell are compared by the sense latch circuit SL12. Dummy cell DM
Since the threshold voltage of 12 is between V3 and V4, it can be determined whether the threshold voltage of the memory cell is V3 or V4. If the node N11 is low level and the node N12 is high level in the sense latch circuit SL11, the threshold voltage of the memory cell is V1 or V2. In this case, the switch SW13 is on and the switch SW14 is off. Therefore, the dummy cell DM13 having a threshold voltage of Vr3 is used. Since the threshold voltage Vr3 is between V1 and V2, the threshold voltage of the memory cell can be determined. The same applies to the two sets of sense latch circuits connected to other bit lines.

【００６１】このようにして、２値のデータに対応した
２組のデータがセンスラッチ回路に蓄えられたことにな
る。このデータを変換回路ＣＶでバイナリのデータに変
換する。すなわち、Ｙ選択スイッチＹＳ１〜ＹＳｎのひ
とつを開いたときに、入出力線ＩＯＵとＩＯＤが例えば
両方高レベルであれば、メモリセルのしきい値電圧はＶ
４であり入出力線ＩＯには“００”の情報が出力され
る。多値情報として１セル当り２ビット以上の場合に
は、センスラッチ回路とダミーセルの数を増やしていく
か、上位の情報が確定した時点でアレー外にデータを転
送してさらに下位の情報を読み出していく。Thus, two sets of data corresponding to binary data are stored in the sense latch circuit. The conversion circuit CV converts this data into binary data. That is, when one of the Y selection switches YS1 to YSn is opened, if the input / output lines IOU and IOD are both at high level, the threshold voltage of the memory cell is V.
4 and the information "00" is output to the input / output line IO. When multi-valued information has 2 bits or more per cell, the number of sense latch circuits and dummy cells is increased, or data is transferred to the outside of the array and the lower information is read when upper information is determined. To go.

【００６２】以上の動作を、図６にタイミングチャート
で示す。なお、図６ではビット線のプリチャージ動作等
は省略している。センスラッチ回路では、ノードＮ１
１，Ｎ１２，Ｎｎ１，Ｎ１３，Ｎ２３，Ｎｎ３が高レベ
ルに、ノードＮ１２，Ｎ２２，Ｎｎ２，Ｎ１４，Ｎ２
４，Ｎｎ４が低レベルにプリセットされている。The above operation is shown in the timing chart of FIG. Note that the bit line precharge operation and the like are omitted in FIG. In the sense latch circuit, the node N1
1, N12, Nn1, N13, N23 and Nn3 are at high level, and nodes N12, N22, Nn2, N14 and N2
4, Nn4 is preset to low level.

【００６３】まず、ワード線Ｗ１とコントロール信号Ｓ
Ｄ，ＳＳが高レベルとなり、メモリセルの情報が読み出
され、スイッチＳＷ１１及び制御信号Ｓｒ１が高レベル
となり、メモリセルの電流信号とダミーセルの電流信号
がセンスラッチ回路に入力する。ここで、センスラッチ
回路が動作し、図６の例ではセンスラッチ回路ＳＬ１１
のノードＮ１１が低レベルとなり、ノードＮ１２が高レ
ベルとなる。他のセンスラッチ回路でもメモリセルの情
報に応じて、図６に示した例では、ノードＮ２１は高レ
ベルのままであり、ノードＮ２２は低レベルのままであ
り、ノードＮｎ１は低レベルとなり、Ｎｎ２は高レベル
となる。スイッチＳＷ１１〜ＳＷｎ１がオフし、センス
ラッチ回路ＳＬ１１〜ＳＬｎ１はビット線と切り離され
る。これにより、４値あるメモリセルの可能なしきい値
電圧の内、２組ある２値の組のいずれであるかの情報が
センスラッチ回路に格納されたことになる。First, the word line W1 and the control signal S
D and SS become high level, the information of the memory cell is read, the switch SW11 and the control signal Sr1 become high level, and the current signal of the memory cell and the current signal of the dummy cell are input to the sense latch circuit. Here, the sense latch circuit operates, and in the example of FIG. 6, the sense latch circuit SL11
Node N11 goes low and node N12 goes high. In the example shown in FIG. 6, the node N21 remains at the high level, the node N22 remains at the low level, the node Nn1 goes to the low level, and Nn2 also appears in other sense latch circuits according to the information of the memory cell. Will be at a high level. The switches SW11 to SWn1 are turned off, and the sense latch circuits SL11 to SLn1 are disconnected from the bit lines. As a result, the sense latch circuit stores information as to which of the two binary sets out of the possible threshold voltages of the four-valued memory cells.

【００６４】これに対応して、スイッチＳＷ１３，ＳＷ
２４，ＳＷｎ３がオンし、スイッチＳＷ１４，ＳＷ２
３，ＳＷｎ４がオフする。これによって、それぞれの組
での２値のしきい値電圧の判定が可能なダミーセルと接
続することとなる。図６の例では、一旦ワード線Ｗ１を
立ち下げる。図には示していないビット線のプリチャー
ジ動作等の後、再びワード線Ｗ１を立ち上げ、また、ス
イッチＳＷ１２をオンし、制御信号Ｓｒ２，Ｓｒ３を立
ち上げる。これによって、センスラッチ回路ＳＬ１２へ
メモリセルの電流信号とダミーセルの電流信号が入力さ
れる。なお、ワード線Ｗ１は一旦立ち下げずに立ち上げ
たままでも良い。ここで、センスラッチ回路が動作し、
メモリセルの情報に応じてセンスラッチ回路ＳＬ１２で
はノードＮ１３が低レベルとなり、ノードＮ１４が高レ
ベルとなる。また、図６に示した例では、ノードＮ２３
が低レベルとなり、ノードＮ２４が高レベルとなり、ノ
ードＮｎ３は高レベルのままであり、ノードＮｎ４は低
レベルのままである。この後、スイッチＳＷ１２〜ＳＷ
ｎ２がオフし、センスラッチ回路ＳＬ１２〜ＳＬｎ２は
ビット線と切り離される。これによって、ビット線当た
り２組のセンスラッチにメモリセルの２ビットのデータ
に応じた情報が格納されたことになる。次いで、図６に
示したようにＹ選択スイッチＹＳ１〜ＹＳｎを順次立ち
上げていく。この時の入出力線ＩＯＵとＩＯＤの電圧に
よって、入出力線ＩＯに２値の信号が出力する。Corresponding to this, the switches SW13, SW
24, SWn3 is turned on, and switches SW14, SW2
3, SWn4 turns off. By this, it connects with the dummy cell which can judge the binary threshold voltage in each group. In the example of FIG. 6, the word line W1 is once lowered. After the precharge operation of the bit lines not shown in the figure, the word line W1 is raised again, the switch SW12 is turned on, and the control signals Sr2 and Sr3 are raised. As a result, the current signal of the memory cell and the current signal of the dummy cell are input to the sense latch circuit SL12. Note that the word line W1 may be kept raised without being lowered once. Here, the sense latch circuit operates,
In the sense latch circuit SL12, the node N13 becomes low level and the node N14 becomes high level according to the information of the memory cell. In the example shown in FIG. 6, the node N23
Goes low, node N24 goes high, node Nn3 remains high and node Nn4 remains low. After this, switches SW12-SW
n2 is turned off, and the sense latch circuits SL12 to SLn2 are disconnected from the bit lines. As a result, information corresponding to the 2-bit data of the memory cell is stored in the two sets of sense latches per bit line. Next, as shown in FIG. 6, the Y selection switches YS1 to YSn are sequentially activated. A binary signal is output to the input / output line IO depending on the voltages of the input / output lines IOU and IOD at this time.

【００６５】以上、図４〜図６を用いて説明したよう
に、２組のセンスラッチ回路を設けることによって、多
値記憶情報を読み出すことができる。なお、センスラッ
チ回路は複数のビット線で共有し、スイッチで切り替え
て用いることもできる。As described above with reference to FIGS. 4 to 6, multi-valued memory information can be read by providing two sets of sense latch circuits. Note that the sense latch circuit can be shared by a plurality of bit lines and can be used by switching with a switch.

【００６６】書込み・検証動作については、実施例１と
同様に、図９〜図１３に示した方法により行なえば良
い。The writing / verifying operation may be performed by the method shown in FIGS. 9 to 13 as in the first embodiment.

【００６７】＜実施例３＞図７は、本発明に係る不揮発
性半導体多値記憶装置の第３の実施例を示す要部の回路
構成図である。図７において、Ｖｒはセンスラッチ回路
ＳＬ１〜ＳＬｎでメモリセルの情報を増幅するときの参
照電圧であり、後述するようにこの参照電圧Ｖｒはメモ
リセルの情報が２値のときに用いる。また、ＭＡはメイ
ンアンプ回路であり、ＤＢは出力バッファである。ＤＤ
１は多値情報を読み出すときの多値センス回路であり、
ＳＲ１，ＳＲ２，ＳＲ３は多値センス回路ＤＤ１を使用
するときにオンさせるスイッチであり、ＳＳ１は多値セ
ンス回路ＤＤ１を使用しない時にオンさせるスイッチで
ある。<Embodiment 3> FIG. 7 is a circuit configuration diagram of essential parts showing a third embodiment of the nonvolatile semiconductor multi-value storage device according to the present invention. In FIG. 7, Vr is a reference voltage when amplifying the information of the memory cell by the sense latch circuits SL1 to SLn, and as will be described later, this reference voltage Vr is used when the information of the memory cell is binary. Further, MA is a main amplifier circuit, and DB is an output buffer. DD
1 is a multi-valued sense circuit for reading multi-valued information,
SR1, SR2, and SR3 are switches that are turned on when the multi-valued sense circuit DD1 is used, and SS1 is a switch that is turned on when the multi-valued sense circuit DD1 is not used.

【００６８】本実施例では、多値センス回路ＤＤ１を用
いて多値情報を読み出すが、この読出し方法は第２の実
施例と本質的には同じである。すなわち、差動増幅器Ｏ
Ｐ１を用いて図５に示すところのＶｒ１のしきい値電圧
を持つダミーセルＤＭ１とメモリセルの読出し電流を比
較して、４値のしきい値電圧の可能性をまず２つにしぼ
り、その結果に従ってドライバＳＫを用いてダミーセル
ＤＭ２に接続するスイッチＳＭ２又はダミーセルＤＭ３
に接続するスイッチＳＭ３をオンさせて差動増幅器ＯＰ
２でどちらかを判定する。ダミーセルＤＭ２のしきい値
電圧は図５に示すところのＶｒ２であり、ダミーセルＤ
Ｍ３のしきい値電圧は図５に示すところのＶｒ３であ
る。こうして差動増幅器ＯＰ１の結果と差動増幅器ＯＰ
２の結果によって、変換回路ＣＶで対応する２値データ
を発生する。In this embodiment, multi-valued information is read using the multi-valued sense circuit DD1, but this reading method is essentially the same as that of the second embodiment. That is, the differential amplifier O
P1 is used to compare the read current of the dummy cell DM1 having the threshold voltage of Vr1 shown in FIG. 5 with the read current of the memory cell, and the possibility of the four-valued threshold voltage is first reduced to two. Switch SM2 or dummy cell DM3 connected to dummy cell DM2 using driver SK according to
The switch SM3 connected to is turned on to turn on the differential amplifier OP.
Either is judged in 2. The threshold voltage of the dummy cell DM2 is Vr2 shown in FIG.
The threshold voltage of M3 is Vr3 as shown in FIG. Thus, the result of the differential amplifier OP1 and the differential amplifier OP1
According to the result of 2, the conversion circuit CV generates corresponding binary data.

【００６９】第２の実施例と異なるのは、例えばワード
線Ｗ１を選択し、Ｙ選択スイッチＹＳ１をオンさせてこ
れと接続するメモリセルＭ１１のみの多値情報を読み出
すというように、ビット毎又は多値センス回路ＤＤ１及
びこれと接続する入出力線ＩＯ等を８組設けてバイト毎
の読出しとする点である。第１及び第２の実施例では、
１本のワード線で選択されたメモリセル全てもしくは一
部のメモリセル情報を、まずセンスラッチ回路などのバ
ッファに格納し、その後、２値データに変換して出力す
る。そのため、先頭のデータが出力されるまでに１マイ
クロ秒以上の時間がかかってしまう。これに対して第３
の実施例では、やはり多値センス回路ＤＤ１で変換する
ので２値データの読出しよりは遅くなるが、例えば、２
値データの読出し速度が１００ナノ秒であるときに、４
値（２ビット）データの読出し速度は２００ナノ秒程度
である。このため、例えばデータブロック全体の読出し
時間としては第１又は第２の実施例と変わらなくても、
アプリケーションによって先頭の高速読出しが必要な場
合には、本実施例の読出し回路構成が有効である。The difference from the second embodiment is that, for example, the word line W1 is selected, the Y selection switch YS1 is turned on, and the multi-valued information of only the memory cell M11 connected thereto is read out bit by bit or The point is that eight sets of multi-valued sense circuits DD1 and input / output lines IO and the like connected to them are provided to perform reading for each byte. In the first and second embodiments,
The memory cell information of all or part of the memory cells selected by one word line is first stored in a buffer such as a sense latch circuit, and then converted into binary data and output. Therefore, it takes 1 microsecond or more before the top data is output. On the other hand, the third
In the second embodiment, since the conversion is performed by the multi-valued sense circuit DD1, it is slower than the reading of binary data.
When the reading speed of the value data is 100 nanoseconds, 4
The reading speed of the value (2-bit) data is about 200 nanoseconds. Therefore, for example, even if the reading time of the entire data block is the same as in the first or second embodiment,
The read circuit configuration of this embodiment is effective when high-speed reading at the beginning is required for some applications.

【００７０】図７の回路構成では、さらに、メモリセル
のデータが２値の場合には、センスラッチ回路ＳＬ１〜
ＳＬｎに一旦読出し、その後バースト転送で読出してい
く回路と兼ねることができる。すなわち、図８に示した
ように、２値モードでは、バースト読出しとし、スイッ
チＳＳ１をオンし、スイッチＳＲ１〜ＳＲ３をオフす
る。これによって、例えばワード線Ｗ１を選択し、これ
によって選択されたメモリセルＭ１１〜Ｍｎ１の情報を
センスラッチ回路ＳＬ１〜ＳＬｎに格納し、順にメイン
アンプＭＡで増幅して、出力バッファＤＢによって出力
端子Ｄｏに読出し情報を出力する。In the circuit configuration of FIG. 7, when the data in the memory cell is binary, the sense latch circuits SL1 to SL1.
It can also serve as a circuit for reading once to SLn and then performing burst transfer. That is, as shown in FIG. 8, in the binary mode, burst read is performed, the switch SS1 is turned on, and the switches SR1 to SR3 are turned off. As a result, for example, the word line W1 is selected, the information of the memory cells M11 to Mn1 selected thereby is stored in the sense latch circuits SL1 to SLn, amplified in order by the main amplifier MA, and output terminal Do by the output buffer DB. The read information is output to.

【００７１】一方、多値モードでは、図８に示したよう
に、ランダムなビット又はバイト読出しとし、スイッチ
ＳＳ１をオフする。また、スイッチＳＲ２とＳＲ３をオ
ンさせ、ダミーセルＤＭ１を用いて前述の多値センス回
路ＤＤ１により読出しを行ない、次にスイッチＳＲ２を
オフし、スイッチＳＲ１をオンさせてダミーセルＤＭ２
又はＤＭ３を用いて前述の多値の読出しを行なう。この
結果を、変換回路ＣＶで２値データに変換し、メインア
ンプＭＡで増幅して、出力バッファＤＢによって出力端
子Ｄｏに読出し情報を出力する。なお、図７では２値の
バースト読出しとの切り替えを行なったが、第２の実施
例の回路の入出力線ＩＯＵ，ＩＯＤに図７と同様なスイ
ッチＳＲ１〜ＳＲ３，およびＳＳ１を設けて多値センス
回路ＤＤ１を接続して、本実施例での多値情報の読出し
方法と切り替えることもできる。尚、図７において、制
御信号線ＧＭは各ダミーセルＤＭ１，ＤＭ２，ＤＭ３を
オンするための信号であり、ダミーセルＤＭ１，ＤＭ
２，ＤＭ３のソースを接地電圧ＶＳに接続する。本実施
例でも、書込み・検証動作については、実施例１と同様
に、図９〜図１３に示した方法により行なえば良い。On the other hand, in the multi-value mode, as shown in FIG. 8, random bit or byte reading is performed and the switch SS1 is turned off. Also, the switches SR2 and SR3 are turned on, the multi-valued sense circuit DD1 is used to read using the dummy cell DM1, the switch SR2 is turned off, and the switch SR1 is turned on to read the dummy cell DM2.
Alternatively, the multi-valued reading described above is performed using DM3. The result is converted into binary data by the conversion circuit CV, amplified by the main amplifier MA, and read information is output to the output terminal Do by the output buffer DB. Although switching to binary burst read is performed in FIG. 7, switches SR1 to SR3 and SS1 similar to those in FIG. 7 are provided in the input / output lines IOU and IOD of the circuit of the second embodiment to provide multi-valued data. By connecting the sense circuit DD1, it is possible to switch to the method of reading multi-valued information in this embodiment. In FIG. 7, the control signal line GM is a signal for turning on the dummy cells DM1, DM2, DM3, and the dummy cells DM1, DM
2, the source of DM3 is connected to the ground voltage VS. Also in this embodiment, the write / verify operation may be performed by the method shown in FIGS. 9 to 13 as in the first embodiment.

【００７２】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above embodiments, and various design changes can be made without departing from the spirit of the present invention. Is.

【００７３】[0073]

【発明の効果】前述した実施例から明らかなように、本
発明では、読出し及び検証に用いる複数の電圧を発生で
きるワード線電圧発生回路、又は複数のダミーセルとビ
ット線毎にセンスラッチ回路を複数設けることによっ
て、書込み及び消去をファウラー・ノルトハイムトンネ
ル電流を用いて行なうフラッシュメモリにおける多値記
憶の読出し及び書込みを実現することができる。また、
隣合うしきい値電圧に対する情報のハミング距離を１に
設定することにより、多値データの書込みエラーの訂正
回路構成が容易となる。As is apparent from the above-described embodiments, according to the present invention, a plurality of word line voltage generation circuits capable of generating a plurality of voltages used for reading and verification, or a plurality of dummy cells and a plurality of sense latch circuits are provided for each bit line. By providing, it is possible to realize reading and writing of multi-valued storage in a flash memory in which writing and erasing are performed by using Fowler-Nordheim tunnel current. Also,
By setting the Hamming distance of information for adjacent threshold voltages to 1, the circuit configuration for correcting a write error of multi-valued data becomes easy.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る不揮発性半導体多値記憶装置の第
１の実施例を示す要部回路図である。FIG. 1 is a main part circuit diagram showing a first embodiment of a nonvolatile semiconductor multi-value storage device according to the present invention.

【図２】図１に示した不揮発性半導体多値記憶装置の読
出し動作例を示す説明図であり、（ａ）はワード線電圧
波形図、（ｂ）はこのワード線電圧で読み出されるメモ
リセルのしきい値電圧分布図である。2A and 2B are explanatory views showing an example of a read operation of the nonvolatile semiconductor multi-valued memory device shown in FIG. 1, in which FIG. 2A is a word line voltage waveform diagram, and FIG. 2B is a memory cell read at this word line voltage. 3 is a threshold voltage distribution diagram of FIG.

【図３】第１の実施例の動作例を示すタイミングチャー
トである。FIG. 3 is a timing chart showing an operation example of the first exemplary embodiment.

【図４】本発明に係る不揮発性半導体多値記憶装置の第
２の実施例を示す要部回路図である。FIG. 4 is a main-portion circuit diagram showing a second embodiment of the nonvolatile semiconductor multi-value storage device according to the present invention.

【図５】図４に示した不揮発性半導体多値記憶装置の読
出し動作の原理説明図であり、ダミーセルのしきい値電
圧とメモリセルのしきい値電圧分布図である。5 is a principle explanatory diagram of a read operation of the nonvolatile semiconductor multi-valued storage device shown in FIG. 4, and is a threshold voltage distribution diagram of dummy cells and threshold voltages of memory cells.

【図６】第２の実施例の動作例を示すタイミングチャー
トである。FIG. 6 is a timing chart showing an operation example of the second exemplary embodiment.

【図７】本発明に係る不揮発性半導体多値記憶装置の第
３の実施例を示す要部回路図である。FIG. 7 is a main part circuit diagram showing a third embodiment of the nonvolatile semiconductor multi-value storage device according to the present invention.

【図８】図７に示した不揮発性半導体多値記憶装置の２
つの読出し動作例を示す図である。FIG. 8 is a diagram of the nonvolatile semiconductor multilevel memory device 2 shown in FIG.
It is a figure which shows one read-out operation example.

【図９】図１に示した不揮発性半導体多値記憶装置の書
込み・検証動作例を示す図である。9 is a diagram showing a write / verify operation example of the nonvolatile semiconductor multi-value memory device shown in FIG. 1;

【図１０】図１に示した不揮発性半導体多値記憶装置の
ハミング距離を１とするデータの書込み方法を示す説明
図である。10 is an explanatory diagram showing a method of writing data in which the Hamming distance is 1 in the nonvolatile semiconductor multilevel memory device shown in FIG. 1;

【図１１】図１に示した不揮発性半導体多値記憶装置の
３種類の書込み・検証時のワード線タイミング例を示す
図であり、（１）はワード線電圧及び書込みパルス幅が
一定の場合、（２）はワード線電圧が一定で、書込みパ
ルス幅が増加する場合、（３）はワード線電圧が増加
し、書込みパルス幅が一定の場合である。11 is a diagram showing an example of word line timings at the time of writing / verifying three types of the nonvolatile semiconductor multi-valued memory device shown in FIG. 1, where (1) is a case where the word line voltage and the write pulse width are constant. , (2) is a case where the word line voltage is constant and the write pulse width is increased, and (3) is a case where the word line voltage is increased and the write pulse width is constant.

【図１２】図１１に示した（２）の書込み動作のフロー
例を示す図である。12 is a diagram showing a flow example of the write operation of (2) shown in FIG.

【図１３】図１１に示した（３）の書込み動作のフロー
例を示す図である。13 is a diagram showing a flow example of the write operation of (3) shown in FIG.

【図１４】図１に示した不揮発性半導体多値記憶装置で
用いる読出し及び検証動作時のワード線電圧発生回路の
一例を示す要部回路図である。FIG. 14 is a main part circuit diagram showing an example of a word line voltage generation circuit at the time of read and verify operations used in the nonvolatile semiconductor multi-value storage device shown in FIG. 1.

【図１５】図１に示した不揮発性半導体多値記憶装置で
用いる読出し及び検証動作時のワード線電圧発生回路の
別の例を示す要部回路図である。FIG. 15 is a main part circuit diagram showing another example of the word line voltage generation circuit at the time of read and verify operations used in the nonvolatile semiconductor multi-value storage device shown in FIG. 1.

【図１６】図１５に示したワード線電圧発生回路で用い
る可変基準電圧発生回路の一例を示す要部回路図であ
る。16 is a main part circuit diagram showing an example of a variable reference voltage generation circuit used in the word line voltage generation circuit shown in FIG.

【図１７】図１５に示したワード線電圧発生回路で用い
る可変基準電圧発生回路の別の例を示す要部回路図であ
る。17 is a main part circuit diagram showing another example of the variable reference voltage generation circuit used in the word line voltage generation circuit shown in FIG. 15. FIG.

【図１８】不揮発性半導体記憶装置の従来例を示す要部
回路図である。FIG. 18 is a main-portion circuit diagram showing a conventional example of a nonvolatile semiconductor memory device.

【符号の説明】[Explanation of symbols]

ＣＶ…変換回路、 Ｍ１１〜Ｍｍｎ…メモリセル、 ＭＳ１〜ＭＳｎ，ＭＤ１〜ＭＤｎ…選択トランジスタ、 Ｗ１〜Ｗｍ…ワード線、 Ｂ１〜Ｂｎ…ビット線、 ＳＬ１〜ＳＬｎ，ＳＬ１１〜ＳＬｎ２…センスラッチ回
路、 Ｋ１〜Ｋｎ…情報保持及び検証回路、 ＶＷＧ１，ＶＷＧ２…ワード線電圧発生回路、 ＶＧ…基準電圧発生回路、 ＤＤ１…多値センス回路、 ＶＲ１〜ＶＲ３…多値読出し／検証ワード線電圧、 Ｖｒ１〜Ｖｒ３…多値読出し／検証レファレンス電圧。CV ... Conversion circuit, M11-Mmn ... Memory cell, MS1-MSn, MD1-MDn ... Selection transistor, W1-Wm ... Word line, B1-Bn ... Bit line, SL1-SLn, SL11-SLn2 ... Sense latch circuit, K1 -Kn ... Information holding and verification circuit, VWG1, VWG2 ... Word line voltage generation circuit, VG ... Reference voltage generation circuit, DD1 ... Multi-valued sense circuit, VR1-VR3 ... Multi-valued read / verification word line voltage, Vr1-Vr3 ... Multi-value read / verify reference voltage.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平７−169284（ＪＰ，Ａ) 特開 平６−60674（ＪＰ，Ａ) 特開 平６−268181（ＪＰ，Ａ) 特開 平６−131881（ＪＰ，Ａ) 特開 平６−267285（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/02 H01L 21/8247 H01L 27/115 H01L 29/788 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. ⁷ Identification code FI H01L 29/792 (56) References JP-A-7-169284 (JP, A) JP-A-6-60674 (JP, A) Kaihei 6-268181 (JP, A) JP-A-6-131881 (JP, A) JP-A-6-267285 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) G11C 16 / 02 H01L 21/8247 H01L 27/115 H01L 29/788

Claims (22)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】フローティングゲートを有するメモリセル
を複数有するメモリセルアレイと、 第１の書込み動作と上記第１の書込み動作の後に実行さ
れる第２の書込み動作を実行する書込み回路とを有し、 上記メモリセルのしきい値電圧は、そのフローティング
ゲートに注入された電荷量に依存して、上記メモリセル
に少なくとも３値の情報を記憶するため、消去状態、第
２状態、上記消去状態と上記第２状態との間に位置する
第１状態のうちのいずれかの値をとり、上記書込み回路は、書込みを行なうメモリセルに対して
上記消去状態から上記第１状態に書き込むために上記第
１の書込動作を行ない、上記第１状態に書き込まれたメ
モリセルのうち上記第２状態に書き込むメモリセルに対
して上記第２の書込み動作を行ない、 上記第１の書込み動作においては、情報を書き込むため
にそのしきい値電圧を遷移させるメモリセルに対して複
数のパルスを印加し、上記複数のパルスには第１の開始
パルスと第１の終了パルスとを含み、その振幅は上記第
１の書込み動作期間中増大し、 上記第２の書込み動作においては、第２の開始パルスと
第２の終了パルスとを含む複数のパルスを印加し、その
振幅は上記第２の書込み動作期間中増大し、 上記第１の終了パルスの振幅は上記第１の開始パルスの
振幅よりも大きく、上記第２の終了パルスの振幅は上記
第２の開始パルスの振幅よりも大きく、上記第１の終了
パルスは上記第２の開始パルスよりも大きいことを特徴
とする不揮発性半導体記憶装置。1. A memory cell array having a plurality of memory cells having floating gates, and a write circuit for performing a first write operation and a second write operation executed after the first write operation, Since the threshold voltage of the memory cell stores at least ternary information in the memory cell depending on the amount of charge injected into the floating gate, the erased state, the second state, the erased state and the erased state are stored. The write circuit takes a value of any one of the first states located between the second state and the second state ,
In order to write from the erased state to the first state, the first
1 is performed and the memory written in the first state is written.
Of memory cells that are to be written to the second state
Then, the second write operation is performed. In the first write operation, a plurality of pulses are applied to the memory cell whose threshold voltage is changed to write information, and the plurality of pulses are applied to the plurality of pulses. Includes a first start pulse and a first end pulse, the amplitude of which increases during the first write operation, and in the second write operation, a second start pulse and a second end pulse. A plurality of pulses are applied, the amplitude of which increases during the second write operation, the amplitude of the first end pulse is greater than the amplitude of the first start pulse, and the second end The nonvolatile semiconductor memory device, wherein the amplitude of the pulse is larger than the amplitude of the second start pulse, and the first end pulse is larger than the second start pulse. 【請求項２】請求項１記載の不揮発性半導体記憶装置に
おいて、上記第１の書込み動作における複数のパルスと
上記第２の書込み動作における複数のパルスとはほぼ同
じ波形であることを特徴とする不揮発性半導体記憶装
置。2. The nonvolatile semiconductor memory device according to claim 1, wherein the plurality of pulses in the first write operation and the plurality of pulses in the second write operation have substantially the same waveform. Nonvolatile semiconductor memory device. 【請求項３】フローティングゲートを有するメモリセル
を複数有するメモリセルアレイと、 第１の書込み動作と上記第１の書込み動作の後に実行さ
れる第２の書込み動作を実行する書込み回路とを有し、 上記メモリセルのしきい値電圧は、そのフローティング
ゲートに注入された電荷量に依存して、上記メモリセル
に少なくとも３値の情報を記憶するため、消去状態、第
２状態、上記消去状態と上記第２状態との間に位置する
第１状態のうちのいずれかの値をとり、上記書込み回路は、書込みを行なうメモリセルに対して
上記消去状態から上記第１状態に書き込むために上記第
１の書込動作を行ない、上記第１状態に書き込まれたメ
モリセルのうち上記第２状態に書き込むメモリセルに対
して上記第２の書込み動作を行ない、 上記第１の書込み動作は、第１の開始パルスとその後第
１の終了パルスとを印加する動作を含み、上記第１の開
始パルスは上記第１状態にそのしきい値電圧を遷移させ
るメモリセルに対して印加され、 上記第２の書込み動作は、第２の開始パルスとその後第
２の終了パルスとを印加する動作を含み、上記第２の開
始パルスはしきい値電圧が上記第１状態に遷移されたメ
モリセルのうち更に上記第２状態にそのしきい値電圧を
遷移させる少なくとも一つのメモリセルに対して印加さ
れ、 上記第１の終了パルスの振幅は上記第１の開始パルスの
振幅よりも大きく、上記第２の終了パルスの振幅は上記
第２の開始パルスの振幅よりも大きく、上記第１の終了
パルスは上記第２の開始パルスよりも大きいことを特徴
とする不揮発性半導体記憶装置。3. A memory cell array having a plurality of memory cells having floating gates, and a write circuit for executing a first write operation and a second write operation executed after the first write operation, Since the threshold voltage of the memory cell stores at least ternary information in the memory cell depending on the amount of charge injected into the floating gate, the erased state, the second state, the erased state and the erased state are stored. The write circuit takes a value of any one of the first states located between the second state and the second state ,
In order to write from the erased state to the first state, the first
1 is performed and the memory written in the first state is written.
Of memory cells that are to be written to the second state
Then, the second write operation is performed, and the first write operation includes an operation of applying a first start pulse and then a first end pulse, and the first start pulse is the first state. to be applied to the threshold voltage the memory cell to transition the said second write operation includes an operation for applying a second start pulse and a subsequent second end pulse, the second start of the The pulse is a signal whose threshold voltage has transited to the first state.
Applied to at least one memory cell of the memory cell whose threshold voltage is transited to the second state, the amplitude of the first end pulse is greater than the amplitude of the first start pulse, and The nonvolatile semiconductor memory device, wherein the amplitude of the second end pulse is larger than the amplitude of the second start pulse, and the first end pulse is larger than the second start pulse. 【請求項４】請求項３記載の不揮発性半導体記憶装置に
おいて、上記第１の書込み動作における複数のパルスと
上記第２の書込み動作における複数のパルスとはほぼ同
じ波形であることを特徴とする不揮発性半導体記憶装
置。4. The non-volatile semiconductor memory device according to claim 3, wherein the plurality of pulses in the first write operation and the plurality of pulses in the second write operation have substantially the same waveform. Nonvolatile semiconductor memory device. 【請求項５】請求項３記載の不揮発性半導体記憶装置に
おいて、 上記メモリセルアレイに記憶する書込みデータが入力さ
れる入力端子と、 上記入力端子と接続され、上記書込みデータから上記メ
モリセルのしきい値電圧の遷移を制御する制御信号を生
成する書込みデータ回路とを有することを特徴とする不
揮発性半導体記憶装置。5. The non-volatile semiconductor memory device according to claim 3, wherein an input terminal for inputting write data to be stored in said memory cell array is connected to said input terminal, and the threshold of said memory cell is determined from said write data. A non-volatile semiconductor memory device, comprising: a write data circuit that generates a control signal that controls a transition of a value voltage. 【請求項６】請求項５記載の不揮発性半導体記憶装置に
おいて、 上記メモリセルのしきい値電圧の遷移を制御する制御信
号を格納するラッチ回路を有することを特徴とする不揮
発性半導体記憶装置。6. The non-volatile semiconductor memory device according to claim 5, further comprising a latch circuit storing a control signal for controlling transition of a threshold voltage of the memory cell. 【請求項７】請求項６記載の不揮発性半導体記憶装置に
おいて、上記ラッチ回路は上記メモリセルから読み出さ
れた信号を格納することを特徴とする不揮発性半導体記
憶装置。7. The non-volatile semiconductor memory device according to claim 6, wherein the latch circuit stores a signal read from the memory cell. 【請求項８】請求項３記載の不揮発性半導体記憶装置に
おいて、上記第１の書込み動作期間中には第１の検証電
圧を用いる第１の検証動作が実行され、上記第２の書込
み動作期間中には第２の検証電圧を用いる第２の検証動
作が実行されることを特徴とする不揮発性半導体記憶装
置。8. The nonvolatile semiconductor memory device according to claim 3, wherein a first verify operation using a first verify voltage is executed during the first write operation period, and the second write operation period. A non-volatile semiconductor memory device, characterized in that a second verification operation using a second verification voltage is executed therein. 【請求項９】請求項３記載の不揮発性半導体記憶装置に
おいて、上記第１の書込み動作の所定期間中に印加され
るパルスの振幅が増大され、上記第２の書込み動作の所
定期間中に印加されるパルスの振幅が増大されることを
特徴とする不揮発性半導体記憶装置。9. The non-volatile semiconductor memory device according to claim 3, wherein the amplitude of a pulse applied during a predetermined period of the first write operation is increased, and the pulse is applied during a predetermined period of the second write operation. Non-volatile semiconductor memory device characterized in that the amplitude of the pulse generated is increased. 【請求項１０】請求項３記載の不揮発性半導体記憶装置
において、上記メモリセルに少なくとも４値の情報を記
憶するため、消去状態、第１状態、第２状態、第３状態
のうちのいずれかの値をとり、 上記第１状態は上記消去状態と上記第２状態との間に位
置し、上記第２状態は上記第１状態と上記第３状態との
間に位置することを特徴とする不揮発性半導体記憶装
置。10. The non-volatile semiconductor memory device according to claim 3, wherein at least four-valued information is stored in said memory cell, and therefore any one of an erased state, a first state, a second state and a third state is selected. And the first state is located between the erased state and the second state, and the second state is located between the first state and the third state. Nonvolatile semiconductor memory device. 【請求項１１】請求項３記載の不揮発性半導体記憶装置
において、そのしきい値電圧が上記第１状態または上記
第２状態であるメモリセルが消去命令の実行により消去
状態に遷移することを特徴とする不揮発性半導体記憶装
置。11. The non-volatile semiconductor memory device according to claim 3, wherein a memory cell whose threshold voltage is in said first state or said second state is transitioned to an erased state by executing an erase command. Nonvolatile semiconductor memory device. 【請求項１２】請求項８記載の不揮発性半導体記憶装置
において、上記消去状態にあるメモリセルのしきい値電
圧Ｖｔｈ０、上記第１状態にあるメモリセルのしきい値
電圧Ｖｔｈ１、上記第２状態にあるメモリセルのしきい
値電圧Ｖｔｈ２は、Ｖｔｈ０＞Ｖｔｈ１＞Ｖｔｈ２の関
係を有し、 上記第１の検証電圧Ｖｖ１と上記第２の検証電圧Ｖｖ２
とは、Ｖｔｈ１＜Ｖｖ１＜Ｖｔｈ０及びＶｔｈ２＜Ｖｖ
２＜Ｖｔｈ１の関係を満たすことを特徴とする不揮発性
半導体記憶装置。12. The nonvolatile semiconductor memory device according to claim 8, wherein the threshold voltage Vth0 of the memory cell in the erased state, the threshold voltage Vth1 of the memory cell in the first state, and the second state. Has a relationship of Vth0>Vth1> Vth2, the first verification voltage Vv1 and the second verification voltage Vv2.
Means Vth1 <Vv1 <Vth0 and Vth2 <Vv
A nonvolatile semiconductor memory device characterized by satisfying a relationship of 2 <Vth1. 【請求項１３】請求項３記載の不揮発性半導体記憶装置
において、上記メモリセルはビット線に接続され、 上記ビット線に接続されるメモリノードを有し、上記ビ
ット線と入出力線とを選択的に接続するスイッチとを有
するセンスラッチ回路と、 上記センスラッチ回路は、上記スイッチにより選択的に
上記ビット線に接続され、データラッチ回路としても機
能することを特徴とする不揮発性半導体記憶装置。13. The non-volatile semiconductor memory device according to claim 3, wherein the memory cell is connected to a bit line, has a memory node connected to the bit line, and selects the bit line and the input / output line. A non-volatile semiconductor memory device, comprising: a sense latch circuit having a switch electrically connected thereto; and the sense latch circuit, which is selectively connected to the bit line by the switch and also functions as a data latch circuit. 【請求項１４】請求項１２記載の不揮発性半導体記憶装
置において、上記第１の書込み動作と上記第２の書込み
動作に応じて、検証電圧を切り換える電圧発生回路を有
することを特徴とする不揮発性半導体記憶装置。14. The non-volatile semiconductor memory device according to claim 12, further comprising a voltage generation circuit for switching a verification voltage according to the first write operation and the second write operation. Semiconductor memory device. 【請求項１５】請求項３記載の不揮発性半導体記憶装置
において、上記消去状態にあるメモリセルのしきい値電
圧Ｖｔｈ０、上記第１状態にあるメモリセルのしきい値
電圧Ｖｔｈ１、上記第２状態にあるメモリセルのしきい
値電圧Ｖｔｈ２は、Ｖｔｈ０＞Ｖｔｈ１＞Ｖｔｈ２の関
係を有し、 上記しきい値電圧は、上記消去状態、上記第１状態及び
上記第２状態によって表されるビット情報のハミング距
離が隣接するしきい値電圧で最小となっていることを特
徴とする不揮発性半導体記憶装置。15. The nonvolatile semiconductor memory device according to claim 3, wherein the threshold voltage Vth0 of the memory cell in the erased state, the threshold voltage Vth1 of the memory cell in the first state, and the second state. Has a relationship of Vth0>Vth1> Vth2, and the threshold voltage of the memory cell is in the erased state, the first state, and the second state of the bit information. A non-volatile semiconductor memory device having a minimum Hamming distance between adjacent threshold voltages. 【請求項１６】請求項３記載の不揮発性半導体記憶装置
において、上記消去状態にあるメモリセルのしきい値電
圧Ｖｔｈ０、上記第１状態にあるメモリセルのしきい値
電圧Ｖｔｈ１、上記第２状態にあるメモリセルのしきい
値電圧Ｖｔｈ２は、Ｖｔｈ０＞Ｖｔｈ１＞Ｖｔｈ２の関
係を有し、 上記しきい値電圧は、上記消去状態、上記第１状態及び
上記第２状態によって表されるビット情報のハミング距
離が隣接するしきい値電圧で１となっていることを特徴
とする不揮発性半導体記憶装置。16. The non-volatile semiconductor memory device according to claim 3, wherein the threshold voltage Vth0 of the memory cell in the erased state, the threshold voltage Vth1 of the memory cell in the first state, and the second state. Has a relationship of Vth0>Vth1> Vth2, and the threshold voltage of the memory cell is in the erased state, the first state, and the second state of the bit information. A non-volatile semiconductor memory device having a Hamming distance of 1 at adjacent threshold voltages. 【請求項１７】請求項８記載の不揮発性半導体記憶装置
において、上記第１の検証電圧と上記第２の検証電圧と
は異なることを特徴とする不揮発性半導体記憶装置。17. The non-volatile semiconductor memory device according to claim 8, wherein the first verification voltage and the second verification voltage are different from each other. 【請求項１８】フローティングゲートを有する複数のメ
モリセルと、 上記メモリセルに接続されるワード線及びビット線と、 第１の書込み動作と上記第１の書込み動作の後に実行さ
れる第２の書込み動作を実行する書込み回路とを有し、 上記メモリセルのしきい値電圧は、そのフローティング
ゲートに注入された電荷量に依存して、上記メモリセル
に少なくとも３値の情報を記憶するため、消去状態、第
２状態、上記消去状態と上記第２状態との間に位置する
第１状態のうちのいずれかの値をとり、上記書込み回路は、書込みを行なうメモリセルに対して
上記消去状態から上記第１状態に書き込むために上記第
１の書込動作を行ない、上記第１状態に書き込まれたメ
モリセルのうち上記第２状態に書き込むメモリセルに対
して上記第２の書込み動作を行ない、 上記第１の書込み動作は、上記ワード線に第１の開始パ
ルスと上記第１の開始パルスに後続する第１の終了パル
スの印加動作を含み、 上記第２の書込み動作は、上記ワード線に第２の開始パ
ルスと上記第２の開始パルスに後続する第２の終了パル
スの印加動作を含み、 上記第１の終了パルスの振幅は上記第１の開始パルスの
振幅よりも大きく、上記第２の終了パルスの振幅は上記
第２の開始パルスの振幅よりも大きく、上記第１の終了
パルスは上記第２の開始パルスよりも大きいことを特徴
とする不揮発性半導体記憶装置。18. A plurality of memory cells having floating gates, a word line and a bit line connected to the memory cells, a first write operation, and a second write operation executed after the first write operation. A write circuit that performs an operation, the threshold voltage of the memory cell stores at least ternary information in the memory cell depending on the amount of charge injected into the floating gate, State, a second state, or a first state located between the erased state and the second state, the write circuit takes the value for the memory cell to be written.
In order to write from the erased state to the first state, the first
1 is performed and the memory written in the first state is written.
Of memory cells that are to be written to the second state
And performing the second write operation, wherein the first write operation includes applying a first start pulse to the word line and a first end pulse following the first start pulse, The second write operation includes an operation of applying a second start pulse and a second end pulse following the second start pulse to the word line, and the amplitude of the first end pulse is the first end pulse. The amplitude of the second end pulse is larger than the amplitude of the start pulse, the amplitude of the second end pulse is larger than the amplitude of the second start pulse, and the first end pulse is larger than the second start pulse. Nonvolatile semiconductor memory device. 【請求項１９】請求項１８記載の不揮発性半導体記憶装
置において、上記第１及び第２の開始パルスはほぼ同様
の振幅であることを特徴とする不揮発性半導体記憶装
置。19. The non-volatile semiconductor memory device according to claim 18, wherein the first and second start pulses have substantially the same amplitude. 【請求項２０】請求項１８記載の不揮発性半導体記憶装
置において、上記第１及び第２の終了パルスはほぼ同様
の振幅であることを特徴とする不揮発性半導体記憶装
置。20. The non-volatile semiconductor memory device according to claim 18, wherein the first and second end pulses have substantially the same amplitude. 【請求項２１】請求項１８記載の不揮発性半導体記憶装
置において、 上記第１の書込み動作は、上記ワード線に上記第１の開
始パルスに後続し、上記第１の終了パルスに先立つ第１
の中間パルスの印加動作を含み、 上記第２の書込み動作は、上記ワード線に上記第２の開
始パルスに後続し、上記第２の終了パルスに先立つ第２
の中間パルスの印加動作を含み、 上記第１の中間パルスの振幅は上記第１の開始パルスの
振幅よりも大きく、上記第１の終了パルスの振幅は上記
第１の中間パルスの振幅よりも大きく、上記第２の中間
パルスの振幅は上記第２の開始パルスの振幅よりも大き
く、上記第２の終了パルスの振幅は上記第２の中間パル
スの振幅よりも大きいことを特徴とする不揮発性半導体
記憶装置。21. The non-volatile semiconductor memory device according to claim 18, wherein the first write operation is performed on the word line after the first start pulse and before the first end pulse.
The second write operation follows the second start pulse and precedes the second end pulse in the word line.
The amplitude of the first intermediate pulse is greater than the amplitude of the first start pulse, and the amplitude of the first end pulse is greater than the amplitude of the first intermediate pulse. The amplitude of the second intermediate pulse is larger than the amplitude of the second start pulse, and the amplitude of the second end pulse is larger than the amplitude of the second intermediate pulse. Storage device. 【請求項２２】請求項２１記載の不揮発性半導体記憶装
置において、上記第１の中間パルスと上記第２の中間パ
ルスとはほぼ同じ振幅であることを特徴とする不揮発性
半導体記憶装置。22. The non-volatile semiconductor memory device according to claim 21, wherein the first intermediate pulse and the second intermediate pulse have substantially the same amplitude.