JP3504134B2 - 実装方法 - Google Patents
実装方法Info
- Publication number
- JP3504134B2 JP3504134B2 JP04082198A JP4082198A JP3504134B2 JP 3504134 B2 JP3504134 B2 JP 3504134B2 JP 04082198 A JP04082198 A JP 04082198A JP 4082198 A JP4082198 A JP 4082198A JP 3504134 B2 JP3504134 B2 JP 3504134B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- chip
- substrate
- area
- particles
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Wire Bonding (AREA)
Description
ウン実装した構成が含まれる、例えばCOG、COB、
MCM等の実装構造に関する。
する場合、チップ電極と基板電極がほぼ同一形状で形成
された実装構造が知られている。図6、図7、図8に従
来の実装構造のチップ電極と基板電極の一部を示す。ベ
アチップのフェイスダウン実装においては、チップ電極
と基板電極とを互いに対向させ、両電極が重なり合うよ
うにチップと基板の相対位置を合わせ、この状態で接続
して両電極間の電気的導通を得ている。図6〜8ではチ
ップ電極1と基板電極2は同一の形状であり、実装時に
互いに対向するチップ電極1と基板電極2が重なる部分
が接続有効エリア3になる。
は中程度、図8は比較的大きな電極をそれぞれ備えた場
合の従来例を示している。これらの図の(a)では位置
合わせ誤差が無く実装されている場合で、電極全面が接
続有効エリア3となっている。またこれら各図の(b)
ではチップ電極1と基板電極2の対向位置がずれて実装
されている場合であり、図6(b)、図7(b)ではオ
ープン、図8(b)では隣接電極間ショートの接続不良
が発生している。
別の明確でない場合の実装構造例におけるチップ電極と
基板電極の一部を示す。通常、基板電極の形状は配線が
引き出されている部分以外はチップ電極の形状と同一で
ある。すなわち、チップ電極1は図7と同形状で、基板
電極2はチップの外側の方向に、基板側配線部7と一体
になって延びており、両者間の境界ははっきりしていな
い。ここでも、(a)は位置合わせズレのない場合、
(b)は位置合わせズレにより一部の電極でオープンの
接続不良が発生している場合を示している。
が明確でない場合でも、配線が引き出されている部分以
外はチップ電極と同一形状であれば、チップ電極と基板
電極の形状は同じであるとみなす。図5は従来の実装構
造において、位置がずれた状態で接続された場合を示す
断面図である。ここでは、接続手段として異方性導電膜
が用いられており、導伝粒子6によりチップ電極と基板
電極の電気的導通が実現されている。
は存在するものの、導電粒子の存在により、良、不良が
発生している。すなわち、対向する電極間に導電粒子が
なければオープンとなり、対向する電極間にのみ導電粒
子が存在すれば正常の接続となり、隣接する電極間に導
電粒子が存在すれば隣接電極ショートが発生することと
なる。
する電極の形状が同一の従来の実装構造では次のような
問題点がある。 (1) 例えば図6(b)、図7(b)、図9(b)の
ように、基板電極とチップ電極の相対位置の僅かなずれ
により、接続オープンが発生する。 (2) 例えば図8(b)のように、実装位置が僅かに
ずれるだけで隣接電極間ショートが発生する場合があ
る。 (3) 実装位置がずれると、設計時の電極面積に対し
て接続有効面積が減少してしまい、電流容量の不足や、
抵抗値の増加、等の不具合が発生する場合がある。 (4) 異方性導電膜を用いて電気的接続を行う場合、
実装位置がずれて接続有効面積が減少すると、対向する
電極間に導電粒子が必要数確保できなくなり、オープ
ン、抵抗値の増大、信頼性悪化等が発生する場合がある
(図5オープン部)。 (5) 異方性導電膜を用いて接続を行う場合、実装位
置がずれて隣接電極との距離が短くなりすぎると、導電
粒子が隣接電極間に挟まる確率が高くなり、ショートが
発生する場合がある(図5ショート部)。 (6) 逆に、上述した位置ズレによる接続不良を防ぐ
ためには、非常に位置合わせ誤差の小さい実装工程・装
置が必要となり、設備の長サイクルタイム化、高精度・
高価格化が避けられず、コストアップにつながる。
れにより発生するオープン不良、ショート不良、抵抗値
変化を低減し、や信頼性低下を防ぐとともに位置ズレの
許容度を大きくできる実装構造を提供することにある。
に、この発明はベアチップを基板にフェイスダウン実装
する実装構造において、チップ電極の形状とチップ電極
と対応する基板電極との形状が異なるように構成する。
具体的には、チップ電極と基板電極の電極形状が同一で
実装位置ズレがあった場合に懸念される不具合の種類に
より次の(1)〜(3)のように構成する。 (1) オープンが懸念される場合には、一方の電極形
状をより大きくする。 (2) 隣接電極間のショートが懸念される場合には、
一方の電極形状を隣接電極の方向に小さく(細く)す
る。 (3) ズレの方向によりオープンと隣接電極間ショー
トの両方が懸念される場合には、一方の電極形状を、オ
ープンの懸念がより強い方向には大きく、ショートの懸
念がより強い方向には小さく、オープン/ショートの懸
念が同程度と考えられる方向は同じ大きさにする。
ョートの懸念の程度や、電極寸法の変更量は、元の(同
じ大きさの場合の)電極形状・実装方式・製造工程での
実装位置誤差、等を考慮して決定する。特に異方性導電
膜等の分散された導電粒子により電気的接続を図る場合
には導電粒子の密度、導電粒子の分布、絶縁保証
距離、一電極当たりに必要な導電粒子個数、電極ピ
ッチ及び実装位置誤差、とを考慮して、チップ電極と
基板電極の一方または両方の形状を決定する。
以下のような作用が得られる。 (1) チップ電極と基板電極の形状が同一ではオープ
ンが発生してしまう位置ずれでも、一方の電極形状をよ
り大きくすることにより、大きくなった方の電極の拡大
部が接続有効エリアとなり、オープンにはならない。 (2) チップ電極と基板電極の形状が同一では隣接電
極間ショートが発生してしまう位置ずれでも、一方の電
極形状を隣接電極方向により小さく(細く)することに
より、隣接電極間にまたがってショートしてしまう部分
が小さくなった方の電極の縮小部で存在しなくなるの
で、隣接電極間の絶縁(距離)を確保できる。
一では位置ズレの方向によりオープンまたは隣接電極間
ショートが発生してしまう場合でも、一方の電極形状を
オープンが発生する方向には大きく、隣接電極間ショー
トが発生する方向には小さくすることにより、同じズレ
量でもオープン/隣接間ショートとも発生しないように
出来る。
状とすることで、位置ズレ量による接続有効エリアの面
積変化を最小限に出来る。したがって、有効エリアの面
積が接続抵抗や電流容量や信頼性等に影響を与える場
合、位置ズレがあっても安定した接続品質を維持でき
る。 (5) チップ電極と基板電極の形状が同一で、接続に
異方性導電膜等の導電粒子が分散されたものを用いた場
合においては、位置ズレが発生し、それが有効接続面積
が確保されている程度であっても、導電粒子が電極間に
存在しなくて接続オープンとなったり、必要な粒子個数
未満しか電極間に存在しなくて接続抵抗値が大きくなっ
たり信頼性が悪化するとか、隣接電極との隙間があって
もその隙間に導電粒子または導電粒子の凝集したものが
挟まれてショートしてしまう等の現象が発生する場合で
も、導電粒子密度、導電粒子の分布、絶縁保証距
離、一電極当たりに必要な導電粒子個数、電極ピッ
チ及び実装位置誤差を考慮して、電極形状を決定する
ことにより、同じ位置ズレ量でも必要な導電粒子数を電
極間に確保して、かつ隣接電極間に粒子または粒子群が
挟まることがないように出来る。
密度・導電粒子の分布・一電極あたりに必要な最低粒子
個数から、統計的手法を用いて、必要な歩留まりを確保
するための最低接続有効エリア面積Sminを求める。す
なわち、ある面積内の導電粒子個数の分布はポアソン分
布で近似することが出来、更にポアソン分布は、粒子密
度と相関のある平均粒子個数のみをパラメータとして決
定される。ここで最低粒子個数が必要な歩留まり以上の
確率で確保できる面積を最低接続有効エリア面積Smin
とする。
ズレがあった場合の、実質有効エリア面積Sと(電極ピ
ッチと関係のある)隣接電極との距離Lが、それぞれS
>Smin、L>Lz(Lzは絶縁保証距離)なる関係をを
同時に満たすように、電極形状を設定する。このように
することにより実装位置誤差が原因となる接続不良を最
小限に抑えられる。
きくなるので、より安価な装置で、高速に実装が可能に
なり、コストダウンを図れる。 (7) 従来必要とされた高精度な実装工程を利用すれ
ば、より、電極ピッチの小さい場合の実装も可能とな
り、実装構造の小型化・高密度化が図れ、低価格・高性
能化が実現できる。
基づいて説明する。図1は本発明にかかる実装構造の第
1の実施例のチップ電極と基板電極の一部を示す上面図
である。ここで(a)は位置ズレのない場合、(b)は
チップ外形線4と本来のチップ外形線5のズレからわか
るように、チップが基板に対して水平(X軸)方向、垂
直(Y軸)方向にそれぞれ(X1、Y1)分ずれている
場合を示している。仮に、ここでのチップ電極1の形状
と、(b)での位置ズレ量(X1,Y1)は図6の従来
例のものと同一であるとする。本実施例では基板電極2
の形状がチップ電極よりも、X,Y方向とも3倍の長さ
(面積9倍)となっている。基板電極が大きいことによ
り、位置がずれた(b)の状態でも、接続有効エリア3
が確保され、オープンになることが防げている。さらに
接続有効エリア3の面積も変化していない。
施例のチップ電極と基板電極の一部を示す上面図であ
る。ここで(a)は位置ズレのない場合、(b)はチッ
プ外形線4と本来のチップ外形線5のズレからわかるよ
うに、チップが基板に対して、垂直(Y軸)方向にY2
分ずれている場合を示している。ここでのチップ電極の
形状と、(b)での位置ズレ量Y2は図7の従来例のも
のと同一である。本実施例は基板電極2の形状をチップ
電極1に対してY方向の上下(±)方向に3倍に広げた
ものである。基板電極が大きいことにより、位置がずれ
た(b)の状態でも、接続有効部エリア3は確保され、
オープンになることが防げている。さらに接続有効エリ
ア3の面積も変化していない。また本実施例の場合、基
板電極2はX方向にも広げるとX方向の位置ズレに対し
てオープンは発生し難くなるが、逆に隣接電極間ショー
トが発生し易くなる。従って基板電極2のX方向の寸法
はチップ電極1と同一とした。
施例のチップ電極と基板電極の一部を示す上面図であ
る。ここで(a)は位置ズレのない場合、(b)はチッ
プ外形線1と本来のチップ外形線2のズレからわかるよ
うに、チップが基板に対して水平(X軸)方向、垂直
(Y軸)方向にそれぞれ(X3、Y3)分ずれている場
合を示している。ここでのチップ電極1の形状と、
(b)での位置ズレ量(X3,Y3)は図8の従来例の
ものと同一である。本実施例では基板電極2の形状がチ
ップ電極1に対してX方向は1/3、Y方向は約3/2
の大きさとなっている。これにより、位置がずれた
(b)の状態でも、隣接電極間の隙間が確保され、隣接
電極の短絡が防げている。また、(a)での接続有効エ
リア3の面積は従来例の位置ズレの無いときに比べると
減少しているが、位置ズレによる面積変化が無いという
点では従来例よりも優れている。本実施例では、基板電
極2をチップ電極1に対して位置ズレによるオープンの
懸念が大きいY方向には大きく、隣接電極間ショートの
懸念がより大きいX方向には小さく、結果的には細長い
形状とすることで、位置ズレに強い実装を実現してい
る。
続に異方性導電膜を使用したときの実施例を説明する。
ここで仮に(1) 導電粒子密度:D=2300(個/mm2)、(2) 導電粒子の分布:ある面積内に挟まれる導電粒子
個数はポアソン分布に従う、(3) 最小絶縁保証距離:Lz=15(μm)、(4) 一電極当たりに必要な最小導電粒子個数:Nmin
=1(個)、(5) 一電極当たりにNmin(=1個)以上の導電粒子
が存在する確率:η=0.9999(6) 電極ピッチ:100μm、(7) 最大実装位置誤差:±15μm(8) 基板電極同士、及びチップ電極同士の形状は同
一。という条件を基に説明する。ここで、導電粒子密度
Dは、異方性導伝膜を平板2枚で導電粒子の直径以下の
距離で挟み込んだときの平板の単位面積内に挟まれる平
均導電粒子個数を示す。また、一電極当たりにNmin
(=1個)以上の導電粒子が存在する確率ηは、実装位
置誤差分ずれた時の歩留まりの想定値を任意に設定した
ものである。
nとすると、以下の関係が成り立つ
m2)より Smin= 約4000(μm2) となり、最小接続有効面積Sminを求めることができ
る。
度である15μm発生した場合においても、隣接電極と
の隙間LがL≧Lz(=15μm) かつ、接続有効面積SがS≧Smin(=4000μm2)
を満たす範囲内で電極形状を設定する。形状の設定に
は、電極ピッチも考慮に入れる必要がある。
施例のチップ電極と基板電極の一部を示す上面図で、電
気的・機械的接続に異方性導伝膜を使用した場合を示し
ている。また、図4(a)は位置ズレのないとき、図4
(b)は最大の実装位置精度である15μm分の位置ズ
レをしているときを示している。ここではチップ電極1
の形状を70μm×90μm(X方向×Y方向)、基板
電極2の形状をY方向の上下に15μm分大きい70μ
m×120μmとしている。(a)の位置ズレのないと
きは、接続有効面積S0=70×90=6300(μm
2)、隣接電極隙間L0=30(μm)で、(b)の
X、Y方向とも15μmの位置ズレのあるときは、接続
有効面積S1=55×90=4950(μm2)、隣接
電極隙間L1=15(μm)となり、いずれの場合でも
上述したS≧Smin、L≧LZの条件を満たしている。従
って、理論的には位置ズレによる接続不良の発生する確
率は極めて小さくなる。なお、S≧Smin、L≧Lzの条
件を満たすチップ電極と基板電極の形状およびその組み
合わせはは無限に存在し、本実施例はそのなかのひとつ
である。ここであげた条件は代表例で、実際には各条件
は以下の範囲を想定する。 導電粒子密度D:1000〜4000(個/mm2)、 最小絶縁保証距離Lz:5〜15(μm)、 一電極当たりに必要な最小導電粒子個数Nmin:通常1
個。大きな電流容量がが必要な場合2〜5個の場合もあ
る。 一電極当たりにNmin以上の導電粒子が存在する確率
η:0.999〜0.999999 最大実装位置誤差:±1〜±30(μm) Nmin=1とすると、最小接続有効面積Sminは上記条件
と式1より、D=4000(個/mm2)、η=0.9
99のとき最小のSmin=約1720(μm2)で、D=
1000(個/mm2)、η=0.999999のとき
最大のSmin=約13820(μm2)となる。
の代表的な例をわかりやすく模式的に示したものであ
り、実際の電極の配列(マトリクス状、千鳥、等)や形
状(円形、多角形等)、実装方式(導電接着剤、導電粒
子、バンプ有無、等)や基板の種類(ベース材、配線
材、電極材、製造プロセス、構造、等)は多種多様なも
のが考えられる。
寸法を決定する場合には、電極の配列、形状、実装方
式、基板の種類だけでなく、製造工程での実装位置誤差
や、設計の自由度等も考慮して決定することとなる。特
に異方性導電膜等の導電粒子による接続においては、電
極に挟まれる導電粒子がポアソン分布に従うことを利用
して、一端子あたりの最低必要導電粒子数と、導電粒子
密度および想定歩留まりから、一端子あたりに必要な電
極面積を求め、実装位置精度、絶縁距離、電極ピッチと
を考慮して必要面積を満たすようにチップ電極と基板電
極の大きさを形状が異なるように決定する。表1に一端
子当たりの最低必要粒子個数以上の導電粒子が存在する
確率ηをη=0.9999と想定した場合の、導電粒子
密度と一端子当たりの最低必要粒子個数から求めた平均
粒子数と一端子当たりの最低必要面積を一例として示し
た。
ベアチップをフェイスダウン実装する構造において、チ
ップ電極と対応する基板電極の形状が異なるようにする
ことにより、実装位置誤差の許容度を大きくすることが
可能になるとともに、低価格、小型、高密度な実装構造
が得られるという効果がある。
プ電極と基板電極の一部を示す上面図。
プ電極と基板電極の一部を示す上面図である。
プ電極と基板電極の一部を示す上面図である。
プ電極と基板電極の一部を示す上面図である。
置がずれた場合を示す正面図である。
を示す上面図である。
を示す上面図である。
を示す上面図である。
を示す上面図である。
Claims (5)
- 【請求項1】 ベアチップを基板にフェイスダウン実装
する実装方法において、 チップ電極の形状とこれに対応する基板電極の形状が異
なるとともに、前記ベアチップと前記基板が導電粒子に
より電気的に接続するものであって、 異方性導電膜を平板2枚で導電粒子の直径以下の距離で
挟み込んだときの平板の単位面積内に挟まれる平均導電
粒子個数により導電粒子の単位面積あたり平均個数
(D)を設定する工程と、 前記基板電極と前記チップ電極とが対向して重なり合っ
てなる導通接続部面積(S)の中に1個以上の粒子が存
在する確率(η)を実装位置誤差分ずれた時の歩留まり
の想定値に基づいて設定する工程と、 前記導通接続部面積(S)をS≧ - ln(1 - η)/Dよ
り決定する工程とを有することを特徴とする実装方法。 - 【請求項2】 前記導電粒子の単位面積当たり平均個数
(D)は、1000個/mm2以上、4000個/mm2
以下のいずれかの値であることを特徴とする請求項1記
載の実装方法。 - 【請求項3】 前記基板電極と前記チップ電極とが対向
して重なり合ってなる導通接続部面積(S)中に1個以
上の粒子が存在する確率(η)は、0.999以上、
0.999999以下の中から任意の数値を選択するこ
とを特徴とする請求項1記載の実装方法。 - 【請求項4】 前記基板電極と前記チップ電極とが対向
して重なり合ってなる導通接続部面積(S)は、172
0μm2以上、13820μm2以下のいずれかの面積で
あることを特徴とする請求項1項記載の実装方法。 - 【請求項5】 実装位置誤差分ズレて実装された場合に
も、前記基板電極と前記チップ電極のうち少なくとも一
方の電極が、他方の隣接する電極との間隔が15μm以
上あることを特徴とする請求項1項記載の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04082198A JP3504134B2 (ja) | 1997-03-05 | 1998-02-23 | 実装方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5071697 | 1997-03-05 | ||
JP9-50716 | 1997-03-05 | ||
JP04082198A JP3504134B2 (ja) | 1997-03-05 | 1998-02-23 | 実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10308414A JPH10308414A (ja) | 1998-11-17 |
JP3504134B2 true JP3504134B2 (ja) | 2004-03-08 |
Family
ID=26380336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04082198A Expired - Fee Related JP3504134B2 (ja) | 1997-03-05 | 1998-02-23 | 実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3504134B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6654218B1 (en) | 1999-03-24 | 2003-11-25 | Rohm Co., Ltd. | Protection circuit module for rechargeable battery and method of making the same |
JP2008072148A (ja) * | 2007-12-03 | 2008-03-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP7027390B2 (ja) * | 2014-01-28 | 2022-03-01 | デクセリアルズ株式会社 | 接続体及び接続体の製造方法 |
JP6645730B2 (ja) * | 2014-01-28 | 2020-02-14 | デクセリアルズ株式会社 | 接続体及び接続体の製造方法 |
-
1998
- 1998-02-23 JP JP04082198A patent/JP3504134B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10308414A (ja) | 1998-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5180888A (en) | Conductive bonding agent and a conductive connecting method | |
JP3863213B2 (ja) | 半導体装置 | |
US7335995B2 (en) | Microelectronic assembly having array including passive elements and interconnects | |
JP4271435B2 (ja) | 半導体装置 | |
US5471090A (en) | Electronic structures having a joining geometry providing reduced capacitive loading | |
KR100365349B1 (ko) | 반도체 장치 | |
US4999460A (en) | Conductive connecting structure | |
US7019221B1 (en) | Printed wiring board | |
KR20020019410A (ko) | 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 | |
JPH11289024A (ja) | 半導体装置及びその製造方法 | |
CN1269212C (zh) | 将电路和引线框的功率分布功能集成到芯片表面上的电路结构 | |
JP2658672B2 (ja) | I/oピンの修理構造および修理方法 | |
EP0543411A2 (en) | A wiring board and a method for producing the same | |
US4984065A (en) | Hybrid resin-sealed semiconductor device | |
KR100342036B1 (ko) | 전자부품접속단자구조 | |
JP3504134B2 (ja) | 実装方法 | |
CN1421926A (zh) | 多重布线板 | |
US5123986A (en) | Conductive connecting method | |
US20040061224A2 (en) | Spherical semiconductor device and method for fabricating the same | |
US6911721B2 (en) | Semiconductor device, method for manufacturing semiconductor device and electronic equipment | |
EP0413161B1 (en) | Conductive connecting structure | |
KR100513422B1 (ko) | 집적회로 모듈의 구조 | |
JPH0419710A (ja) | 液晶表示装置 | |
JP3063713B2 (ja) | 半導体装置 | |
JP3225351B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031209 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031209 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081219 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131219 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |