JP3504134B2 - 実装方法 - Google Patents
実装方法Info
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- JP3504134B2 JP3504134B2 JP04082198A JP4082198A JP3504134B2 JP 3504134 B2 JP3504134 B2 JP 3504134B2 JP 04082198 A JP04082198 A JP 04082198A JP 4082198 A JP4082198 A JP 4082198A JP 3504134 B2 JP3504134 B2 JP 3504134B2
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- Japan
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- electrode
- chip
- substrate
- area
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- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明はベアチップをフェイスダ
ウン実装した構成が含まれる、例えばＣＯＧ、ＣＯＢ、
ＭＣＭ等の実装構造に関する。
ウン実装した構成が含まれる、例えばＣＯＧ、ＣＯＢ、
ＭＣＭ等の実装構造に関する。
【０００２】
【従来の技術】従来、ベアチップをフェイスダウン実装
する場合、チップ電極と基板電極がほぼ同一形状で形成
された実装構造が知られている。図６、図７、図８に従
来の実装構造のチップ電極と基板電極の一部を示す。ベ
アチップのフェイスダウン実装においては、チップ電極
と基板電極とを互いに対向させ、両電極が重なり合うよ
うにチップと基板の相対位置を合わせ、この状態で接続
して両電極間の電気的導通を得ている。図６〜８ではチ
ップ電極１と基板電極２は同一の形状であり、実装時に
互いに対向するチップ電極１と基板電極２が重なる部分
が接続有効エリア３になる。
する場合、チップ電極と基板電極がほぼ同一形状で形成
された実装構造が知られている。図６、図７、図８に従
来の実装構造のチップ電極と基板電極の一部を示す。ベ
アチップのフェイスダウン実装においては、チップ電極
と基板電極とを互いに対向させ、両電極が重なり合うよ
うにチップと基板の相対位置を合わせ、この状態で接続
して両電極間の電気的導通を得ている。図６〜８ではチ
ップ電極１と基板電極２は同一の形状であり、実装時に
互いに対向するチップ電極１と基板電極２が重なる部分
が接続有効エリア３になる。
【０００３】ここで、図６は比較的小さい電極を、図７
は中程度、図８は比較的大きな電極をそれぞれ備えた場
合の従来例を示している。これらの図の（ａ）では位置
合わせ誤差が無く実装されている場合で、電極全面が接
続有効エリア３となっている。またこれら各図の（ｂ）
ではチップ電極１と基板電極２の対向位置がずれて実装
されている場合であり、図６（ｂ）、図７（ｂ）ではオ
ープン、図８（ｂ）では隣接電極間ショートの接続不良
が発生している。
は中程度、図８は比較的大きな電極をそれぞれ備えた場
合の従来例を示している。これらの図の（ａ）では位置
合わせ誤差が無く実装されている場合で、電極全面が接
続有効エリア３となっている。またこれら各図の（ｂ）
ではチップ電極１と基板電極２の対向位置がずれて実装
されている場合であり、図６（ｂ）、図７（ｂ）ではオ
ープン、図８（ｂ）では隣接電極間ショートの接続不良
が発生している。
【０００４】また、図９に、電極の配線部と電極部の区
別の明確でない場合の実装構造例におけるチップ電極と
基板電極の一部を示す。通常、基板電極の形状は配線が
引き出されている部分以外はチップ電極の形状と同一で
ある。すなわち、チップ電極１は図７と同形状で、基板
電極２はチップの外側の方向に、基板側配線部７と一体
になって延びており、両者間の境界ははっきりしていな
い。ここでも、（ａ）は位置合わせズレのない場合、
（ｂ）は位置合わせズレにより一部の電極でオープンの
接続不良が発生している場合を示している。
別の明確でない場合の実装構造例におけるチップ電極と
基板電極の一部を示す。通常、基板電極の形状は配線が
引き出されている部分以外はチップ電極の形状と同一で
ある。すなわち、チップ電極１は図７と同形状で、基板
電極２はチップの外側の方向に、基板側配線部７と一体
になって延びており、両者間の境界ははっきりしていな
い。ここでも、（ａ）は位置合わせズレのない場合、
（ｂ）は位置合わせズレにより一部の電極でオープンの
接続不良が発生している場合を示している。
【０００５】本発明では、基板の配線部と電極部の区別
が明確でない場合でも、配線が引き出されている部分以
外はチップ電極と同一形状であれば、チップ電極と基板
電極の形状は同じであるとみなす。図５は従来の実装構
造において、位置がずれた状態で接続された場合を示す
断面図である。ここでは、接続手段として異方性導電膜
が用いられており、導伝粒子６によりチップ電極と基板
電極の電気的導通が実現されている。
が明確でない場合でも、配線が引き出されている部分以
外はチップ電極と同一形状であれば、チップ電極と基板
電極の形状は同じであるとみなす。図５は従来の実装構
造において、位置がずれた状態で接続された場合を示す
断面図である。ここでは、接続手段として異方性導電膜
が用いられており、導伝粒子６によりチップ電極と基板
電極の電気的導通が実現されている。
【０００６】図５では、電極上面から見ると接続有効部
は存在するものの、導電粒子の存在により、良、不良が
発生している。すなわち、対向する電極間に導電粒子が
なければオープンとなり、対向する電極間にのみ導電粒
子が存在すれば正常の接続となり、隣接する電極間に導
電粒子が存在すれば隣接電極ショートが発生することと
なる。
は存在するものの、導電粒子の存在により、良、不良が
発生している。すなわち、対向する電極間に導電粒子が
なければオープンとなり、対向する電極間にのみ導電粒
子が存在すれば正常の接続となり、隣接する電極間に導
電粒子が存在すれば隣接電極ショートが発生することと
なる。
【０００７】
【発明が解決しようとする課題】上述したように、対応
する電極の形状が同一の従来の実装構造では次のような
問題点がある。 （１） 例えば図６（ｂ）、図７（ｂ）、図９（ｂ）の
ように、基板電極とチップ電極の相対位置の僅かなずれ
により、接続オープンが発生する。 （２） 例えば図８（ｂ）のように、実装位置が僅かに
ずれるだけで隣接電極間ショートが発生する場合があ
る。 （３） 実装位置がずれると、設計時の電極面積に対し
て接続有効面積が減少してしまい、電流容量の不足や、
抵抗値の増加、等の不具合が発生する場合がある。 （４） 異方性導電膜を用いて電気的接続を行う場合、
実装位置がずれて接続有効面積が減少すると、対向する
電極間に導電粒子が必要数確保できなくなり、オープ
ン、抵抗値の増大、信頼性悪化等が発生する場合がある
（図５オープン部）。 （５） 異方性導電膜を用いて接続を行う場合、実装位
置がずれて隣接電極との距離が短くなりすぎると、導電
粒子が隣接電極間に挟まる確率が高くなり、ショートが
発生する場合がある（図５ショート部）。 （６） 逆に、上述した位置ズレによる接続不良を防ぐ
ためには、非常に位置合わせ誤差の小さい実装工程・装
置が必要となり、設備の長サイクルタイム化、高精度・
高価格化が避けられず、コストアップにつながる。
する電極の形状が同一の従来の実装構造では次のような
問題点がある。 （１） 例えば図６（ｂ）、図７（ｂ）、図９（ｂ）の
ように、基板電極とチップ電極の相対位置の僅かなずれ
により、接続オープンが発生する。 （２） 例えば図８（ｂ）のように、実装位置が僅かに
ずれるだけで隣接電極間ショートが発生する場合があ
る。 （３） 実装位置がずれると、設計時の電極面積に対し
て接続有効面積が減少してしまい、電流容量の不足や、
抵抗値の増加、等の不具合が発生する場合がある。 （４） 異方性導電膜を用いて電気的接続を行う場合、
実装位置がずれて接続有効面積が減少すると、対向する
電極間に導電粒子が必要数確保できなくなり、オープ
ン、抵抗値の増大、信頼性悪化等が発生する場合がある
（図５オープン部）。 （５） 異方性導電膜を用いて接続を行う場合、実装位
置がずれて隣接電極との距離が短くなりすぎると、導電
粒子が隣接電極間に挟まる確率が高くなり、ショートが
発生する場合がある（図５ショート部）。 （６） 逆に、上述した位置ズレによる接続不良を防ぐ
ためには、非常に位置合わせ誤差の小さい実装工程・装
置が必要となり、設備の長サイクルタイム化、高精度・
高価格化が避けられず、コストアップにつながる。
【０００８】そこで、この発明の目的は、実装位置のず
れにより発生するオープン不良、ショート不良、抵抗値
変化を低減し、や信頼性低下を防ぐとともに位置ズレの
許容度を大きくできる実装構造を提供することにある。
れにより発生するオープン不良、ショート不良、抵抗値
変化を低減し、や信頼性低下を防ぐとともに位置ズレの
許容度を大きくできる実装構造を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、この発明はベアチップを基板にフェイスダウン実装
する実装構造において、チップ電極の形状とチップ電極
と対応する基板電極との形状が異なるように構成する。
具体的には、チップ電極と基板電極の電極形状が同一で
実装位置ズレがあった場合に懸念される不具合の種類に
より次の（１）〜（３）のように構成する。 （１） オープンが懸念される場合には、一方の電極形
状をより大きくする。 （２） 隣接電極間のショートが懸念される場合には、
一方の電極形状を隣接電極の方向に小さく（細く）す
る。 （３） ズレの方向によりオープンと隣接電極間ショー
トの両方が懸念される場合には、一方の電極形状を、オ
ープンの懸念がより強い方向には大きく、ショートの懸
念がより強い方向には小さく、オープン／ショートの懸
念が同程度と考えられる方向は同じ大きさにする。
に、この発明はベアチップを基板にフェイスダウン実装
する実装構造において、チップ電極の形状とチップ電極
と対応する基板電極との形状が異なるように構成する。
具体的には、チップ電極と基板電極の電極形状が同一で
実装位置ズレがあった場合に懸念される不具合の種類に
より次の（１）〜（３）のように構成する。 （１） オープンが懸念される場合には、一方の電極形
状をより大きくする。 （２） 隣接電極間のショートが懸念される場合には、
一方の電極形状を隣接電極の方向に小さく（細く）す
る。 （３） ズレの方向によりオープンと隣接電極間ショー
トの両方が懸念される場合には、一方の電極形状を、オ
ープンの懸念がより強い方向には大きく、ショートの懸
念がより強い方向には小さく、オープン／ショートの懸
念が同程度と考えられる方向は同じ大きさにする。
【００１０】また、それぞれのオープン／隣接電極間シ
ョートの懸念の程度や、電極寸法の変更量は、元の（同
じ大きさの場合の）電極形状・実装方式・製造工程での
実装位置誤差、等を考慮して決定する。特に異方性導電
膜等の分散された導電粒子により電気的接続を図る場合
には導電粒子の密度、導電粒子の分布、絶縁保証
距離、一電極当たりに必要な導電粒子個数、電極ピ
ッチ及び実装位置誤差、とを考慮して、チップ電極と
基板電極の一方または両方の形状を決定する。
ョートの懸念の程度や、電極寸法の変更量は、元の（同
じ大きさの場合の）電極形状・実装方式・製造工程での
実装位置誤差、等を考慮して決定する。特に異方性導電
膜等の分散された導電粒子により電気的接続を図る場合
には導電粒子の密度、導電粒子の分布、絶縁保証
距離、一電極当たりに必要な導電粒子個数、電極ピ
ッチ及び実装位置誤差、とを考慮して、チップ電極と
基板電極の一方または両方の形状を決定する。
【００１１】このように構成された実装構造においては
以下のような作用が得られる。 （１） チップ電極と基板電極の形状が同一ではオープ
ンが発生してしまう位置ずれでも、一方の電極形状をよ
り大きくすることにより、大きくなった方の電極の拡大
部が接続有効エリアとなり、オープンにはならない。 （２） チップ電極と基板電極の形状が同一では隣接電
極間ショートが発生してしまう位置ずれでも、一方の電
極形状を隣接電極方向により小さく（細く）することに
より、隣接電極間にまたがってショートしてしまう部分
が小さくなった方の電極の縮小部で存在しなくなるの
で、隣接電極間の絶縁（距離）を確保できる。
以下のような作用が得られる。 （１） チップ電極と基板電極の形状が同一ではオープ
ンが発生してしまう位置ずれでも、一方の電極形状をよ
り大きくすることにより、大きくなった方の電極の拡大
部が接続有効エリアとなり、オープンにはならない。 （２） チップ電極と基板電極の形状が同一では隣接電
極間ショートが発生してしまう位置ずれでも、一方の電
極形状を隣接電極方向により小さく（細く）することに
より、隣接電極間にまたがってショートしてしまう部分
が小さくなった方の電極の縮小部で存在しなくなるの
で、隣接電極間の絶縁（距離）を確保できる。
【００１２】（３） チップ電極と基板電極の形状が同
一では位置ズレの方向によりオープンまたは隣接電極間
ショートが発生してしまう場合でも、一方の電極形状を
オープンが発生する方向には大きく、隣接電極間ショー
トが発生する方向には小さくすることにより、同じズレ
量でもオープン／隣接間ショートとも発生しないように
出来る。
一では位置ズレの方向によりオープンまたは隣接電極間
ショートが発生してしまう場合でも、一方の電極形状を
オープンが発生する方向には大きく、隣接電極間ショー
トが発生する方向には小さくすることにより、同じズレ
量でもオープン／隣接間ショートとも発生しないように
出来る。
【００１３】（４） チップ電極と基板電極を異なる形
状とすることで、位置ズレ量による接続有効エリアの面
積変化を最小限に出来る。したがって、有効エリアの面
積が接続抵抗や電流容量や信頼性等に影響を与える場
合、位置ズレがあっても安定した接続品質を維持でき
る。 （５） チップ電極と基板電極の形状が同一で、接続に
異方性導電膜等の導電粒子が分散されたものを用いた場
合においては、位置ズレが発生し、それが有効接続面積
が確保されている程度であっても、導電粒子が電極間に
存在しなくて接続オープンとなったり、必要な粒子個数
未満しか電極間に存在しなくて接続抵抗値が大きくなっ
たり信頼性が悪化するとか、隣接電極との隙間があって
もその隙間に導電粒子または導電粒子の凝集したものが
挟まれてショートしてしまう等の現象が発生する場合で
も、導電粒子密度、導電粒子の分布、絶縁保証距
離、一電極当たりに必要な導電粒子個数、電極ピッ
チ及び実装位置誤差を考慮して、電極形状を決定する
ことにより、同じ位置ズレ量でも必要な導電粒子数を電
極間に確保して、かつ隣接電極間に粒子または粒子群が
挟まることがないように出来る。
状とすることで、位置ズレ量による接続有効エリアの面
積変化を最小限に出来る。したがって、有効エリアの面
積が接続抵抗や電流容量や信頼性等に影響を与える場
合、位置ズレがあっても安定した接続品質を維持でき
る。 （５） チップ電極と基板電極の形状が同一で、接続に
異方性導電膜等の導電粒子が分散されたものを用いた場
合においては、位置ズレが発生し、それが有効接続面積
が確保されている程度であっても、導電粒子が電極間に
存在しなくて接続オープンとなったり、必要な粒子個数
未満しか電極間に存在しなくて接続抵抗値が大きくなっ
たり信頼性が悪化するとか、隣接電極との隙間があって
もその隙間に導電粒子または導電粒子の凝集したものが
挟まれてショートしてしまう等の現象が発生する場合で
も、導電粒子密度、導電粒子の分布、絶縁保証距
離、一電極当たりに必要な導電粒子個数、電極ピッ
チ及び実装位置誤差を考慮して、電極形状を決定する
ことにより、同じ位置ズレ量でも必要な導電粒子数を電
極間に確保して、かつ隣接電極間に粒子または粒子群が
挟まることがないように出来る。
【００１４】詳しくは、まず、異方性導伝膜の導電粒子
密度・導電粒子の分布・一電極あたりに必要な最低粒子
個数から、統計的手法を用いて、必要な歩留まりを確保
するための最低接続有効エリア面積Ｓminを求める。す
なわち、ある面積内の導電粒子個数の分布はポアソン分
布で近似することが出来、更にポアソン分布は、粒子密
度と相関のある平均粒子個数のみをパラメータとして決
定される。ここで最低粒子個数が必要な歩留まり以上の
確率で確保できる面積を最低接続有効エリア面積Ｓmin
とする。
密度・導電粒子の分布・一電極あたりに必要な最低粒子
個数から、統計的手法を用いて、必要な歩留まりを確保
するための最低接続有効エリア面積Ｓminを求める。す
なわち、ある面積内の導電粒子個数の分布はポアソン分
布で近似することが出来、更にポアソン分布は、粒子密
度と相関のある平均粒子個数のみをパラメータとして決
定される。ここで最低粒子個数が必要な歩留まり以上の
確率で確保できる面積を最低接続有効エリア面積Ｓmin
とする。
【００１５】つぎに、想定される実装位置誤差分の位置
ズレがあった場合の、実質有効エリア面積Ｓと（電極ピ
ッチと関係のある）隣接電極との距離Ｌが、それぞれＳ
＞Ｓmin、Ｌ＞Ｌz（Ｌｚは絶縁保証距離）なる関係をを
同時に満たすように、電極形状を設定する。このように
することにより実装位置誤差が原因となる接続不良を最
小限に抑えられる。
ズレがあった場合の、実質有効エリア面積Ｓと（電極ピ
ッチと関係のある）隣接電極との距離Ｌが、それぞれＳ
＞Ｓmin、Ｌ＞Ｌz（Ｌｚは絶縁保証距離）なる関係をを
同時に満たすように、電極形状を設定する。このように
することにより実装位置誤差が原因となる接続不良を最
小限に抑えられる。
【００１６】（６） 従来よりも位置ズレの許容度が大
きくなるので、より安価な装置で、高速に実装が可能に
なり、コストダウンを図れる。 （７） 従来必要とされた高精度な実装工程を利用すれ
ば、より、電極ピッチの小さい場合の実装も可能とな
り、実装構造の小型化・高密度化が図れ、低価格・高性
能化が実現できる。
きくなるので、より安価な装置で、高速に実装が可能に
なり、コストダウンを図れる。 （７） 従来必要とされた高精度な実装工程を利用すれ
ば、より、電極ピッチの小さい場合の実装も可能とな
り、実装構造の小型化・高密度化が図れ、低価格・高性
能化が実現できる。
【００１７】
【発明の実施の形態】以下に、本発明の実施例を図面に
基づいて説明する。図１は本発明にかかる実装構造の第
１の実施例のチップ電極と基板電極の一部を示す上面図
である。ここで（ａ）は位置ズレのない場合、（ｂ）は
チップ外形線４と本来のチップ外形線５のズレからわか
るように、チップが基板に対して水平（Ｘ軸）方向、垂
直（Ｙ軸）方向にそれぞれ（Ｘ１、Ｙ１）分ずれている
場合を示している。仮に、ここでのチップ電極１の形状
と、（ｂ）での位置ズレ量（Ｘ１，Ｙ１）は図６の従来
例のものと同一であるとする。本実施例では基板電極２
の形状がチップ電極よりも、Ｘ，Ｙ方向とも３倍の長さ
（面積９倍）となっている。基板電極が大きいことによ
り、位置がずれた（ｂ）の状態でも、接続有効エリア３
が確保され、オープンになることが防げている。さらに
接続有効エリア３の面積も変化していない。
基づいて説明する。図１は本発明にかかる実装構造の第
１の実施例のチップ電極と基板電極の一部を示す上面図
である。ここで（ａ）は位置ズレのない場合、（ｂ）は
チップ外形線４と本来のチップ外形線５のズレからわか
るように、チップが基板に対して水平（Ｘ軸）方向、垂
直（Ｙ軸）方向にそれぞれ（Ｘ１、Ｙ１）分ずれている
場合を示している。仮に、ここでのチップ電極１の形状
と、（ｂ）での位置ズレ量（Ｘ１，Ｙ１）は図６の従来
例のものと同一であるとする。本実施例では基板電極２
の形状がチップ電極よりも、Ｘ，Ｙ方向とも３倍の長さ
（面積９倍）となっている。基板電極が大きいことによ
り、位置がずれた（ｂ）の状態でも、接続有効エリア３
が確保され、オープンになることが防げている。さらに
接続有効エリア３の面積も変化していない。
【００１８】図２は本発明にかかる実装構造の第２の実
施例のチップ電極と基板電極の一部を示す上面図であ
る。ここで（ａ）は位置ズレのない場合、（ｂ）はチッ
プ外形線４と本来のチップ外形線５のズレからわかるよ
うに、チップが基板に対して、垂直（Ｙ軸）方向にＹ２
分ずれている場合を示している。ここでのチップ電極の
形状と、（ｂ）での位置ズレ量Ｙ２は図７の従来例のも
のと同一である。本実施例は基板電極２の形状をチップ
電極１に対してＹ方向の上下（±）方向に３倍に広げた
ものである。基板電極が大きいことにより、位置がずれ
た（ｂ）の状態でも、接続有効部エリア３は確保され、
オープンになることが防げている。さらに接続有効エリ
ア３の面積も変化していない。また本実施例の場合、基
板電極２はＸ方向にも広げるとＸ方向の位置ズレに対し
てオープンは発生し難くなるが、逆に隣接電極間ショー
トが発生し易くなる。従って基板電極２のＸ方向の寸法
はチップ電極１と同一とした。
施例のチップ電極と基板電極の一部を示す上面図であ
る。ここで（ａ）は位置ズレのない場合、（ｂ）はチッ
プ外形線４と本来のチップ外形線５のズレからわかるよ
うに、チップが基板に対して、垂直（Ｙ軸）方向にＹ２
分ずれている場合を示している。ここでのチップ電極の
形状と、（ｂ）での位置ズレ量Ｙ２は図７の従来例のも
のと同一である。本実施例は基板電極２の形状をチップ
電極１に対してＹ方向の上下（±）方向に３倍に広げた
ものである。基板電極が大きいことにより、位置がずれ
た（ｂ）の状態でも、接続有効部エリア３は確保され、
オープンになることが防げている。さらに接続有効エリ
ア３の面積も変化していない。また本実施例の場合、基
板電極２はＸ方向にも広げるとＸ方向の位置ズレに対し
てオープンは発生し難くなるが、逆に隣接電極間ショー
トが発生し易くなる。従って基板電極２のＸ方向の寸法
はチップ電極１と同一とした。
【００１９】図３は本発明にかかる実装構造の第３の実
施例のチップ電極と基板電極の一部を示す上面図であ
る。ここで（ａ）は位置ズレのない場合、（ｂ）はチッ
プ外形線１と本来のチップ外形線２のズレからわかるよ
うに、チップが基板に対して水平（Ｘ軸）方向、垂直
（Ｙ軸）方向にそれぞれ（Ｘ３、Ｙ３）分ずれている場
合を示している。ここでのチップ電極１の形状と、
（ｂ）での位置ズレ量（Ｘ３，Ｙ３）は図８の従来例の
ものと同一である。本実施例では基板電極２の形状がチ
ップ電極１に対してＸ方向は１／３、Ｙ方向は約３／２
の大きさとなっている。これにより、位置がずれた
（ｂ）の状態でも、隣接電極間の隙間が確保され、隣接
電極の短絡が防げている。また、（ａ）での接続有効エ
リア３の面積は従来例の位置ズレの無いときに比べると
減少しているが、位置ズレによる面積変化が無いという
点では従来例よりも優れている。本実施例では、基板電
極２をチップ電極１に対して位置ズレによるオープンの
懸念が大きいＹ方向には大きく、隣接電極間ショートの
懸念がより大きいＸ方向には小さく、結果的には細長い
形状とすることで、位置ズレに強い実装を実現してい
る。
施例のチップ電極と基板電極の一部を示す上面図であ
る。ここで（ａ）は位置ズレのない場合、（ｂ）はチッ
プ外形線１と本来のチップ外形線２のズレからわかるよ
うに、チップが基板に対して水平（Ｘ軸）方向、垂直
（Ｙ軸）方向にそれぞれ（Ｘ３、Ｙ３）分ずれている場
合を示している。ここでのチップ電極１の形状と、
（ｂ）での位置ズレ量（Ｘ３，Ｙ３）は図８の従来例の
ものと同一である。本実施例では基板電極２の形状がチ
ップ電極１に対してＸ方向は１／３、Ｙ方向は約３／２
の大きさとなっている。これにより、位置がずれた
（ｂ）の状態でも、隣接電極間の隙間が確保され、隣接
電極の短絡が防げている。また、（ａ）での接続有効エ
リア３の面積は従来例の位置ズレの無いときに比べると
減少しているが、位置ズレによる面積変化が無いという
点では従来例よりも優れている。本実施例では、基板電
極２をチップ電極１に対して位置ズレによるオープンの
懸念が大きいＹ方向には大きく、隣接電極間ショートの
懸念がより大きいＸ方向には小さく、結果的には細長い
形状とすることで、位置ズレに強い実装を実現してい
る。
【００２０】 これより、本発明にかかる実装構造の接
続に異方性導電膜を使用したときの実施例を説明する。
ここで仮に（１） 導電粒子密度：Ｄ＝２３００（個／ｍｍ2）、（２） 導電粒子の分布：ある面積内に挟まれる導電粒子
個数はポアソン分布に従う、（３） 最小絶縁保証距離：Ｌz＝１５（μｍ）、（４） 一電極当たりに必要な最小導電粒子個数：Ｎmin
＝１（個）、（５） 一電極当たりにＮmin（＝１個）以上の導電粒子
が存在する確率：η＝０．９９９９（６） 電極ピッチ：１００μｍ、（７） 最大実装位置誤差：±１５μｍ（８） 基板電極同士、及びチップ電極同士の形状は同
一。という条件を基に説明する。ここで、導電粒子密度
Ｄは、異方性導伝膜を平板２枚で導電粒子の直径以下の
距離で挟み込んだときの平板の単位面積内に挟まれる平
均導電粒子個数を示す。また、一電極当たりにＮmin
（＝１個）以上の導電粒子が存在する確率ηは、実装位
置誤差分ずれた時の歩留まりの想定値を任意に設定した
ものである。
続に異方性導電膜を使用したときの実施例を説明する。
ここで仮に（１） 導電粒子密度：Ｄ＝２３００（個／ｍｍ2）、（２） 導電粒子の分布：ある面積内に挟まれる導電粒子
個数はポアソン分布に従う、（３） 最小絶縁保証距離：Ｌz＝１５（μｍ）、（４） 一電極当たりに必要な最小導電粒子個数：Ｎmin
＝１（個）、（５） 一電極当たりにＮmin（＝１個）以上の導電粒子
が存在する確率：η＝０．９９９９（６） 電極ピッチ：１００μｍ、（７） 最大実装位置誤差：±１５μｍ（８） 基板電極同士、及びチップ電極同士の形状は同
一。という条件を基に説明する。ここで、導電粒子密度
Ｄは、異方性導伝膜を平板２枚で導電粒子の直径以下の
距離で挟み込んだときの平板の単位面積内に挟まれる平
均導電粒子個数を示す。また、一電極当たりにＮmin
（＝１個）以上の導電粒子が存在する確率ηは、実装位
置誤差分ずれた時の歩留まりの想定値を任意に設定した
ものである。
【００２１】以上の条件から、最小接続有効面積をＳmi
nとすると、以下の関係が成り立つ
nとすると、以下の関係が成り立つ
【数１】
ここでＮmin＝１より
【数２】
数２を変形すると
【数３】
ここで η＝０．９９９９、Ｄ＝２３００（個／ｍ
ｍ2）より Ｓmin＝ 約４０００（μｍ2） となり、最小接続有効面積Ｓminを求めることができ
る。
ｍ2）より Ｓmin＝ 約４０００（μｍ2） となり、最小接続有効面積Ｓminを求めることができ
る。
【００２２】これらのことから、位置ずれが実装位置精
度である１５μｍ発生した場合においても、隣接電極と
の隙間ＬがＬ≧Ｌz（＝１５μｍ） かつ、接続有効面積ＳがＳ≧Ｓmin（＝４０００μｍ2）
を満たす範囲内で電極形状を設定する。形状の設定に
は、電極ピッチも考慮に入れる必要がある。
度である１５μｍ発生した場合においても、隣接電極と
の隙間ＬがＬ≧Ｌz（＝１５μｍ） かつ、接続有効面積ＳがＳ≧Ｓmin（＝４０００μｍ2）
を満たす範囲内で電極形状を設定する。形状の設定に
は、電極ピッチも考慮に入れる必要がある。
【００２３】図４は本発明にかかる実装構造の第４の実
施例のチップ電極と基板電極の一部を示す上面図で、電
気的・機械的接続に異方性導伝膜を使用した場合を示し
ている。また、図４（ａ）は位置ズレのないとき、図４
（ｂ）は最大の実装位置精度である１５μｍ分の位置ズ
レをしているときを示している。ここではチップ電極１
の形状を７０μｍ×９０μｍ（Ｘ方向×Ｙ方向）、基板
電極２の形状をＹ方向の上下に１５μｍ分大きい７０μ
ｍ×１２０μｍとしている。（ａ）の位置ズレのないと
きは、接続有効面積Ｓ０＝７０×９０＝６３００（μｍ
2）、隣接電極隙間Ｌ０＝３０（μｍ）で、（ｂ）の
Ｘ、Ｙ方向とも１５μｍの位置ズレのあるときは、接続
有効面積Ｓ１＝５５×９０＝４９５０（μｍ2）、隣接
電極隙間Ｌ1＝１５（μｍ）となり、いずれの場合でも
上述したＳ≧Ｓmin、Ｌ≧ＬZの条件を満たしている。従
って、理論的には位置ズレによる接続不良の発生する確
率は極めて小さくなる。なお、Ｓ≧Ｓmin、Ｌ≧Ｌzの条
件を満たすチップ電極と基板電極の形状およびその組み
合わせはは無限に存在し、本実施例はそのなかのひとつ
である。ここであげた条件は代表例で、実際には各条件
は以下の範囲を想定する。 導電粒子密度Ｄ：１０００〜４０００（個／ｍｍ2）、 最小絶縁保証距離Ｌｚ：５〜１５（μｍ）、 一電極当たりに必要な最小導電粒子個数Ｎmin：通常１
個。大きな電流容量がが必要な場合２〜５個の場合もあ
る。 一電極当たりにＮmin以上の導電粒子が存在する確率
η：０．９９９〜０．９９９９９９ 最大実装位置誤差：±１〜±３０（μｍ） Ｎmin＝１とすると、最小接続有効面積Ｓminは上記条件
と式１より、Ｄ＝４０００（個／ｍｍ2）、η＝０．９
９９のとき最小のＳmin＝約１７２０（μｍ2）で、Ｄ＝
１０００（個／ｍｍ2）、η＝０．９９９９９９のとき
最大のＳmin＝約１３８２０（μｍ2）となる。
施例のチップ電極と基板電極の一部を示す上面図で、電
気的・機械的接続に異方性導伝膜を使用した場合を示し
ている。また、図４（ａ）は位置ズレのないとき、図４
（ｂ）は最大の実装位置精度である１５μｍ分の位置ズ
レをしているときを示している。ここではチップ電極１
の形状を７０μｍ×９０μｍ（Ｘ方向×Ｙ方向）、基板
電極２の形状をＹ方向の上下に１５μｍ分大きい７０μ
ｍ×１２０μｍとしている。（ａ）の位置ズレのないと
きは、接続有効面積Ｓ０＝７０×９０＝６３００（μｍ
2）、隣接電極隙間Ｌ０＝３０（μｍ）で、（ｂ）の
Ｘ、Ｙ方向とも１５μｍの位置ズレのあるときは、接続
有効面積Ｓ１＝５５×９０＝４９５０（μｍ2）、隣接
電極隙間Ｌ1＝１５（μｍ）となり、いずれの場合でも
上述したＳ≧Ｓmin、Ｌ≧ＬZの条件を満たしている。従
って、理論的には位置ズレによる接続不良の発生する確
率は極めて小さくなる。なお、Ｓ≧Ｓmin、Ｌ≧Ｌzの条
件を満たすチップ電極と基板電極の形状およびその組み
合わせはは無限に存在し、本実施例はそのなかのひとつ
である。ここであげた条件は代表例で、実際には各条件
は以下の範囲を想定する。 導電粒子密度Ｄ：１０００〜４０００（個／ｍｍ2）、 最小絶縁保証距離Ｌｚ：５〜１５（μｍ）、 一電極当たりに必要な最小導電粒子個数Ｎmin：通常１
個。大きな電流容量がが必要な場合２〜５個の場合もあ
る。 一電極当たりにＮmin以上の導電粒子が存在する確率
η：０．９９９〜０．９９９９９９ 最大実装位置誤差：±１〜±３０（μｍ） Ｎmin＝１とすると、最小接続有効面積Ｓminは上記条件
と式１より、Ｄ＝４０００（個／ｍｍ2）、η＝０．９
９９のとき最小のＳmin＝約１７２０（μｍ2）で、Ｄ＝
１０００（個／ｍｍ2）、η＝０．９９９９９９のとき
最大のＳmin＝約１３８２０（μｍ2）となる。
【００２４】また、上述した図１〜４の実施例は本発明
の代表的な例をわかりやすく模式的に示したものであ
り、実際の電極の配列（マトリクス状、千鳥、等）や形
状（円形、多角形等）、実装方式（導電接着剤、導電粒
子、バンプ有無、等）や基板の種類（ベース材、配線
材、電極材、製造プロセス、構造、等）は多種多様なも
のが考えられる。
の代表的な例をわかりやすく模式的に示したものであ
り、実際の電極の配列（マトリクス状、千鳥、等）や形
状（円形、多角形等）、実装方式（導電接着剤、導電粒
子、バンプ有無、等）や基板の種類（ベース材、配線
材、電極材、製造プロセス、構造、等）は多種多様なも
のが考えられる。
【００２５】実際にチップ電極と基板電極の面積および
寸法を決定する場合には、電極の配列、形状、実装方
式、基板の種類だけでなく、製造工程での実装位置誤差
や、設計の自由度等も考慮して決定することとなる。特
に異方性導電膜等の導電粒子による接続においては、電
極に挟まれる導電粒子がポアソン分布に従うことを利用
して、一端子あたりの最低必要導電粒子数と、導電粒子
密度および想定歩留まりから、一端子あたりに必要な電
極面積を求め、実装位置精度、絶縁距離、電極ピッチと
を考慮して必要面積を満たすようにチップ電極と基板電
極の大きさを形状が異なるように決定する。表１に一端
子当たりの最低必要粒子個数以上の導電粒子が存在する
確率ηをη＝０．９９９９と想定した場合の、導電粒子
密度と一端子当たりの最低必要粒子個数から求めた平均
粒子数と一端子当たりの最低必要面積を一例として示し
た。
寸法を決定する場合には、電極の配列、形状、実装方
式、基板の種類だけでなく、製造工程での実装位置誤差
や、設計の自由度等も考慮して決定することとなる。特
に異方性導電膜等の導電粒子による接続においては、電
極に挟まれる導電粒子がポアソン分布に従うことを利用
して、一端子あたりの最低必要導電粒子数と、導電粒子
密度および想定歩留まりから、一端子あたりに必要な電
極面積を求め、実装位置精度、絶縁距離、電極ピッチと
を考慮して必要面積を満たすようにチップ電極と基板電
極の大きさを形状が異なるように決定する。表１に一端
子当たりの最低必要粒子個数以上の導電粒子が存在する
確率ηをη＝０．９９９９と想定した場合の、導電粒子
密度と一端子当たりの最低必要粒子個数から求めた平均
粒子数と一端子当たりの最低必要面積を一例として示し
た。
【００２６】
【表１】
【００２７】
【発明の効果】この発明は以上説明したように、基板に
ベアチップをフェイスダウン実装する構造において、チ
ップ電極と対応する基板電極の形状が異なるようにする
ことにより、実装位置誤差の許容度を大きくすることが
可能になるとともに、低価格、小型、高密度な実装構造
が得られるという効果がある。
ベアチップをフェイスダウン実装する構造において、チ
ップ電極と対応する基板電極の形状が異なるようにする
ことにより、実装位置誤差の許容度を大きくすることが
可能になるとともに、低価格、小型、高密度な実装構造
が得られるという効果がある。
【図１】本発明にかかる実装構造の第１の実施例のチッ
プ電極と基板電極の一部を示す上面図。
プ電極と基板電極の一部を示す上面図。
【図２】本発明にかかる実装構造の第２の実施例のチッ
プ電極と基板電極の一部を示す上面図である。
プ電極と基板電極の一部を示す上面図である。
【図３】本発明にかかる実装構造の第３の実施例のチッ
プ電極と基板電極の一部を示す上面図である。
プ電極と基板電極の一部を示す上面図である。
【図４】本発明にかかる実装構造の第４の実施例のチッ
プ電極と基板電極の一部を示す上面図である。
プ電極と基板電極の一部を示す上面図である。
【図５】従来の実装構造の、異方性導電膜で接続して位
置がずれた場合を示す正面図である。
置がずれた場合を示す正面図である。
【図６】従来の実装構造のチップ電極と基板電極の一部
を示す上面図である。
を示す上面図である。
【図７】従来の実装構造のチップ電極と基板電極の一部
を示す上面図である。
を示す上面図である。
【図８】従来の実装構造のチップ電極と基板電極の一部
を示す上面図である。
を示す上面図である。
【図９】従来の実装構造のチップ電極と基板電極の一部
を示す上面図である。
を示す上面図である。
１ チップ電極
２ 基板電極
３ 接続有効エリア
４ チップ外形線
５ 本来のチップ外形線
６ 導電粒子
７ 配線部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60 311
Claims (5)
- 【請求項１】 ベアチップを基板にフェイスダウン実装
する実装方法において、 チップ電極の形状とこれに対応する基板電極の形状が異
なるとともに、前記ベアチップと前記基板が導電粒子に
より電気的に接続するものであって、 異方性導電膜を平板２枚で導電粒子の直径以下の距離で
挟み込んだときの平板の単位面積内に挟まれる平均導電
粒子個数により導電粒子の単位面積あたり平均個数
（Ｄ）を設定する工程と、 前記基板電極と前記チップ電極とが対向して重なり合っ
てなる導通接続部面積（Ｓ）の中に１個以上の粒子が存
在する確率（η）を実装位置誤差分ずれた時の歩留まり
の想定値に基づいて設定する工程と、 前記導通接続部面積（Ｓ）をＳ≧ - ｌｎ（１ - η）／Ｄよ
り決定する工程とを有することを特徴とする実装方法。 - 【請求項２】 前記導電粒子の単位面積当たり平均個数
（Ｄ）は、１０００個／ｍｍ2以上、４０００個／ｍｍ2
以下のいずれかの値であることを特徴とする請求項１記
載の実装方法。 - 【請求項３】 前記基板電極と前記チップ電極とが対向
して重なり合ってなる導通接続部面積（Ｓ）中に１個以
上の粒子が存在する確率（η）は、０．９９９以上、
０．９９９９９９以下の中から任意の数値を選択するこ
とを特徴とする請求項１記載の実装方法。 - 【請求項４】 前記基板電極と前記チップ電極とが対向
して重なり合ってなる導通接続部面積（Ｓ）は、１７２
０μｍ2以上、１３８２０μｍ2以下のいずれかの面積で
あることを特徴とする請求項１項記載の実装方法。 - 【請求項５】 実装位置誤差分ズレて実装された場合に
も、前記基板電極と前記チップ電極のうち少なくとも一
方の電極が、他方の隣接する電極との間隔が１５μｍ以
上あることを特徴とする請求項１項記載の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04082198A JP3504134B2 (ja) | 1997-03-05 | 1998-02-23 | 実装方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071697 | 1997-03-05 | ||
| JP9-50716 | 1997-03-05 | ||
| JP04082198A JP3504134B2 (ja) | 1997-03-05 | 1998-02-23 | 実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308414A JPH10308414A (ja) | 1998-11-17 |
| JP3504134B2 true JP3504134B2 (ja) | 2004-03-08 |
Family
ID=26380336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04082198A Expired - Fee Related JP3504134B2 (ja) | 1997-03-05 | 1998-02-23 | 実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3504134B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6654218B1 (en) | 1999-03-24 | 2003-11-25 | Rohm Co., Ltd. | Protection circuit module for rechargeable battery and method of making the same |
| JP2008072148A (ja) * | 2007-12-03 | 2008-03-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP7027390B2 (ja) * | 2014-01-28 | 2022-03-01 | デクセリアルズ株式会社 | 接続体及び接続体の製造方法 |
| JP6645730B2 (ja) * | 2014-01-28 | 2020-02-14 | デクセリアルズ株式会社 | 接続体及び接続体の製造方法 |
-
1998
- 1998-02-23 JP JP04082198A patent/JP3504134B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10308414A (ja) | 1998-11-17 |
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