JP3503292B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、高集積化されたＬ
ＳＩ中の論理回路、アナログ回路へ適用されるＭＩＳト
ランジスタおよびその保護素子を形成する製造方法に関
する。
ＳＩ中の論理回路、アナログ回路へ適用されるＭＩＳト
ランジスタおよびその保護素子を形成する製造方法に関
する。
【０００２】
【従来の技術】微細ＭＯＳ構造で課題となるショートチ
ャネル、ホットキャリア劣化を抑制する構造として特開
平６−２９５９９０号公報に記載の構造が提案されてい
る。しかしながら、この構造ではＰｃｈのソース、ドレ
インを形成するときにＰ+ 層底部にＮ層が存在するた
め、接合容量がＮ層が無い場合に比べ増加し、消費電流
の増加、動作周波数が低下するという課題がある。また
Ｐ+ 層底部の接合容量を低減する方法として特開平５−
２９９５９４号公報に記載の構造が提案されている。こ
の方法ではＮ層がＰ+ 層底部より深くならないことから
寄生容量の低減が可能であるが、Ｐ+ 層の拡散深さが急
峻である。
ャネル、ホットキャリア劣化を抑制する構造として特開
平６−２９５９９０号公報に記載の構造が提案されてい
る。しかしながら、この構造ではＰｃｈのソース、ドレ
インを形成するときにＰ+ 層底部にＮ層が存在するた
め、接合容量がＮ層が無い場合に比べ増加し、消費電流
の増加、動作周波数が低下するという課題がある。また
Ｐ+ 層底部の接合容量を低減する方法として特開平５−
２９９５９４号公報に記載の構造が提案されている。こ
の方法ではＮ層がＰ+ 層底部より深くならないことから
寄生容量の低減が可能であるが、Ｐ+ 層の拡散深さが急
峻である。
【０００３】
【発明が解決しようとする課題】今後、微細化に伴いシ
ョートチャネル効果によるしきい値電圧の低下を抑制す
るためＮウェルの濃度を高くする必要がある。したがっ
て、Ｐ+ 層底部の接合容量が増加する傾向ある。さら
に、微細化に伴いゲート酸化膜が薄膜化するため、雑音
等によりドレインに高い電圧が印加された場合、ゲート
酸化膜の絶縁耐圧、即ち、静電破壊に対する耐性が弱く
なるという課題がある。
ョートチャネル効果によるしきい値電圧の低下を抑制す
るためＮウェルの濃度を高くする必要がある。したがっ
て、Ｐ+ 層底部の接合容量が増加する傾向ある。さら
に、微細化に伴いゲート酸化膜が薄膜化するため、雑音
等によりドレインに高い電圧が印加された場合、ゲート
酸化膜の絶縁耐圧、即ち、静電破壊に対する耐性が弱く
なるという課題がある。
【０００４】本発明は上記の課題を解決するために成さ
れたものであり、その目的は、Ｐ+層底部の接合容量の
低減とゲート酸化膜の絶縁耐圧より低い耐圧を有するツ
ェナダイオードを簡単な工程で実現する製造方法を提供
することである。
れたものであり、その目的は、Ｐ+層底部の接合容量の
低減とゲート酸化膜の絶縁耐圧より低い耐圧を有するツ
ェナダイオードを簡単な工程で実現する製造方法を提供
することである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の請求項１の発明の構成は、半導体基板中に第１伝導型
のウェル（Ｎウェル）と第２伝導型のウェル（Ｐウェ
ル）を形成する工程とゲート絶縁膜を介してゲート電極
を形成する工程と、ゲート電極をマスクとして基板法線
に対し斜め方向から第１伝導型（Ｎ型）を発生させる不
純物イオンを注入する工程と、第２伝導型のウェル（Ｐ
ウェル）上のゲート電極から離間した一部と第１伝導型
のウェル（Ｎウェル）領域とが開口したマスクを形成
し、開口部に斜め方向から第２伝導型を発生させるイオ
ンを注入する工程と、基板表面にほぼ垂直に第２伝導型
を発生させるイオンを注入する工程と、注入した第１伝
導型を発生させるイオン、第２伝導型を発生させるイオ
ンを熱処理により活性化する工程と、ソースドレインお
よびツェナダイオードを形成するための第１伝導型の高
濃度層（Ｎ+ 層）、第２伝導型の高濃度層（Ｐ+ 層）を
形成する工程を具備することを特徴とする。
の請求項１の発明の構成は、半導体基板中に第１伝導型
のウェル（Ｎウェル）と第２伝導型のウェル（Ｐウェ
ル）を形成する工程とゲート絶縁膜を介してゲート電極
を形成する工程と、ゲート電極をマスクとして基板法線
に対し斜め方向から第１伝導型（Ｎ型）を発生させる不
純物イオンを注入する工程と、第２伝導型のウェル（Ｐ
ウェル）上のゲート電極から離間した一部と第１伝導型
のウェル（Ｎウェル）領域とが開口したマスクを形成
し、開口部に斜め方向から第２伝導型を発生させるイオ
ンを注入する工程と、基板表面にほぼ垂直に第２伝導型
を発生させるイオンを注入する工程と、注入した第１伝
導型を発生させるイオン、第２伝導型を発生させるイオ
ンを熱処理により活性化する工程と、ソースドレインお
よびツェナダイオードを形成するための第１伝導型の高
濃度層（Ｎ+ 層）、第２伝導型の高濃度層（Ｐ+ 層）を
形成する工程を具備することを特徴とする。
【０００６】又、請求項２の発明は、請求項１における
第２伝導型を発生させるイオンの斜め注入工程と垂直注
入工程とに代えて、第１伝導型のウェル（Ｎウェル）上
を覆い、第２伝導型のウェル（Ｐウェル）領域のみ開口
させたマスクを形成し、基板法線に対し１０度から６０
度の範囲で斜め方向から第１伝導型を発生させるイオン
を注入する工程と、第２伝導型のウェル（Ｐウェル）上
を覆い、第１伝導型のウェル（Ｎウェル）領域のみ開口
させたマスクを形成し、基板表面にほぼ垂直に第２伝導
型を発生させるイオンを注入する工程としたことであ
る。請求項１と同一の効果を生じる。
第２伝導型を発生させるイオンの斜め注入工程と垂直注
入工程とに代えて、第１伝導型のウェル（Ｎウェル）上
を覆い、第２伝導型のウェル（Ｐウェル）領域のみ開口
させたマスクを形成し、基板法線に対し１０度から６０
度の範囲で斜め方向から第１伝導型を発生させるイオン
を注入する工程と、第２伝導型のウェル（Ｐウェル）上
を覆い、第１伝導型のウェル（Ｎウェル）領域のみ開口
させたマスクを形成し、基板表面にほぼ垂直に第２伝導
型を発生させるイオンを注入する工程としたことであ
る。請求項１と同一の効果を生じる。
【０００７】請求項３の発明は、斜め又は／且つ垂直に
注入される第２伝導型を形成するイオンの総量を、全面
にイオン注入される第１伝導型を形成するイオンよりも
多く、ゲート酸化膜耐圧より低いツェナ耐圧を形成でき
る濃度にしたことである。
注入される第２伝導型を形成するイオンの総量を、全面
にイオン注入される第１伝導型を形成するイオンよりも
多く、ゲート酸化膜耐圧より低いツェナ耐圧を形成でき
る濃度にしたことである。
【０００８】さらに、請求項４の発明は、そのイオンの
総量及びこのイオンを活性化する熱処理を、ソース、ド
レインとして使用される第２伝導型高濃度層（Ｐ+ 層）
よりも拡散深さが深くなり、第２伝導型高濃度層のキャ
リア濃度よりは低いキャリア濃度の第２伝導型層（Ｐ
層）が形成されるように制御するようにしたことであ
る。
総量及びこのイオンを活性化する熱処理を、ソース、ド
レインとして使用される第２伝導型高濃度層（Ｐ+ 層）
よりも拡散深さが深くなり、第２伝導型高濃度層のキャ
リア濃度よりは低いキャリア濃度の第２伝導型層（Ｐ
層）が形成されるように制御するようにしたことであ
る。
【０００９】
【作用及び発明の効果】請求項１の発明では、斜め方向
から第２伝導型を発生させるイオン、例えば、ボロンを
注入することで、予め斜め注入された第１伝導型を発生
させるイオン、例えば、リンによる電子濃度を緩和する
することで、Ｐｃｈトランジスタのしきい値電圧が制御
される。即ち、しきい値電圧を適正な値に制御すること
が可能となる。又、第２伝導型を発生させるイオン、例
えば、ボロンを垂直イオン注入することで、予め注入さ
れた第１伝導型を発生させるイオンによる電子濃度を補
償して、高ホール濃度の領域を形成しているので、その
領域の底部でのホール濃度は低くなる。よって、Ｐｃｈ
トランジスタの底部接合容量が低減される。同様に、ゲ
ート破壊電圧よりも低い耐性を有するツェナダイオード
の絶縁耐圧を制御できる。
から第２伝導型を発生させるイオン、例えば、ボロンを
注入することで、予め斜め注入された第１伝導型を発生
させるイオン、例えば、リンによる電子濃度を緩和する
することで、Ｐｃｈトランジスタのしきい値電圧が制御
される。即ち、しきい値電圧を適正な値に制御すること
が可能となる。又、第２伝導型を発生させるイオン、例
えば、ボロンを垂直イオン注入することで、予め注入さ
れた第１伝導型を発生させるイオンによる電子濃度を補
償して、高ホール濃度の領域を形成しているので、その
領域の底部でのホール濃度は低くなる。よって、Ｐｃｈ
トランジスタの底部接合容量が低減される。同様に、ゲ
ート破壊電圧よりも低い耐性を有するツェナダイオード
の絶縁耐圧を制御できる。
【００１０】しかも、この工程は、同一レジストを用い
て、斜めイオン注入と垂直イオン注入とを行うため、製
造工程は実質上極めて軽微な増加で済む。従って、本発
明は、Ｐｃｈのしきい値電圧とＰ+ Ｎ底部接合容量とツ
ェナダイオードの耐圧を極めて精度よく制御できるだけ
でなく、極めて簡便な工程で実現できるという特徴を有
する。
て、斜めイオン注入と垂直イオン注入とを行うため、製
造工程は実質上極めて軽微な増加で済む。従って、本発
明は、Ｐｃｈのしきい値電圧とＰ+ Ｎ底部接合容量とツ
ェナダイオードの耐圧を極めて精度よく制御できるだけ
でなく、極めて簡便な工程で実現できるという特徴を有
する。
【００１１】請求項２の発明においては、第１伝導型
（Ｎ型）を発生させる不純物イオンの斜め注入工程がＮ
ｃｈトランジスタの領域では２回に分けられ、Ｐｃｈト
ランジスタの領域では１回で行われている。よって、Ｎ
ｃｈトランジスタとＰｃｈトランジスタとで、Ｎ層の不
純物濃度を独立して制御できる。よって、Ｐｃｈトラン
ジスタにおいては、後に続く、第２伝導型を発生させる
イオン、例えば、ボロンの垂直イオン注入とで、第１伝
導型を発生させるイオンによる電子濃度を任意に緩和及
び補償することができる。
（Ｎ型）を発生させる不純物イオンの斜め注入工程がＮ
ｃｈトランジスタの領域では２回に分けられ、Ｐｃｈト
ランジスタの領域では１回で行われている。よって、Ｎ
ｃｈトランジスタとＰｃｈトランジスタとで、Ｎ層の不
純物濃度を独立して制御できる。よって、Ｐｃｈトラン
ジスタにおいては、後に続く、第２伝導型を発生させる
イオン、例えば、ボロンの垂直イオン注入とで、第１伝
導型を発生させるイオンによる電子濃度を任意に緩和及
び補償することができる。
【００１２】従って、Ｐｃｈトランジスタのしきい値電
圧を適正な値に制御することが可能となる。同様に、Ｐ
ｃｈトランジスタの第２伝導型領域の底部でのホール濃
度は低くなる。よって、Ｐｃｈトランジスタの底部接合
容量が低減される。同様に、ゲート破壊電圧よりも低い
耐圧を有するツェナダイオードの絶縁耐圧を制御でき
る。
圧を適正な値に制御することが可能となる。同様に、Ｐ
ｃｈトランジスタの第２伝導型領域の底部でのホール濃
度は低くなる。よって、Ｐｃｈトランジスタの底部接合
容量が低減される。同様に、ゲート破壊電圧よりも低い
耐圧を有するツェナダイオードの絶縁耐圧を制御でき
る。
【００１３】請求項３の発明では、請求項１、２の発明
において、斜め又は／且つ垂直に注入される第２伝導型
を形成するイオンの総量を、全面にイオン注入される第
１伝導型を形成するイオンよりも多くすることで、ゲー
ト酸化膜耐圧より低いツェナ耐圧を形成できる。
において、斜め又は／且つ垂直に注入される第２伝導型
を形成するイオンの総量を、全面にイオン注入される第
１伝導型を形成するイオンよりも多くすることで、ゲー
ト酸化膜耐圧より低いツェナ耐圧を形成できる。
【００１４】さらに、請求項４の発明では、請求項１、
２の発明において、斜め又は／且つ垂直に注入される第
２伝導型を形成するイオンの総量とこのイオンを活性化
する熱処理を、ソース、ドレインとして使用される第２
伝導型高濃度層（Ｐ+ 層）よりも拡散深さが深くなり、
第２伝導型高濃度層のキャリア濃度よりは低いキャリア
濃度の第２伝導型層（Ｐ層）が形成されるように制御す
ることで、Ｐｃｈトランジスタの底部接合容量を低減す
ることができる。
２の発明において、斜め又は／且つ垂直に注入される第
２伝導型を形成するイオンの総量とこのイオンを活性化
する熱処理を、ソース、ドレインとして使用される第２
伝導型高濃度層（Ｐ+ 層）よりも拡散深さが深くなり、
第２伝導型高濃度層のキャリア濃度よりは低いキャリア
濃度の第２伝導型層（Ｐ層）が形成されるように制御す
ることで、Ｐｃｈトランジスタの底部接合容量を低減す
ることができる。
【００１５】
（第１実施例）以下、本発明方法を具体的な実施例に基
づいて説明する。 (1) 図１の（ａ）に示すように、シリコン基板中にＰウ
ェル１、Ｎウェル２を形成し、基板表面にＬＯＣＯＳ酸
化膜３、ゲート酸化膜４、ゲート電極５ｎ、５ｐを公知
の方法で製造する。その後、同図に示すように、基板表
面の法線に対し１０度以上の傾斜した角度でリンイオン
６の注入を行う。具体的には３０度以上６０度以下が望
ましい。
づいて説明する。 (1) 図１の（ａ）に示すように、シリコン基板中にＰウ
ェル１、Ｎウェル２を形成し、基板表面にＬＯＣＯＳ酸
化膜３、ゲート酸化膜４、ゲート電極５ｎ、５ｐを公知
の方法で製造する。その後、同図に示すように、基板表
面の法線に対し１０度以上の傾斜した角度でリンイオン
６の注入を行う。具体的には３０度以上６０度以下が望
ましい。
【００１６】この時のイオン注入量は後述するＮｃｈト
ランジスタのホットキャリア劣化を抑制するのに十分な
Ｎ層１０を形成するのに十分な量とする。また、Ｎ層１
２はＰｃｈトランジスタにおいてはショートチャネルを
抑制するためのパンチスルーストッパとしての役割を果
たす。
ランジスタのホットキャリア劣化を抑制するのに十分な
Ｎ層１０を形成するのに十分な量とする。また、Ｎ層１
２はＰｃｈトランジスタにおいてはショートチャネルを
抑制するためのパンチスルーストッパとしての役割を果
たす。
【００１７】(2) 図１の（ｂ）に示すように、Ｎｃｈト
ランジスタのゲート電極５ｎの周りと、Ｐｃｈトランジ
スタのゲート電極５ｐの周りを除く一部とをフォトレジ
スト７で覆う。その後、同図に示すように、ボロンイオ
ン８を、(1) と同様に、斜めにイオン注入する。
ランジスタのゲート電極５ｎの周りと、Ｐｃｈトランジ
スタのゲート電極５ｐの周りを除く一部とをフォトレジ
スト７で覆う。その後、同図に示すように、ボロンイオ
ン８を、(1) と同様に、斜めにイオン注入する。
【００１８】このイオン注入を行う理由は、(1) でのリ
ンイオン６の注入がＰｃｈトランジスタのしきい値電圧
が回路仕様を満足できない程高くなるなるので、このし
きい値電圧を低下させるためである。即ち、ボロンイオ
ン８の斜めイオン注入によりリンの濃度の一部をキャン
セルすることが可能となる。これにより、Ｐｃｈトラン
ジスタのしきい値電圧は回路仕様に適合するように適正
な値に調整することが可能となる。
ンイオン６の注入がＰｃｈトランジスタのしきい値電圧
が回路仕様を満足できない程高くなるなるので、このし
きい値電圧を低下させるためである。即ち、ボロンイオ
ン８の斜めイオン注入によりリンの濃度の一部をキャン
セルすることが可能となる。これにより、Ｐｃｈトラン
ジスタのしきい値電圧は回路仕様に適合するように適正
な値に調整することが可能となる。
【００１９】このとき、ボロンイオン８の基板に注入さ
れる量は、前記(1) で注入されたリンイオン６の量に比
べて少ない。なぜなら、リン濃度を完全に打ち消す以上
の濃度でボロンを注入すると、パンチスルーストッパと
しての層１２が形成されなくなるからである。なお、Ｐ
ｃｈトランジスタのしきい値電圧が仕様を満足するとき
には、ボロンイオン８の斜めイオン注入の工程は必要で
はなくなり、工程を省略することができる。
れる量は、前記(1) で注入されたリンイオン６の量に比
べて少ない。なぜなら、リン濃度を完全に打ち消す以上
の濃度でボロンを注入すると、パンチスルーストッパと
しての層１２が形成されなくなるからである。なお、Ｐ
ｃｈトランジスタのしきい値電圧が仕様を満足するとき
には、ボロンイオン８の斜めイオン注入の工程は必要で
はなくなり、工程を省略することができる。
【００２０】次に、図１の（ｂ）に示すように、同じレ
ジスト７を用い今度は基板面に対しほぼ垂直にボロンイ
オン９を注入する。このときのドーズ量は(1) の工程で
形成されたＮ層１０、１２が打ち消され、更にＰ層１
１、１３が形成できる程度にする。すなわち、垂直イオ
ン注入と斜めイオン注入により、注入されたボロンイオ
ン量は(1) の工程で注入されたリンイオンの量に比べて
多くなる。このＰ層１１、１３は後述するツェナダイオ
ード１６ｎ、１６ｐの形成に利用される。また、Ｐｃｈ
トランジスタのゲート電極５ｐの直下の領域はこの垂直
イオン注入の影響は受けない。なぜなら、ゲート電極５
ｐがマスクとなり垂直イオン注入によって注入されたイ
オンは、ほとんどゲート電極５ｐの直下には至らないか
らである。
ジスト７を用い今度は基板面に対しほぼ垂直にボロンイ
オン９を注入する。このときのドーズ量は(1) の工程で
形成されたＮ層１０、１２が打ち消され、更にＰ層１
１、１３が形成できる程度にする。すなわち、垂直イオ
ン注入と斜めイオン注入により、注入されたボロンイオ
ン量は(1) の工程で注入されたリンイオンの量に比べて
多くなる。このＰ層１１、１３は後述するツェナダイオ
ード１６ｎ、１６ｐの形成に利用される。また、Ｐｃｈ
トランジスタのゲート電極５ｐの直下の領域はこの垂直
イオン注入の影響は受けない。なぜなら、ゲート電極５
ｐがマスクとなり垂直イオン注入によって注入されたイ
オンは、ほとんどゲート電極５ｐの直下には至らないか
らである。
【００２１】同一のフォト工程内で２回のイオン注入に
より、Ｐｃｈトランジスタのしきい値電圧の制御を斜め
イオン注入で、ツェナダイオード１６ｎ、１６ｐの耐圧
を垂直イオン注入でそれぞれ独立に制御することが可能
である。このことはフォト工程を増加させない点、およ
びＰｃｈトランジスタのしきい値電圧とツェナダイオー
ド１６ｎ、１６ｐの耐圧を独立に制御できる点で極めて
生産性に優れ、制御性の高い工程となる。
より、Ｐｃｈトランジスタのしきい値電圧の制御を斜め
イオン注入で、ツェナダイオード１６ｎ、１６ｐの耐圧
を垂直イオン注入でそれぞれ独立に制御することが可能
である。このことはフォト工程を増加させない点、およ
びＰｃｈトランジスタのしきい値電圧とツェナダイオー
ド１６ｎ、１６ｐの耐圧を独立に制御できる点で極めて
生産性に優れ、制御性の高い工程となる。
【００２２】(3) レジスト７を除去し、窒素雰囲気中あ
るいは酸素を混合した雰囲気中にて約７００〜１１００
度の雰囲気にて熱処理し、注入した、リン、ボロンを活
性化する。これによりＮｃｈトランジスタ領域には、図
２の（ｃ）に示すように、ホットキャリア劣化を抑制す
るためのＮ層１０と、ボロンイオン８、９が注入された
領域にはリンイオンによるＮ層１０が打ち消され、ツェ
ナダイオード１６ｎのためのＰ層１１が形成される。
るいは酸素を混合した雰囲気中にて約７００〜１１００
度の雰囲気にて熱処理し、注入した、リン、ボロンを活
性化する。これによりＮｃｈトランジスタ領域には、図
２の（ｃ）に示すように、ホットキャリア劣化を抑制す
るためのＮ層１０と、ボロンイオン８、９が注入された
領域にはリンイオンによるＮ層１０が打ち消され、ツェ
ナダイオード１６ｎのためのＰ層１１が形成される。
【００２３】一方、Ｐｃｈトランジスタ領域には、図２
の（ｄ）に示すように、ゲート電極５ｐの直下にショー
トチャネルを抑制するパンチスルーストッパとして働く
Ｎ-層１２が形成される。このＮ- 層１２はＮｃｈトラ
ンジスタ内のＮ層１０よりも濃度が低い。また、ゲート
電極５ｐ直下以外のＬＯＣＯＳ酸化膜３が存在していな
い領域には、図２の（ｄ）に示すように、リンイオン６
がＮｃｈトランジスタ領域と同様にボロンイオン８、９
に打ち消されてしまいＰ層１３となる。
の（ｄ）に示すように、ゲート電極５ｐの直下にショー
トチャネルを抑制するパンチスルーストッパとして働く
Ｎ-層１２が形成される。このＮ- 層１２はＮｃｈトラ
ンジスタ内のＮ層１０よりも濃度が低い。また、ゲート
電極５ｐ直下以外のＬＯＣＯＳ酸化膜３が存在していな
い領域には、図２の（ｄ）に示すように、リンイオン６
がＮｃｈトランジスタ領域と同様にボロンイオン８、９
に打ち消されてしまいＰ層１３となる。
【００２４】(4) 図２の（ｄ）に示すように、公知の方
法により、Ｎ+ 層１４、Ｐ+ 層１５がＮｃｈ、Ｐｃｈト
ランジスタの両方に形成され、又、ドレイン領域にそれ
ぞれＮ+ Ｐツェナダイオード１６ｎ、１６ｐが形成され
る。また、ボロン８、９は、Ｐｃｈトランジスタ領域に
おいてはＮ層を打ち消すぐらいの濃度で存在しているた
め、ボロン濃度は深さ方向になだらかに低減していく。
このため、Ｐ+ 層１５より若干深い領域にまでＰ層１３
が存在するので、深さ方向のキャリア濃度の分布はＰ+
層１５だけを形成した時に比べて、ＰＮ接合部でのキャ
リア濃度の傾斜が緩やかな状態となる。したがって、Ｐ
ｃｈトランジスタのソースとドレイン領域の底部の接合
容量はＰ+ 層１５のみ存在する従来のトランジスタに比
べて低減することが可能となる。
法により、Ｎ+ 層１４、Ｐ+ 層１５がＮｃｈ、Ｐｃｈト
ランジスタの両方に形成され、又、ドレイン領域にそれ
ぞれＮ+ Ｐツェナダイオード１６ｎ、１６ｐが形成され
る。また、ボロン８、９は、Ｐｃｈトランジスタ領域に
おいてはＮ層を打ち消すぐらいの濃度で存在しているた
め、ボロン濃度は深さ方向になだらかに低減していく。
このため、Ｐ+ 層１５より若干深い領域にまでＰ層１３
が存在するので、深さ方向のキャリア濃度の分布はＰ+
層１５だけを形成した時に比べて、ＰＮ接合部でのキャ
リア濃度の傾斜が緩やかな状態となる。したがって、Ｐ
ｃｈトランジスタのソースとドレイン領域の底部の接合
容量はＰ+ 層１５のみ存在する従来のトランジスタに比
べて低減することが可能となる。
【００２５】Ｐｃｈトランジスタはショートチャネル効
果の抑制のため微細化と共にＮウェル２のキャリア濃度
の増加が必須である。従って、接合容量はＮウェル２の
キャリア濃度に応じて上昇することとなる。また、微細
化と共にゲート酸化膜４の薄膜化も不可避であり、静電
破壊耐量の低下も避けられないものである。しかしなが
ら、本発明によれば極めて簡便な工程であるにも関わら
ず、接合容量の低減およびツェナダイオード１６ｎ、１
６ｐの形成が容易に実現できることが明らかである。
果の抑制のため微細化と共にＮウェル２のキャリア濃度
の増加が必須である。従って、接合容量はＮウェル２の
キャリア濃度に応じて上昇することとなる。また、微細
化と共にゲート酸化膜４の薄膜化も不可避であり、静電
破壊耐量の低下も避けられないものである。しかしなが
ら、本発明によれば極めて簡便な工程であるにも関わら
ず、接合容量の低減およびツェナダイオード１６ｎ、１
６ｐの形成が容易に実現できることが明らかである。
【００２６】（第２実施例）
(1) 図３の（ａ）に示すように、第１実施例と同様にＰ
ウェル１、Ｎウェル２、ＬＯＣＯＳ酸化膜３、ゲート酸
化膜４、ゲート電極５ｎ、５ｐを形成した後、リンイオ
ン６を基板表面の法線に対して１０度以上傾斜させイオ
ン注入する。この時の注入量はＰｃｈトランジスタのパ
ンチスルーが抑制できる程度にする。
ウェル１、Ｎウェル２、ＬＯＣＯＳ酸化膜３、ゲート酸
化膜４、ゲート電極５ｎ、５ｐを形成した後、リンイオ
ン６を基板表面の法線に対して１０度以上傾斜させイオ
ン注入する。この時の注入量はＰｃｈトランジスタのパ
ンチスルーが抑制できる程度にする。
【００２７】(2) 図３の（ｂ）に示すように、Ｐｃｈト
ランジスタ領域をレジスト７で覆いＮｃｈトランジスタ
領域のみに(1) と同様の条件でリンイオン２０を斜めイ
オン注入する。この時の注入量はＮｃｈトランジスタの
ホットキャリア寿命が十分確保できる程度とする。
ランジスタ領域をレジスト７で覆いＮｃｈトランジスタ
領域のみに(1) と同様の条件でリンイオン２０を斜めイ
オン注入する。この時の注入量はＮｃｈトランジスタの
ホットキャリア寿命が十分確保できる程度とする。
【００２８】(3) 図３の（ｃ）に示すように、レジスト
７を除去し、Ｎｃｈトランジスタ領域のみをレジスト２
１で覆い、Ｐｃｈトランジスタ領域のみ選択的にボロン
イオン９を基板表面に対してほぼ垂直にイオン注入す
る。この時、第１実施例同様、注入されるボロンイオン
９の量は、最初に注入されたリンイオン６を打ち消し、
更にＮ+ Ｐツェナダイオード１６ｐが形成できるキャリ
ア濃度が得られる程度の量である。さらに、ボロンイオ
ン９は基板表面に対しほぼ垂直にイオン注入されるため
ゲート電極５ｐの直下の領域には殆ど到達しない。
７を除去し、Ｎｃｈトランジスタ領域のみをレジスト２
１で覆い、Ｐｃｈトランジスタ領域のみ選択的にボロン
イオン９を基板表面に対してほぼ垂直にイオン注入す
る。この時、第１実施例同様、注入されるボロンイオン
９の量は、最初に注入されたリンイオン６を打ち消し、
更にＮ+ Ｐツェナダイオード１６ｐが形成できるキャリ
ア濃度が得られる程度の量である。さらに、ボロンイオ
ン９は基板表面に対しほぼ垂直にイオン注入されるため
ゲート電極５ｐの直下の領域には殆ど到達しない。
【００２９】(4) この後、図４の（ｄ）に示すように、
注入されたリン６、２０、ボロン９を第１実施例と同様
に活性化する。これによりＮ層１０、Ｎ- 層１２、Ｐ層
１３が形成される。
注入されたリン６、２０、ボロン９を第１実施例と同様
に活性化する。これによりＮ層１０、Ｎ- 層１２、Ｐ層
１３が形成される。
【００３０】(5) 更に公知の技術によりＮ+ 層１４、Ｐ
+ 層１５を形成する。これによりＮｃｈトランジスタ領
域にはＰ+ Ｎツェナダイオード１６ｎが形成でき、Ｐｃ
ｈトランジスタ領域にはＮ+ Ｐ１６ｐが形成される。
+ 層１５を形成する。これによりＮｃｈトランジスタ領
域にはＰ+ Ｎツェナダイオード１６ｎが形成でき、Ｐｃ
ｈトランジスタ領域にはＮ+ Ｐ１６ｐが形成される。
【００３１】これにより、第１実施例と同様、Ｐｃｈト
ランジスタの底部接合容量の低下が実現できることにな
る。又、雑音によりドレインに高い電圧が印加された場
合、このツェナダイオード１６ｎ、ツェナダイオード１
６ｐを通して基板に電流が流れゲートドレイン間に高い
電圧がかかることがなくなる。本実施例では、図３の
（ａ）、（ｂ）の工程により、Ｐウエル１とＮウエル２
とにおいて、リンイオンの濃度を独立に制御できる。そ
して、図３の（ｃ）の工程により、ボロンイオンを注入
することで、Ｐｃｈトランジスタのしきい値電圧を任意
に制御することができる。
ランジスタの底部接合容量の低下が実現できることにな
る。又、雑音によりドレインに高い電圧が印加された場
合、このツェナダイオード１６ｎ、ツェナダイオード１
６ｐを通して基板に電流が流れゲートドレイン間に高い
電圧がかかることがなくなる。本実施例では、図３の
（ａ）、（ｂ）の工程により、Ｐウエル１とＮウエル２
とにおいて、リンイオンの濃度を独立に制御できる。そ
して、図３の（ｃ）の工程により、ボロンイオンを注入
することで、Ｐｃｈトランジスタのしきい値電圧を任意
に制御することができる。
【００３２】また、(3) の工程で垂直にボロン９をイオ
ン注入しているためＰ+ 層１５とＮウエル２との間の底
部接合容量を小さくすることができる。さらに前述の如
くＰｃｈトランジスタのしきい値電圧も仕様に対して満
足するものを得ることができる。
ン注入しているためＰ+ 層１５とＮウエル２との間の底
部接合容量を小さくすることができる。さらに前述の如
くＰｃｈトランジスタのしきい値電圧も仕様に対して満
足するものを得ることができる。
【００３３】これまでの実施例に関しては第１実施例に
おいてはＮ+ Ｐツェナダイオードを、また第２実施例に
おいてはＰ+ ＮツェナダイオードをＰウェル領域にＮ+
ＰツェナダオードをＮウェル領域に形成する方法を説明
したが、Ｎ+ Ｐ及びＰ+ Ｎツェナダイオードを何れの領
域にも形成することができる。
おいてはＮ+ Ｐツェナダイオードを、また第２実施例に
おいてはＰ+ ＮツェナダイオードをＰウェル領域にＮ+
ＰツェナダオードをＮウェル領域に形成する方法を説明
したが、Ｎ+ Ｐ及びＰ+ Ｎツェナダイオードを何れの領
域にも形成することができる。
【図１】本発明の第１実施例に係る製造方法を説明した
工程図。
工程図。
【図２】本発明の第１実施例に係る製造方法を説明した
工程図。
工程図。
【図３】本発明の第２実施例に係る製造方法を説明した
工程図。
工程図。
【図４】本発明の第２実施例に係る製造方法を説明した
工程図。
工程図。
１…Ｐウエル
２…Ｎウエル
５ｎ、５ｐ…ゲート電極
６、２０…リンイオン
８、９…ボロンイオン
１０…Ｎ層
１３…Ｐ層
１２…Ｎ- 層
１５…Ｐ+ 層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−29990（ＪＰ，Ａ)
特開 昭59−152659（ＪＰ，Ａ)
特開 平６−350042（ＪＰ，Ａ)
特開 平４−259253（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (4)
- 【請求項１】半導体基板中に第１伝導型のウェル（Ｎウ
ェル）と第２伝導型のウェル（Ｐウェル）を形成する工
程とゲート絶縁膜を介してゲート電極を形成する工程
と、 前記ゲート電極をマスクとして基板法線に対し斜め方向
から第１伝導型（Ｎ型）を発生させる不純物イオンを注
入する工程と、 第２伝導型のウェル（Ｐウェル）上のゲート電極から離
間した一部と第１伝導型のウェル（Ｎウェル）領域とが
開口したマスクを形成し、開口部に斜め方向から第２伝
導型を発生させるイオンを注入する工程と、 基板表面にほぼ垂直に第２伝導型を発生させるイオンを
注入する工程と、 前記注入した第１伝導型を発生させるイオン、第２伝導
型を発生させるイオンを熱処理により活性化する工程
と、 ソースドレインおよびツェナダイオードを形成するため
の第１伝導型の高濃度層（Ｎ+ 層）、第２伝導型の高濃
度層（Ｐ+ 層）を形成する工程を具備することを特徴と
した半導体装置の製造方法。 - 【請求項２】半導体基板中に第１伝導型のウェル（Ｎウ
ェル）と第２伝導型のウェル（Ｐウェル）を形成する工
程とゲート絶縁膜を介してゲート電極を形成する工程
と、 前記ゲート電極をマスクとして基板法線に対し１０度か
ら６０度の範囲で傾斜させた斜め方向から第１伝導型
（Ｎ型）を発生させる不純物イオンを注入する工程と、 第１伝導型のウェル（Ｎウェル）上を覆い、第２伝導型
のウェル（Ｐウェル）領域のみ開口させたマスクを形成
し、基板法線に対し１０度から６０度の範囲で斜め方向
から第１伝導型を発生させるイオンを注入する工程と、 第２伝導型のウェル（Ｐウェル）上を覆い、第１伝導型
のウェル（Ｎウェル）領域のみ開口させたマスクを形成
し、基板表面にほぼ垂直に第２伝導型を発生させるイオ
ンを注入する工程と、 前記注入した第１伝導型を発生させるイオン、第２伝導
型を発生させるイオンを熱処理により活性化する工程
と、 ソースドレインおよびツェナダイオードを形成するため
の第１伝導型の高濃度層（Ｎ+ 層）、第２伝導型の高濃
度層（Ｐ+ 層）を形成する工程を具備することを特徴と
した半導体装置の製造方法。 - 【請求項３】前記斜め又は／且つ垂直に注入される第２
伝導型を形成するイオンの総量は全面にイオン注入され
る第１伝導型を形成するイオンよりも多く、ゲート酸化
膜耐圧より低いツェナ耐圧を形成できる濃度にすること
を特徴とする請求項１又は請求項２に記載の半導体装置
の製造方法。 - 【請求項４】前記斜め又は／且つ垂直に注入される第２
伝導型を発生するイオンの総量及びその後このイオンを
活性化する熱処理は、ソース、ドレインとして使用され
る第２伝導型高濃度層（Ｐ+ 層）よりも拡散深さが深く
なり、前記第２伝導型高濃度層のキャリア濃度よりは低
いキャリア濃度の第２伝導型層（Ｐ層）が形成されるよ
うに制御することを特徴とする請求項１又は請求項２に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22576495A JP3503292B2 (ja) | 1995-08-09 | 1995-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22576495A JP3503292B2 (ja) | 1995-08-09 | 1995-08-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0951096A JPH0951096A (ja) | 1997-02-18 |
| JP3503292B2 true JP3503292B2 (ja) | 2004-03-02 |
Family
ID=16834447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22576495A Expired - Fee Related JP3503292B2 (ja) | 1995-08-09 | 1995-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3503292B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009099679A (ja) * | 2007-10-15 | 2009-05-07 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置 |
-
1995
- 1995-08-09 JP JP22576495A patent/JP3503292B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0951096A (ja) | 1997-02-18 |
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