JP3502909B2 - 強誘電体半導体記憶デバイス - Google Patents
強誘電体半導体記憶デバイスInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、エレクトロニク
ス、半導体デバイスの分野においてデータを記憶するメ
モリデバイスに属する。
ス、半導体デバイスの分野においてデータを記憶するメ
モリデバイスに属する。
【０００２】
【従来技術】絶縁ゲートに強誘電体を用いたトランジス
タは、データ記憶、データの読み出し、書き込みが単一
のトランジスタで行われるため、次世代の高集積メモリ
として期待されている。このトランジスタは、強誘電体
の電気分極の向きの正負に対応してトランジスタの電気
伝導が制御される。実際には、半導体と強誘電体の両方
の特徴を損なわないように、その間にバッファ層を挿入
した構造が研究されている。バッファ層は、絶縁体でで
きたものと、半導体の上に順番に絶縁体、金属が乗る複
合層の２種類に大別され、それぞれ研究が進められてい
る。強誘電体に接する金属ゲートを含めて、それぞれMF
IS(Metal-Ferroelectrics-Insulator-Semiconductor)、
MFMIS(Metal-Ferroelectrics-Metal-Insulator-Semicon
ductor)構造と呼ばれているが、ここの明細書では、こ
れらを一括してMFBS(Metal-Ferroelectrics-Buffer-Sem
iconductor)構造と呼ぶ。
タは、データ記憶、データの読み出し、書き込みが単一
のトランジスタで行われるため、次世代の高集積メモリ
として期待されている。このトランジスタは、強誘電体
の電気分極の向きの正負に対応してトランジスタの電気
伝導が制御される。実際には、半導体と強誘電体の両方
の特徴を損なわないように、その間にバッファ層を挿入
した構造が研究されている。バッファ層は、絶縁体でで
きたものと、半導体の上に順番に絶縁体、金属が乗る複
合層の２種類に大別され、それぞれ研究が進められてい
る。強誘電体に接する金属ゲートを含めて、それぞれMF
IS(Metal-Ferroelectrics-Insulator-Semiconductor)、
MFMIS(Metal-Ferroelectrics-Metal-Insulator-Semicon
ductor)構造と呼ばれているが、ここの明細書では、こ
れらを一括してMFBS(Metal-Ferroelectrics-Buffer-Sem
iconductor)構造と呼ぶ。
【０００３】これらのMFBS構造のメモリは、電気分極を
利用しているため、電源を切ってもデータが消失しな
い、読み出し動作後もデータの内容が変わらない、デー
タの読み出し、書き込み速度がDRAM程度に高速であると
いう特徴を持つことが期待されてきた。
利用しているため、電源を切ってもデータが消失しな
い、読み出し動作後もデータの内容が変わらない、デー
タの読み出し、書き込み速度がDRAM程度に高速であると
いう特徴を持つことが期待されてきた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
強誘電体メモリにおいては、ゲート金属と半導体間にデ
ータの書き込み用の電圧を加えたとき、バッファ層にも
電圧が加わるため、有効に強誘電体層において電圧が印
加されない。このため、強誘電体層に出来る分極量が小
さく、分極状態が不安定であり、データ保持時間が短い
という問題があった。
強誘電体メモリにおいては、ゲート金属と半導体間にデ
ータの書き込み用の電圧を加えたとき、バッファ層にも
電圧が加わるため、有効に強誘電体層において電圧が印
加されない。このため、強誘電体層に出来る分極量が小
さく、分極状態が不安定であり、データ保持時間が短い
という問題があった。
【０００５】
【課題を解決するための手段】本願発明においては、MF
BS構造の隣にMFBSと強誘電体層を共通とし、金属がその
強誘電体層の両側を挟んだキャパシタ(MFMキャパシタ)
を置き、MFMキャパシタにおいて形成される安定な分極
状態を利用することによって、上記問題を解決するもの
である。
BS構造の隣にMFBSと強誘電体層を共通とし、金属がその
強誘電体層の両側を挟んだキャパシタ(MFMキャパシタ)
を置き、MFMキャパシタにおいて形成される安定な分極
状態を利用することによって、上記問題を解決するもの
である。
【０００６】
【発明実施の形態】図１に示すように、本願発明に係る
デバイスは、金属１０１、強誘電体層１０２、バッファ
層１０３、半導体１０４が積層したMFBS構造１１０と、
金属１０５、強誘電体層１０２、金属１０６が積層した
MFM構造１１１が近接して配置する構造のデバイスであ
る。強誘電体層１０２が、MFBS構造１１０とMFM構造１
０１に共通する。強誘電体層１０２は、一つの材料で構
成されても良いし、複数の材料を繋いだものでも良い。
MFBS構造１１０に対して、MFM構造１１１複数あっても
よく、隣接するスペースに余裕があるときに複数にする
と特に有効である。バッファ層１０３は、単一の絶縁体
であってもよく、絶縁体の多層したものでもよい。ま
た、バッファ層１０３は、絶縁体と金属の２層構造であ
ってもよく、さらには、絶縁体と金属の多層構造であっ
てもよいが、半導体１０４に接するものは、必ず絶縁体
である。バッファ層が多層構造の場合、それぞれの層の
面積と形状が一致する必要はない。
デバイスは、金属１０１、強誘電体層１０２、バッファ
層１０３、半導体１０４が積層したMFBS構造１１０と、
金属１０５、強誘電体層１０２、金属１０６が積層した
MFM構造１１１が近接して配置する構造のデバイスであ
る。強誘電体層１０２が、MFBS構造１１０とMFM構造１
０１に共通する。強誘電体層１０２は、一つの材料で構
成されても良いし、複数の材料を繋いだものでも良い。
MFBS構造１１０に対して、MFM構造１１１複数あっても
よく、隣接するスペースに余裕があるときに複数にする
と特に有効である。バッファ層１０３は、単一の絶縁体
であってもよく、絶縁体の多層したものでもよい。ま
た、バッファ層１０３は、絶縁体と金属の２層構造であ
ってもよく、さらには、絶縁体と金属の多層構造であっ
てもよいが、半導体１０４に接するものは、必ず絶縁体
である。バッファ層が多層構造の場合、それぞれの層の
面積と形状が一致する必要はない。
【０００７】図２に示すように、金属１０１と１０５
は、同一電位で使う場合、直接同一の層として繋がって
いてもよい。また、半導体１０４と金属１０６は、それ
らを同一の電位で使う場合直接接触していてもよい。
は、同一電位で使う場合、直接同一の層として繋がって
いてもよい。また、半導体１０４と金属１０６は、それ
らを同一の電位で使う場合直接接触していてもよい。
【０００８】また、図３に示すように、強誘電体層１０
２のMFBS１１０とMFM１１１を繋ぐ部分のそれぞれの側
にスペーサの絶縁体１０７と１０８のいずれかあるいは
両方を置いてもよい。金属１０１、１０５、１０７およ
びバッファ層を金属を含んだ多層で構成する場合バッフ
ァ層中の金属は、たとえば、Pt、Au などであるが、ポ
リシリコンのように導電性のよい半導体であっても、Sr
RuO3のように導電性のよい酸化物であってもよい。金属
１０１と１０５は、配線用の金属を兼ねていてもよく、
また配線用の金属と接触していてもよい。半導体１０４
は、半導体であればSi、GaAs、Bi2Sr2CuOx等の酸化物で
も何でもよく、形状として基板状のものでもよく、SOI
(silicon on insulator)基板を用いてもよい。
２のMFBS１１０とMFM１１１を繋ぐ部分のそれぞれの側
にスペーサの絶縁体１０７と１０８のいずれかあるいは
両方を置いてもよい。金属１０１、１０５、１０７およ
びバッファ層を金属を含んだ多層で構成する場合バッフ
ァ層中の金属は、たとえば、Pt、Au などであるが、ポ
リシリコンのように導電性のよい半導体であっても、Sr
RuO3のように導電性のよい酸化物であってもよい。金属
１０１と１０５は、配線用の金属を兼ねていてもよく、
また配線用の金属と接触していてもよい。半導体１０４
は、半導体であればSi、GaAs、Bi2Sr2CuOx等の酸化物で
も何でもよく、形状として基板状のものでもよく、SOI
(silicon on insulator)基板を用いてもよい。
【０００９】
【動作】図４に示されるように、MFBS１１０の両端に電
圧V2を与え、MFM１１１の両端に電圧V1を与えるとす
る。まず、V1に特に外部から電圧を与えないで、V2だけ
に図５に示されるような電圧波形を与える。バッファ層
１０３および半導体１０４に加わる電圧のため、V2=V2m
axに達したとき、強誘電体層１０２に加わる電圧VFはV2
maxより小さい。V2の電圧掃引の過程での、強誘電体１
０２の電気分極の変化とVFの関係は、図６における小さ
なループ曲線Aのようになる。残留分極量は小さいし、
抗電圧（電気分極がゼロのときのVF値）も小さい。残留
分極量とその極性により半導体１０４の電気伝導が制御
されるがその差は小さい。したがってメモリ動作は不安
定で、データ保持時間は短い。
圧V2を与え、MFM１１１の両端に電圧V1を与えるとす
る。まず、V1に特に外部から電圧を与えないで、V2だけ
に図５に示されるような電圧波形を与える。バッファ層
１０３および半導体１０４に加わる電圧のため、V2=V2m
axに達したとき、強誘電体層１０２に加わる電圧VFはV2
maxより小さい。V2の電圧掃引の過程での、強誘電体１
０２の電気分極の変化とVFの関係は、図６における小さ
なループ曲線Aのようになる。残留分極量は小さいし、
抗電圧（電気分極がゼロのときのVF値）も小さい。残留
分極量とその極性により半導体１０４の電気伝導が制御
されるがその差は小さい。したがってメモリ動作は不安
定で、データ保持時間は短い。
【００１０】それに対して、V2と同じ電圧をV1に加える
と、MFM１１１には、電圧V2そのものが加わるため、大
きい分極と大きい抗電圧を得る。これが引き金となり、
近接するMFBS１１０中の強誘電体層における電気分極の
形成が促進される。MFBS１１０の強誘電体電気分極とV2
の関係は、図６における大きなループ曲線Bのようにな
る。残留分極量は大きくなり、抗電圧も大きくなる。抗
電圧の増加はメモリとしての安定動作をもたらし低電圧
動作が可能となる。分極量の増加と抗電圧の増加が相乗
して、データの記憶保持時間を増加させている。
と、MFM１１１には、電圧V2そのものが加わるため、大
きい分極と大きい抗電圧を得る。これが引き金となり、
近接するMFBS１１０中の強誘電体層における電気分極の
形成が促進される。MFBS１１０の強誘電体電気分極とV2
の関係は、図６における大きなループ曲線Bのようにな
る。残留分極量は大きくなり、抗電圧も大きくなる。抗
電圧の増加はメモリとしての安定動作をもたらし低電圧
動作が可能となる。分極量の増加と抗電圧の増加が相乗
して、データの記憶保持時間を増加させている。
【００１１】
【第１の実施例】図７に本願発明にかかるメモリデバイ
スの断面図を示す。半導体104として半導体基板を用い
た例である。バッファ層１０３が、金属１０３１と金属
１０３２と絶縁体１０３３の３層で出来ている。金属１
０６は半導体１０４と直接接している。強誘電体１０２
は、バッファ層１０３と金属１０６に接している。金属
１０１が強誘電体層１０２に接している。スペーサ絶縁
体１０８が適宜設けられている。
スの断面図を示す。半導体104として半導体基板を用い
た例である。バッファ層１０３が、金属１０３１と金属
１０３２と絶縁体１０３３の３層で出来ている。金属１
０６は半導体１０４と直接接している。強誘電体１０２
は、バッファ層１０３と金属１０６に接している。金属
１０１が強誘電体層１０２に接している。スペーサ絶縁
体１０８が適宜設けられている。
【００１２】その上面図を図８に示す。図８におけるA-
A'の断面が上記図７である。半導体の構造は、分極によ
って制御されるものなら何でもよいが、図９には、半導
体のMISトランジスタの構成を示す。図９は、図８にお
けるB-B'に沿った断面図である。１０９１と１０９２
は、高濃度の不純物を持つ半導体で、１０４がn-型な
ら、１０９１と１０９２はp型、１０４がp-型なら、１
０９１と１０９２はn型の半導体である。１１３１と１
１３２は電気的特性を取り出すための金属である。１１
３１をソース電極、１１３２をドレイン電極と呼ぶ。１
１３３は、金属１０１に接続し電気的特性を取り出すた
めの金属である。
A'の断面が上記図７である。半導体の構造は、分極によ
って制御されるものなら何でもよいが、図９には、半導
体のMISトランジスタの構成を示す。図９は、図８にお
けるB-B'に沿った断面図である。１０９１と１０９２
は、高濃度の不純物を持つ半導体で、１０４がn-型な
ら、１０９１と１０９２はp型、１０４がp-型なら、１
０９１と１０９２はn型の半導体である。１１３１と１
１３２は電気的特性を取り出すための金属である。１１
３１をソース電極、１１３２をドレイン電極と呼ぶ。１
１３３は、金属１０１に接続し電気的特性を取り出すた
めの金属である。
【００１３】具体的に次の材料と厚さを用いて実験し
た。 １０１、Ｐｔ 100ｎｍ １０２、ＳｒＢｉ２Ｔａ２Ｏ９ 400ｎｍ １０３１、Ｐｔ 100ｎｍ １０３２、Ｔｉ 3ｎｍ １０３３、ＳｉＯ２ 10ｎｍ １０４、ｎ型Ｓｉ基板 １０６、Ｐｔ 100ｎｍ ３×３μｍ２ １０８、ＳｉＯ２ もっとも厚いところで 300ｎｍ １０９１、１０９２、 高濃度のボロンをドープしたｐ型Ｓｉ １１３１,１１３２, １１３３ Ａｌ 250ｎｍ ゲート長（B-B'方向の金属１０１の長さ）は５μｍ、ゲ
ート幅（A-A'方向の絶縁体１０３２の長さ）は５０μｍ
である。MFM１１１とMFBS１１０の間隔は、０．５μｍ
以下である。
た。 １０１、Ｐｔ 100ｎｍ １０２、ＳｒＢｉ２Ｔａ２Ｏ９ 400ｎｍ １０３１、Ｐｔ 100ｎｍ １０３２、Ｔｉ 3ｎｍ １０３３、ＳｉＯ２ 10ｎｍ １０４、ｎ型Ｓｉ基板 １０６、Ｐｔ 100ｎｍ ３×３μｍ２ １０８、ＳｉＯ２ もっとも厚いところで 300ｎｍ １０９１、１０９２、 高濃度のボロンをドープしたｐ型Ｓｉ １１３１,１１３２, １１３３ Ａｌ 250ｎｍ ゲート長（B-B'方向の金属１０１の長さ）は５μｍ、ゲ
ート幅（A-A'方向の絶縁体１０３２の長さ）は５０μｍ
である。MFM１１１とMFBS１１０の間隔は、０．５μｍ
以下である。
【００１４】図１０は、ドレイン電極から入り、ソース
電極から出る電流Idsが、図１１のように時間とともに
変化するゲートソース間電圧Vgsによって、制御される
実験結果を示している。その際ドレインソース間の電圧
は、- 0.8V に保たれている。図１１のab間においてVgs
=0 Vになった状態をみると、Idsが流れているオン状態
であるのに対し、bc間におけるVgs=0Vにおいては、電流
が流れないオフ状態になっている。すなわち、同じVgs=
0Vの状態であるにも関わらず、オンとオフの状態が強誘
電体の分極の向きの正反に応じて実現している。言い換
えればデータを記憶していることになる。図１２は、こ
のオン状態とオフ状態のデータ保持特性である。すなわ
ち、それぞれの状態を実現後、Vgs=0に固定し時間経過
とともにIdsを測定した。図１２から分かるように３時
間経過してもオン状態とオフ状態の電流は３桁以上異な
り、記憶されたデータが保持されていることが分かる。
電極から出る電流Idsが、図１１のように時間とともに
変化するゲートソース間電圧Vgsによって、制御される
実験結果を示している。その際ドレインソース間の電圧
は、- 0.8V に保たれている。図１１のab間においてVgs
=0 Vになった状態をみると、Idsが流れているオン状態
であるのに対し、bc間におけるVgs=0Vにおいては、電流
が流れないオフ状態になっている。すなわち、同じVgs=
0Vの状態であるにも関わらず、オンとオフの状態が強誘
電体の分極の向きの正反に応じて実現している。言い換
えればデータを記憶していることになる。図１２は、こ
のオン状態とオフ状態のデータ保持特性である。すなわ
ち、それぞれの状態を実現後、Vgs=0に固定し時間経過
とともにIdsを測定した。図１２から分かるように３時
間経過してもオン状態とオフ状態の電流は３桁以上異な
り、記憶されたデータが保持されていることが分かる。
【００１５】
【第２の実施例】図１３は、図８と同様の上面図である
が、図１４のようにA-A'の両側にMFM構造を有するの
で、両側のMFMの強誘電体が、MFBSの分極の増強と安定
化に寄与する。スペースに余裕があるとき特に有効であ
る。
が、図１４のようにA-A'の両側にMFM構造を有するの
で、両側のMFMの強誘電体が、MFBSの分極の増強と安定
化に寄与する。スペースに余裕があるとき特に有効であ
る。
【００１６】
【発明の効果】比較のために、従来型の構造の実験結果
を示す。上記第１の実施例と同様に半導体基板上にMFBS
構造を作製した（図１５参照）。しかしこの場合、MFBS
に隣接したMFM構造を持たない。構成の各部に用いた材
料と厚さを以下に示す。
を示す。上記第１の実施例と同様に半導体基板上にMFBS
構造を作製した（図１５参照）。しかしこの場合、MFBS
に隣接したMFM構造を持たない。構成の各部に用いた材
料と厚さを以下に示す。
【００１７】
R101: 金属、Ｐｔ 100ｎｍ
R102: 強誘電体、ＳｒＢｉ２Ｔａ２Ｏ９ 400ｎｍ
R103: R1031とR1032で複合バッファ層
R1031: 絶縁体ＭｇＯ 10ｎｍ
R1032: 絶縁体 ＳｉＯ２ 10ｎｍ
R105: ｎ型 Ｓｉ 基板
R1091、R1092: 高濃度のボロンをドープしたｐ型 Ｓｉ
【００１８】図１６は、オン状態とオフ状態の電流の時
間変化である。５分程度で、両者の電流の大きさの違い
が１桁以下となる。すなわち、データの保持が出来なく
なっていることが分かる。
間変化である。５分程度で、両者の電流の大きさの違い
が１桁以下となる。すなわち、データの保持が出来なく
なっていることが分かる。
【００１９】以上の説明からわかるように、本発明のデ
バイスを用いると情報保持時間の長い安定なデータ記憶
デバイスを実現できる。また、本来必要とする配線の部
分の下に、MFM構造を作ることが出来るので、メモリサ
イズの増加という問題もない。
バイスを用いると情報保持時間の長い安定なデータ記憶
デバイスを実現できる。また、本来必要とする配線の部
分の下に、MFM構造を作ることが出来るので、メモリサ
イズの増加という問題もない。
【図面の簡単な説明】
【図１】本願発明の基本概念図
【図２】金属１０１と１０５同一電位で用いる場合の概
念図
念図
【図３】ＭＦＢＳとＭＦＭの間にスペーサを挟む場合の
概念図
概念図
【図４】実験説明図
【図５】実験における電圧印加図
【図６】実験結果図
【図７】第１の実施例の断面図（図８におけるＡ−Ａ’
断面図）
断面図）
【図８】第１の実施例の上面図
【図９】図８におけるＢ−Ｂ’断面図
【図１０】第１の実施例における特性図
【図１１】第１の実施例における電圧印加図
【図１２】第１の実施例における保持時間
【図１３】第２の実施例の上面図
【図１４】第２の実施例の断面図（図１３におけるＡ−
Ａ’断面図）
Ａ’断面図）
【図１５】従来例の断面図
【図１６】従来例の解析結果
１０１ 金属
１０２ 強誘電体層
１０３ バッファ層
１０４ 半導体
１０５ 金属
１０６ 金属
１０７ スペーサ
１０８ スペーサ
１１０ MFBS構造
１１１ MFM構造
１０３１ 金属Ｐｔ
１０３２ 金属Ｔｉ
１０３３ 絶縁体ＳｉＯ ２
１０９１ 高濃度不純物を持つ半導体
１０９２ 高濃度不純物を持つ半導体
１１３１ 金属ソース電極
１１３２ 金属ドレイン電極
１１３３ 金属
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−235872（ＪＰ，Ａ)
特開 平11−3976（ＪＰ，Ａ)
特開 平10−242403（ＪＰ，Ａ)
特開 平４−208565（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
H01L 29/788
H01L 29/792
Claims (8)
- 【請求項１】金属、強誘電体、バッファ及び半導体の順
に積層されたＭＦＢＳ構造を形成し、該構造に近接し
て、該構造と該強誘電体層を共通にし、該強誘電体層の
両側を金属により挟んだキャパシタを設けることによ
り、該キャパシタにおいて形成される電気分極が該構造
中の該強誘電体層の電気分極の形成を促進することを特
徴とする強誘電体を用いる半導体記憶方法。 - 【請求項２】金属、強誘電体、バッファ及び半導体の順
に積層されたＭＦＢＳ構造を形成し、該構造に近接し
て、該構造と該強誘電体層を共通にし、該強誘電体層の
両側を第１及び第２の金属により挟んだキャパシタを設
けたことを特徴とする強誘電体を用いる半導体記憶デバ
イス。 - 【請求項３】上記構造における上記金属と上記キャパシ
タを構成する第１の金属とを共通にしたことを特徴とす
る請求項２記載の強誘電体を用いる半導体記憶デバイ
ス。 - 【請求項４】上記構造と上記キャパシタとの間に絶縁体
を介在せしめたことを特徴とする請求項２又は請求項３
記載の強誘電体を用いる半導体記憶デバイス。 - 【請求項５】上記キャパシタを構成する第２の金属と、
上記構造の半導体が直接接触していることを特徴とする
請求項２乃至請求項４のいずれかに記載の強誘電体を用
いる半導体記憶デバイス。 - 【請求項６】上記強誘電体は、複数の材料からなること
を特徴とする請求項２乃至請求項５のいずれか一つに記
載の強誘電体を用いる半導体記憶デバイス。 - 【請求項７】上記構造に対して複数の上記キャパシタを
設けたことを特徴とする請求項２乃至請求項６のいずれ
か一つに記載の強誘電体を用いる半導体記憶デバイス。 - 【請求項８】上記バッファは、絶縁体と金属の多層構造
であり、該多層構造の中の一つの絶縁体が上記半導体と
直接接触していることを特徴とする請求項２乃至請求項
７のいずれかに記載の強誘電体を用いる半導体記憶デバ
イス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075013A JP3502909B2 (ja) | 2001-03-15 | 2001-03-15 | 強誘電体半導体記憶デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075013A JP3502909B2 (ja) | 2001-03-15 | 2001-03-15 | 強誘電体半導体記憶デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280522A JP2002280522A (ja) | 2002-09-27 |
| JP3502909B2 true JP3502909B2 (ja) | 2004-03-02 |
Family
ID=18932166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001075013A Expired - Lifetime JP3502909B2 (ja) | 2001-03-15 | 2001-03-15 | 強誘電体半導体記憶デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3502909B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5428053B2 (ja) * | 2011-10-01 | 2014-02-26 | 独立行政法人産業技術総合研究所 | 半導体集積回路 |
-
2001
- 2001-03-15 JP JP2001075013A patent/JP3502909B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002280522A (ja) | 2002-09-27 |
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