JP3500718B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3500718B2 JP3500718B2 JP20955294A JP20955294A JP3500718B2 JP 3500718 B2 JP3500718 B2 JP 3500718B2 JP 20955294 A JP20955294 A JP 20955294A JP 20955294 A JP20955294 A JP 20955294A JP 3500718 B2 JP3500718 B2 JP 3500718B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- grinding
- lsi chip
- resin
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
いるロジックやメモリ等の半導体装置の構造及び製造方
法に関する。
やROM(Read Only Memory)を内蔵したメモリカードや
PCカードが開発されており、コンピュータ等の外部記
憶装置として用いられている。将来的には、磁気ディス
ク装置やCD−ROM,磁気テープ等に代わる記録媒体
として注目されている。しかし、現在市販されているメ
モリカードやPCカードの記憶容量は、同一体積の磁気
ディスク装置等と比較して低く、より一層の記憶容量の
向上が望まれている。
向上するためには、集積度の高い半導体メモリ(以下、
メモリと呼ぶ)を使用するか、使用するメモリの数量を
増やすことが必要である。前者に関しては、LSI製造
設備の進歩により、1世代(4年)で4倍ずつ集積度が
向上している。しかし、集積度を1桁上げるためには1
0年近くの歳月が必要である。後者に関しては、一定の
規格に適合させるため、内蔵するメモリ自体の大きさを
小さくするか、厚みを薄くすることが必要となる。しか
し、メモリの集積度が高くなるにつれてLSIチップの
面積が大きくなっているため、メモリを著しく小さくす
ることは困難である。よって、カードとしての記憶容量
を向上するためには、メモリを薄型化し、積層化等によ
りメモリの実装密度を高めることがコスト及び技術的に
有利である。これに対し、現在市販されているメモリと
しては、「1mm厚パッケージの実用化:日経マイクロ
デバイス1990年6月号」にあるように、代表的な薄
型のメモリとしてTSOP(Thin Small Outline Packa
ge)メモリがあるが、このTSOPメモリでも1mmの
厚みがあるため、大容量のカード用メモリとしては不十
分であった。
メモリカードを実現するために、メモリの厚みを薄型化
することを目的としている。そして、メモリを薄型化す
るためには、次のような課題がある。
(以下、LSIチップ表面と呼ぶ)を被覆している樹脂
の厚みを薄くする。
くする。
SIチップ裏面と呼ぶ)を被覆している樹脂の厚みを薄
くする。
の4,5を解決するためのパッケージ構造とその製造方
法の提供を目的としている。
後のメモリの裏面(中に入ったLSIチップの裏面側の
面)を切削,研削,研磨等により代表される機械加工法
により、LSI裏面を被覆している樹脂を除去加工し、
さらにLSIチップ裏面を除去加工することにより達成
される。
の裏面を研削加工することで、LSI裏面を被覆してい
る樹脂を除去し、さらにLSIチップ裏面を加工するこ
とにより達成される。
の裏面を研削加工することで、LSI裏面を被覆してい
る樹脂を除去し、LSIチップ裏面も研削加工した後、
その面を研磨加工することにより達成される。
メモリの裏面を研削加工することで、LSI裏面を被覆
している樹脂を除去し、LSIチップ裏面も研削加工し
た後、さらにアルカリ液により、加工したLSIチップ
裏面をウェットエッチングすることにより達成される。
の裏面を加工対象として、工具を用いた除去加工法であ
る機械加工法を用い、LSIチップ裏面を被覆してある
樹脂を除去し、さらにLSIチップ裏面も除去加工する
ことで、メモリの厚みを薄型化することができる。
モリの裏面を加工対象として、ダイヤモンド砥石を用い
た研削加工を行うことで、LSIチップ裏面を被覆して
ある樹脂とLSIチップ裏面を高能率でしかも高精度に
加工し、メモリの厚みを薄型化することができる。
メモリの裏面を加工対象として、ダイヤモンド砥石を用
いた研削加工を行うことで、LSIチップ裏面を被覆し
てある樹脂とLSIチップ裏面を高能率でしかも高精度
に加工し、メモリの厚みを薄型化した後、遊離砥粒と研
磨クロスを工具とした研磨加工を行うことで、研削加工
後のLSIチップ裏面の残留歪を除去し、薄型化したメ
モリの信頼性を向上させることができる。
メモリの裏面を加工対象として、ダイヤモンド砥石を用
いた研削加工を行うことで、LSIチップ裏面を被覆し
てある樹脂とLSIチップ裏面を高能率でしかも高精度
に加工し、メモリの厚みを薄型化した後、アルカリ液を
用いたウェットエッチングを行うことで、研削加工後の
LSIチップ裏面の残留歪を除去し、薄型化したメモリ
の信頼性を向上させることができる。
いて、図3を用いて説明する。従来の製造プロセスとし
ては、大きさが6inchもしくは8inchのシリコンウエハの
表面(ミラー面)上に、リソグラフィー技術等により薄
膜回路を形成し、1枚のシリコンウエハ上に数十個程度
のLSIを形成する。この時のシリコンウエハの厚み
は、ハンドリングを容易にすることや、熱処理の工程で
発生するヒートショックによるウエハ割れを防止するた
め、0.5〜0.6mmにしている。しかし、熱放散性の改善や
パワートランジスタのコレクタ抵抗の低減等のため、薄
膜回路を形成後に、ウエハを薄くする必要がある。この
ため、ウエハ裏面を研削加工(裏面研削)し、ウエハの
厚みを0.3〜0.4mmにする。この後、ダイシング及びペレ
タイズを行い、LSIをチップに切断する。次に、LS
Iチップをリードフレームに固定(ダイボンディング)
し、チップ内の端子とリードフレームの間をワィヤーボ
ンディングにより結線する。そして、LSIチップとリ
ードフレームを樹脂により封止(パッケージング)した
後、パッケージから突き出したリードフレームの切断・
曲げ成形(リード成形)を行う。
ロセスでは、パッケージ後のメモリを薄肉化する工程が
なく、このプロセスによりメモリを薄肉化するために
は、裏面研削時にウエハを薄くすることが必要である。
これに対し、裏面研削の工程では、ウエハを0.1mm程度
まで薄くすることが可能であるが、ウエハが薄くなるこ
とによりハンドリングが困難になる。また、数ミリオー
ダの反りの発生、加工時に薄膜回路形成面にキズを付け
ないために貼る保護テープを剥がすときのウエハの割れ
等の問題が生じる。また、後工程であるダイシング,ダ
イボンディング,ワイヤーボンディング,パッケージン
グ工程においては、ウエハ及び切断後のチップが薄くな
ることにより、割れが生じやすくなる。また、薄くした
ときの反り量によっては、ダイシングやワイヤーボンデ
ィングができなくなってしまう。以上のことから、裏面
研削におけるウエハ薄肉化の限界としては、0.2mm程度
であると考えられる。
明のプロセスでは、パッケージング後にLSIチップの
裏面側を加工することで薄肉化しており、このときのL
SIチップの厚みとしては0.05mmもしくはそれ以下にす
ることも可能である。この方法では、LSIチップは薄
くなっていても、パッケージの樹脂やリードフレームに
よりLSIチップが補強されているため、加工後のLS
Iチップは割れにくくなっている。また、このときの半
導体装置の厚みは0.25mm以上になっているため、ハンド
リングや後工程において特に問題が生じない。
する。代表的なメモリの構造としては、図4に示すタブ
構造と図5に示すLOC構造(Lead On Chip)がある。タ
ブ構造では、タブ6上にLSIチップ1が配置されてお
り、LSIチップ1とリードフレーム2の間をワイヤー
4により結線している。そして、これらを樹脂3により
封止する構造となっている。このタブ構造のメモリを対
象に、本発明の薄肉化加工を行う場合、タブ6およびリ
ードフレーム2がLSIチップ1の下にあるため、LS
Iチップ1が加工面に露出するまで加工することはでき
ない。この場合においても、タブ6およびリードフレー
ム2の下にある樹脂3を加工し、薄肉化することは可能
であるが、リードフレーム2の下にある樹脂3が薄くな
ると、リード成形時にリードフレーム2が取れてしま
い、問題となる。以上のことから本発明は、タブ構造の
メモリに対しては薄肉化の効果が小さいと考えられる。
これに対し、LOC構造のメモリでは、LSIチップ1
上にリードフレーム2が接着テープ5により固定され、
LSIチップ1とリードフレーム2の間をワイヤー4に
より結線している。そして、これらを樹脂3により封止
する構造となっている。このLOC構造のメモリに対
し、本発明の薄肉化加工を行うと、始めにLSIチップ
1の下にある樹脂3が除去され、さらに加工が進行する
と、LSIチップ1の裏面(回路を形成していない面)
が加工され、LSIチップ1が薄肉化される。これにと
もない、パッケージしたメモリ全体の厚みも薄肉化さ
れ、本発明の目的が達成される。
2にメモリの加工面構造を示す。LOC構造のメモリを
薄肉化加工すると、図1に示すようにLSIチップ1の
裏面が加工面として露出する構造となる。これを加工面
側から見た場合が図2である。LOC構造メモリの薄肉
化加工の場合、LSIチップ1の裏面と樹脂3が加工対
象面となる。このようなプラスチック材料(樹脂)と脆性
材料(LSIチップ)からなる複合材に対し、機械加工の
代表的な加工方法である切削加工,研削加工,研磨加工
等により薄肉化加工を行った場合、次のようなことが懸
念される。
プ1を割ってしまう。(クラックが生じる) 2.加工時に生じる力により、LSIチップ1と樹脂3
の界面が剥がれてしまう。
悪く、信頼性が下がってしまう。
工法としては、加工能率が高く、表面粗さも良く、この
ようなセラミックス材料を含む複合材加工に適した研削
加工を中心に検討を行った。以下、実施例について記述
する。
リの薄肉化 研削加工の方法としては、カップ型砥石を用いた平面研
削を行った。このカップ型砥石を用いた平面研削は、デ
ィスク型砥石を用いた平面研削よりも加工面の表面粗さ
が良く、本発明の薄肉化加工法に適していると考える。
また、カップ型砥石を用いた研削加工の場合において
も、インフィード研削方式とロータリー研削方式があ
る。この2つの研削方式の違いとしては、インフィード
研削方式のほうが表面粗さを良くできることが知られて
おり、特に、シリコンウエハのように大きい加工物に関
しては有利な加工法式である。本発明の薄肉化加工に
は、どちらの加工方式でも加工できるが、ここでは、表
面粗さが良いインフィード研削を行った。
は、ワークホルダ8にパッケージ後のメモリ7を数個か
ら数十個(図1では4個になっている)固定する。この
とき、メモリの表面がワークホルダ8との接着面側にな
るように固定する。また、このときのパッケージから突
き出したリードフレーム2がリード成形されて曲がって
いると、加工を阻害するため、加工するメモリはリード
成形前であることが必要である。加工する工具として
は、カップ型ダイヤモンド砥石9を用いた。
裏面とカップ型ダイヤモンド砥石9の作業面が接触する
ように配置し、ワークホルダ8とカップ型ダイヤモンド
砥石9を回転させた状態で図6の矢印方向に砥石を移動
させる(切り込み)ことで加工が進行する。
工には、図6に示すLOC構造のTSOPメモリを用い
た。このメモリ全体の厚みは1mmであり、その内訳とし
ては、LSIチップ1の上にある樹脂3の厚みが0.4m
m,LSIチップ1の厚みが0.3mm,LSIチップ1の下
にある樹脂3の厚みが0.3mmになっている。このメモリ
に対し、下記の条件によりインフィード研削を行った。
D1500P75M) 研削砥石回転数:5000r/min ワーク軸回転数:300r/min 切り込み速度:50μm/min 切り込み量:0.3,0.4,0.5,0.55mm 以上の条件によりTSOPメモリを加工し、LSIチッ
プ1の厚みが0.05mmになるまで切り込んだが、LSIチ
ップ1の割れや、樹脂3とLSIチップ1の界面の剥が
れ等の問題は生じなかった。また、加工後のLSIチッ
プ1裏面の表面粗さは、0.08μmRmaxになって
おり、鏡面に近い面状態に仕上げることができた。さら
に、加工後のメモリの信頼性試験としてヒートサイクル
試験(-55℃〜+150℃,100サイクル)を行ったが、LSIチッ
プ1の割れ等の問題は生じなかった。
面を加工すると、図2に示すようにLSIチップ1の裏
面(加工面)が露出する。このままの状態でリード成形
や検査を行うと、露出したLSIチップ1の裏面を傷つ
け、チップを割っていしまう可能性がある。そこで、ポ
リイミドのテープを加工面に貼り、LSIチップ1を保
護した。そして、この状態でリード成形および検査を行
ったが、問題は生じなかった。
リを薄肉化加工することで、メモリの厚みを0.45mm,L
SIチップの厚みを0.05mmにすることができ、問題のな
いことが確認できた。
を行った結果について説明する。このメモリは、ワイヤ
レスボンディング技術を活用し、リードフレーム2とL
SIチップ1の間をワイヤーではなく、バンプ10によ
り結線したメモリである。メモリの厚みを薄くするた
め、従来よりも薄い0.05mm厚のリードフレームを用い、
パッケージ後にLSIチップ1の裏面を樹脂3から露出
させることで、メモリ全体の厚みを0.45mmにしている。
このようなメモリをさらに薄くするため、メモリ裏面を
研削加工し薄肉化する検討を行った。
1の裏面が露出しているため、切り込み量とチップの加
工量がほぼ同じである。したがって、LSIチップ1の
加工量を把握しやすい。また、LSIチップ1の裏面が
露出しているため、パッケージの時にLSIチップ1が
傾いてパッケージされることがないため、薄肉化加工に
おける加工量のばらつきが生じにくい。以上のことか
ら、図8に示すようなLSIチップ裏面がパッケージか
ら露出したメモリは、薄肉化加工に適していると考えら
れる。
リと同じ条件で加工を行った。ただし、加工量は0.2mm
とした。加工した結果としては、メモリを0.2mm加工
し、LSIチップの厚みが0.1mmになるまで切り込んだ
が、LSIチップの割れや、樹脂3とLSIチップ1の
界面の剥がれ等の問題は生じなかった。また、加工後の
LSIチップ1裏面の表面粗さは、前回と同様に0.0
8μmRmaxになっており、鏡面に近い面状態に仕上
げることができた。そして、ポリイミドのテープを加工
面に貼った後、リード成形および検査を行ったが、特に
問題は生じなかった。また、加工後のメモリの厚みが0.
25mmと非常に薄いため、LSIチップ1表面の上にある
樹脂3の応力により、0.06mmの反りが生じたが、特に問
題とならなかった。
を薄肉化加工することで、メモリの厚みを0.25mm,LS
Iチップの厚みを0.1mmにすることができ、問題のない
ことを確認できた。
化加工における薄肉化の限界としては次のように考え
る。
は、配線層が約0.005mm,その下の活性層が約0.001mmに
なっている。薄肉化加工では、この薄膜回路を必ず残さ
なければならない。したがって、薄肉化加工におけるL
SIチップ薄肉化の限界としては、配線層と活性層を合
わせた0.006mmになる。これに対し、実際にパッケージ
後のメモリを対象に、LSIチップ薄肉化の限界を調べ
た結果、LSIチップの厚みが0.01mmになるまで加工し
ても、LSIチップの割れ等の問題が生じないことが確
認できている。
面を被覆する樹脂の厚みがおよそ0.1mm必要である。よ
って、この樹脂厚み0.1mmに、LSIチップ薄肉化の限
界値である0.006mmを加えた厚みがメモリ薄肉化の限界
である。したがって、メモリ薄肉化の限界としては、0.
1mm程度であると考えられる。
LOC構造メモリの薄肉化 実施例1では、研削加工を用いたメモリの薄肉化加工に
ついて記述した。研削加工では、LSIチップ裏面をほ
ぼ鏡面に加工することができるが、加工面には若干の加
工歪およびマイクロクラックを生じる。そこで、これら
を取り除くため、研削加工後のメモリ裏面を対象とした
研磨加工の検討を行った。
ポリッシングがある。ラッピングは主に平面や円筒面等
の形状に粗加工するために用いられる研磨加工方法であ
り、ポリッシングは表面粗さを向上し、加工面のダメー
ジをフリーにするために用いられる研磨加工方法であ
る。ここでは、研削加工後の加工歪およびマイクロクラ
ックを取り除くため、ポリッシングを行った。以下に、
ポリッシングについて説明する。
ッシングでは、研磨定盤11に研磨布13を貼り、この
研磨布13上に研磨液12を流し、これに加工物の加工
対象面を押しつけ、加圧した状態で研磨定盤11を回転
させる。これにより、加工物の加工対象面と研磨布13
が研磨液中の砥粒を介在させた状態で摺動し、砥粒が加
工物の表面を微小に除去することで加工が進行する。
肉化した後、メモリ7をワークホルダ8に固定した状態
で、図9に示すように加圧シリンダ14に取り付け、ポ
リッシングを行った。
リと図8に示す超薄型メモリを加工対象とした。前加工
である研削加工では、実施例1と同じ条件により加工を
行った。ただし、これらの研削加工における加工量は、
前者が0.5mm,後者が0.2mmであり、それぞれLSIチッ
プ1の加工後の厚みは0.1mmである。以下に、ポリッシ
ングの加工条件を示す。
ァム製SH24) 研磨液:コロイダルシリカ(FUJIMI製GLANZ
OX3900) 定盤回転数:100r/min ワーク回転数:100r/min 研磨圧力:20kPa 研磨布:不織布(ロデールニッタ製Suba400) 以上の条件によりポリッシングを行った結果、10minの
加工で、LSIチップ裏面(加工面)が鏡面になった。
このとき、研削加工後にポリッシングを行うことで、L
SIチップ1の割れや、樹脂3とLSIチップ1の界面
の剥がれ等の問題は生じなかった。また、ポリッシング
後のLSIチップ1裏面の表面粗さは、0.01μmR
maxであり、鏡面になっている。このポリッシングを
行うことで、研削加工による加工歪とマイクロクラック
を除去できたと考える。
ングによるLOC構造メモリの薄肉化 前述したように、研削加工では、加工面に若干の加工歪
およびマイクロクラックを生じる。実施例2では、これ
らを取り除くために、研磨加工を行った。ここでは、研
削加工において生じる加工歪およびマイクロクラックを
取り除くため、ウェットエッチッングの検討を行った。
酸性の液とアルカリ性の液があり、ここでは、リードフ
レーム2の腐食を考慮し、アルカリエッチングを行っ
た。
リと図8に示す超薄型メモリを加工した。前加工である
研削加工では、実施例1と同じ条件により加工を行っ
た。ただし、これらの研削加工における加工量は、前者
が0.5mm,後者が0.2mmであり、それぞれLSIチップ1
の加工後の厚みは0.1mmである。以下に、ウェットエッ
チングの条件を示す。
果、2minのエッチングで、LSIチップ裏面(加工面)
が0.02mmエッチングされ、エッチング後のLSIチップ
1裏面の表面粗さは、1.5〜2.3μmRmaxにな
った。ただし、化学的な除去のため、エッチング後に加
工歪とマイクロクラックはないと考えられる。また、研
削加工後にウェットエッチングを行うことで、LSIチ
ップ1の割れや、樹脂3とLSIチップ1の界面の剥が
れ等の問題は生じなかった。
SIチップ1裏面の加工歪とマイクロクラックを、ウェ
ットエッチングにより除去できたと考える。
モリを対象としたが、タブ構造のメモリに関しても、L
SIチップ裏面を覆っている樹脂を加工することで、薄
肉化することができる。また、ここではメモリだけを対
象としたが、メモリと同じようにLSIチップをパッケ
ージしたロジック等の半導体LSIについても同様に薄
型化できる。
カード) 本発明により薄肉化したメモリ(以下、薄肉化メモリと
呼ぶ)をメモリカードに実装した例を図10に示す。こ
のメモリカードでは、厚み0.25mmの薄肉化メモリ15を
アウターリード16により基板17に接続する構造とし
ており、この薄肉化メモリ15を厚み方向に積層するこ
とで、メモリの実装密度を向上している。この例では、
基板17の両側に薄肉化メモリ15を積層しており、積
層数としては、16層の積層構造(片側8層)としてい
る。このように、厚み0.25mmの薄肉化メモリ15を用
い、これを16層の積層構造にすることで、大きさ85.6
mm×54mm,厚み5mmのメモリカードに224個のメモリを実
装することができ、大容量のメモリカードを作ることが
できた。
I裏面を機械加工することで、半導体LSIを薄型化す
ることができる。この薄型化した半導体LSIを用いる
ことにより、様々な電子部品の実装密度を向上すること
ができ、これによる電子機器の小型化もできる。特に、
メモリカードにおいては、メモリを本発明により薄型化
することにより、メモリカード実装密度が向上し、大幅
な記憶容量の向上が図れる。
る。
る。
る。
断面図)である。
Claims (4)
- 【請求項1】半導体チップと、該半導体チップの回路電
極と電気的に接続されかつリードフレームから形成され
たリードと、該半導体チップと該リードの一部を封止す
る樹脂封止部と、を有する半導体装置であって、 該半導体チップの回路電極面の裏面は、該樹脂封止後に
研削され、かつ該研削後に該研削面に対してウエットエ
ッチングされたものであることを特徴とする半導体装
置。 - 【請求項2】半導体装置の製造方法であって、 半導体チップとリードフレームを接続する工程と、 該半導体チップおよび該リードフレームの一部を樹脂封
止してパッケージングする工程と、 該樹脂封止後に該半導体チップの回路電極面の裏面を研
削する工程と、 該研削後に該研削面に対してウエットエッチングする工
程を有することを特徴とする半導体装置の製造方法。 - 【請求項3】 基板と、該基板の上に積層された複数の半
導体装置を有する電子装置であって、 該半導体装置は、半導体チップと、該半導体チップの回
路電極および該基板の電極と電気的に接続されたアウタ
ーリードを有し、かつ該半導体装置は樹脂封止されてお
り、 さらに該半導体チップの回路電極面の裏面は研削され、
かつ該研削後に該研削面に対してウエットエッチングさ
れたものであることを特徴とする電子装置。 - 【請求項4】 半導体装置を製造する工程と、該半導体装
置を基板に積層して接続する工程を有する電子装置の製
造方法あって、 該半導体装置の製造工程は、 半導体チップとリードフレームを接続する工程と、 該半導体チップおよび該リードフレームの一部を樹脂封
止してパッケージングする工程と、 該樹脂封止後に該半導体チップの回路電極面の裏面を研
削する工程と、 該半導体チップの回路電極面の裏面の研削後に、該研削
面に対してウエットエッチングする工程を有することを
特徴とする電子装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20955294A JP3500718B2 (ja) | 1994-09-02 | 1994-09-02 | 半導体装置およびその製造方法 |
KR1019950026954A KR100209782B1 (ko) | 1994-08-30 | 1995-08-28 | 반도체 장치 |
CN95117176A CN1073284C (zh) | 1994-08-30 | 1995-08-30 | 半导体器件 |
TW084110092A TW353225B (en) | 1994-08-30 | 1995-09-27 | Semiconductor device |
US08/829,144 US5811877A (en) | 1994-08-30 | 1997-03-31 | Semiconductor device structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20955294A JP3500718B2 (ja) | 1994-09-02 | 1994-09-02 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0878447A JPH0878447A (ja) | 1996-03-22 |
JP3500718B2 true JP3500718B2 (ja) | 2004-02-23 |
Family
ID=16574713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20955294A Expired - Lifetime JP3500718B2 (ja) | 1994-08-30 | 1994-09-02 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3500718B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102832143A (zh) * | 2012-09-05 | 2012-12-19 | 杭州士兰集成电路有限公司 | 半导体塑封上料治具及上料方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3147071B2 (ja) * | 1998-01-19 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP4517507B2 (ja) * | 2000-12-26 | 2010-08-04 | 日本ケミコン株式会社 | チップ型固体電解コンデンサの製造方法 |
CN113410193B (zh) * | 2021-05-27 | 2024-05-03 | 元成科技(苏州)有限公司 | 一种8+1堆叠式芯片封装装置 |
-
1994
- 1994-09-02 JP JP20955294A patent/JP3500718B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102832143A (zh) * | 2012-09-05 | 2012-12-19 | 杭州士兰集成电路有限公司 | 半导体塑封上料治具及上料方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0878447A (ja) | 1996-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6294439B1 (en) | Method of dividing a wafer and method of manufacturing a semiconductor device | |
KR100209782B1 (ko) | 반도체 장치 | |
US6184109B1 (en) | Method of dividing a wafer and method of manufacturing a semiconductor device | |
TW476141B (en) | Method of dicing a wafer and method of manufacturing a semiconductor device | |
US5888883A (en) | Method of dividing a wafer and method of manufacturing a semiconductor device | |
US6337258B1 (en) | Method of dividing a wafer | |
US7285864B2 (en) | Stack MCP | |
US20030153127A1 (en) | Method of manufacturing a semiconductor device | |
JP2007012810A (ja) | 半導体集積回路装置の製造方法 | |
JP2003060154A (ja) | 半導体装置およびその製造方法 | |
JP2000294522A (ja) | ウェーハの分割方法及び半導体装置の製造方法 | |
JP5840003B2 (ja) | ウエーハの加工方法 | |
EP1022778A1 (en) | Method of dividing a wafer and method of manufacturing a semiconductor device | |
JP3500718B2 (ja) | 半導体装置およびその製造方法 | |
JP2005340431A (ja) | 半導体装置の製造方法 | |
JP2000091274A (ja) | 半導体チップの形成方法およびそれを用いた半導体装置の製造方法 | |
JP3803214B2 (ja) | 半導体装置の製造方法 | |
JP2001060658A (ja) | 半導体装置およびその製造方法 | |
JP2000340530A (ja) | 半導体装置およびその製造方法 | |
JP7313775B2 (ja) | ウェーハの加工方法 | |
CN111276397B (zh) | 晶片的加工方法 | |
JP4681704B2 (ja) | 半導体ウェーハの分割方法 | |
JP2000195826A (ja) | ウェ―ハの分割方法及び半導体装置の製造方法 | |
KR20060085848A (ko) | 뒷면 연마 후 범프 형성 공정을 포함하는 반도체 웨이퍼제조 방법 | |
US7901988B2 (en) | Method for forming a package-on-package structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071212 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term |