JP3499495B2 - マイクロ波半導体増幅器 - Google Patents
マイクロ波半導体増幅器Info
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Description
機器などに用いられるマイクロ波半導体増幅器に関す
る。
て、半導体増幅素子を4段に接続した場合を例にとり図
3の回路構成図を参照して説明する。マイクロ波が入力
する入力端子INに第1整合回路M1が接続されてい
る。第1整合回路M1は電界効果トランジスタなどで形
成された第1半導体増幅素子A1に接続されている。第
1半導体増幅素子A1は、第2整合回路M2を介して電
界効果トランジスタなどで形成された第2半導体増幅素
子A2に接続され、第2半導体増幅素子A2は、第3整
合回路M3を介して電界効果トランジスタなどで形成さ
れた第3半導体増幅素子A3に接続されている。第3半
導体増幅素子A3は、第4整合回路M4を介して電界効
果トランジスタなどで形成された第4半導体増幅素子A
4に接続され、第4半導体増幅素子A4は、第5整合回
路M5を介して出力端子OUTに接続されている。
入力するマイクロ波は、第1ないし第4の半導体増幅素
子A1〜A4で順に増幅され、出力端子OUTから出力
される。
1〜A4は、同じ厚さのたとえば半絶縁性のGaAs基
板上に形成されている。第1ないし第5の整合回路M1
〜M5は、たとえば誘電体基板上に形成されている。第
1ないし第4の半導体増幅素子A1〜A4、および、第
1ないし第5の整合回路M1〜M5は、外部の湿気など
による影響を防止するために、通常、1つのパッケージ
内に収納された状態で使用される。
ついて図4の概略の構成図を参照して説明する。図4で
は、半導体増幅素子などの能動素子、および、マイクロ
ストリップ線路やキャパシタなどの受動素子を、それぞ
れ半絶縁性のGaAs基板上などに一緒に形成するモノ
リシックマイクロ波集積回路(以下MMICという)で
構成されている。
が形成され、基板41上の右端に出力端子OUTが形成
されている。入力端子INと出力端子OUT間に、電界
効果トランジスタなどで形成された第1ないし第4の半
導体増幅素子A1〜A4が順に接続されている。入力端
子INと第1半導体増幅素子A1間、第1ないし第4の
半導体増幅素子A1〜A4どうし間、第4半導体増幅素
子A4と出力端子OUT間は、それぞれマイクロストリ
ップ線路Lで接続されている。第1ないし第4の半導体
増幅素子A1〜A4の前段および後段などに整合回路が
接続されているが、図では省略している。
1〜A4およびマイクロストリップ線路Lなどが形成さ
れた基板41は、通常、パッケージ内に収納された状態
で使用される。
体増幅器は、たとえば大きな増幅度を得る場合、電界効
果トランジスタなどの半導体増幅素子を複数段に接続し
ている。このとき、後段に位置する半導体増幅素子の出
力電力が大きくなる。したがって、後段の半導体増幅素
子を電界効果トランジスタなどで構成すると、電界効果
トランジスタのゲート幅は、一般に、大きくなる。
接続し、出力電力が1Wのマイクロ波半導体増幅器の場
合、第1段および第2段の電界効果トランジスタのゲー
ト幅は0.5mm、第3段のゲート幅は3mm、第4段
のゲート幅は6mmという寸法になる。
幅が大きくなると、次のような問題が発生する。 (1)電界効果トランジスタの横幅が大きくなりチップ
サイズが大きくなる。 (2)高い周波数になると電界効果トランジスタ内のそ
れぞれのゲート内に位相差が生じ、ゲート幅の大きさに
よって使用できる周波数が制限される。 (3)電界効果トランジスタの熱抵抗が大きくなり、チ
ャネル温度が上昇する。 チャネル温度はたとえば130℃以下に設定されてお
り、チャネル温度の上昇は信頼性を低下させる。
複数段の電界効果トランジスタなどをGaAs基板上に
MMICで形成する方法がある。半導体素子などをMM
ICで形成した場合、次のような理由で高出力化が制約
される。
電界効果トランジスタのゲート幅を大きくし横幅を大き
くすると、電界効果トランジスタ内のそれぞれのゲート
に位相差が生じ、出力電力や利得が減少する。横幅を狭
くするために、図5に示されるように、電界効果トラン
ジスタのゲートの間隔を狭くすると、電界効果トランジ
スタの熱抵抗が大きくなり、チャネル温度が許容値を越
えるようになる。
を下げるために、GaAs基板の厚さを薄く方法が考え
られる。しかし、GaAs基板を薄くすると機械的強度
が低下する。電界効果トランジスタを複数段に形成する
場合は、大きな基板面積が必要とされるため、割れが発
生しやすくなる。
段に接続され、出力電力が大きいマイクロ波半導体増幅
器をMMICで構成することが困難になっている。
増幅素子を複数段に接続した構成で、MMICでの形成
が容易な出力電力の大きいマイクロ波半導体増幅器を提
供することを目的とする。
された複数の半導体増幅素子と、この複数の半導体増幅
素子を収納するパッケージとを具備したマイクロ波半導
体増幅器において、前記複数の半導体増幅素子のうち少
なくとも最終段の半導体増幅素子を含む半導体増幅素子
が形成される第1基板の厚さを、その他の半導体増幅素
子が形成される1つまたは複数の第2基板の厚さよりも
薄くしたことを特徴としている。
体増幅素子を4段に接続した場合を例にとり図1の回路
構成図を参照して説明する。図1(a)において、マイ
クロ波が入力する入力端子INがパッケージ10を貫通
して設けられ、入力端子INに第1整合回路M1が接続
されている。第1整合回路M1は電界効果トランジスタ
で形成された第1半導体増幅素子A1に接続されてい
る。第1半導体増幅素子A1は、第2整合回路M2を介
して電界効果トランジスタで形成された第2半導体増幅
素子A2に接続され、第2半導体増幅素子A2は、第3
整合回路M3を介して電界効果トランジスタで形成され
た第3半導体増幅素子A3に接続されている。第3半導
体増幅素子A3は、第4整合回路M4を介して電界効果
トランジスタで形成された第4半導体増幅素子A4に接
続され、第4半導体増幅素子A4は、第5整合回路M5
を介して出力端子OUTに接続されている。第1ないし
第4の半導体増幅素子A1〜A4および第1ないし第5
の整合回路M1〜M5は、いずれもパッケージ10を構
成する底板11上に配置されている。
入力したマイクロ波は、第1ないし第4の半導体増幅素
子A1〜A4で順に増幅され、出力端子OUTから出力
される。なお、第1ないし第4の半導体増幅素子A1〜
A4、および、第1ないし第5の整合回路M1〜M5
は、外部の湿気などによる影響を防止するために、通
常、パッケージ内に収納された状態で使用される。
A1〜A4や第1ないし第5の整合回路M1〜M5をパ
ッケージ10内に配置した状態について図1(b)を参
照して説明する。図1(b)は、図1(a)を図の下方
から見た図で、第1ないし第4の半導体増幅素子A1〜
A4および第1ないし第5の整合回路M1〜M5は、た
とえばパッケージ10の底板11上に配置されている。
4は、それぞれが別々の半絶縁性のGaAs基板121
〜124上に形成されている。この場合、第1ないし第
3の半導体増幅素子A1〜A3が形成されるGaAs基
板121〜123の厚さt1は同じで、最終段の第4半
導体増幅素子A4が形成されるGaAs基板124の厚
さt2を、GaAs基板121〜123よりも薄くして
いる。また、GaAs基板124の裏面はAuめっき1
24aが施され、いわゆるPHS(Plated-Heat-Sink)
構造となっている。
幅素子A4が形成される増幅回路基板124の基板厚t
2を、その前段に位置する半導体増幅素子A1〜A3が
形成される増幅回路基板121〜123の基板厚t1よ
りも薄くし、さらにPHS構造を採用している。そのた
め、出力電力が大きい最終段の電界効果トランジスタな
どの熱抵抗が小さくなり、信頼性が向上し、MMICの
みでは実現が困難とされている高出カのマイクロ波半導
体増幅器が実現される。
を参照して説明する。パッケージを構成する底板11の
端部に、パッケージを貫通する入力端子INが設けられ
ている。入力端子INの近くに、半絶縁性のGaAsで
形成された増幅回路基板21が配置されている。増幅回
路基板21上には、電界効果トランジスタで形成された
第1ないし第3の半導体増幅素子A1〜A3が3段に接
続された増幅回路、および、これら各半導体増幅素子A
1〜A3間を接続するマイクロストリップ線路Lなど
が、能動素子や受動素子を共通の半絶縁性基板上に形成
するMMICとして形成されている。
成された第1および第2の整合回路基板22、23が順
に配置されている。第2の整合回路基板23の後段に、
整合回路として機能するチップコンデンサC1が配置さ
れ、チップコンデンサC1の後段に、最終段の増幅回路
を構成する増幅回路基板24が配置されている。増幅回
路基板24上には、電界効果トランジスタなどで形成さ
れたディスクリートの第4半導体増幅素子A4がMMI
Cで形成されている。増幅回路基板24の後段に整合回
路として機能するチップコンデンサC2が配置され、チ
ップコンデンサC2の後段に、整合回路が形成された第
3の整合回路基板25が配置されている。第3の整合回
路基板25の出力端は、パッケージを貫通する出力端子
OUTに接続されている。底板11の上方部および下方
部には、各半導体増幅素子A1〜A4にバイアス電圧を
供給するバイアス回路などが形成されたバイアス回路基
板26、27が配置されている。
3の整合回路基板25は誘電体で構成されている。ま
た、半導体増幅素子A1〜A3やマイクロストリップ線
路LなどがMMICで構成された増幅回路基板21は半
絶縁性のGaAsで構成され、図(b)に示すように、
その基板厚t1は100μmに設定されている。第4半
導体増幅素子A4が構成された増幅回路基板24は半絶
縁性のGaAsで構成され、図(b)に示すように、そ
の基板厚t2は30μmに設定され、裏面はAuめっき
24aが施されたPHS(Plated-Heat-Sink)構造とな
っている。
路基板24が配置される部分のパッケージの底板11の
高さHを、増幅回路基板21が配置される部分のパッケ
ージの底板11の高さhよりも高くし、増幅回路基板2
1と増幅回路基板24の上面の高さを同じにし、同時
に、第1〜第3の整合回路基板22、23、25やチッ
プコンデンサC1、C2などの高さと同じにすることも
できる。これらの高さを同じにすると、ワイヤなどによ
るボンディング作業が容易になる。
幅素子A4が形成される増幅回路基板24の基板厚t2
を、その前段に位置する半導体増幅素子A1〜A3が形
成される増幅回路基板23の基板厚t1よりも薄くし、
さらにPHS構造を採用している。したがって、半導体
増幅素子A4を構成する電界効果トランジスタの熱抵抗
が小さくなり、信頼性が向上し、MMICのみでは実現
が困難な高出力のマイクロ波半導体増幅器が実現され
る。
界効果トランジスタで構成する例で説明している。しか
し、これに代えてHEMTで構成することもできる。ま
た、最終段の半導体増幅素子をディスクリート型電界効
果トランジスタあるいはHEMTで構成した場合、その
ゲート入力端子に接続するMIM(Meta1-Insu1ator-Met
a1) キャパシタを同じ基板上に構成することもできる。
成する半導体増幅素子の熱効率が向上する。そのため、
最終段の半導体増幅素子を電界効果トランジスタなどで
形成する場合、ゲート間隔をその他の半導体増幅素子の
ゲート間隔よりも狭くし、横幅が小さい小型なチップに
構成できる。
体増幅素子が形成される基板の厚さを、その他の半導体
増幅素子が形成される基板の厚さよりも薄くしている。
しかし、最終段の半導体増幅素子に限らずその直前に位
置する半導体増幅素子も、厚さの薄い基板上に形成する
ことができる。
導体増幅素子と他の半導体増幅素子とをそれぞれ別の基
板上に形成している。この場合、たとえばチャネル温度
が最も高くなる最終段の半導体増幅素子の基板に対して
容易にPHS構造とすることができ、放熱効果がより向
上し同時に信頼性が向上する。
後に接続される整合回路を誘電体基板を用いて構成して
いる。この場合、面積が大きくなると割れを引き起こし
やすい半導体基板のチップ寸法が小さくなり、半導体基
板の割れなどが防止される。
続した構成で、MMICによる形成が容易な出力電力の
大きいマイクロ波電力増幅器を実現できる。
図である。
構成図である。
る。
間隔を説明する概略の構成図である。
Claims (8)
- 【請求項1】 複数段に接続された複数の半導体増幅素
子と、この複数の半導体増幅素子を収納するパッケージ
とを具備したマイクロ波半導体増幅器において、前記複
数の半導体増幅素子のうち少なくとも最終段の半導体増
幅素子を含む半導体増幅素子が形成される第1基板の厚
さを、その他の半導体増幅素子が形成される1つまたは
複数の第2基板の厚さよりも薄くしたことを特徴とする
マイクロ波半導体増幅器。 - 【請求項2】 複数段に接続された複数の半導体増幅素
子と、この複数の半導体増幅素子を収納するパッケージ
とを具備したマイクロ波半導体増幅器において、前記複
数の半導体増幅素子のうち最終段の半導体増幅素子が形
成される第1基板の厚さを、その他の半導体増幅素子が
形成される1つまたは複数の第2基板の厚さよりも薄く
し、かつ、その他の半導体増幅素子が1つまたは複数の
第2基板上にモノリシックマイクロ波集積回路で構成さ
れたことを特徴とするマイクロ波半導体増幅器。 - 【請求項3】 最終段の半導体増幅素子が電界効果トラ
ンジスタまたはHEMTで形成され、かつ、前記半導体
増幅素子のゲート入力端子に接続されるキャパシタが第
1基板上に形成されている請求項1または請求項2記載
のマイクロ波半導体増幅器。 - 【請求項4】 最終段の半導体増幅素子がモノリシック
マイクロ波集積回路で構成された請求項2記載のマイク
ロ波半導体増幅器。 - 【請求項5】 第1基板の裏面に金属めっき層を形成し
た請求項1または請求項2記載のマイクロ波半導体増幅
器。 - 【請求項6】 第1基板が配置されるパッケージ底面の
高さを、第2基板が配置されるパッケージ底面の高さよ
りも高くした請求項1または請求項2記載のマイクロ波
半導体増幅器。 - 【請求項7】 第1基板の隣に、整合回路を形成した誘
電体基板が配置された請求項1または請求項2記載のマ
イクロ波半導体増幅器。 - 【請求項8】 複数の半導体増幅素子が電界効果トラン
ジスタまたはHEMTで形成され、かつ、最終段の半導
体増幅素子のソースとドレイン間の間隔を、その他の半
導体増幅素子のソースとドレイン間の間隔よりも狭くし
た請求項1または請求項2記載のマイクロ波半導体増幅
器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000086848A JP3499495B2 (ja) | 2000-03-27 | 2000-03-27 | マイクロ波半導体増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000086848A JP3499495B2 (ja) | 2000-03-27 | 2000-03-27 | マイクロ波半導体増幅器 |
Publications (2)
Publication Number | Publication Date |
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JP2001274331A JP2001274331A (ja) | 2001-10-05 |
JP3499495B2 true JP3499495B2 (ja) | 2004-02-23 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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JP (1) | JP3499495B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5631607B2 (ja) * | 2009-08-21 | 2014-11-26 | 株式会社東芝 | マルチチップモジュール構造を有する高周波回路 |
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2000
- 2000-03-27 JP JP2000086848A patent/JP3499495B2/ja not_active Expired - Fee Related
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