JP3498462B2 - 集積回路のクロック配線設計法 - Google Patents
集積回路のクロック配線設計法Info
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Description
回路のクロック配線設計法に関し、特にクロック線の配
線データに基づいて配線パラメータを決定してクロック
線の再配線及びクロックバッファの配置を行なうことに
より順序回路セルの配置状況に適した配線設計を可能に
したものである。 【0002】 【従来の技術】従来、ゲートアレイ方式の自動配置配線
設計法としては、フリップフロップ回路等の順序回路セ
ルを含む回路セル群が登録されたライブラリから所望の
集積回路を構成するに必要な回路セル(マクロセルとも
呼ばれる)を読出して例えば表示装置の画面に表示され
た半導体チップの表面に相当する領域に配置すると共に
回路セル間の配線を行なうものが知られている。 【0003】回路セル間の配線を行なう場合、クロック
配線は、チップ内に均等にクロック信号が分配されるよ
うに所定のパターンで行なわれる。図4は、一例とし
て、クロックツリーと呼ばれるクロック配線パターンを
半導体チップ1に関して示すもので、2はクロックドラ
イバ、3,6a〜6fはクロックバッファ、4は主幹と
なるクロック線、5a〜5fは枝線となるクロック線を
それぞれ示す。回路セルを配置した領域において、クロ
ックツリーの配線は、自動又は手作業で行なわれる。 【0004】 【発明が解決しようとする課題】一般に、フリップフロ
ップ回路等の順序回路セルは、チップ内に均等に分散し
て配置されることは少なく、ある部分には集中的に配置
され且つ他の部分には疎に配置されることが多い。 【0005】上記したクロック配線設計法によると、順
序回路セルの配置の疎密に応じて適切な配線幅や配線経
路を決定することができず、順序回路セルの集中個所で
は配線幅が不足したり、順序回路セルの疎な個所ではク
ロック線及びクロックバッファが無駄になったり、順序
回路セルの集中個所と順序回路セルの疎な個所とではク
ロック信号の遅延時間のばらつきによる同期の乱れ(ク
ロックスキュー)が生じたりする不都合があった。 【0006】この発明の目的は、順序回路セルの配置状
況に適した配線設計をなしうる新規な集積回路のクロッ
ク配線設計法を提供することにある。 【0007】 【課題を解決するための手段】この発明に係る集積回路
のクロック配線設計法は、順序回路セルを含む回路セル
群が登録されたライブラリから所望の集積回路を構成す
るに必要な回路セルを読出して半導体チップの表面に相
当する領域に配置するステップと、前記領域に配置され
た回路セルに関してクロック線の配線を行なうステップ
と、前記クロック線の配線データに基づいてクロック線
の幅及び経路並びにクロックバッファの接続位置を含む
配線パラメータを決定するステップと、このステップで
決定された配線パラメータに従ってクロック線の再配線
及びクロックバッファの配置を行なうステップとを含む
ものである。 【0008】この発明の方法によれば、クロック線の配
線データに基づいてクロック線の幅や経路、クロックバ
ッファの接続位置等の配線パラメータが決定され、これ
らの配線パラメータに従ってクロック線の再配線及びク
ロックバッファの配置が行なわれる。従って、順序回路
セルの配置状況に適した配線設計が可能であり、例えば
順序回路セルが集中的に配置された個所では、クロック
線数やクロックバッファ数を多くしたり、クロック配線
幅を大きくしたりすることができる。 【0009】 【発明の実施の形態】図1は、この発明に係るクロック
配線の一例を示すもので、図2には、図1の一部を拡大
して示す。 【0010】図3は、ゲートアレイ方式の自動配置配線
システムでこの発明を実施するに好適な配置配線処理を
示すもので、図3を参照して図1,2のクロック配線の
設計法を説明する。 【0011】ステップ30では、フリップフロップ回路
等の順序回路のマクロセルを含むマクロセル群が登録さ
れたライブラリから所望の集積回路を構成するに必要な
マクロセルを読出して半導体チップの表面に相当する領
域に配置する。図1には、このときに配置された順序回
路のマクロセルA1 ,A2 ,B1 〜B3 ,C1 ,C2を
半導体チップ10に関して示す。この後、マクロセルを
配置した領域では、順序回路のマクロセルに関してクロ
ック線16,18a〜18cの配線のみ行なう(クロッ
クドライバ12やクロックバッファ14,20a〜20
cは配置しない)。ステップ30におけるマクロセルの
配置及びクロック線の配線は、自動配置配線ツールを用
いて行なう。 【0012】次に、ステップ32では、クロック線の配
線データをデータベースに取込む。そして、ステップ3
4に移り、取込んだ配線データに基づいてクロック線1
6,18a〜18cの幅(例えば図2に示すW1 ,W
2 )や経路、クロックバッファ14,20a〜20cの
接続位置等の配線パラメータを決定する。クロック線1
6及び18a〜18cは、それぞれ主幹及び枝線となる
ものである。 【0013】次に、ステップ36では、ステップ34で
決定した配線パラメータに従ってクロック線16,18
a〜18cの再配線とクロックドライバ12及びクロッ
クバッファ14,20a〜20cの配置を行なう。 【0014】この後、ステップ38では、マクロセルの
再配置とマクロセル間のクロック配線以外の配線を行な
う。マクロセルの再配置は、クロック線の配線結果やク
ロックバッファ等の配置結果を考慮して行なわれるもの
で、場合によっては省略してもよい。 【0015】上記した一連の処理によれば、図1,2に
示したようなクロック配線を得ることができる。順序回
路のマクロセルの集中個所Qにあっては、クロック線や
クロックバッファの数を多くしたり、クロック配線幅を
大きくしたりすることにより最適の配線設計が可能とな
る。 【0016】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能である。例
えば、この発明は、ゲートアレイ方式に限らず、標準セ
ル方式にも適用可能である。 【0017】 【発明の効果】以上のように、この発明によれば、クロ
ック線の配線データに基づいてクロック線の幅及び経路
並びにクロックバッファの接続位置を含む配線パラメー
タを決定してクロック線の再配線及びクロックバッファ
の配置を行なうようにしたので、順序回路セルの配置状
況に適した配線設計が可能となり、配線幅の不足、クロ
ック線やクロックバッファの無駄、クロックスキュー等
の不都合を解消できる効果が得られるものである。
図である。 【図2】 図1の一部を拡大して示す平面図である。 【図3】 配置配線処理の一例を示すフローチャートで
ある。 【図4】 従来のクロック配線状況を示す平面図であ
る。 【符号の説明】 10:半導体チップ、12:クロックドライバ、14,
20a〜20c:クロックバッファ、16,18a〜1
8c:クロック線、A1 ,A2 ,B1 〜B3 ,C1 ,C
2 :順序回路のマクロセル。
Claims (1)
- (57)【特許請求の範囲】 【請求項1】順序回路セルを含む回路セル群が登録され
たライブラリから所望の集積回路を構成するに必要な回
路セルを読出して半導体チップの表面に相当する領域に
配置するステップと、 前記領域に配置された回路セルに関してクロック線の配
線を行なうステップと、 前記クロック線の配線データに基づいてクロック線の幅
及び経路並びにクロックバッファの接続位置を含む配線
パラメータを決定するステップと、 このステップで決定された配線パラメータに従ってクロ
ック線の再配線及びクロックバッファの配置を行なうス
テップとを含む集積回路のクロック配線設計法。
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JP35019595A JP3498462B2 (ja) | 1995-12-22 | 1995-12-22 | 集積回路のクロック配線設計法 |
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JP35019595A Expired - Fee Related JP3498462B2 (ja) | 1995-12-22 | 1995-12-22 | 集積回路のクロック配線設計法 |
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