JP3495498B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
に高耐圧な横型電界効果トランジスタに関するものであ
る。
スタを有する半導体装置の平面図を図8(a)に、図8
(a)のA−A’断面図を図8(b)に示す。従来の横
型電界効果トランジスタは、例えば図8(a),(b)
に示すように、p形半導体基板1上にエピタキシャル成
長されたn形半導体エピタキシャル層2内に、n+形ソ
ース領域4と、チャネル形成用p形領域5と、n+形ド
レイン領域6とが形成されている。チャネル形成用p形
領域5上にはゲート酸化膜7を介してゲート電極8が形
成されている。また、n形エピタキシャル層2の主表面
には絶縁膜11が形成され、絶縁膜11に開孔を設ける
ことによってn+形ドレイン領域6上にはドレイン電極
10が、n+形ソース領域4上にはソース電極9が、そ
れぞれ形成されている。この横型電界効果トランジスタ
は、n形半導体エピタキシャル層2の表面からp形半導
体基板1に達する深さまでp+形素子分離領域3が形成
されており、pn接合によって他の(隣接する)素子領
域と電気的に絶縁分離されている。また、n+形ソース
領域4は、ソース電極9によってp+形素子分離領域3
を介してp形半導体基板1に接続されている。上記構成
の横型電界効果トランジスタは、他の信号処理回路(例
えば、制御回路や論理回路等)と同一半導体チップに集
積化することにより、高耐圧ICとして例えばハイサイ
ドドライバ回路のレベルシフタ等へ応用される。
高耐圧ICとして集積化するために、n+形ドレイン領
域6を中心として、n+形ドレイン領域6の周囲をn形
半導体エピタキシャル層2を挟んでn+形ソース領域4
で囲み、さらに、n+形ドレイン領域6に高電圧を印加
するためにn+形ソース領域4及びチャネル形成用p形
領域5が存在しない方向のp+形素子分離領域3により
絶縁分離された他の領域(図示せず)の上方からドレイ
ン電極10に亙って絶縁膜11を介してドレイン電極配
線10aを形成してある。
横型電界効果トランジスタは、絶縁膜11上のドレイン
電極配線10aが存在しない時(図2(a)参照)は、
n形半導体エピタキシャル層2の厚さ及び不純物濃度の
値を所謂RESURF(Reduced Surfac
e Field)技術によって最適化することにより、
ドレイン電極10が高電位でソース電極9が低電位にな
るような電圧を印加した時(逆バイアス時)の空乏層が
n形半導体エピタキシャル層2の全域に広がる。その結
果、逆バイアス電圧が印加された時の等電位線が図2
(a)中に一点鎖線で示すようになり、n形半導体エピ
タキシャル層2表面の電界が緩和されて表面のp+n接
合(p+形素子分離領域3とn形半導体エピタキシャル
層2との接合)部でのブレークダウンが回避され、ドレ
イン・ソース間の耐圧はn形半導体エピタキシャル層2
とp形半導体基板1との接合のブレークダウンによって
決まるので、高耐圧化を実現できるのである。
線10aが形成されると、逆バイアス時のドレイン電極
配線10aの電位が、絶縁膜11を介してドレイン電極
配線10a下方のn形半導体エピタキシャル層2表面の
電位分布に影響を及ぼすという問題がある。図8に示す
横型電界効果トランジスタでは、ドレイン電極配線10
aに高電位の電圧が印加されると、この時の等電位線は
図2(b)に一点鎖線で示すような分布であって、ゲー
ト電圧が低電位であるため、ゲート電極8”のドレイン
電極10側の端部にn形半導体エピタキシャル層2の表
面電界が集中し、臨界電界を越えるので、ドレイン電極
配線10aが存在しない時(図2(a)参照)よりもド
レイン・ソース間耐圧が大幅に低下するという問題があ
った。
あり、その目的は、電界集中による耐圧低下が少なく高
耐圧IC化が可能な半導体装置を提供することにある。
導電形の半導体基板と、前記半導体基板の主表面上に形
成された第2導電形の半導体エピタキシャル層と、前記
半導体エピタキシャル層の主表面側で前記半導体エピタ
キシャル層内に形成された第2導電形のドレイン領域
と、前記半導体エピタキシャル層の主表面側で前記半導
体エピタキシャル層内に前記ドレイン領域と離間して前
記ドレイン領域の外周を囲むように形成され且つ周方向
の一部が分断された第2導電形のソース領域と、前記半
導体エピタキシャル層内に前記ソース領域を囲むように
形成された第1導電形のチャネル形成用領域と、前記各
領域を隣接する素子と電気的に絶縁分離するために前記
半導体エピタキシャル層内に前記半導体エピタキシャル
層の主表面から前記半導体基板に達する深さまで形成さ
れた平面形状が環状の第1導電形の素子分離領域と、前
記ソース領域と前記半導体エピタキシャル層との間に介
在する前記チャネル形成用領域上にゲート絶縁膜を介し
て形成された平面形状が環状のゲート電極と、前記ドレ
イン領域上に形成されたドレイン電極と、前記ソース領
域と前記素子分離領域のうち前記ソース領域に隣接した
部分との上に形成されるソース電極と、前記ドレイン電
極に接続され絶縁膜を介して前記ドレイン領域の上方か
ら前記素子分離領域のうち前記ソース領域が隣接してい
ない部分の上方に亙って形成された平面形状が直線状の
ドレイン電極配線とを有する半導体装置であって、前記
ゲート電極が、前記ドレイン電極配線と交差する位置か
ら前記ドレイン電極配線に沿って前記ドレイン電極の存
在する方向へ延在するように形成されて成ることを特徴
とするものであり、前記ドレイン電極配線に前記ソース
電極に対して高電圧を印加した時の前記ドレイン電極配
線下方の前記ゲート電極の前記ドレイン電極側の端部に
おける電位分布の偏りが従来よりも緩和されて、前記半
導体エピタキシャル層表面での電界集中が緩和されるの
で、前記ドレイン電極配線の影響によるドレイン・ソー
ス間の耐圧の低下を抑制することができ、高耐圧IC化
が可能な半導体装置を提供することができる。
て、前記ゲート電極が、前記ドレイン電極に近づくにつ
れて前記半導体エピタキシャル層の表面との距離が大き
くなるような形状に形成されているので、前記半導体エ
ピタキシャル層表面での電界集中がより緩和されるか
ら、前記ドレイン電極配線の影響によるドレイン・ソー
ス間の耐圧の低下を一層抑制することができる。
に本発明の実施の形態を説明する。
(MOS電界効果トランジスタ)の断面図を示す。本横
型MOSFETの基本構造は従来例で説明した図8と略
同じであり、その特徴とするところは、ドレイン電極配
線10a下方のゲート電極8’下のゲート絶縁膜7’の
厚さd2を、チャネル形成用p形領域5側のゲート絶縁
膜7の厚さd1よりも厚く形成したことにある。ここ
で、ゲート電極8’とゲート電極8とは図8(b)のよ
うにつながって形成されている。
成用p形領域5とn+形ソース領域とを同一のマスクで
形成する二重拡散型のMOSFETである。また、ドレ
イン電極10とドレイン電極配線10aとは一体形成し
てもよい。
体エピタキシャル層2それぞれの不純物濃度と、n形半
導体エピタキシャル層2の厚さとは所望のドレイン・ソ
ース間耐圧に応じてRESURF技術によって最適設計
されている。従来例で説明した横型電界効果トランジス
タでは高耐圧IC化を行うためにドレイン電極配線10
aを設けたことによってドレイン・ソース間の耐圧が設
計耐圧よりも大幅に低下するという問題があった。しか
し、本横型MOSFETでは、ドレイン電極配線10a
下方のゲート電極8’直下のゲート絶縁膜7’の厚さd
2を、チャネル形成用p形領域5側のゲート絶縁膜7の
厚さd1よりも厚く形成してあるので、ドレイン電極配
線10aに高電位を印加した時、図2(b)で説明した
ようなゲート電極8”の端部に集中した電位分布が、図
2(c)に一点鎖線で示すように緩和され、n形半導体
エピタキシャル層2表面での電界集中が緩和される。こ
のため、本横型MOSFETでは、ドレイン・ソース間
の耐圧の低下を抑制することができるのである。
方向のp+形素子分離領域3により絶縁分離された他の
領域(図示せず)の上方からドレイン電極10に亙って
絶縁膜11を介してドレイン電極配線10aを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型MOSFETと他の回路要素とをp+形素
子分離領域3によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ICを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ICを実現することが可能と
なる。
ース間に順方向バイアス電圧を印加した時は、ゲート電
極8に印加される電圧によって制御されるn形チャネル
を通してn+形ドレイン領域6からn+形ソース領域4
へ電流が流れることは勿論である。
の平面図を示す。本参考例の横型MOSFETの構成
は、ゲート電極を除いて従来例と同じであり、その特徴
とするところは、ゲート電極8がドレイン電極配線10
aの下方近辺を除いてドレイン電極配線10a下方の周
辺まで延在するように形成されていることにある。この
ため、本横型MOSFETでは、逆バイアス時のドレイ
ン電極配線10a下におけるn形半導体エピタキシャル
層2に対するゲート電極8の影響がないので、この時の
電位分布が図4(b)に一点鎖線で示すようになり、図
4(a)に示す従来例のn形半導体エピタキシャル層2
表面での電位分布よりも緩和され、n形半導体エピタキ
シャル層2表面での電界集中が従来例よりも緩和され
る。このため、本横型MOSFETでは、ドレイン・ソ
ース間の耐圧の低下を抑制することができるのである。
方向のp+形素子分離領域3により絶縁分離された他の
領域(図示せず)の上方からドレイン電極10に亙って
絶縁膜11を介してドレイン電極配線10aを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型MOSFETと他の回路要素とをp+形素
子分離領域3によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ICを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ICを実現することが可能と
なる。
OSFETの平面図を、図5(b)に図5(a)のA−
A’断面図を示す。本横型MOSFETの構成は従来例
の図8と略同じであり、その特徴とするところは、ドレ
イン電極配線10a下方のゲート電極8’を、ドレイン
電極配線10aの下方でドレイン電極配線10aと交差
する部分からドレイン電極10側に向かって延長して形
成したことにある。このため、本横型MOSFETで
は、従来例のようにゲート電極8”の端部に偏った電位
分布(図2(b)参照又は図6(a)参照)が、図6
(b)に一点鎖線で示すようにn+形ドレイン領域6側
(ドレイン電極19側)に引き戻されるので、n形半導
体エピタキシャル層2表面での電界集中が従来よりも緩
和される。このため、本横型MOSFETでは、ドレイ
ン・ソース間の耐圧の低下を抑制することができるので
ある。
にドレイン電極10側に更に延長しドレイン電極10に
近づくにつれてn形半導体エピタキシャル層2表面との
距離が大きくなるように形成することにより電位分布は
図6(c)に一点鎖線で示すようになるので、図6
(b)よりも更にn形半導体エピタキシャル層2表面で
の電界集中が緩和され、ドレイン電極配線10aがない
場合の電位分布(図2(a)参照)に近づく。このた
め、より一層ドレイン・ソース間の耐圧の低下を抑制す
ることができる。なお、図6(c)に示す電位分布は、
p+形素子分離領域3近傍ではゲート電極8’の影響が
大きく、n+形ドレイン領域6に近いほど影響が小さ
い。
方向のp+形素子分離領域3により絶縁分離された他の
領域(図示せず)の上方からドレイン電極10に亙って
絶縁膜11を介してドレイン電極配線10aを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型MOSFETと他の回路要素とをp+形素
子分離領域3によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ICを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ICを実現することが可能と
なる。
のではなく、n形とp形とが逆になった構成でもよいこ
とは勿論である。
イン電極配線と交差する位置から前記ドレイン電極配線
に沿ってドレイン電極の存在する方向へ延在するように
形成されているので、前記ドレイン電極配線にソース電
極に対して高電圧を印加した時の前記ドレイン電極配線
下方のゲート電極の前記ドレイン電極側の端部における
電位分布の偏りが従来よりも緩和されて、半導体エピタ
キシャル層表面での電界集中が緩和される。その結果、
前記ドレイン電極配線の影響によるドレイン・ソース間
の耐圧の低下を抑制することができ、高耐圧IC化が可
能な半導体装置を提供することができるという効果があ
る。
て、ゲート電極が、ドレイン電極に近づくにつれて半導
体エピタキシャル層の表面との距離が大きくなるような
形状に形成されているので、前記半導体エピタキシャル
層表面での電界集中がより緩和されるので、前記ドレイ
ン電極配線の影響によるドレイン・ソース間の耐圧の低
下を一層抑制することができるという効果がある。
位分布を、(b)はドレイン電極配線が存在する場合の
横型電界効果トランジスタの電位分布を、(c)は参考
例1の半導体装置の電位分布を、示す説明図である。
(b)は(a)のA−A’断面図である。
ある。
る。
(a)のA−A’断面図である。
Claims (2)
- 【請求項1】 第1導電形の半導体基板と、前記半導体
基板の主表面上に形成された第2導電形の半導体エピタ
キシャル層と、前記半導体エピタキシャル層の主表面側
で前記半導体エピタキシャル層内に形成された第2導電
形のドレイン領域と、前記半導体エピタキシャル層の主
表面側で前記半導体エピタキシャル層内に前記ドレイン
領域と離間して前記ドレイン領域の外周を囲むように形
成され且つ周方向の一部が分断された第2導電形のソー
ス領域と、前記半導体エピタキシャル層内に前記ソース
領域を囲むように形成された第1導電形のチャネル形成
用領域と、前記各領域を隣接する素子と電気的に絶縁分
離するために前記半導体エピタキシャル層内に前記半導
体エピタキシャル層の主表面から前記半導体基板に達す
る深さまで形成された平面形状が環状の第1導電形の素
子分離領域と、前記ソース領域と前記半導体エピタキシ
ャル層との間に介在する前記チャネル形成用領域上にゲ
ート絶縁膜を介して形成された平面形状が環状のゲート
電極と、前記ドレイン領域上に形成されたドレイン電極
と、前記ソース領域と前記素子分離領域のうち前記ソー
ス領域に隣接した部分との上に形成されるソース電極
と、前記ドレイン電極に接続され絶縁膜を介して前記ド
レイン領域の上方から前記素子分離領域のうち前記ソー
ス領域が隣接していない部分の上方に亙って形成された
平面形状が直線状のドレイン電極配線とを有する半導体
装置であって、前記ゲート電極が、前記ドレイン電極配
線と交差する位置から前記ドレイン電極配線に沿って前
記ドレイン電極の存在する方向へ延在するように形成さ
れて成ることを特徴とする半導体装置。 - 【請求項2】 前記ゲート電極は、前記ドレイン電極に
近づくにつれて前記半導体エピタキシャル層の表面との
距離が大きくなるような形状に形成されて成ることを特
徴とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05958096A JP3495498B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05958096A JP3495498B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
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JPH09252123A JPH09252123A (ja) | 1997-09-22 |
JP3495498B2 true JP3495498B2 (ja) | 2004-02-09 |
Family
ID=13117320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05958096A Expired - Fee Related JP3495498B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3495498B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6221737B1 (en) | 1999-09-30 | 2001-04-24 | Philips Electronics North America Corporation | Method of making semiconductor devices with graded top oxide and graded drift region |
JP7129408B2 (ja) * | 2018-04-16 | 2022-09-01 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
-
1996
- 1996-03-15 JP JP05958096A patent/JP3495498B2/ja not_active Expired - Fee Related
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