JP2000137459A - 集積回路装置およびそれを用いた液晶表示装置 - Google Patents

集積回路装置およびそれを用いた液晶表示装置

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JP2000137459A JP10308800A JP30880098A JP2000137459A JP 2000137459 A JP2000137459 A JP 2000137459A JP 10308800 A JP10308800 A JP 10308800A JP 30880098 A JP30880098 A JP 30880098A JP 2000137459 A JP2000137459 A JP 2000137459A
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Abstract

(57)【要約】 【課題】 半導体チップの短尺方向の寸法およびチップ
面積を縮小して、生産コストの低減および液晶表示モジ
ュールの額縁サイズの縮小を図る。 【解決手段】 データレジスタ42の第j段目(j=
1,2…、12)と第(j+12)段目とに同一表示デ
ータを取込み、データレジスタ42の隣接する各第i段
目(i=1,3,…,11)と第(i+1)段目からの
表示データを第1〜12段目はNROMデコーダ46N
の第1〜6段目に、第13〜24段目はPROMデコー
ダ46Pの第1〜6段目に2入力1出力の第1切り替え
スイッチ43とラッチ44とを介してNROMデコーダ
46NとPROMデコーダ46Pとで反対となるように
して1水平期間毎に交互に供給する構成とすることによ
り、スイッチ43とラッチ44間を横に走る配線が不要
となる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は集積回路装置および
それを用いたアクティブマトリックス型でドット反転駆
動方式の液晶表示装置に関する。
【0002】
【従来の技術】アクティブマトリックス型でドット反転
駆動方式の液晶表示装置の液晶表示モジュールは、図5
に示すように液晶パネル100と液晶パネル100の外
周に配置した駆動装置200とを具備している。液晶パ
ネル100は、液晶を介して互いに対向配置した2枚の
ガラス基板で構成され、リア側の基板にはTFT(薄膜
トランジスタ)と画素電極が、フロント側の基板にはコ
モン電極とカラーフィルタが形成されている。リア側の
基板にはTFTと画素電極がマトリックス状に形成さ
れ、これらのTFTと画素電極を水平方向に延在し、垂
直方向に並設されるゲート線と、垂直方向に延在し、水
平方向に並設されるデータ線が接続している。駆動装置
200は、ゲート線に接続される垂直ドライバ210
と、データ線に接続される水平ドライバ220とで構成
されている。垂直ドライバ210からあるゲート線に走
査信号が供給されることにより、このゲート線に接続さ
れているTFTがオンし、水平ドライバ220からデー
タ線に供給された表示データ信号がこのオンしたTFT
を介して画素電極に供給され、この画素電極とコモン電
極で液晶に電界が加わり、光学的変化を起こして表示を
行う。
【0003】各ドライバ210,220のモジュールへ
の実装は、例えばXGA(1024×768画素)表示
の場合、 水平ドライバ220は、データ線はR(赤)、G
(緑)、B(青)用が必要なため、1024×3=30
72本のデータ線を駆動する必要があり、例えば、38
4本分の駆動能力を有する水平ドライバ220を液晶パ
ネル100の上側外周に8個をカスケード接続で片側配
置される。 垂直ドライバ210は、768本のゲート線を駆動す
る必要があり、例えば192本分の駆動能力を有する垂
直ドライバ210を液晶パネル100の左側外周に4個
をカスケード接続で片側配置される。 また、ドライバ210,220は長尺矩形の半導体チッ
プからなる集積回路装置で構成され、この集積回路装置
のモジュールへの実装は、TCP(テープキャリアパッ
ケージ)に各集積回路装置を搭載して、液晶パネル10
0の対応する辺に半導体チップの長辺側で平行配置され
る。
【0004】本出願の発明は上記ドライバ210,22
0のうち水平ドライバ220についてのものであり、以
下、水平ドライバ220の概略構成について図6を参照
して説明する。近年、液晶パネルの高画質化のため水平
ドライバに対して高ビット化の要求があり、水平ドライ
バ220は表示データとしてR、G、B各色高ビットの
8ビット表示データを入力することにより256階調の
負極性および正極性階調電圧を負極性および正極性駆動
電圧としてデータ線に奇数線と偶数線とで極性が相異な
るようにして1水平期間毎に交互に出力するもので、シ
フトレジスタ221、データレジスタ222、ラッチ2
23、レベルシフタ224、D/Aコンバータ225お
よびボルテージフォロア出力回路226を有している。
シフトレジスタ221は、例えば、64ビット双方向性
でシフト方向切換え入力により右シフト・スタートパル
ス入出力または左シフト・スタートパルス入出力が選択
され、クロック入力のエッジでスタートパルスのHレベ
ルを読込み、データ取込み用の制御信号を順次生成し、
データレジスタ222に出力する。データレジスタ22
2はシフトレジスタ221の各段からの制御信号に基づ
き6段毎に順次8ビット表示データを読み込み、ラッチ
223はデータレジスタ222に読み込まれた表示デー
タをラッチ入力のエッジで、レベルシフタ224を介し
てD/Aコンバータ225に1水平期間毎に一括出力す
る。D/Aコンバータ225は各出力に対応する表示デ
ータに基づきγ補正電源入力により内部の階調電圧生成
回路で生成された256階調の負極性および正極性階調
電圧のうち1つづつを内部のROMデコーダで選択して
ボルテージフォロア出力回路226を介して各データ線
に負極性および正極性駆動電圧として奇数線と偶数線と
で極性が相異なるようにして1水平期間毎に交互に出力
する。
【0005】次に、水平ドライバ220としてTCPに
搭載される従来の集積回路装置をデータ線384本分の
駆動能力を有するものとして図3を参照して説明する。
図において、1はスリム棒状の半導体チップで、半導体
チップ1には、長辺に沿う中央部に上記で説明した水平
ドライバ220の回路が内部回路2として配置されてい
る。図示しないが、長辺に沿う両外周部の内、液晶パネ
ル側に配置される外周部にデータ線384本分に対応し
た出力用パッドが内部回路2と接続されて配置され、反
対側の外周部にスタートパルス入出力、シフト方向切り
替え入力、クロック入力、データ入力、ラッチ入力等の
入力用パッドと正電源、負電源、γ補正電源の電源用パ
ッドが内部回路2と接続されて配置されている。尚、出
力用パッドの一部は液晶パネル側の長辺の他に短辺また
は入力側の長辺にも配置されることがある。内部回路2
内はレイアウト的にデータ線384本の4分の1すなわ
ちデータ線96本に対応する略同一構成の4個の駆動回
路ブロック3に分割されている。
【0006】次に、駆動回路ブロック3について図4を
参照して説明する。尚、説明を簡明にするために、上記
96出力を有する駆動回路ブロック3について、12出
力を有するものを図示して説明し、階調電圧生成回路等
の共通回路および外部からの電源入力や信号入力の図示
を省略する。駆動回路ブロック3は、1段が6出力に対
応する2段(96出力の場合は16段)のシフトレジス
タ11と、12出力分に対応する12段(96出力の場
合は96段)のデータレジスタ12と、2入力2出力の
切り替えスイッチが6段(96出力の場合は48段)の
第1切り替えスイッチ13と、12出力分に対応する1
2段(96出力の場合は96段)のラッチ14と、12
出力分に対応する12段(96出力の場合は96段)の
レベルシフタ15と、6段(96出力の場合は48段)
のNROMデコーダ16Nと6段(96出力の場合は4
8段)のPROMデコーダ16Pとを半導体チップ1の
長尺方向に隣接して配置したD/Aコンバータ16と、
2入力2出力の切り替えスイッチが6段(96出力の場
合は48段)の第2切り替えスイッチ17と、12出力
分に対応する12段(96出力の場合は96段)のボル
テージフォロア出力回路18とをボルテージフォロア出
力回路18を半導体チップ1の液晶パネル側の長辺方向
に順次、段配置して構成し、シフトレジスタ11とデー
タレジスタ12間を配線21と、データレジスタ12と
第1切り替えスイッチ13間を配線22と、第1切り替
えスイッチ13とラッチ14間を配線23と、ラッチ1
4とレベルシフタ15間を配線24と、レベルシフタ1
5とD/Aコンバータ16間を配線25と、D/Aコン
バータ16と第2切り替えスイッチ17間を配線26
と、第2切り替えスイッチ17とボルテージフォロア出
力回路18間を配線27とで接続している。
【0007】配線21はシフトレジスタ11の第1段目
とデータレジスタ12の第1段目から第6段目間および
シフトレジスタ11の第2段目とデータレジスタ12の
第7段目から第12段目間を接続している。配線22は
データレジスタ12の第1段目と第1切り替えスイッチ
13の1段目の2入力の一入力側間、データレジスタ1
2の第2段目と第1切り替えスイッチ13の1段目の2
入力の他入力側間、データレジスタ12の第3段目と第
1切り替えスイッチ13の2段目の2入力の一入力側
間、データレジスタ12の第4段目と第1切り替えスイ
ッチ13の2段目の2入力の他入力側間、…、データレ
ジスタ12の第11段目と第1切り替えスイッチ13の
6段目の2入力の一入力側間、およびデータレジスタ1
2の第12段目と第1切り替えスイッチ13の6段目の
2入力の他入力側間をそれぞれ8本で接続している。配
線23は第1切り替えスイッチ13の1段目の2出力の
一出力とラッチ14の第1段目間、第1切り替えスイッ
チ13の1段目の2出力の他出力とラッチ14の第7段
目間、第1切り替えスイッチ13の2段目の2出力の一
出力とラッチ14の第2段目間、第1切り替えスイッチ
13の2段目の2出力の他出力とラッチ14の第8段目
間、…、第1切り替えスイッチ13の6段目の2出力の
一出力とラッチ14の第6段目間、および第1切り替え
スイッチ13の6段目の2出力の他出力とラッチ14の
第12段目間をそれぞれ8本で接続している。配線24
はラッチ14の第1段目とレベルシフタ15の第1段目
間、ラッチ14の第2段目とレベルシフタ15の第2段
目間、…、およびラッチ14の第12段目とレベルシフ
タ15の第12段目間をそれぞれ8本で接続している。
配線25はレベルシフタ15の第1段目とNROMデコ
ーダ16Nの第1段目間、レベルシフタ15の第2段目
とNROMデコーダ16Nの第2段目間、…、レベルシ
フタ15の第7段目とPROMデコーダ16Pの第1段
目間、…、およびレベルシフタ15の第12段目とPR
OMデコーダ16Pの第6段目間をそれぞれ16本で接
続している。配線26はNROMデコーダ16Nの第1
段目と第2切り替えスイッチ17の第1段目の2入力の
一入力側間、NROMデコーダ16Nの第2段目と第2
切り替えスイッチ17の第2段目の2入力の一入力側
間、…、NROMデコーダ16Nの第6段目と第2切り
替えスイッチ17の第6段目の2入力の一入力側間、P
ROMデコーダ16Pの第1段目と第2切り替えスイッ
チ17の第1段目の2入力の他入力側間、PROMデコ
ーダ16Pの第2段目と第2切り替えスイッチ17の第
2段目の2入力の他入力側間、…、およびPROMデコ
ーダ16Pの第6段目と第2切り替えスイッチ17の第
6段目の2入力の他入力側間をそれぞれ1本で接続して
いる。配線27は第2切り替えスイッチ17の第1段目
の2出力の一出力とボルテージフォロア出力回路18の
第1段目間、第2切り替えスイッチ17の第1段目の2
出力の他出力とボルテージフォロア出力回路18の第2
段目間、…、第2切り替えスイッチ17の第6段目の2
出力の一出力とボルテージフォロア出力回路18の第1
1段目間、および第2切り替えスイッチ17の第6段目
の2出力の他出力とボルテージフォロア出力回路18の
第12段目間をそれぞれ1本で接続している。
【0008】駆動回路ブロック3の動作は、シフトレジ
スタ11において、シフト方向切換え入力により、例え
ば、右シフト・スタートパルス入出力が選択されると1
水平期間毎にシフトレジスタ11の1段目にクロック入
力のエッジでスタートパルスのHレベルが読込まれシフ
トレジスタ11の2段目に転送されてシフトレジスタ1
1の第2段目から右シフト・スタートパルスが出力され
ると共に、シフトレジスタ11の第1段目および第2段
目から順次データ取込み用の制御信号がデータレジスタ
12の第1段目から第6段目および第7段目から第12
段目にそれぞれ出力される。データレジスタ12は1水
平期間毎にシフトレジスタ11の第1段目からの制御信
号により第1段目から第6段目の各段に、および第2段
目からの制御信号により第7段目から第12段目の各段
にそれぞれ8ビットの表示データを取込み、データレジ
スタ12の奇数段である第1段目、第3段目、…、第1
1段目に取込まれた表示データは第1切り替えスイッチ
13の第1段目から第6段目のそれぞれの一入力側に出
力されると共に、データレジスタ12の偶数段である第
2段目、第4段目、…、第12段目に取込まれた表示デ
ータは第1切り替えスイッチ13の第1段目から第6段
目のそれぞれの他入力側に出力される。第1切り替えス
イッチ13は1水平期間毎に第1段目から第6段目のそ
れぞれの一入力側と他入力側に入力された表示データを
ラッチ14の第1段目から第6段目と第7段目から第1
2段目に交互にそれぞれ出力する。ラッチ14は1水平
期間毎に第1段目から第12段目に入力された表示デー
タをラッチ入力のエッジでレベルシフタ15を介してD
/Aコンバータ16の内部のNROMデコーダ16Nお
よびPROMデコーダ16Pの各第1段目から第6段目
に一括出力する。D/Aコンバータ16は内部のNRO
Mデコーダ16Nの第1段目から第6段目に入力された
表示データに基づき256階調の負の階調電圧のうち1
つづつを第2切り替えスイッチ17の第1段目から第6
段目の一入力側にそれぞれ出力すると共に、内部のPR
OMデコーダ16Pの第1段目から第6段目に入力され
た表示データに基づき256階調の正の階調電圧のうち
1つを第2切り替えスイッチ17の第1段目から第6段
目の他入力側にそれぞれ出力する。第2切り替えスイッ
チ17は1水平期間毎に第1段目から第6段目のそれぞ
れの一入力側に入力された負極性階調電圧と他入力側に
入力された正極性階調電圧をボルテージフォロア出力回
路18の奇数段である第1段目、第3段目、…、第11
段目と偶数段である第2段目、第4段目、…、第12段
目に交互にそれぞれ出力する。ボルテージフォロア出力
回路18は第1段目から第12段目の各段に入力された
負極性階調電圧と正極性階調電圧を奇数段と偶数段とで
極性が相異なるようにして1水平期間毎に交互に奇数デ
ータ線と偶数データ線とに出力する。
【0009】
【発明が解決しようとする課題】ところで、図4に示す
ように配線23は第1切り替えスイッチ13の1段目の
2出力の一出力とラッチ14の第1段目間、第1切り替
えスイッチ13の1段目の2出力の他出力とラッチ14
の第7段目間、第1切り替えスイッチ13の2段目の2
出力の一出力とラッチ14の第2段目間、第1切り替え
スイッチ13の2段目の2出力の他出力とラッチ14の
第8段目間、…、第1切り替えスイッチ13の6段目の
2出力の一出力とラッチ14の第6段目間、および第1
切り替えスイッチ13の6段目の2出力の他出力とラッ
チ14の第12段目間をそれぞれ8本で接続しており、
第1切り替えスイッチ13とラッチ14間に平行な配線
以外に平行な配線と交差する配線が必要で、そのレイア
ウトのために第1切り替えスイッチ13とラッチ14間
方向に少なくとも配線ピッチ×6出力×8本/出力分の
寸法が必要である。駆動回路ブロック3が96出力に対
応する場合は少なくとも配線ピッチ×48出力×8本/
出力分の寸法が必要で、配線ピッチを例えば1.5μm
とするとこの寸法は1.5μm ×48出力×8本/出
力=576μmとなり、チップの短尺方向の寸法に占め
る割合はチップの短尺方向の寸法を例えば2.5mmと
すると約20%と大きく、チップのコストに占める割合
が大きいという問題があった。また、液晶表示モジュー
ルは表示領域以外の周辺部(額縁)にドライバを配置し
ており、液晶表示装置を小型化するにはこの周辺部を極
力小さくする必要があり、ドライバを構成する半導体チ
ップの短尺方向の寸法を小さくするにはこの割合を小さ
くする必要があった。。本発明は上記問題点に鑑みてな
されたものであり、第1切り替えスイッチとラッチ間で
の配線の交差を無くして、第1切り替えスイッチとラッ
チ間の配線レイアウトのための寸法のチップ短尺方向の
寸法に占める割合を小さくすることにより、半導体チッ
プの幅を狭くし、かつチップ面積も縮小した集積回路装
置およびそれを用いた液晶表示装置を提供することを目
的とする。
【0010】
【課題を解決するための手段】本発明の半導体集積回路
装置は、m個の出力を有するn個の駆動回路ブロックを
長尺矩形の半導体チップの長尺方向に配し、前記出力か
ら正極性駆動電圧と負極性駆動電圧を奇数番目出力と偶
数番目出力とで極性が相異なるようにして1水平期間毎
に交互に出力する集積回路装置であって、前記駆動回路
ブロックが、各段に複数ビットの表示データを取込む2
m段のデータレジスタと、このデータレジスタの第i段
目(i=1,3,…,2m−1)と第(i+1)段目に
取込まれた表示データとを1水平期間毎に交互に出力す
る2入力1出力でm段の第1切り替えスイッチと、この
第1切り替えスイッチが接続されラッチ入力により前記
第1切り替えスイッチの各段からの表示データを1水平
期間毎に一括出力するm段のラッチと、このラッチの第
1段目から第(m/2)段目が接続され一極性駆動電圧
を出力する(m/2)段の一導電型ROMデコーダおよ
び前記ラッチの第((m/2)+1)段目から第2m段
目が接続され他極性駆動電圧を出力する(m/2)段の
他導電型ROMデコーダを半導体チップの長尺方向に隣
接して配置したD/Aコンバータと、このD/Aコンバ
ータに接続され前記一極性駆動電圧と他極性駆動電圧と
を1水平期間毎に交互に出力する2入力2出力の第2切
り替え回路とを具備し、前記データレジスタに取込まれ
る表示データが第j段目(j=1,2,…,m)と第
(j+m)段目とで同一であり、前記第1切り替えスイ
ッチが前記データレジスタの第i段目と第(i+1)段
目に取込まれた表示データを第1段目から第(m/2)
段目と第((m/2)+1)段目から第2m段目とで相
異なるように出力する。本手段によれば、データレジス
タの段数を駆動回路ブロックの出力数の2倍にして全段
数の半分を一導電型ROMデコーダ用とし、残り半分を
他導電型ROMデコーダ用として第j段目(j=1,2
…、m)と第(j+m)段目とで同一表示データを取込
み、また、2入力1出力の第1切り替えスイッチの段数
を駆動回路ブロックの出力数と同数にして、一導電型R
OMデコーダ用としたデータレジスタの各段の隣接する
奇数段と偶数段からの表示データを第1切り替えスイッ
チおよびラッチを介して一導電型ROMデコーダに、他
導電型ROMデコーダ用としたデータレジスタの各段の
隣接する奇数段と偶数段からの表示データを第1切り替
えスイッチおよびラッチを介して他導電型ROMデコー
ダに、一導電型ROMデコーダへと他導電型ROMデコ
ーダへとで奇数段の表示データと偶数段の表示データと
に相異なるようにして1水平期間毎に交互に供給する構
成とすることにより、第1切り替えスイッチとラッチ間
の配線は各第1段目、第2段目、…、第m段目同士で接
続可能となり、各段間での交差がなくなり、第1切り替
えスイッチとラッチ間を横に走る配線が不要となる。
【0011】
【実施の形態】以下に、本発明に基づき第1実施例の水
平ドライバ用の集積回路装置をデータ線384本分の駆
動能力を有するものとして図1を参照して説明する。図
において、31はスリム棒状の半導体チップで、半導体
チップ31には、長辺に沿う中央部に図6で説明した水
平ドライバ220と同様の回路が内部回路32として配
置されている。図示しないが、長辺に沿う両外周部の
内、液晶パネル側に配置される外周部にデータ線384
本分に対応した出力用パッドが内部回路32と接続され
て配置され、反対側の外周部にスタートパルス入出力、
シフト方向切り替え入力、クロック入力、データ入力、
ラッチ入力等の入力用パッドと正電源、負電源、γ補正
電源の電源用パッドが内部回路32と接続されて配置さ
れている。尚、出力用パッドの一部は液晶パネル側の長
辺の他に短辺または入力側の長辺にも配置されることが
ある。内部回路32内はレイアウト的に例えば、データ
線384本の4分の1すなわちデータ線96本に対応す
る略同一構成の4個の駆動回路ブロック33に分割され
ている。
【0012】次に、駆動回路ブロック33について図2
を参照して説明する。尚、説明を簡明にするために、上
記96出力を有する駆動回路ブロック33について、1
2出力を有するものを図示して説明し、階調電圧生成回
路等の共通回路および外部からの電源入力や信号入力の
図示を省略する。駆動回路ブロック33は、クロック入
力のエッジでスタートパルスのHレベルを読込むことに
よりデータ取込み用の制御信号を生成する1段が6出力
に対応する2段(96出力の場合は16段)のシフトレ
ジスタ41と、シフトレジスタ41からの制御信号によ
り8ビットの表示データを取り込む12出力分に対応す
る24段(96出力の場合は96段が2組)のデータレ
ジスタ42と、データレジスタ42の隣接する奇数段で
あるi段目(i=1,3,…,23)と偶数段である
(i+1)段目に取込まれた表示データを交互に且つ第
1段目から第12段目と第13段目から第24段目とに
取込まれた表示データとで奇数段の表示データと偶数段
の表示データとに相異なるように出力する2入力1出力
の切り替えスイッチが12段(96出力の場合は96
段)の第1切り替えスイッチ43と、第1切り替えスイ
ッチ43からの表示データをラッチ入力のエッジで一括
出力する12出力分に対応する12段(96出力の場合
は96段)のラッチ44と、ラッチ44からの表示デー
タの電圧レベルを次段回路を駆動できるレベルに変換す
る12出力分に対応する12段(96出力の場合は96
段)のレベルシフタ45と、256階調の一極性である
負の階調電圧が入力されレベルシフタ45からの表示デ
ータに基づき各段からその階調電圧のうち1つづつを出
力する6出力分に対応する6段の一導電型ROMデコー
ダであるNROMデコーダ46N(96出力の場合は4
8段)と256階調の他極性である正の階調電圧が入力
されレベルシフタ45からの表示データに基づき各段か
らその階調電圧のうち1つづつを出力する6出力分に対
応する6段の他導電型ROMデコーダであるPROMデ
コーダ46P(96出力の場合は48段)とを半導体チ
ップ31の長尺方向に隣接して配置したD/Aコンバー
タ46と、D/Aコンバータ46からの負および正の階
調電圧を交互に一出力側と他出力側に出力する2入力2
出力の切り替えスイッチが6段(96出力の場合は48
段)の第2切り替えスイッチ47と、第2切り替えスイ
ッチ47の一出力側と他出力側からの階調電圧を奇数段
と偶数段にそれぞれ出力する12出力分に対応する12
段(96出力の場合は96段)のボルテージフォロア出
力回路48とを半導体チップ31の液晶パネル側の長辺
方向に順次、段配置して構成し、シフトレジスタ41と
データレジスタ42間を配線51と、データレジスタ4
2と第1切り替えスイッチ43間を配線52と、第1切
り替えスイッチ43とラッチ44間を配線53と、ラッ
チ44とレベルシフタ45間を配線54と、レベルシフ
タ45とD/Aコンバータ46間を配線55と、D/A
コンバータ46と第2切り替えスイッチ47間を配線5
6と、第2切り替えスイッチ47とボルテージフォロア
出力回路48間を配線57とで接続している。
【0013】配線51はシフトレジスタ41の第1段目
とデータレジスタ42の第1段目から第6段目および第
13段目から第18段目間およびシフトレジスタ41の
第2段目とデータレジスタ42の第7から第12段目お
よび第19段目から第24段目間を接続している。配線
52はデータレジスタ42の第1段目と第1切り替えス
イッチ43の1段目の2入力の一入力側間、データレジ
スタ42の第2段目と第1切り替えスイッチ43の1段
目の2入力の他入力側間、データレジスタ42の第3段
目と第1切り替えスイッチ43の2段目の2入力の一入
力側間、データレジスタ42の第4段目と第1切り替え
スイッチ13の2段目の2入力の他入力側間、…、デー
タレジスタ42の第23段目と第1切り替えスイッチ4
3の12段目の2入力の一入力側間、およびデータレジ
スタ42の第24段目と第1切り替えスイッチ43の1
2段目の2入力の他入力側間をそれぞれ8本で接続して
いる。配線53は第1切り替えスイッチ43の1段目の
出力とラッチ44の第1段目間、第1切り替えスイッチ
43の2段目の出力とラッチ44の第2段目間、…、お
よび第1切り替えスイッチ43の12段目の出力とラッ
チ44の第12段目間をそれぞれ8本で接続している。
配線54はラッチ44の第1段目とレベルシフタ45の
第1段目間、ラッチ44の第2段目とレベルシフタ45
の第2段目間、…、およびラッチ44の第12段目とレ
ベルシフタ45の第12段目間をそれぞれ8本で接続し
ている。配線55はレベルシフタ45の第1段目とNR
OMデコーダ46Nの第1段目間、レベルシフタ45の
第2段目とNROMデコーダ46Nの第2段目間、…、
レベルシフタ45の第7段目とPROMデコーダ46P
の第1段目間、…、およびレベルシフタ45の第12段
目とPROMデコーダ46Pの第6段目間をそれぞれ1
6本で接続している。配線56はNROMデコーダ46
Nの第1段目と第2切り替えスイッチ47の第1段目の
2入力の一入力側間、NROMデコーダ46Nの第2段
目と第2切り替えスイッチ47の第2段目の2入力の一
入力側間、…、NROMデコーダ46Nの第6段目と第
2切り替えスイッチ47の第6段目の2入力の一入力側
間、PROMデコーダ46Pの第1段目と第2切り替え
スイッチ47の第1段目の2入力の他入力側間、PRO
Mデコーダ46Pの第2段目と第2切り替えスイッチ4
7の第2段目の2入力の他入力側間、…、およびPRO
Mデコーダ46Pの第6段目と第2切り替えスイッチ4
7の第6段目の2入力の他入力側間をそれぞれ1本で接
続している。配線57は第2切り替えスイッチ47の第
1段目の2出力の一出力とボルテージフォロア出力回路
48の第1段目間、第2切り替えスイッチ47の第1段
目の2出力の他出力とボルテージフォロア出力回路48
の第2段目間、…、第2切り替えスイッチ47の第6段
目の2出力の一出力とボルテージフォロア出力回路48
の第11段目間、および第2切り替えスイッチ47の第
6段目の2出力の他出力とボルテージフォロア出力回路
48の第12段目間をそれぞれ1本で接続している。
【0014】駆動回路ブロック33の動作は、シフトレ
ジスタ41において、シフト方向切換え入力により、例
えば、右シフト・スタートパルス入出力が選択されると
1水平期間毎にシフトレジスタ41の1段目にクロック
入力のエッジでスタートパルスのHレベルが読込まれシ
フトレジスタ41の2段目に転送されてシフトレジスタ
41の第2段目から右シフト・スタートパルスが出力さ
れると共に、シフトレジスタ41の第1段目および第2
段目から順次データ取込み用の制御信号がデータレジス
タ回路42の第1段目から第6段目および第13段目か
ら第18段目と第7段目から第12段目および第19段
目から第24段目とにそれぞれ出力される。データレジ
スタ42は1水平期間毎にシフトレジスタ41の第1段
目からの制御信号により第1段目から第6段目および第
13段目から第18段目の各段に、および第2段目から
の制御信号により第7段目から第12段目および第19
段目から第24段目の各段にそれぞれ8ビットの表示デ
ータを第j段目(j=1,2…、12)と第(j+1
2)段目とで同一表示データとなるように取込み、デー
タレジスタ42の奇数段である第1段目、第3段目、
…、第23段目に取込まれた表示データは第1切り替え
スイッチ43の第1段目から第12段目のそれぞれの一
入力側に出力されると共に、データレジスタ42の偶数
段である第2段目、第4段目、…、第24段目に取込ま
れた表示データは第1切り替えスイッチ43の第1段目
から第12段目のそれぞれの他入力側に出力される。第
1切り替えスイッチ43は1水平期間毎に第1段目から
第12段目のそれぞれの一入力側と他入力側に入力され
た表示データを交互に且つ第1段目から第6段目と第7
段目から第12段目とで奇数段の表示データと偶数段の
表示データとに相異なるようにしてラッチ44の第1段
目から第12段目にそれぞれ出力する。ラッチ44は1
水平期間毎に第1段目から第12段目に入力された表示
データをラッチ入力のエッジでレベルシフタ45を介し
てD/Aコンバータ46の内部のNROMデコーダ46
NおよびPROMデコーダ46Pの各第1段目から第6
段目に一括出力する。D/Aコンバータ46は内部のN
ROMデコーダ46Nの第1段目から第6段目に入力さ
れた表示データに基づき256階調の負の階調電圧のう
ち1つづつを第2切り替えスイッチ47の第1段目から
第6段目の一入力側にそれぞれ出力すると共に、内部の
PROMデコーダ46Pの第1段目から第6段目に入力
された表示データに基づき256階調の正の階調電圧の
うち1つを第2切り替えスイッチ47の第1段目から第
6段目の他入力側にそれぞれ出力する。第2切り替えス
イッチ47は1水平期間毎に第1段目から第6段目のそ
れぞれの一入力側に入力された負極性階調電圧と他入力
側に入力された正極性階調電圧をボルテージフォロア出
力回路48の奇数段である第1段目、第3段目、…、第
11段目と偶数段である第2段目、第4段目、…、第1
2段目に交互にそれぞれ出力する。ボルテージフォロア
出力回路48は第1段目から第12段目の各段に入力さ
れた負極性階調電圧と正極性階調電圧を奇数段と偶数段
とで極性が相異なるようにして1水平期間毎に交互に奇
数データ線と偶数データ線とに出力する。
【0015】以上のように、データレジスタ42の段数
を駆動回路ブロック33の出力数の2倍にして第1段目
から第12段目をNROMデコーダ46N用とし、第1
3段目から第24段目をPROMデコーダ46P用とし
て第j段目(j=1,2…、12)と第(j+12)段
目とで同一表示データを取込み、また、2入力1出力の
第1切り替えスイッチ43の段数を駆動回路ブロック3
3の出力数と同数にして、データレジスタ42の第1段
目〜第12段目の隣接する各第i段目(i=1,3,
…,11)の奇数段と第(i+1)段目の偶数段からの
表示データを第1切り替えスイッチ43およびラッチ4
4の第1段目〜第6段目を介してNROMデコーダ46
Nの第1段目〜第6段目に、第13段目〜第24段目の
隣接する各第(i+12)段目と第(i+13)段目か
らの表示データを第1切り替えスイッチ43およびラッ
チ44の第7段目〜第12段目を介してPROMデコー
ダ46Pの第1段目〜第6段目に、第1段目〜第6段目
と第7段目〜第12段目とで極性が相異なるようにして
1水平期間毎に交互に供給する構成とすることにより、
第1切り替えスイッチ43とラッチ44間の配線53は
各第1段目、第2段目、…、第12段目同士で接続可能
となり、各段間での交差がなくなり、第1切り替えスイ
ッチ43とラッチ44間を横に走る配線が不要となり、
その分、半導体チップ31の短尺方向の寸法を小さくす
ることができる。従来の半導体チップ1の短尺方向の寸
法を例えば、2.5mmとすると本実施例での半導体チ
ップ31の短尺方向の寸法は0.5mm程度小さくする
ことができ、半導体チップ31の短尺方向の寸法および
チップ面積を20%程度低減できる。
【0016】
【発明の効果】本発明によれば、半導体集積回路装置と
しての半導体チップに配置された内部回路の各駆動回路
ブロックを構成する第1切り替えスイッチとラッチ間の
配線を配線間で交差しないようにしたので第1切り替え
スイッチとラッチ間を横に走る配線が不要となり、その
分、半導体チップの短尺方向の寸法を小さくすることが
でき、液晶表示装置に用いた場合、液晶表示モジュール
の額縁サイズを縮小でき、有効画面率(表示面積/モジ
ュールの最外形の面積)を高められ、また半導体チップ
自身の面積も縮小できるので、生産コストを低減するこ
ともできる。
【図面の簡単な説明】
【図1】 本発明の1実施例である集積回路装置として
の半導体チップの概略平面図。
【図2】 図1の半導体チップに配置された回路ブロッ
クの概略構成図。
【図3】 従来の集積回路装置としての半導体チップの
概略平面図。
【図4】 図3の半導体チップに配置された回路ブロッ
クの概略構成図。
【図5】 液晶表示モジュールの概略構造図。
【図6】 図5の液晶表示モジュールの水平ドライバの
構成を示すブロック図。
【符号の説明】
31 半導体チップ 32 内部回路 33 駆動回路ブロック 41 シフトレジスタ 42 データレジスタ 43 第1切り替えスイッチ 44 ラッチ 45 レベルシフタ 46 D/Aコンバータ 46N NROMデコーダ 46P PROMデコーダ 47 第2切り替えスイッチ 48 ボルテージフォロア出力回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】m個の出力を有するn個の駆動回路ブロッ
    クを長尺矩形の半導体チップの長尺方向に配し、前記出
    力から正極性駆動電圧と負極性駆動電圧を奇数番目出力
    と偶数番目出力とで極性が相異なるようにして1水平期
    間毎に交互に出力する集積回路装置であって、 前記駆動回路ブロックが、各段に複数ビットの表示デー
    タを取込む2m段のデータレジスタと、このデータレジ
    スタの第i段目(i=1,3,…,2m−1)と第(i
    +1)段目に取込まれた表示データとを1水平期間毎に
    交互に出力する2入力1出力でm段の第1切り替えスイ
    ッチと、この第1切り替えスイッチが接続されラッチ入
    力により前記第1切り替えスイッチの各段からの表示デ
    ータを1水平期間毎に一括出力するm段のラッチと、こ
    のラッチの第1段目から第(m/2)段目が接続され一
    極性駆動電圧を出力する(m/2)段の一導電型ROM
    デコーダおよび前記ラッチの第((m/2)+1)段目
    から第2m段目が接続され他極性駆動電圧を出力する
    (m/2)段の他導電型ROMデコーダを半導体チップ
    の長尺方向に隣接して配置したD/Aコンバータと、こ
    のD/Aコンバータに接続され前記一極性駆動電圧と他
    極性駆動電圧とを1水平期間毎に交互に出力する2入力
    2出力の第2切り替え回路とを具備し、前記データレジ
    スタに取込まれる表示データが第j段目(j=1,2,
    …,m)と第(j+m)段目とで同一であり、前記第1
    切り替えスイッチが前記データレジスタの第i段目と第
    (i+1)段目に取込まれた表示データを第1段目から
    第(m/2)段目と第((m/2)+1)段目から第2
    m段目とで相異なるように出力する集積回路装置。
  2. 【請求項2】請求項1記載の集積回路装置が液晶パネル
    のデータ線駆動用でテープキャリアパッケージに搭載さ
    れたことを特徴とする液晶表示装置。
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* Cited by examiner, † Cited by third party
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CN100369103C (zh) * 2003-09-03 2008-02-13 三菱电机株式会社 包括用于灰度等级显示的解码电路的显示装置
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