JP3491579B2 - Logic circuit data generation method and apparatus, and storage medium storing logic circuit data generation program - Google Patents
Logic circuit data generation method and apparatus, and storage medium storing logic circuit data generation programInfo
- Publication number
- JP3491579B2 JP3491579B2 JP31427699A JP31427699A JP3491579B2 JP 3491579 B2 JP3491579 B2 JP 3491579B2 JP 31427699 A JP31427699 A JP 31427699A JP 31427699 A JP31427699 A JP 31427699A JP 3491579 B2 JP3491579 B2 JP 3491579B2
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- failure
- circuit data
- avoidance
- lut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、論理回路データ生
成方法及び装置及び論理回路データ生成プログラムを格
納した記憶媒体に係り、特に、論理設計支援システムに
おけるレイアウト部分に適用でき、デバイス上の故障を
回避するような論理回路データを生成するための論理回
路データ生成方法及び装置及び論理回路データ生成プロ
グラムを格納した記憶媒体に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit data generation method and apparatus, and a storage medium storing a logic circuit data generation program, and more particularly, it can be applied to a layout portion in a logic design support system to prevent a device failure. The present invention relates to a logic circuit data generation method and device for generating logic circuit data to be avoided, and a storage medium storing a logic circuit data generation program.
【０００２】デバイス上の故障を回避する時に、再構成
可能なデバイスの柔軟な構造を活かすことで、元の論理
回路データが要求する面積と可能な限り同じ面積で故障
を回避し、受け取った論理回路データに部分的な変更を
加えることで、再構成された論理回路データを高速に生
成することができる。本発明は、このような再構成可能
なデバイスにおける故障回避を考慮した論理回路データ
生成方法及び装置及び論理回路データ生成プログラムを
格納した記憶媒体に関する。When avoiding a failure on a device, the flexible structure of the reconfigurable device is utilized to avoid the failure on the same area as the area required by the original logic circuit data and to receive the received logic. By partially changing the circuit data, the reconfigured logic circuit data can be generated at high speed. The present invention relates to a logic circuit data generation method and apparatus in consideration of failure avoidance in such a reconfigurable device, and a storage medium storing a logic circuit data generation program.
【０００３】[0003]
【従来の技術】従来のデバイスは、ＡＳＩＣ（Applicat
ion-Specific Integrated Circuit:特定用途向けＩＣ）
に代表される、一度完成したらその構造を変更できない
固定的なものである。しかしながら、システムのプロト
タイピングのように、頻繁にその構成を変更する必要の
ある対象は固定的なデバイスで実現することが難しいと
いう側面がある。そこで、固定的なデバイスとは違う概
念のデバイスが考案された。それは、ユーザが自分で論
理機能を設定できるＦＰＧＡのような再構成可能なデバ
イスである。2. Description of the Related Art A conventional device is an ASIC (Applicat
ion-Specific Integrated Circuit: IC for specific application)
It is a fixed one, whose structure cannot be changed once it is completed. However, there is an aspect that it is difficult to realize a fixed device such as a system prototyping which needs to be frequently changed in configuration. Therefore, a device having a concept different from a fixed device was devised. It is a reconfigurable device such as an FPGA that allows the user to set the logic function himself.
【０００４】図２０は、代表的なＦＰＧＡの構造を示し
た図である。ＦＰＧＡは、基本となる論理ブロックを２
次元アレイ状に配置した構造をしている。論理ブロック
は内部にＬＵＴ（Look Up Table)と呼ばれる２k ビット
（アドレスｋビット）のメモリを含んでおり、これによ
って、ｋ入力１出力の任意の論理関数を構成できる（通
常はｋは、３〜５）。FIG. 20 is a diagram showing the structure of a typical FPGA. FPGA has two basic logic blocks.
The structure is arranged in a dimensional array. The logic block internally includes a 2 k- bit (address k-bit) memory called an LUT (Look Up Table), which allows an arbitrary logic function with k inputs and 1 output to be formed (normally k is 3 ~ 5).
【０００５】図２１は、ＬＵＴの構成を表した図であ
る。このＬＵＴとFlip-Flop を含む論理ブロック間を、
更に接続関係を任意に設定できる配線で結ぶことによ
り、ＦＰＧＡは任意の論理機能を構成することができ
る。また、再構成可能なデバイスの一種として、ＬＵＴ
敷き詰め型デバイスが提案されている。図２２は、現在
提案されているＬＵＴ敷き詰め型デバイスの構成を表し
た図である。ＬＵＴ敷き詰め型デバイスは、４入力１出
力ＬＵＴ×４を持つ基本セルを規則正しく２次元アレイ
状に並べた構造をしている。ＬＵＴは、配線・論理・記
憶素子のいずれの役割も果たすことができるため、この
構造より、ＬＵＴ敷き詰め型デバイスは、任意の論理機
能を構成することができる。FIG. 21 is a diagram showing the structure of the LUT. Between the logical block including this LUT and Flip-Flop,
Furthermore, the FPGA can form an arbitrary logic function by connecting the connection relationship with a wire that can be set arbitrarily. In addition, as a kind of reconfigurable device, LUT
Spreadable devices have been proposed. FIG. 22 is a diagram showing the configuration of a currently proposed LUT spread type device. The LUT spread type device has a structure in which basic cells having a 4-input 1-output LUT × 4 are regularly arranged in a two-dimensional array. Since the LUT can play any of the roles of wiring, logic, and storage element, this structure allows the LUT spread type device to configure any logic function.
【０００６】故障には、その切り分けによって多くの種
類が存在するが、ここでは、信号線の断線や短絡・半導
体接合の破壊などによる物理的要因に基づいた狭義なハ
ードウェア故障を対象とする。再構成可能なデバイスに
おけるハードウェア故障を回避する技術として、従来の
固定的なデバイスで用いられていた冗長設計技術を用い
ることができる。冗長設計例としては、同様の機能を備
えた回路を複数用意し、それらの回路を同時に使用し、
その結果の多数決で正しい出力を求める回路の多重によ
る多数決機構、または、同様の機能を備えた回路を複数
用意し、回路の出力から誤りを検出した時、他の回路を
使用して正しい出力を得る待機機構がある。Although there are many kinds of failures depending on their isolation, here, a narrowly defined hardware failure based on physical factors such as disconnection of signal lines, short circuit, and destruction of semiconductor junction is targeted. As a technique for avoiding a hardware failure in a reconfigurable device, a redundant design technique used in a conventional fixed device can be used. As a redundant design example, prepare multiple circuits with similar functions and use those circuits simultaneously,
If multiple errors are detected from the output of the circuit by preparing a majority decision mechanism by multiple circuits that obtain the correct output by the majority decision of the result, or a circuit with the same function, use another circuit to obtain the correct output. There is a waiting mechanism to get.
【０００７】一方で、このような再構成可能なデバイス
に対して、その柔軟な構造を利用してデバイス上のハー
ドウェア故障を回避する技術がある。再構成可能なデバ
イスにおける故障に対応する技術として、集積電子回路
装置（特開平７−１４１４０８）がある。この技術は、
機能素子の機能と、接続手段の機能を検査する検査手段
と、非活性化手段と、別のセルを再プログラミングする
ための再構成手段を有するセルがアレイ状に並べられた
集積電子回路装置において、あるセルに故障が発生した
時、そのセルを非活性化し、そのセルの機能を別の故障
していないセルに移し、接続関係を再構成し、同じ機能
を持つ集積電子回路装置を再構成する。On the other hand, for such a reconfigurable device, there is a technique for avoiding a hardware failure on the device by utilizing its flexible structure. There is an integrated electronic circuit device (Japanese Patent Laid-Open No. 7-141408) as a technique for dealing with a failure in a reconfigurable device. This technology
In an integrated electronic circuit device in which cells having an array of cells having a function of a functional element, a test means for testing the function of a connecting means, a deactivating means, and a reconfiguring means for reprogramming another cell are arranged. When a failure occurs in a cell, the cell is deactivated, the function of the cell is transferred to another non-failed cell, the connection relation is reconfigured, and the integrated electronic circuit device having the same function is reconfigured. To do.
【０００８】また、柔軟な構造を活用した他の技術とし
て、ＦＰＧＡ上で論理回路を実現している時に故障を検
出した場合、故障の存在する論理ブロック上に実現され
る論理回路データを破棄して、故障の存在する論理ブロ
ックを利用しないような論理回路データを新たに構成
し、ＦＰＧＡ上に実現する技術がある。As another technique utilizing the flexible structure, when a failure is detected while implementing a logic circuit on an FPGA, the logic circuit data implemented on the logic block in which the failure exists is discarded. Then, there is a technique for newly configuring logic circuit data that does not use a logic block in which a failure exists and realizing it on an FPGA.
【０００９】[0009]
【発明が解決しようとする課題】再構成可能なデバイス
の柔軟な構造を利用した２つの技術は、従来用いられて
いた技術と較べ、より細かい粒度での故障回避が可能で
あり、論理回路を実現する際に必要となる回路面積の規
模を大幅に減少させることができる。しかしながら、集
積電子回路装置で用いられている技術は、セルの故障の
種類に関わらず故障の起きたセルを放棄し、別のセルを
使って回路を再構成することにより、再構成された回路
規模は故障前の回路規模よりも必ず大きくなり、ある大
きさの集積電子回路装置上に要求された回路が必ずしも
実現できるとは限らない。The two techniques utilizing the flexible structure of the reconfigurable device are capable of avoiding failures at a finer granularity as compared with the techniques used in the related art, and The scale of the circuit area required for implementation can be greatly reduced. However, the technique used in the integrated electronic circuit device is that the reconfigured circuit is reconfigured by discarding the failed cell regardless of the cell failure type and reconfiguring the circuit using another cell. The scale is always larger than the circuit scale before failure, and a required circuit cannot be always realized on a certain size of integrated electronic circuit device.
【００１０】もう一方の技術で、故障を回避しても回路
規模が必ず大きくなるということはないが、最初に作ら
れた論理回路データを破棄して、故障が存在する論理ブ
ロックを利用しないような論理回路データを新たに構成
するため、故障が検出されてから新たな論理回路が実現
されるまでに時間がかかる。しかも故障が検出される度
に、同様の操作を繰り返すこととなり、全体としてかな
りの実行時間が必要となる。With the other technique, even if avoiding a failure, the circuit scale does not necessarily increase, but the first created logic circuit data is discarded and the logic block in which the failure exists is not used. Since new logic circuit data is newly constructed, it takes time from the detection of a failure to the realization of a new logic circuit. Moreover, every time a failure is detected, the same operation is repeated, and a considerable execution time is required as a whole.
【００１１】本発明は、上記の点に鑑みなされたもの
で、ハードウェア故障を回避する時に、再構成可能なデ
バイスの柔軟な構造を利用することで、元の論理回路デ
ータが要求している面積を可能な限り増加させず、論理
回路データを部分的に変更することにより、ハードウェ
ア故障の存在する部分を避けて実現される論理回路デー
タを高速に生成することが可能な論理回路データ生成方
法を提供することを目的とする。The present invention has been made in view of the above-mentioned points, and when avoiding a hardware failure, the original logic circuit data requires by utilizing the flexible structure of the reconfigurable device. Logic circuit data generation that can generate logic circuit data at a high speed by avoiding the part where hardware failure exists, by partially changing the logic circuit data without increasing the area as much as possible The purpose is to provide a method.
【００１２】[0012]
【課題を解決するための手段】図１は、本発明の原理を
説明するための図である。本発明（請求項１）は、ＦＰ
ＧＡに代表される、再構成可能なデバイスにおける論理
回路データ生成方法において、再構成可能なデバイス上
に存在する故障情報と該デバイス上に実現されるべき論
理回路データを受け取り（ステップ１）、故障情報と論
理回路データから故障回避の必要性を判定し（ステップ
２）、故障回避が必要であれば、論理回路データにおい
て、デバイスの故障部分に当たる部分の機能を該論理回
路データ内の空き部分で代用し（ステップ３）、受け取
った論理回路データに部分的な変更を加えて、故障を回
避する論理回路データを高速に生成する（ステップ
４）。FIG. 1 is a diagram for explaining the principle of the present invention. The present invention (claim 1) is based on FP
In a method of generating logic circuit data in a reconfigurable device represented by GA, failure information existing on the reconfigurable device and logic circuit data to be realized on the device are received (step 1), and a failure occurs. The necessity of failure avoidance is judged from the information and the logic circuit data (step 2), and if the failure avoidance is necessary, the function of the part corresponding to the failure part of the device in the logic circuit data is determined by the empty part in the logic circuit data. Substituting (step 3), the received logic circuit data is partially modified to rapidly generate logic circuit data for avoiding a failure (step 4).
【００１３】本発明（請求項２）は、ＦＰＧＡに代表さ
れる、再構成可能なデバイスにおける論理回路データ生
成装置であって、再構成可能なデバイス上に存在する故
障情報と該デバイス上に実現されるべき論理回路データ
を受け取るデータ取得手段１０と、故障情報と論理回路
データから故障回避の必要性を判定する故障回避判定手
段２０と、故障回避判定手段２０において、故障回避が
必要であると判断された場合に、論理回路データにおい
て、デバイスの故障部分に当たる部分の機能を該論理回
路データ内の空き部分で代用する故障回避手段３０と、
受け取った論理回路データに部分的な変更を加えて、故
障を回避する論理回路データを高速に生成する論理回路
データ変更手段４０とを有する。The present invention (Claim 2) is a logic circuit data generator in a reconfigurable device represented by FPGA, and is realized on the fault information existing on the reconfigurable device and the device. Data acquisition means 10 for receiving logic circuit data to be executed, failure avoidance determination means 20 for determining necessity of failure avoidance from failure information and logic circuit data, and failure avoidance determination means 20 require failure avoidance. If the determination is made, failure avoiding means 30 for substituting the function of the part corresponding to the failure part of the device in the logic circuit data with the empty part in the logic circuit data,
The logic circuit data changing means 40 is configured to partially change the received logic circuit data and generate logic circuit data for avoiding a failure at high speed.
【００１４】本発明（請求項３）は、ＦＰＧＡに代表さ
れる、再構成可能なデバイスにおける論理回路データ生
成プログラムを格納した記憶媒体であって、再構成可能
なデバイス上に存在する故障情報と該デバイス上に実現
されるべき論理回路データを受け取るデータ取得プロセ
スと、故障情報と論理回路データから故障回避の必要性
を判定する故障回避判定プロセスと、故障回避判定プロ
セスにおいて、故障回避が必要であると判断された場合
に、論理回路データにおいて、デバイスの故障部分に当
たる部分の機能を該論理回路データ内の空き部分で代用
する故障回避プロセスと、受け取った論理回路データに
部分的な変更を加えて、故障を回避する論理回路データ
を高速に生成する論理回路データ変更プロセスとを有す
る。The present invention (claim 3) is a storage medium storing a logic circuit data generation program in a reconfigurable device, which is represented by an FPGA, and has failure information existing on the reconfigurable device. Failure avoidance is required in the data acquisition process for receiving the logic circuit data to be realized on the device, the failure avoidance determination process for determining the necessity of failure avoidance from the fault information and the logic circuit data, and the failure avoidance determination process. If it is determined that there is, in the logic circuit data, the function of the part corresponding to the failure part of the device is replaced by the empty part in the logic circuit data, and the received logic circuit data is partially modified. And a logic circuit data changing process for generating logic circuit data for avoiding a failure at high speed.
【００１５】上記のように、本発明は、ＦＰＧＡ(Field
Programable gate Array)に代表される、再構成可能な
デバイスにおける論理回路データ生成を行う際に、再構
成可能なデバイス上に存在する故障情報とそのデバイス
上に実現されるべき論理回路データを受け取り、これら
の情報から故障回避の必要性の有無を判定することによ
り、故障が論理回路の機能に影響を及ぼしているかどう
かを判定している。ここで、故障が論理回路の機能を損
なわない場合、受け取った論理回路データを変更せずに
出力する。故障が論理回路の機能を損なう場合、故障の
種類とデバイスの空き情報を調べて、複数ある故障回避
の方法の中から、故障の種類とデバイスの状況に応じた
方法を選択し、デバイスの故障部分に当たる部分の機能
を論理回路データ内の空き部分で代用し、代用する際
に、再構成可能なデバイスの柔軟な構造を活用して面積
を可能な限り増やさず、受け取った論理回路データに部
分的な変更を加えて、故障を回避する論理回路データを
高速に生成することが可能となる。As described above, according to the present invention, the FPGA (Field
When generating logic circuit data in a reconfigurable device typified by a programmable gate array), the failure information existing on the reconfigurable device and the logic circuit data to be realized on the device are received, Whether or not the failure affects the function of the logic circuit is determined by determining whether or not the failure avoidance is necessary from these pieces of information. Here, if the failure does not impair the function of the logic circuit, the received logic circuit data is output without being changed. If a failure impairs the function of the logic circuit, check the failure type and device availability information, select a method according to the failure type and device status from among multiple failure avoidance methods, and select the device failure. The function of the part corresponding to the part is substituted by the vacant part in the logic circuit data, and when substituting, the flexible structure of the reconfigurable device is not used to increase the area as much as possible. It is possible to rapidly generate logic circuit data that avoids a failure by making a specific change.
【００１６】これにより、元の論理回路データが要求し
ている面積を可能な限り増加させず、受け取った論理回
路データに部分的な変更を加えて、ハードウェア故障の
存在する部分を避けて実現される論理回路データを高速
に生成することが可能となる。Thus, the area required by the original logic circuit data is not increased as much as possible, and the received logic circuit data is partially modified to avoid the portion where the hardware failure exists. The generated logic circuit data can be generated at high speed.
【００１７】[0017]
【発明の実施の形態】以下では、ＬＵＴ敷き詰め型デバ
イスを対象とし、その基本セルに４入力１出力ＬＵＴ×
４を持つものとする。ＬＵＴ敷き詰め型デバイス構造
は、前述の図２２に示す通りである。まず、全体の空間
的構成について説明する。BEST MODE FOR CARRYING OUT THE INVENTION In the following, a LUT spread type device is targeted, and a 4-input 1-output LUT x is added to its basic cell.
Suppose you have 4. The LUT spread type device structure is as shown in FIG. First, the overall spatial configuration will be described.
【００１８】図３は、本発明を論理設計支援システムで
使用するときの空間的構成を表すブロック図である。同
図に示すシステムは、論理設計支援システムの他の機能
ブロック１１０、故障条件判定部１２０、及び故障回避
部１３０から構成される。論理設計支援システムの他の
機能ブロック１１０からは、実現されるべき論理回路デ
ータと故障情報が入力される。FIG. 3 is a block diagram showing a spatial configuration when the present invention is used in a logic design support system. The system shown in the figure includes another functional block 110 of the logic design support system, a failure condition determination unit 120, and a failure avoidance unit 130. Logic circuit data to be realized and failure information are input from another functional block 110 of the logic design support system.
【００１９】故障条件判定部１２０では、以下のような
処理を行う。
故障情報から故障を一つ取り出し、その故障が論理
回路の機能に影響を及ぼすかどうかを判定する。
影響を及ぼさない場合は、その故障を故障情報から
削除してに戻る。
影響を及ぼす場合には、
（ａ） 故障箇所における論理回路データのデバイスの
空き情報を調べる。The failure condition determination unit 120 performs the following processing. One fault is extracted from the fault information and it is determined whether the fault affects the function of the logic circuit. If it has no effect, delete the failure from the failure information and return to. If it has any influence, (a) Check the device availability information of the logic circuit data at the failure location.
【００２０】（ｂ） 故障の種類とデバイスの空き情報
から、複数ある故障回避部１３０の１つを選択する。
（ｃ） 故障情報と論理回路データを該当する故障回避
部１３０に渡す。
（ｄ） 回避した故障を削除した故障情報と再構成され
た論理回路データを故障回避部１３０から受け取る。(B) One of the plurality of failure avoidance units 130 is selected from the failure type and device availability information. (C) Pass the failure information and the logic circuit data to the corresponding failure avoiding unit 130. (D) The fault avoidance unit 130 receives the fault information in which the avoided fault is deleted and the reconfigured logic circuit data.
【００２１】 受け取った故障情報の未回避の故障が
存在していれば、へ戻る。
受け取った故障情報に故障が存在していなければ、
再構成された論理回路データを論理設計支援システムの
他の機能ブロックへ渡す。
故障回避部１３０の働きは、故障情報と論理回路データ
から、各故障回避部の回避方法を用いて論理回路データ
を再構成し、故障情報から回避した故障を削除し、修正
された故障情報と再構成した論理回路データを出力す
る。なお、修正された故障情報と再構成した論理回路デ
ータは、再び故障条件判定部１２０に渡される。If there is an unavoidable failure in the received failure information, return to. If there is no failure in the received failure information,
The reconfigured logic circuit data is passed to another functional block of the logic design support system. The function of the failure avoidance unit 130 is to reconfigure the logic circuit data from the failure information and the logic circuit data using the avoidance method of each failure avoidance unit, delete the avoided failure from the failure information, and correct the failure information. Output the reconfigured logic circuit data. The corrected failure information and the reconfigured logic circuit data are passed to the failure condition determination unit 120 again.
【００２２】[0022]
【実施例】以下、図面と共に本発明の実施例を説明す
る。最初に、故障情報について説明する。図４は、本発
明の一実施例の故障の種類を示し、図５は、本発明の一
実施例の故障情報のデータ構造とその表現例を示す。Embodiments of the present invention will be described below with reference to the drawings. First, the failure information will be described. FIG. 4 shows types of failures according to an embodiment of the present invention, and FIG. 5 shows a data structure of failure information according to an embodiment of the present invention and a representation example thereof.
【００２３】故障情報は、故障の存在する基本セルの座
標、故障の種類と故障内容で構成されている。故障の種
類は、以下の３種類に分類される。
故障ａ：基本セルの構成要素であるＬＵＴ内のメモリセ
ルの故障
故障ｂ：基本セルの構成要素であるＬＵＴ内の入力線の
故障
故障ｃ：基本セルの入力線の故障（前段のＬＵＴの出力
線の故障）
図５における、故障情報のデータの構造として、ｘ，ｙ
は、故障の存在する基本セルの座標を示し、Ｎは故障の
種類（上記のａ，ｂ，ｃの３種類）を示し、Ｐは、故障
の方向を示し、Ｄａｔａは、故障データを示し、その故
障内容は、
・メモリセルの故障の場合（１ｂｉｔ×４）は、故障し
ているＬＵＴの方向とメモリセルのアドレス
・ＬＵＴ内の入力線の故障の場合（１ｂｉｔ×４）は、
故障しているＬＵＴの方向と入力線の方向
・基本セルの入力線の故障の場合は故障している入力線
の方向の３種類に分類される。The failure information is composed of the coordinates of the basic cell in which the failure exists, the type of failure and the failure content. The types of failures are classified into the following three types. Failure a: Failure of memory cell in LUT which is a constituent element of basic cell Failure b: Failure of input line in LUT which is a constituent element of basic cell Failure c: Failure of input line of basic cell (output of LUT of previous stage Failure of line) As a data structure of failure information in FIG. 5, x, y
Indicates the coordinates of the basic cell in which the fault exists, N indicates the type of fault (the above three types of a, b, and c), P indicates the direction of the fault, Data indicates the fault data, The details of the failure are as follows: In the case of a failure of the memory cell (1 bit × 4), the direction of the failed LUT and the address of the memory cell.
The direction of the faulty LUT, the direction of the input line, and the fault of the input line of the basic cell are classified into three types: the direction of the faulty input line.
【００２４】故障の表現例を図５（ｂ）に示す。次に、
論理回路データについて説明する。図６は、本発明の一
実施例の１基本セルに対応する論理回路データのデータ
構造とその実現例を示す図である。論理回路データは、
データがマッピングされるべき基本セルの座標と、基本
セル内の入力線の空き情報と基本セル内のＬＵＴの空き
情報と、各ＬＵＴのメモリの値で構成されている。空き
情報には、
利用可“１”：故障回避方法で利用可能（論理回路内で
論理的に使用されていない）
利用不可“０”：故障回避方法で利用不可（論理管路内
で論理的に使用されている）
の２通りが存在する。図６（ａ）の例において、入力線
において、ＬＵＴの空き情報（０：利用不可、１：利用
可）であるものとする。ｘ，ｙは、基本セルの座標を示
し、Ｃ＿ＩＮ，Ｃ＿Ｌは、基本セル内の入力線及びＬＵ
Ｔの情報を表し、ＬＵＴ＿Ｅ，ＬＵＴ＿Ｓ，ＬＵＴ＿
Ｗ，ＬＵＴ＿Ｎは、各ＬＵＴのメモリの値を示す。FIG. 5 (b) shows an example of a failure expression. next,
The logic circuit data will be described. FIG. 6 is a diagram showing a data structure of logic circuit data corresponding to one basic cell of one embodiment of the present invention and an example of its implementation. The logic circuit data is
It is composed of the coordinates of the basic cell to which the data is to be mapped, the free information of the input line in the basic cell, the free information of the LUT in the basic cell, and the memory value of each LUT. Available for empty information "1": Available by failure avoidance method (not logically used in logic circuit) Unavailable "0": Not available by failure avoidance method (logical in logic pipeline There are two types). In the example of FIG. 6A, it is assumed that the input line is LUT free space information (0: unavailable, 1: available). x and y indicate the coordinates of the basic cell, and C_IN and C_L are the input line and LU in the basic cell.
Represents information of T, LUT_E, LUT_S, LUT_
W and LUT_N indicate the memory value of each LUT.
【００２５】論理回路データとしては、ｘ＝３，ｙ＝
２，Ｃ＿ＩＮ＝００１０（２進数）、Ｃ＿Ｌ＝１００１
（２進数）、ＬＵＴ＿Ｅ＝００００（１６進数）、ＬＵ
Ｔ＿Ｓ＝９９６６（１６進数），ＬＵＴ＿Ｗ＝ｅ８ｅ８
（１６進数），ＬＵＴ＿Ｎ＝００００（１６進数）とな
る。次に、故障条件判定部１２０について説明する。As logic circuit data, x = 3, y =
2, C_IN = 0010 (binary), C_L = 1001
(Binary number), LUT_E = 0000 (hexadecimal number), LU
T_S = 9966 (hexadecimal number), LUT_W = e8e8
(Hexadecimal number) and LUT_N = 0000 (hexadecimal number). Next, the failure condition determination unit 120 will be described.
【００２６】図７〜図１１は、故障条件判定部の動作を
示す。まず、故障情報に新たな故障が存在しない場合
（ステップ１０１，Ｎｏ）、再構成された論理回路デー
タを論理設計支援システムの他の機能ブロックへ渡す
（ステップ１０２）。故障情報に故障が存在する場合
（ステップ１０１、Ｙｅｓ）、故障情報から故障を読み
出し、故障の存在箇所と論理データの該当箇所を比較し
（ステップ１０３）、論理回路データが該当箇所を使用
していない場合（ステップ１０４、Ｎｏ）、読み出した
故障を故障情報から削除して次の故障を読み出す（ステ
ップ１０５）。論理回路データが利用している場合（ス
テップ１０４、Ｙｅｓ）、故障の種類を調べる（ステッ
プ１０６）。7 to 11 show the operation of the failure condition judging section. First, when there is no new failure in the failure information (step 101, No), the reconfigured logic circuit data is passed to another functional block of the logic design support system (step 102). If there is a failure in the failure information (step 101, Yes), the failure is read from the failure information and the location of the failure is compared with the relevant location of the logic data (step 103). The logic circuit data uses the relevant location. If not (step 104, No), the read failure is deleted from the failure information and the next failure is read (step 105). If the logic circuit data is used (step 104, Yes), the type of failure is checked (step 106).
【００２７】故障の種類がメモリセルの場合（ステップ
１０７）、論理回路データより故障の存在する基本セル
の入力線の空き情報を調べ（ステップ１１０）、
・利用可の入力線が存在する場合（ステップ１１１、Ｙ
ｅｓ）、ＶＦ（Value fixed)部１３１に故障情報と論理
回路データを渡す（ステップ１１４）。
・利用可の入力線が存在しない場合（ステップ１１１，
Ｎｏ）、故障の存在する基本セルのＬＵＴの空き情報を
調べ（ステップ１１２）、利用可のＬＵＴが存在する場
合（ステップ１１３，Ｙｅｓ）、ＬＭ（Lut Moved)部１
３２に故障情報と論理回路データを渡し（ステップ１１
６に移行）、利用可のＬＵＴが存在しない場合、ＡＥ(A
rea Extened)部１３３に故障情報と論理回路データを渡
す（ステップ１２１に移行）。When the type of failure is a memory cell (step 107), the vacant information of the input line of the basic cell in which the failure exists is checked from the logic circuit data (step 110): When there is an available input line (step 110) Step 111, Y
es), the failure information and the logic circuit data are passed to the VF (Value fixed) unit 131 (step 114). If there is no available input line (step 111,
No), the free information of the LUT of the basic cell in which the failure exists is checked (step 112), and if there is an available LUT (step 113, Yes), the LM (Lut Moved) unit 1
Pass failure information and logic circuit data to 32 (step 11
6), if there is no usable LUT, AE (A
The failure information and the logic circuit data are passed to the (rea Extened) unit 133 (shift to step 121).
【００２８】故障の種類がＬＵＴ内の入力線の故障の場
合（ステップ１０８）、論理回路データより故障の存在
する基本セルの入力線の空き情報を調べ（ステップ１２
５）、
・利用可の入力線が存在する場合（ステップ１２６、Ｙ
ｅｓ）、ＩＭ(Input Moved) 部１３２に故障情報と論理
回路データを渡す。
・利用可の入力線が存在しない場合（ステップ１２６、
Ｎｏ）、故障の存在する基本セルのＬＵＴの空き情報を
調べ（ステップ１２８）、利用可のＬＵＴが存在する場
合（ステップ１２９，Ｙｅｓ）、ＬＭ部１３３に故障情
報と論理回路データを渡す。利用可のＬＵＴが存在しな
い場合（ステップ１２９，Ｎｏ）、ＡＥ部１３４に故障
情報と論理回路データを渡す。When the type of failure is the failure of the input line in the LUT (step 108), the vacant information of the input line of the basic cell in which the failure exists is checked from the logic circuit data (step 12).
5), if there is an available input line (step 126, Y)
es), the failure information and the logic circuit data are passed to the IM (Input Moved) unit 132. If there is no available input line (step 126,
No), the free information of the LUT of the basic cell in which the failure exists is checked (step 128), and when there is the available LUT (step 129, Yes), the failure information and the logic circuit data are passed to the LM unit 133. If no usable LUT exists (step 129, No), the failure information and the logic circuit data are passed to the AE unit 134.
【００２９】故障の種類が基本セルの入力線の故障の場
合（ステップ１０９）、論理回路データより故障の存在
する基本セルの入力線の空き情報を調べ（ステップ１３
１）、
・利用可の入力線が存在する場合（ステップ１３２、Ｙ
ｅｓ）、ＩＭ部１３２に故障情報と論理回路データを渡
す。
・利用可の入力線が存在しない場合（ステップ１３２、
Ｎｏ）、ＡＥ部１３４に故障情報と論理回路データを渡
す。When the type of failure is the failure of the input line of the basic cell (step 109), the vacant information of the input line of the basic cell in which the failure exists is checked from the logic circuit data (step 13).
1), if there is an available input line (step 132, Y)
es), the failure information and the logic circuit data are passed to the IM unit 132. If there is no available input line (step 132,
No), the failure information and the logic circuit data are passed to the AE unit 134.
【００３０】ここで、故障回避部のＶＦ部１３１の動作
を説明する。図１２は、本発明の一実施例の故障回避部
のＶＦ部の動作を示すフローチャートである。図９のス
テップ１１１において、利用可能な入力線が存在する場
合に、ＶＦ部１３１では、故障箇所のデータが読み込ま
れないように前段のＬＵＴの内容を書換え（ステップ１
１４）、回避した故障を故障情報から削除し、修正した
故障情報と再構成した論理回路データを出力する（ステ
ップ１１５）。Here, the operation of the VF section 131 of the failure avoidance section will be described. FIG. 12 is a flowchart showing the operation of the VF unit of the failure avoidance unit according to the embodiment of the present invention. In step 111 of FIG. 9, when there is an available input line, the VF unit 131 rewrites the contents of the LUT in the previous stage so that the data of the failure point is not read (step 1
14) Then, the avoided fault is deleted from the fault information, and the corrected fault information and the reconfigured logic circuit data are output (step 115).
【００３１】ここで、ＶＦ部１３１の利用例を説明す
る。図１３は、本発明の一実施例のＶＦ部の利用例を示
す。論理回路データが、
故障情報が、
“3 3 a S 1101”
と与えられたとする。Here, an example of using the VF unit 131 will be described. FIG. 13 shows an example of using the VF unit according to the embodiment of the present invention. The logic circuit data is It is assumed that the failure information is given as “3 3 a S 1101”.
【００３２】今、基本セルへの入力を順にＥ，Ｓ，Ｗ，
Ｎとすると、論理回路データより、故障の存在する座標
（３，３）の基本セルでは、入力Ｗが利用可の状態にな
っているので、入力Ｗの値を固定する。また、故障情報
より、故障しているメモリセルのアドレスが“1101”と
なっているので、入力Ｗの値を固定する。また、故障情
報より、故障しているメモリセルのアドレスが“1101”
となっているので、入力Ｗを１に固定する。つまり、
（３，２）の基本セルのＬＵＴ：Ｅの出力を「１」に固
定することにより、故障を回避することができる。Now, the input to the basic cell is E, S, W,
If N, the input W is available in the basic cell of the coordinate (3, 3) where the fault exists from the logic circuit data, so the value of the input W is fixed. Since the address of the defective memory cell is "1101" according to the failure information, the value of the input W is fixed. Also, from the failure information, the address of the failed memory cell is "1101".
Therefore, the input W is fixed at 1. That is,
A failure can be avoided by fixing the output of LUT: E of the basic cell of (3, 2) to "1".
【００３３】（３，２）の基本セルのＬＵＴ：Ｅの出力
を「１」に固定する。この操作は、論理回路データを以
下のように書換えることにより達成できる。
（３，３）の基本セルのＬＵＴ：Ｓは、入力としてＷを
受け取れば故障箇所のメモリセルは読み出されないの
で、論理回路データを以下のように書き換える。The output of the LUT: E of the basic cell of (3, 2) is fixed to "1". This operation can be achieved by rewriting the logic circuit data as follows. In the LUT: S of the basic cell of (3, 3), if W is received as an input, the memory cell at the failure point is not read, so the logic circuit data is rewritten as follows.
【００３４】 最終的に修正された論理回路ータは、 となる。[0034] The final modified logic circuit data is Becomes
【００３５】次に、ＩＭ（Input-Moved)部１３２につい
て説明する。図１４は、本発明の一実施例の故障回避部
のＩＭ部の動作のフローチャートである。故障回避部１
３０のＩＭ部１３２では、基本セル内で空いている入力
線に故障のある入力線の値を迂回させ（ステップ１３
４）、迂回路上のＬＵＴの内容を配線として利用するよ
うに書換え（ステップ１３５）、基本セル内のＬＵＴの
内容を新たな入力関係と対応するように書換え、故障し
ている入力線の空き情報を利用不可にし（ステップ１３
６）、回避した故障を故障情報から削除し（ステップ１
３７）、修正した故障情報と再構成した論理回路データ
を出力する。Next, the IM (Input-Moved) unit 132 will be described. FIG. 14 is a flowchart of the operation of the IM unit of the failure avoidance unit according to the embodiment of the present invention. Failure avoidance unit 1
In the IM unit 132 of 30, the value of the defective input line is diverted to the vacant input line in the basic cell (step 13
4) Rewriting the contents of the LUT on the detour to be used as wiring (step 135), rewriting the contents of the LUT in the basic cell to correspond to the new input relationship, and vacant information of the failed input line. Disabled (step 13
6) Delete the avoided failure from the failure information (step 1
37) Output the corrected failure information and the reconfigured logic circuit data.
【００３６】ここで、ＩＭ部１３２を利用する例を説明
する。図１５は、本発明の一実施例のＩＭ部の利用例を
示す。論理回路データが、
故障情報が、
“5 4 c W dddd”
と与えられたとする。Here, an example of using the IM unit 132 will be described. FIG. 15 shows a usage example of the IM unit according to the embodiment of the present invention. The logic circuit data is It is assumed that the failure information is given as “5 4 c W dddd”.
【００３７】今、論理回路データより、座標（５，４）
の基本セルの入力線：Ｓが空いており、同様に（５，
３）の基本セルのＬＵＴ：Ｓ、（６，３）の基本セルの
ＬＵＴ：Ｅ，（６，４）の基本セルのＬＵＴ：Ｎが空い
ている。よって、（５，４）の基本セルの故障している
入力線Ｓに迂回させることができ、故障回避が可能とな
る。Now, from the logic circuit data, coordinates (5, 4)
The input line of the basic cell of: S is empty, and (5
LUT: S of the basic cell of 3), LUT: E of the basic cell of (6,3), and LUT: N of the basic cell of (6,4) are vacant. Therefore, it is possible to bypass the defective input line S of the basic cell of (5, 4), and it is possible to avoid the failure.
【００３８】まず、（５，３）の基本セルのＬＵＴ：Ｅ
の内容をＳに移動させる。この操作は、論理回路データ
を以下のように書き換えることにより達成できる。
次に、（５，３）の基本セルからの出力を受ける（６，
３）の基本セルのＬＵＴ：Ｅ及び（６，４）の基本セル
のＬＵＴ：Ｎを使って（５，４）の基本セルまで迂回さ
せる。この操作は、論理論理回路データを以下のように
書き換えることにより達成できる。First, the LUT: E of the basic cell of (5, 3): E
Move the contents of S to S. This operation can be achieved by rewriting the logic circuit data as follows. Next, the output from the basic cell of (5, 3) is received (6,
The LUT: E of the basic cell of 3) and the LUT: N of the basic cell of (6,4) are used to detour to the basic cell of (5,4). This operation can be achieved by rewriting the logic circuit data as follows.
【００３９】
最後に、入力の方向が変わった（５，４）の基本セル内
のＬＵＴの内容を以下のように書き換えることで、故障
を回避した論理回路データを完成する。[0039] Finally, the contents of the LUT in the basic cell (5, 4) whose input direction has changed are rewritten as follows to complete the logic circuit data in which the failure is avoided.
【００４０】 最終的に出力される論理回路データは、 [0040] The final output logic circuit data is
【００４１】次に、故障回避部１３０のＬＭ（LUT-Move
d ）部１３３について説明する。図１６は、本発明の一
実施例の故障回避部のＬＭ部の動作のフローチャートで
ある。ＬＭ部１３３では、基本セル内で空いているＬＵ
Ｔに故障の存在するＬＵＴの内容を移動し（ステップ１
１６）、移動した先のＬＵＴの出力先の基本セルから、
故障していたＬＵＴの出力先の基本セルまで出力線の値
を迂回させ（ステップ１１７）、迂回路上のＬＵＴの内
容を配線として利用するように書換え（ステップ１１
８）、故障していたＬＵＴの出力先の基本セル内のＬＵ
Ｔの内容を新たな入力関係と対応するように書換え、故
障が入力線の故障の場合、故障している入力線の空き情
報を利用不可にし（ステップ１１９）、回避した故障を
故障情報から削除し（ステップ１２０）、修正した故障
情報を再構成した論理回路データを出力する。Next, the LM (LUT-Move) of the failure avoidance unit 130.
The d) section 133 will be described. FIG. 16 is a flowchart of the operation of the LM unit of the failure avoidance unit according to the embodiment of the present invention. In the LM unit 133, the LU that is empty in the basic cell
Move the contents of the faulty LUT to T (step 1
16), from the output destination basic cell of the moved LUT,
The value of the output line is diverted to the basic cell of the output destination of the faulty LUT (step 117), and the contents of the LUT on the bypass are rewritten so as to be used as wiring (step 11).
8), LU in the basic cell of the output destination of the faulty LUT
The contents of T are rewritten so as to correspond to the new input relationship, and when the failure is the failure of the input line, the vacant information of the failed input line is made unavailable (step 119) and the avoided failure is deleted from the failure information. Then, the logic circuit data obtained by reconstructing the corrected failure information is output (step 120).
【００４２】次に、ＬＭ部１３３の利用例について説明
する。図１７は、本発明の一実施例のＬＭ部の利用例を
示す。論理回路データが、
故障情報が“6 6 b S 1101”
と与えられたとする。Next, an example of using the LM section 133 will be described. FIG. 17 shows a usage example of the LM unit according to the embodiment of the present invention. The logic circuit data is It is assumed that the failure information is given as “6 6 b S 1101”.
【００４３】今、論理回路データにより、故障の存在す
る座標（６，６）の基本セルには空いている入力線が存
在しない。しかし、（６，６）の基本セルのＬＵＴ：Ｅ
が空いており、同様に、（６，７）の基本セルのＬＵ
Ｔ：Ｓ，（７，７）の基本セルのＬＵＴ：Ｗが空いてい
る。よって、（６，６）の基本セルのＬＵＴ：Ｓの内容
をＥに移動し、その出力を（７，６）の基本セルまで迂
回させることができ、故障を回避することができる。Now, according to the logic circuit data, there is no vacant input line in the basic cell at the coordinate (6, 6) where the fault exists. However, the LUT: E of the basic cell of (6, 6):
, And similarly, the LU of the basic cell of (6, 7)
The LUT: W of the basic cell of T: S, (7,7) is empty. Therefore, the contents of the LUT: S of the basic cell of (6, 6) can be moved to E and its output can be diverted to the basic cell of (7, 6), and a failure can be avoided.
【００４４】まず、（６，６）の基本セルのＬＵＴ：Ｓ
の内容をＥに移動させる。この操作は、論理回路データ
を以下のように修正することにより達成できる。
次に、（６，６）の基本セルの出力を受ける（６，７）
の基本セルのＬＵＴ：Ｓ及び（７，７）の基本セルのＬ
ＵＴ：Ｗを使って、出力を（７，６）の基本セルまで迂
回させる。この操作は、論理回路データを以下のように
修正することにより達成できる。First, the LUT: S of the basic cell of (6, 6):
Move the contents of to E. This operation can be achieved by modifying the logic circuit data as follows. Next, the output of the basic cell of (6, 6) is received (6, 7)
LUT of the basic cell of S: and L of the basic cell of (7,7)
Use UT: W to divert the output to the (7,6) basic cell. This operation can be achieved by modifying the logic circuit data as follows.
【００４５】
最後に、入力の方向が変わった（７，６）の基本セル内
のＬＵＴの内容を以下のように書き換えることで、故障
を回避した論理回路データが完成する。[0045] Finally, the contents of the LUT in the (7, 6) basic cell in which the input direction is changed are rewritten as follows to complete the logic circuit data in which the failure is avoided.
【００４６】 最終的に出力される論理回路データは、 となる。[0046] The final output logic circuit data is Becomes
【００４７】次に、故障回避部１３０のＡＥ（Area-Ext
ended)部１３４について説明する。図１８は、本発明の
一実施例の故障回避部のＡＥ部の動作のフローチャート
である。ＡＥ部１３４では、論理回路データのコピーを
リストとして持ち（ステップ１２１）、そのリストから
基本セルがなくなるまで以下の内容を繰り返す（ステッ
プ１２２）。Next, the AE (Area-Ext.
The ended) section 134 will be described. FIG. 18 is a flowchart of the operation of the AE unit of the failure avoidance unit according to the embodiment of the present invention. The AE unit 134 holds a copy of the logic circuit data as a list (step 121), and repeats the following contents until there are no basic cells in the list (step 122).
【００４８】故障の存在する基本セルの座標を（ｘ（≧
０），（≧０））とするとき、リストから基本セルを一
つ選択し、その内容を以下のように移動させる（ステッ
プ１２３）。
（ｉ≦ｘ−１，ｊ≦ｙ−１）である基本セル：移動させ
ない
（ｉ≧ｘ，ｊ≦ｙ−１）である基本セル：それぞれ（ｉ
＋１，ｊ）に移動
（ｉ≦ｘ０１，ｊ≧ｙ）である基本セル：それぞれ
（ｉ，ｊ＋１）に移動
（ｉ≧ｘ，ｊ≧ｙ）である基本セル：それぞれ（ｉ＋
１，ｊ＋１）に移動
移動させた基本セルはリストから消去する（なお、ｘ行
または、ｙ列に属する基本セルは配線のみに利用）。The coordinates of the basic cell in which the fault exists are set to (x (≧
0), (≧ 0)), one basic cell is selected from the list and its contents are moved as follows (step 123). Basic cells that are (i ≦ x−1, j ≦ y−1): Basic cells that are not moved (i ≧ x, j ≦ y−1): Each (i
Basic cells that move to (+1, j) (i ≦ x01, j ≧ y): Basic cells that move to (i, j + 1) (i ≧ x, j ≧ y): respectively (i +
The basic cell moved to (1, j + 1) is erased from the list (note that the basic cell belonging to the x row or the y column is used only for wiring).
【００４９】上記の内容に沿って、論理回路データの基
本セルの内容を全て移動させ、回避させた故障を故障情
報から削除し（ステップ１２４）、修正した故障情報と
再構成した論理回路データを出力する。次に、ＡＥ部１
３４を利用する例を説明する。図１９は、本発明の一実
施例のＡＥ部の利用例を示す。In accordance with the above contents, all contents of the basic cells of the logic circuit data are moved, the avoided fault is deleted from the fault information (step 124), and the corrected fault information and the reconfigured logic circuit data are displayed. Output. Next, AE part 1
An example using 34 will be described. FIG. 19 shows a usage example of the AE unit according to the embodiment of the present invention.
【００５０】論理データが 故障情報が、“5 5 b W 1011” と与えられたとする。The logical data is It is assumed that the failure information is given as “5 5 b W 1011”.
【００５１】今、論理回路データより、故障が存在する
座標（５，５）の基本セルに空いている入力線ＬＵＴは
存在しない。よって、領域を拡張することによって、故
障を回避することができる。まず、論理回路データのコ
ピーをリストとして持ち、
・（ｉ≦ｘ−１，ｊ≦ｙ−１）である基本セルは以下の
ように操作する。（例：（４，４）の基本セル）
・（ｉ≧ｘ，ｊ≦ｙ−１）で基本セルは以下のように操
作する。（例：（４，５）の基本セル）
・（ｉ≧ｘ−１，ｊ≦ｙ）で基本セルは以下のように操
作する。（例：（５，４）の基本セル）
・（ｉ≧ｘ，ｊ≦ｙ）で基本セルは以下のように操作す
る。（例：（５，５）の基本セル）
・上記の操作が終わった後、ｘ行に属する基本セルは、
ＮＳ間の配線として利用するため、以下のように書き換
える（例：（５，４）の基本セル）
・上記の操作が終わった後、ｙ列に属する基本セルは、
ＷＥ間の配線として利用するため、以下のように書き換
える（例：（４，５）の基本セル
最終的に出力される論理回路データは、
となる（ｎ：５を除く全ての列、ｍ：５を除く全て
行）。Now, from the logic circuit data, there is no vacant input line LUT in the basic cell at the coordinate (5, 5) where the fault exists. Therefore, failure can be avoided by expanding the area. First, a copy of logic circuit data is held as a list, and a basic cell with (i ≦ x−1, j ≦ y−1) is operated as follows. (Example: Basic cell of (4, 4)) The basic cell is operated as follows in (i ≧ x, j ≦ y−1). (Example: Basic cell of (4,5)) ・ In (i ≧ x-1, j ≦ y), the basic cell is operated as follows. (Example: Basic cell of (5,4)) ・ In (i ≧ x, j ≦ y), the basic cell is operated as follows. (Example: Basic cell of (5,5)) -After the above operation is completed, the basic cell belonging to the x-row is
Rewrite as follows to use as a wiring between NSs (example: basic cell of (5,4)) -After the above operation is completed, the basic cell belonging to column y is
Rewrite as follows to use as wiring between WEs (Example: (4, 5) basic cell) The final output logic circuit data is (All columns except n: 5, all rows except m: 5).
【００５２】また、上記の実施例では、図３の構成及
び、図７〜図１２、図１４、図１６、図１８の動作に基
づいて説明したが、故障条件判定部１２０及び故障回避
部１３０の動作をプログラムとして構築し、論理設計支
援システムで使用されるコンピュータに接続されるディ
スク装置や、フロッピー（登録商標）ディッスク、ＣＤ
−ＲＯＭ等の可搬記憶媒体に格納しておき、本発明を実
施する際にインストールすることにより、本発明を容易
に実施することが可能である。In the above embodiment, the description has been given based on the configuration of FIG. 3 and the operations of FIGS. 7 to 12, 14, 16, and 18, but the failure condition determination unit 120 and the failure avoidance unit 130. Disk drive connected to the computer used in the logic design support system, floppy (registered trademark) disk, CD
-The present invention can be easily implemented by storing it in a portable storage medium such as a ROM and installing it when implementing the present invention.
【００５３】なお、本発明は、上記の実施例に限定され
ることなく、特許請求の範囲内において、種々変更・応
用が可能である。The present invention is not limited to the above embodiments, and various modifications and applications are possible within the scope of the claims.
【００５４】[0054]
【発明の効果】上述のように、本発明によれば、故障が
存在する再構成可能なデバイス上に論理回路を実現する
場合、ユーザが自由に論理を実現するため、決まった場
所に決まった回路が実現されることは少なく、回路やデ
バイスの状況に応じた故障回避方法が必要になる。そこ
で、本発明を用いることによって、ユーザは、デバイス
の故障に注意を払うことなく、再構成可能なデバイス上
に自由に論理を実現することができる。As described above, according to the present invention, when a logic circuit is implemented on a reconfigurable device in which a fault exists, the user can freely implement the logic, so the location is fixed. A circuit is rarely realized, and a failure avoidance method according to the situation of the circuit or device is required. Therefore, by using the present invention, the user can freely implement the logic on the reconfigurable device without paying attention to the failure of the device.
【００５５】また、本発明を用いることで、故障の存在
する再構成可能なデバイスも実用可能となり、再構成可
能なデバイス自身のコストパフォーマンスを高めること
にもつながる。更に、本発明では、論理回路データを読
み込み、それを部分的に修正して故障を回避するため、
故障箇所を考慮して新たな論理回路を再設計することに
より、高速な処理を行うことができる。Further, by using the present invention, a reconfigurable device in which a failure exists can be put into practical use, and the cost performance of the reconfigurable device itself can be improved. Further, in the present invention, in order to avoid the failure by reading the logic circuit data and partially correcting it.
High-speed processing can be performed by redesigning a new logic circuit in consideration of the failure point.
【図１】本発明の原理を説明するための図である。FIG. 1 is a diagram for explaining the principle of the present invention.
【図２】本発明の原理構成図である。FIG. 2 is a principle configuration diagram of the present invention.
【図３】本発明を論理設計支援システムで使用するとき
の空間的構成を表すブロック図である。FIG. 3 is a block diagram showing a spatial configuration when the present invention is used in a logic design support system.
【図４】本発明の一実施例の故障の種類を示す図であ
る。FIG. 4 is a diagram showing types of failures according to an embodiment of the present invention.
【図５】本発明の一実施例の故障情報のデータ構造とそ
の表現例を示す図である。FIG. 5 is a diagram showing a data structure of failure information and an example of its expression according to an embodiment of the present invention.
【図６】本発明の一実施例の１基本セルに対応する論理
回路データの構造とその実現例を示す図である。FIG. 6 is a diagram showing a structure of logic circuit data corresponding to one basic cell of one embodiment of the present invention and an example of its implementation.
【図７】本発明の一実施例の故障条件判定部の動作を示
すフローチャート（その１）である。FIG. 7 is a flowchart (No. 1) showing the operation of the failure condition determination unit of the embodiment of the present invention.
【図８】本発明の一実施例の故障条件判定部の動作を示
すフローチャート（その２）である。FIG. 8 is a flowchart (No. 2) showing the operation of the failure condition determination unit according to the embodiment of the present invention.
【図９】本発明の一実施例の故障条件判定部の動作を示
すフローチャート（その３）である。FIG. 9 is a flowchart (No. 3) showing the operation of the failure condition determination unit according to the exemplary embodiment of the present invention.
【図１０】本発明の一実施例の故障条件判定部の動作を
示すフローチャート（その４）である。FIG. 10 is a flowchart (No. 4) showing the operation of the failure condition determination unit according to the exemplary embodiment of the present invention.
【図１１】本発明の一実施例の故障条件判定部の動作を
示すフローチャート（その５）である。FIG. 11 is a flowchart (No. 5) showing the operation of the failure condition determination unit of the embodiment of the present invention.
【図１２】本発明の一実施例の故障回避部のＶＦ部の動
作のフローチャートである。FIG. 12 is a flowchart of the operation of the VF unit of the failure avoidance unit according to the embodiment of the present invention.
【図１３】本発明の一実施例のＶＦ部の利用例を示す図
である。FIG. 13 is a diagram showing a usage example of a VF unit according to an embodiment of the present invention.
【図１４】本発明の一実施例の故障回避部のＩＭ部の動
作のフローチャートである。FIG. 14 is a flowchart of the operation of the IM unit of the failure avoidance unit according to the embodiment of the present invention.
【図１５】本発明の一実施例のＩＭ部の利用例を示す図
である。FIG. 15 is a diagram showing an example of use of an IM unit according to an embodiment of the present invention.
【図１６】本発明の一実施例の故障回避部のＬＭ部の動
作のフローチャートである。FIG. 16 is a flowchart of the operation of the LM unit of the failure avoidance unit according to the embodiment of the present invention.
【図１７】本発明の一実施例のＬＭ部の利用例を示す図
である。FIG. 17 is a diagram showing a usage example of the LM unit according to the embodiment of the present invention.
【図１８】本発明の一実施例の故障回避部のＡＥ部の動
作のフローチャートである。FIG. 18 is a flowchart of the operation of the AE unit of the failure avoidance unit according to the embodiment of the present invention.
【図１９】本発明の一実施例のＡＥ部の利用例を示す図
である。FIG. 19 is a diagram showing a usage example of the AE unit according to the embodiment of the present invention.
【図２０】代表的なＦＰＧＡの構造を示す図である。FIG. 20 is a diagram showing a structure of a typical FPGA.
【図２１】ＬＵＴの構成を示す図である。FIG. 21 is a diagram showing the structure of an LUT.
【図２２】ＬＵＴ敷き詰め型デバイスの構造例を示す図
である。FIG. 22 is a diagram showing a structural example of an LUT spread-type device.
１０ データ取得手段 ２０ 故障回避判定手段 ３０ 故障回避手段 ４０ 論理回路データ変更手段 １１０ 論理設計支援システムの他の機能ブロック １２０ 故障条件判定部 １３０ 故障回避部 １３１ ＶＦ部 １３２ ＩＭ部 １３３ ＬＭ部 １３４ ＡＥ部 10 Data acquisition means 20 Failure avoidance determination means 30 Failure avoidance measures 40 logic circuit data changing means 110 Other functional blocks of the logic design support system 120 Failure condition determination unit 130 Failure avoidance unit 131 VF section 132 IM department 133 LM part 134 AE department
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−62528（ＪＰ，Ａ) 特開 平11−297092（ＪＰ，Ａ) 特開 平６−120456（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/173 H01L 21/82 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-9-62528 (JP, A) JP-A-11-297092 (JP, A) JP-A-6-120456 (JP, A) (58) Field (Int.Cl. 7 , DB name) H03K 19/173 H01L 21/82
Claims (3)
y)に代表される、再構成可能なデバイスにおける論理回
路データ生成方法において、 再構成可能なデバイス上に存在する故障情報と該デバイ
ス上に実現されるべき論理回路データを受け取り、 前記故障情報と前記論理回路データから故障回避の必要
性を判定し、 前記故障回避が必要であれば、前記論理回路データにお
いて、前記デバイスの故障部分に当たる部分の機能を該
論理回路データ内の空き部分で代用し、 受け取った前記論理回路データに部分的な変更を加え
て、故障を回避する論理回路データを高速に生成するこ
とを特徴とする論理回路データ生成方法。1. An FPGA (Field Programmable Gate Arra)
In a logic circuit data generation method in a reconfigurable device represented by y), receiving failure information existing on the reconfigurable device and logic circuit data to be realized on the device, the failure information The necessity of failure avoidance is determined from the logic circuit data, and if the failure avoidance is necessary, the function of the part corresponding to the failure part of the device in the logic circuit data is substituted by the empty part in the logic circuit data. A method for generating logic circuit data, characterized in that the received logic circuit data is partially modified to generate logic circuit data for avoiding a failure at high speed.
y)に代表される、再構成可能なデバイスにおける論理回
路データ生成装置であって、 再構成可能なデバイス上に存在する故障情報と該デバイ
ス上に実現されるべき論理回路データを受け取るデータ
取得手段と、 前記故障情報と前記論理回路データから故障回避の必要
性を判定する故障回避判定手段と、 前記故障回避判定手段において、前記故障回避が必要で
あると判断された場合に、前記論理回路データにおい
て、前記デバイスの故障部分に当たる部分の機能を該論
理回路データ内の空き部分で代用する故障回避手段と、 受け取った前記論理回路データに部分的な変更を加え
て、故障を回避する論理回路データを高速に生成する論
理回路データ変更手段とを有することを特徴とする論理
回路データ生成装置。2. FPGA (Field Programmable Gate Arra)
A logic circuit data generation device in a reconfigurable device represented by y), which is a data acquisition unit that receives failure information existing on the reconfigurable device and logic circuit data to be realized on the device. A failure avoidance determination means for determining necessity of failure avoidance from the failure information and the logic circuit data, and the logic circuit data when the failure avoidance determination means determines that the failure avoidance is necessary. , A failure avoidance means for substituting a function of a part corresponding to a failure part of the device with an empty part in the logic circuit data, and a logic circuit data for avoiding the failure by partially modifying the received logic circuit data. And a logic circuit data changing means for generating at high speed.
y)に代表される、再構成可能なデバイスにおける論理回
路データ生成プログラムを格納した記憶媒体であって、 再構成可能なデバイス上に存在する故障情報と該デバイ
ス上に実現されるべき論理回路データを受け取るデータ
取得プロセスと、 前記故障情報と前記論理回路データから故障回避の必要
性を判定する故障回避判定プロセスと、 前記故障回避判定プロセスにおいて、前記故障回避が必
要であると判断された場合に、前記論理回路データにお
いて、前記デバイスの故障部分に当たる部分の機能を該
論理回路データ内の空き部分で代用する故障回避プロセ
スと、 受け取った前記論理回路データに部分的な変更を加え
て、故障を回避する論理回路データを高速に生成する論
理回路データ変更プロセスとを有することを特徴とする
論理回路データ生成プログラムを格納した記憶媒体。3. FPGA (Field Programmable Gate Arra)
A storage medium storing a logic circuit data generation program in a reconfigurable device, represented by y), in which failure information existing on the reconfigurable device and logic circuit data to be realized on the device. A data acquisition process for receiving, a failure avoidance determination process for determining necessity of failure avoidance from the failure information and the logic circuit data, and in the failure avoidance determination process, when it is determined that the failure avoidance is necessary. In the logic circuit data, a failure avoidance process of substituting a function of a part corresponding to a failure part of the device with an empty part in the logic circuit data, and partially modifying the received logic circuit data to detect a failure. And a logic circuit data changing process for generating logic circuit data to be avoided at high speed. Storage medium storing over data generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31427699A JP3491579B2 (en) | 1999-11-04 | 1999-11-04 | Logic circuit data generation method and apparatus, and storage medium storing logic circuit data generation program |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31427699A JP3491579B2 (en) | 1999-11-04 | 1999-11-04 | Logic circuit data generation method and apparatus, and storage medium storing logic circuit data generation program |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001136058A JP2001136058A (en) | 2001-05-18 |
| JP3491579B2 true JP3491579B2 (en) | 2004-01-26 |
Family
ID=18051423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31427699A Expired - Fee Related JP3491579B2 (en) | 1999-11-04 | 1999-11-04 | Logic circuit data generation method and apparatus, and storage medium storing logic circuit data generation program |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3491579B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411412B2 (en) | 2005-08-10 | 2008-08-12 | Sony Corporation | Semiconductor integrated circuit |
| US7521821B2 (en) | 2005-11-07 | 2009-04-21 | Sony Corporation | Circuit apparatus and fabrication method for circuit apparatus |
| US7646209B2 (en) | 2005-07-12 | 2010-01-12 | Sony Corporation | Semiconductor integrated circuit and method of production of same |
| CN104678983B (en) * | 2013-11-28 | 2017-11-03 | 中车大连电力牵引研发中心有限公司 | Traction control unit self-detection circuit |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006085608A1 (en) * | 2005-02-14 | 2006-08-17 | Kyoto University | Semiconductor device and semiconductor device design method |
| WO2012070669A1 (en) * | 2010-11-24 | 2012-05-31 | 日本電気株式会社 | Method and system for generating circuit information for programmable logic device, circuit testing device and computer program therefor, device and computer program for creating circuit data, and computer readable storage medium |
| JP5691715B2 (en) * | 2011-03-24 | 2015-04-01 | 日本電気株式会社 | FPGA, circuit reconfiguration system, method and program using FPGA |
| CN103802841B (en) * | 2012-11-05 | 2016-07-06 | 中国北车股份有限公司 | Electric locomotive traction control unit and control method |
| JP6598432B2 (en) * | 2014-06-24 | 2019-10-30 | キヤノン株式会社 | Image processing apparatus, control method thereof, and program |
| WO2017109974A1 (en) * | 2015-12-25 | 2017-06-29 | 株式会社日立製作所 | Semiconductor device and semiconductor breakage prognostic system |
| JP2018165908A (en) * | 2017-03-28 | 2018-10-25 | 富士通株式会社 | Information processor and information processing method and program |
| JP2019079175A (en) * | 2017-10-23 | 2019-05-23 | 日本電気株式会社 | Information processing system and control method by information processing system |
| JP7048439B2 (en) | 2018-07-03 | 2022-04-05 | 本田技研工業株式会社 | Controls, control units, control methods, and programs |
| JP6864721B2 (en) * | 2019-08-08 | 2021-04-28 | キヤノン株式会社 | Information processing device and its control method |
-
1999
- 1999-11-04 JP JP31427699A patent/JP3491579B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7646209B2 (en) | 2005-07-12 | 2010-01-12 | Sony Corporation | Semiconductor integrated circuit and method of production of same |
| US7411412B2 (en) | 2005-08-10 | 2008-08-12 | Sony Corporation | Semiconductor integrated circuit |
| US7521821B2 (en) | 2005-11-07 | 2009-04-21 | Sony Corporation | Circuit apparatus and fabrication method for circuit apparatus |
| CN104678983B (en) * | 2013-11-28 | 2017-11-03 | 中车大连电力牵引研发中心有限公司 | Traction control unit self-detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001136058A (en) | 2001-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3491579B2 (en) | Logic circuit data generation method and apparatus, and storage medium storing logic circuit data generation program | |
| JP5048972B2 (en) | Reduce false positives in programmable device configuration error detection | |
| Cheatham et al. | A survey of fault tolerant methodologies for FPGAs | |
| US8516339B1 (en) | Method of and circuit for correcting adjacent bit errors in a memory | |
| Abramovici et al. | Roving STARs: an integrated approach to on-line testing, diagnosis, and fault tolerance for FPGAs in adaptive computing systems | |
| US6812731B1 (en) | Quintuple modular redundancy for high reliability circuits implemented in programmable logic devices | |
| US7474121B1 (en) | Configurable memory design for masked programmable logic | |
| US6184707B1 (en) | Look-up table based logic element with complete permutability of the inputs to the secondary signals | |
| US5570040A (en) | Programmable logic array integrated circuit incorporating a first-in first-out memory | |
| US7143329B1 (en) | FPGA configuration memory with built-in error correction mechanism | |
| US7401280B1 (en) | Self-verification of configuration memory in programmable logic devices | |
| US20180157779A1 (en) | Programmable logic integrated circuit, design support system, and configuration method | |
| EP2608412A1 (en) | Partial reconfiguration circuitry | |
| Marchal¹ et al. | Embryological development on silicon | |
| US6772387B1 (en) | Cyclic redundancy checking of a field programmable gate array having an SRAM memory architecture | |
| Alexandrescu et al. | Logic synthesis and testing techniques for switching nano-crossbar arrays | |
| US7954077B2 (en) | Integrated circuit design utilizing array of functionally interchangeable dynamic logic cells | |
| JPH0831856B2 (en) | Device and method for replacing a fault signal carrying line with a spare signal carrying line | |
| US8386844B2 (en) | Self-repairing electronic data system | |
| US5515526A (en) | Apparatus for detecting redundant circuit included in logic circuit and method therefor | |
| Emmert et al. | A fault tolerant technique for FPGAs | |
| CN112650709A (en) | On-site programmable gate array, configuration method and system | |
| JP3836109B2 (en) | Programmable logic circuit control device, programmable logic circuit control method, and program | |
| US10775433B1 (en) | Programmable/configurable logic circuitry, control circuitry and method of dynamic context switching | |
| US20200251496A1 (en) | Programmable integrated circuit and control device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |