JP3484914B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
特に、電流を多く流す必要がある配線等を相互に接続す
るための技術に関する。
クト抵抗を低減する必要があり、よって、一つの接続領
域において多数のコンタクトホールを設ける必要があ
る。
信号伝達遅延を低減するためには、層間絶縁膜を厚くす
る必要があるが、膜厚が厚いと、コンタクトホールのア
スペクト比が大きくなり、アルミニウム等の金属のステ
ップカバレッジが悪くなる。この対策として、ウエット
エッチングとドライエッチングとを併用し(2段エッチ
ング)、表面部に幅広の穴を設けた後、ドライエッチン
グによって細い垂直な穴を形成することがよく行われ
る。
グ技術を用いて上述の電源配線等の接続部に多数のコン
タクトホールを形成すると、コンタクトホールの形成
上、問題が生じることが、本発明者の検討により明らか
となった。
小のデザインルールの下で上述の電源配線等の接続部に
多数のコンタクトホールを形成する場合、フォトレジス
トマスクを形成してウエットエッチングを施すと、その
ウエットエッチングにより形成された幅広の穴どうしが
連結してしまい、この結果としてフォトレジストマスク
を支えている部分がなくなり、その部分が浮き上がって
剥離してしまう。この場合、レジストが剥離して部分に
おいては、その後にドライエッチングを施しても、正確
な穴開けができない。
るコンタクトホールの配置をすれば上述の事態を避ける
ことができるので、フォトレジストマスクの部分的な剥
離は防止できるものの、ICの微細化に逆行し、集積度
が低下する。
下を招くことなく、2段エッチングを用いて複数のコン
タクトホールを形成し、高電流容量の配線等の良好な接
続を可能とすることにある。
本発明は、以下のような構成をしている。
置は、半導体基板上に設けられた絶縁膜と、前記絶縁膜
の一部を貫通して設けられた複数のコンタクトホールと
を具備し、前記複数のコンタクトホールは、2次元の広
がりをもって配列され、各々のコンタクトホールは、幅
広の穴と、より細い穴とを連結した断面形状を有してお
り、かつ、前記2次元の広がり内において、隣接する前
記各コンタクトホールの前記幅広の穴どうしが連結する
部分と、連結せずに前記絶縁膜の表面部が連続して残っ
ている部分とが存在していることを特徴とする。
の穴を開口する際にフォトレジストを支え、その結果と
してフォトレジストの部分的な剥離が防止される。
ットエッチングで形成される幅広の穴が部分的に連結し
ても、連結せずに連続して残っている部分がある程度の
周期性をもって存在していれば、フォトレジストの落下
が防止されて所望のコンタクトホールの形成が可能であ
ることがわかった。そこで、デザインルールはそのまま
でコンタクトホールの形成位置を工夫して、すなわち、
その配置に部分的な不規則性を導入して、良好なコンタ
クトホールの形成を可能とするものである。
ール」の用語は、配線間の接続用の穴および配線と半導
体素子(基板に形成された拡散層等)との接続用の穴の
双方を含む広義の意味で使用する。すなわち、「コンタ
クトホール」は、「ビアホール」や「スルーホール」も
含む概念である。
1において、前記2次元の広がりをもって配列されるコ
ンタクトホールは、電源配線もしくは接地配線と、半導
体素子もしくは他の配線との接続のために用いられるこ
とを特徴とする。
電源ライン等に本発明を適用するものである。
階層に属する配線もしくは半導体素子の接続にあたり、
その接続領域において、下記(1)に記載の断面形状を
有するコンタクトホールを下記(2)に記載の手法によ
り配置することを特徴とする。 (1)コンタクトホールの形状 コンタクトホールは、幅広の穴と、より細い穴とを連結
した断面形状を有する。
と、仮想的なk本(kは2以上の自然数)のYグリッド
とによりマトリクスを構築する。ここで、X,Yの各グ
リッドの交点は、コンタクトホールを配置可能な位置を
示す。
は、マトリクスの隣接する交点にコンタクトホールを配
置したときに、双方のコンタクトホールの前記幅広の穴
どうしが連結するような間隔に設定する。
ンタクトホールを配置していくときに、前記幅広の穴ど
うしが全面的に連結してしまうことを避けるために、適
宜にコンタクトホールを間引いて配置する。このとき、
コンタクトホールが間引かれた交点は、少なくとも局所
的に連続している。
法を提供するものである。仮想的なX,Yグリッドによ
りコンタクトホール位置を規定し、少なくとも局所的に
連続している点を間引き対象とすることで、絶縁膜の連
続した部分を残していくものである。
3において、コンタクトホールの間引きを周期的に行う
ことを特徴とする。
によって、フォトレジストを支える安定性が確保され
る。また、レイアウト設計も容易となる。
て図面を参照して説明する。
トホールの形状 本実施の形態では、図6(a)に示すように、2段エッ
チングによりコンタクトホールを形成する。図6におい
て、参照番号200は半導体基板であり、参照番号60
0はフォトレジストであり、参照番号610はウエット
エッチング等の等方性エッチングで形成される幅広の穴
であり、参照番号620はドライエッチング(RIE)
等の異方性エッチングにより形成される細い穴である。
パッド110から引き出される配線は1層目のアルミニ
ウム配線であり、太線で示される配線150a,150
b,150cは2層目のアルミニウム配線であり、コン
タクトホールK1〜K3は1層目の電源配線と2層目の
電源配線とを接続するためのコンタクトホールであり、
コンタクトホールK4は1層目のグランド配線と2層目
のグランド配線とを接続するためのコンタクトホールで
ある。
MOSインバータ(p型のMOSFET130とn型の
MOSFET120とからなる)を構成する拡散層とア
ルミニウム配線との接続のためのコンタクトホールであ
る。
うに、コンタクトホールK3(K1〜K4も同じ)は、
多くの電流を流すために、実際は同じサイズのコンタク
トホール(Pi)の多数の集合として形成される。一
方、コンタクトホールQ3(Q1,Q2,Q4も同じ)
は一個のコンタクトホール(Pi)からなる。規格化さ
れたコンタクトホール(Pi)を基準とするのは、IC
の設計上、共通のデザインルールが適用されることが望
ましいからである。
小線幅,許容される電流密度,コンタクトホールの穴
径,コンタクトホールとコンタクトホールとの間隔等が
規定される。デザインルールは、原則として、電源ライ
ン部や内部ロジック部等を区別することなく共通に適用
される。
ンルールが適用される結果、コンタクトホール(Pi)
の幅L1〜L7はどれも同じである。なお、図5のデバ
イスの参照番号は、図4の右側に一点鎖線で囲まれて示
される部分の参照番号やCMOSインバータを構成する
トランジスタの参照番号と一致させてある。なお、参照
番号200は半導体基板であり、参照番号300は表面
保護膜であり、参照番号400および500は層間絶縁
膜である。
る複数のコンタクトの配置例 複数のコンタクトの位置を決める手法として、例えば、
コンピュータの画面上に、図1(a)に示すように、縦
と横のグリッドからなるマトリクス(2次元的広がりを
もった格子)を構成し、各グリッドの交点位置をコンタ
クトホールの配置可能な箇所としてレイアウト設計を行
う手法がある。本実施の形態では、この手法を用いて、
電源ラインおよびグランドラインにおける複数のコンタ
クトの配置を決定する。なお、各グリッドの間隔(ピッ
チ)は、適用されるデザインルールに応じて適宜に設定
される。
ドx1〜x4と、縦方向の9本のグリッドy1〜y9と
によってコンタクトの配置可能な箇所が定められ、そし
て、各交点位置にもれなくコンタクトホールを配置して
いる。すなわち、図1(a)の各グリッドの交点に付さ
れている白丸は、コンタクトホールが形成されることを
示す。
ンタクトホールを配置することとし、さらに、集積度の
向上のために最小のデザインルールを適用するような場
合には、各グリッド間のピッチが狭くなり、ウエットエ
ッチングにより形成される幅広の穴どうしが連結してし
まう場合がある。このとき、図6(b)に示すように、
フォトレジスト600が落下したり(あるいは浮き上が
ったり)して、その後のドライエッチング工程にてパタ
ーニング不良が発生するという不都合が生じることがあ
る。図6(b)の参照番号622a,622bは、この
ようにして生じたパターニング不良の穴の例を示してい
る。参照番号622aはコンタクトホールの径が大きく
なりすぎた例であり、参照番号622bはコンタクトホ
ールの径が小さくなりすぎた例である。また、図示はし
ないが、上述したフォトレジストの変形によってコンタ
クトホールの位置ずれが生ずることもある。
ールを緩和すると集積度が低下するため、本実施の形態
では、図1(b)に示すように、3列に1列の割合で、
周期的にコンタクトホールを間引いていく。すなわち、
グリッドy3,y6,y9におけるコンタクトホールが
間引かれている。図1(b)中、グリッドの交点位置に
付された黒丸は、コンタクトホールを間引いたことを示
している。
リッドy2,y3,y4と横方向のグリッドx4との交
点位置の近傍のデバイスの断面形状の概略を示してあ
る。図中、参照番号20は絶縁膜であり、参照番号32
a,32bはそれぞれ、グリッドy2,y4に対応した
コンタクトホールであり、参照番号100は、グリッド
y3とグリッドx4との交点位置においてコンタクトホ
ールを間引いたことにより幅広の穴どうしが連結するこ
となく残った部分を示している。幅広の穴どうしが連結
することなく残った部分100がフォトレジストを効果
的に支え、これによってフォトレジストの落下が防止さ
れる。
20の概略斜視図を示す。絶縁膜の表面に斜線を引いて
示される部分(100a,100c)が、エッチング後
に残った連続する部分を示している。なお、参照番号1
00bは、幅広の穴(32h,32i等)に挟まれた箇
所において残っている部分を示す。
れる幅広の穴が部分的に連結しても、連結せずに連続し
て残っている部分がある程度の周期性をもって存在して
いれば、フォトレジストの落下が防止されて、所望のコ
ンタクトホールの形成が可能である。また、所望のデザ
インルールを適用して、複数の高電流容量のコンタクト
ホールを高密度に形成することができる。
す。図3では、4×4のマトリクスにより、コンタクト
ホールの配置を示している。上述の例と同じように、白
丸はコンタクトホールが形成される位置を示し、黒丸は
コンタクトホールが間引かれる位置を示している。
タクトホールを間引いている。図3(b)では、間引き
点(コンタクトホールを間引く位置を示す点)を2個対
にして周期的な間引きを実行している。図3(c)で
は、各グリッドにおいて1点づつ交互に間引き、いわゆ
る千鳥状に間引いている。ここで注意すべきは、いずれ
の例も間引き点が、少なくとも局所的に連続しているこ
とである。間引き点が連続していることは、図2に例示
されるように、幅広の穴が連結することなく残っている
絶縁膜の表面が少なくとも局所的に連続していることを
意味する。
的連続性を満たしておらず、間引き点が孤立している場
合には、フォトレジストの落下や浮き上がり等を確実に
防止することができない。
したものであり、間引きするグリッドあるいは間引き点
の連続性や周期は、デバイスに応じて種々の態様をとり
うる。
度の低下を招くことなく、2段エッチングを用いて複数
のコンタクトホールを形成して、高電流容量の配線等の
良好な接続が実現される。
にもれなく配置した例を示す図であり、(b)はコンタ
クトホールを周期的に間引いて配置した例を示す図であ
る。
きを行った場合の、絶縁膜の状態を模式的に示す図であ
る。
他の例を模式的に示す図である。
る。
ンタクトホールの断面形状を示す図であり、(b)は本
発明者によって明らかとされた不都合を説明するための
図である。
て残った部分 x1〜x4,y1〜y9 グリッド
Claims (2)
- 【請求項1】 半導体基板上に設けられた絶縁膜と、 前記絶縁膜の一部を貫通して設けられた複数のコンタク
トホールとを具備し、 前記複数のコンタクトホールは、2次元の広がりをもっ
て配列され、各々のコンタクトホールは、幅広の穴と、
より細い穴とを連結した断面形状を有しており、かつ、
前記2次元の広がり内において、隣接する前記各コンタ
クトホールの前記幅広の穴どうしが連結する部分と、連
結せずに前記絶縁膜の表面部が連続して残っている部分
とが存在していることを特徴とする半導体装置。 - 【請求項2】 請求項1において、 前記2次元の広がりをもって配列されるコンタクトホー
ルは、電源配線もしくは接地配線と、半導体素子もしく
は他の配線との接続のために用いられることを特徴とす
る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07261397A JP3484914B2 (ja) | 1997-03-10 | 1997-03-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07261397A JP3484914B2 (ja) | 1997-03-10 | 1997-03-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
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JPH10256365A JPH10256365A (ja) | 1998-09-25 |
JP3484914B2 true JP3484914B2 (ja) | 2004-01-06 |
Family
ID=13494426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07261397A Expired - Fee Related JP3484914B2 (ja) | 1997-03-10 | 1997-03-10 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3484914B2 (ja) |
Families Citing this family (2)
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---|---|---|---|---|
JP2003161957A (ja) * | 2001-11-26 | 2003-06-06 | Toshiba Corp | 液晶表示装置及びその製造方法 |
JP5094019B2 (ja) * | 2005-01-21 | 2012-12-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1997
- 1997-03-10 JP JP07261397A patent/JP3484914B2/ja not_active Expired - Fee Related
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JPH10256365A (ja) | 1998-09-25 |
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