JP3484726B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＯＳＦＥＴ（金属酸
化物半導体電界効果トランジスタ）構造を有する半導体
装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a MOSFET (metal oxide semiconductor field effect transistor) structure and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、薄膜ＭＯＳＦＥＴにおいては、ソ
ース・ドレイン領域を形成するシリコン層の薄膜化が進
められ、現在では厚さ１００ｎｍ以下のものも用いられ
ている。これは特に、貼り合わせＳＯＩウエハを用いた
ＭＯＳＦＥＴ構造に典型的にみられる。2. Description of the Related Art In recent years, in thin film MOSFETs, the thickness of a silicon layer forming a source / drain region has been reduced, and a thin film having a thickness of 100 nm or less is now used. This is especially typical of MOSFET structures using bonded SOI wafers.
【０００３】しかし、このようにシリコン層が薄くなる
と、シリコン層のシート抵抗が著しく増大し、駆動能力
の向上が困難になるという問題があった。図９に、貼り
合わせＳＯＩウエハ上に形成した従来のＭＯＳＦＥＴ構
造を示す。図示したＳＯＩ基板１０は、支持基板１１上
に素子形成用基板１２を貼り合わせたものである。However, when the silicon layer is thin, the sheet resistance of the silicon layer remarkably increases, which makes it difficult to improve the driving ability. FIG. 9 shows a conventional MOSFET structure formed on a bonded SOI wafer. The SOI substrate 10 shown in the figure is obtained by laminating the element forming substrate 12 on the support substrate 11.
【０００４】素子形成用基板１２は、支持基板１１との
貼り合わせ側のＣＶＤ酸化膜１３（この表面を研磨によ
り平坦化した後、支持基板１１と貼り合わせてある）、
フィールド酸化膜１４、ソース・ドレイン領域（Ｓ・
Ｄ）を含むシリコン層１５からなる。The element forming substrate 12 is a CVD oxide film 13 on the side to be bonded to the supporting substrate 11 (which is bonded to the supporting substrate 11 after the surface is flattened by polishing).
Field oxide film 14, source / drain regions (S.
D) is included in the silicon layer 15.
【０００５】シリコン層１５上にはゲート酸化膜１６と
その上のゲート電極本体１７が形成されており、素子形
成用基板１２の上面全体を酸化膜１８で覆った後に、コ
ンタクトホールを開孔し、その中を充填するＡｌのソー
ス電極１９Ｓおよびドレイン電極１９Ｄが形成されてい
る。A gate oxide film 16 and a gate electrode body 17 on the gate oxide film 16 are formed on the silicon layer 15. After covering the entire upper surface of the element forming substrate 12 with an oxide film 18, a contact hole is opened. A source electrode 19S and a drain electrode 19D of Al filling the inside are formed.
【０００６】ここで、ソース・ドレイン領域（Ｓ・Ｄ）
が形成されているシリコン層１５が薄くなると、このシ
リコン層１５のシート抵抗が増大するという問題があっ
た。上記従来構造はＳＯＩウエハを用いた典型的な場合
について説明したが、ＳＯＩではなく単体のバルクシリ
コンウエハを用いたＭＯＳＦＥＴ構造でも、ソース及び
ドレイン領域を薄くした場合には同様な問題が生ずる。Here, the source / drain regions (S / D)
If the silicon layer 15 in which the layers are formed becomes thin, the sheet resistance of the silicon layer 15 increases. Although the above-mentioned conventional structure has been described as a typical case using an SOI wafer, the same problem occurs in a MOSFET structure using a single bulk silicon wafer instead of SOI when the source and drain regions are thin.
【０００７】[0007]
【発明が解決しようとする課題】本発明は、ソース・ド
レイン領域を含むシリコン層を、そのシート抵抗を増加
させることなく、薄膜化することができるように改良し
たＭＯＳＦＥＴ構造を有する半導体装置およびその製造
方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention provides a semiconductor device having a MOSFET structure in which a silicon layer including a source / drain region can be thinned without increasing its sheet resistance, and a semiconductor device thereof. It is intended to provide a manufacturing method.
【０００８】[0008]
【課題を解決するための手段】本発明による半導体装置
は、一導電型の半導体層と、前記半導体層上に形成され
た絶縁ゲート構造と、前記絶縁ゲート構造を挟むよう
に、両側の前記半導体層内に反対導電型の不純物を添加
して形成されるソース領域及びドレイン領域と、前記絶
縁ゲート構造の側面に形成された絶縁性のサイドウォー
ルと、前記サイドウォールの一方の側面から前記ソース
領域の表面まで、及び前記サイドウォールの他方の側面
から前記ドレイン領域の表面までをそれぞれ連続的に覆
うように形成されたソース領域導電層及びドレイン領域
導電層と、絶縁ゲート構造近傍以外の部分でソース領域
導電層及びドレイン領域導電層表面を覆い、該導電層と
は研磨特性の異なる絶縁層とを含み、前記絶縁ゲート構
造近傍で、前記絶縁層で覆われていない前記ソース領域
導電層及びドレイン領域導電層の上面と、前記絶縁層の
上面とが、同一平面上に位置する。 A semiconductor device according to the present invention includes a semiconductor layer of one conductivity type, an insulated gate structure formed on the semiconductor layer, and the semiconductors on both sides so as to sandwich the insulated gate structure. A source region and a drain region formed by adding impurities of opposite conductivity type into the layer, an insulating sidewall formed on a side surface of the insulated gate structure, and the source region from one side surface of the sidewall. Source region conductive layer and drain region conductive layer formed to continuously cover the surface of the drain region and the surface of the drain region from the other side surface of the sidewall, and the source at a portion other than the vicinity of the insulated gate structure. region
The conductive layer and the drain region cover the conductive layer surface, and
And an insulating layer having different polishing characteristics, the insulating gate structure
Near the structure, the source region not covered with the insulating layer
Conductive layer and drain region The upper surface of the conductive layer and the insulating layer
The upper surface and the upper surface are located on the same plane.
【０００９】 本発明による半導体装置の製造方法は、
半導体層上にＭＯＳＦＥＴ構造を形成する際に、（１）
半導体層上に、ゲート電極を半導体層から絶縁するゲー
ト酸化膜の層と、ゲート酸化膜上のゲート電極用導電層
と、ゲート電極上部を被覆するための第１の絶縁層とを
この順に形成する工程と、（２）前記工程（１）で形成
された３層をフォトプロセス及びエッチングにより加工
して、前記半導体層上にこれら３層から成るゲート電極
内包体中央部を形成すると共に前記半導体層の一部を露
出する工程と、（３）前記工程（２）で露出された前記
半導体露出部分に不純物をドーピングし、ソース領域及
びドレイン領域を形成する工程と、（４）前記ゲート電
極内包体中央部の両側面を第２の絶縁膜で覆うことによ
り、ゲート電極内包体を形成する工程と、（５）少なく
とも前記ゲート電極内包体上からその両側で前記工程
（２）で露出された前記半導体層露出部分上までを包含
する基板領域上に、不純物がドープされた多結晶シリコ
ンまたはメタルシリサイドから成る導電層を形成する工
程と、（６）フォトプロセス及びエッチングにより前記
導電層を加工して、少なくとも前記ゲート電極内包体か
らその両側の前記半導体層露出部分までを連続的に覆う
前記導電層のパターンを形成する工程と、（７）前記ゲ
ート電極内包体頂部上の前記導電層を研磨により除去す
る工程とを含み、さらに、前記工程（５）の後に、前記
導電層表面に導電層と研磨特性の異なる絶縁膜を形成す
る工程を含み、堆積される導電層と絶縁膜の全膜厚は、
前記ゲート電極内包体の高さと等しく、前記工程（６）
は、前記導電層のエッチングの前に導電層が形成される
パターンに合わせて前記絶縁膜をエッチングする工程を
含み、前記工程（７）は、前記ゲート電極内包体頂部上
の前記絶縁膜を研磨により除去する工程を含む。 A method of manufacturing a semiconductor device according to the present invention is
When forming a MOSFET structure on a semiconductor layer, (1)
A layer of a gate oxide film that insulates the gate electrode from the semiconductor layer, a conductive layer for the gate electrode on the gate oxide film, and a first insulating layer for covering the upper portion of the gate electrode are formed in this order on the semiconductor layer. And (2) the three layers formed in the step (1) are processed by photoprocess and etching to form a central portion of the gate electrode inclusion body composed of these three layers on the semiconductor layer and the semiconductor. Exposing part of the layer; (3) doping the semiconductor exposed portion exposed in step (2) with impurities to form a source region and a drain region; and (4) encapsulating the gate electrode. A step of forming a gate electrode inclusion body by covering both side surfaces of the body central part with a second insulating film; and (5) at least on both sides of the gate electrode inclusion body exposed in the step (2). The step of forming a conductive layer made of impurity-doped polycrystalline silicon or metal silicide on the substrate region including the exposed portion of the semiconductor layer, and (6) processing the conductive layer by photoprocess and etching. Forming a pattern of the conductive layer continuously covering at least the gate electrode inclusion body and the semiconductor layer exposed portions on both sides thereof, and (7) polishing the conductive layer on the top of the gate electrode inclusion body. see containing and removing a further, after the step (5) includes a step of forming an insulating film different abrasive characteristics with the conductive layer on the conductive layer surface, total of the conductive layer and the insulating film deposited The film thickness is
Height and equal properly of the gate electrode contained body, the step (6)
Includes a step of etching the insulating film according to a pattern in which the conductive layer is formed before the etching of the conductive layer, and the step (7) polishes the insulating film on the top of the gate electrode inclusion body. including the step of removing by.
【００１０】[0010]
【作用】本発明においては、ソース・ドレイン領域を含
むシリコン領域の膜厚を薄くしても、その分をシリコン
領域に並列接続される多結晶シリコンまたはメタルシリ
サイドからなる導電層が十分に補うので、全体としての
シート抵抗を低く抑えることができる。In the present invention, even if the thickness of the silicon region including the source / drain region is reduced, the conductive layer made of polycrystalline silicon or metal silicide connected in parallel to the silicon region sufficiently compensates for the thinness. The sheet resistance as a whole can be kept low.
【００１１】ソース・ドレイン領域を含むシリコン層と
その両側にあるフィールド酸化膜は、上面をほぼ同一平
面上に揃えることができるので、上記導電層のうち、シ
リコン層上に形成したゲート電極内包体の頂部にある部
分のみを研磨により容易に除去することができ、これに
より導電層をゲート電極内包体の両側に離断して振り分
け、両方の導電層の各々にソース電極とドレイン電極と
を設けるようにすることができる。Since the upper surfaces of the silicon layer including the source / drain regions and the field oxide films on both sides thereof can be substantially flush with each other, the gate electrode inclusion body formed on the silicon layer among the conductive layers is formed. It is possible to easily remove only the portion on the top of the gate electrode by polishing, whereby the conductive layer is separated and distributed on both sides of the inclusion body of the gate electrode, and the source electrode and the drain electrode are provided on each of the conductive layers. You can
【００１２】また、上記ゲート電極内包体の高さと上記
導電層の厚さをほぼ等しくし、上記導電層表面に絶縁膜
を形成することにより、この絶縁膜が研磨停止層として
機能するため、上記研磨において、過度に研磨されるこ
とを防止することができる。Further, since the height of the gate electrode inclusion body and the thickness of the conductive layer are made substantially equal and an insulating film is formed on the surface of the conductive layer, the insulating film functions as a polishing stopper layer. In polishing, it is possible to prevent excessive polishing.
【００１３】さらに、研磨後に残された絶縁膜をマスク
として上記導電層を選択エッチングして、上記ゲート電
極内包体の一部を露出させることにより、ゲート電極と
ソース及びドレイン電極間の寄生容量を低減することが
できる。Further, the conductive layer is selectively etched by using the insulating film left after polishing as a mask to expose a part of the gate electrode inclusion body, so that the parasitic capacitance between the gate electrode and the source and drain electrodes is reduced. It can be reduced.
【００１４】また、ゲート電極上面の絶縁層を除去し、
ゲート電極表面をメタルシリサイド化することにより、
ゲート電極も低抵抗化することができる。本発明は、薄
膜ＭＯＳＦＥＴ、特にソース・ドレイン領域を含むシリ
コン層が厚さ１００ｎｍ程度以下の薄膜として形成され
る場合に、特に有利に適用される。Further, the insulating layer on the upper surface of the gate electrode is removed,
By converting the gate electrode surface to metal silicide,
The gate electrode can also have a low resistance. The present invention is particularly advantageously applied to a thin film MOSFET, especially when the silicon layer including the source / drain regions is formed as a thin film having a thickness of about 100 nm or less.
【００１５】その場合、多結晶シリコンまたはメタルシ
リサイドの層に、予めドープされた不純物を前記薄膜シ
リコン層中に拡散させることにより、ソース・ドレイン
領域を形成することもできる。In this case, the source / drain regions can also be formed by diffusing a pre-doped impurity in the layer of polycrystalline silicon or metal silicide into the thin film silicon layer.
【００１６】また、本発明は、ＭＯＳＦＥＴ構造を、貼
り合わせＳＯＩウエハに形成する場合にも、単体（バル
ク）のシリコンウエハ上に形成する場合にも、同様に適
用することができる。Further, the present invention can be similarly applied to the case where the MOSFET structure is formed on the bonded SOI wafer and the case where it is formed on a single (bulk) silicon wafer.
【００１７】以下に、添付図面を参照し、実施例によっ
て本発明をさらに詳細に説明する。Hereinafter, the present invention will be described in more detail by way of examples with reference to the accompanying drawings.
【００１８】[0018]
【実施例】〔実施例１〕図１（ａ）〜（ｈ）を参照し
て、本発明による薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成す
る工程の一例を説明する。[Embodiment 1] An example of a process of forming a thin film SOI type nMOSFET according to the present invention will be described with reference to FIGS.
【００１９】工程１〔図１（ａ）〕
まず、図１（ａ）に示した貼り合わせＳＯＩウエハ２０
１（ｐ型、１０Ω）を、図２（ａ）〜（Ｄ））に示した
手順により作製した。 Step 1 [FIG. 1 (a)] First, the bonded SOI wafer 20 shown in FIG. 1 (a).
1 (p type, 10Ω) was manufactured by the procedure shown in FIGS.
【００２０】〔手順１〕：図２（ａ）
素子形成用シリコン基板２１０の表面にＬＯＣＯＳによ
りフィールド酸化膜２１１を形成し、フィールド酸化膜
２１１とフィールド酸化膜２１１間に露出したシリコン
基板２１０表面とを覆うＣＶＤ酸化膜２１２を形成す
る。[Procedure 1]: FIG. 2A: A field oxide film 211 is formed by LOCOS on the surface of the element forming silicon substrate 210, and the surface of the silicon substrate 210 exposed between the field oxide film 211 and the field oxide film 211. Forming a CVD oxide film 212.
【００２１】〔手順２〕：図２（ｂ）
研磨によりＣＶＤ酸化膜２１２の表面を平坦化する。
〔手順３〕：図２（ｃ）
平坦化されたＣＶＤ酸化膜２１２の表面に、支持基板用
シリコン基板２２０を貼り合わせ法により接合する。[Procedure 2]: FIG. 2B: The surface of the CVD oxide film 212 is flattened by polishing. [Procedure 3]: FIG. 2C: The silicon substrate 220 for a supporting substrate is bonded to the surface of the planarized CVD oxide film 212 by a bonding method.
【００２２】〔手順４〕：図２（ｄ）
貼り合わせたものを裏返して、素子形成用シリコン基板
２１０側から研磨する。その際、フィールド酸化膜２１
１を研磨ストッパーとして用いる。この研磨により、ソ
ース・ドレイン領域を形成するためのシリコン層２１３
の上面と、このシリコン層２１３の両側にあるフィール
ド酸化膜２１１の上面とがほぼ同一平面となるように平
坦化する。これにより、図１（ａ）の貼り合わせＳＯＩ
ウエハ２０１が得られる。[Procedure 4]: FIG. 2 (d) The bonded pieces are turned over and polished from the element forming silicon substrate 210 side. At that time, the field oxide film 21
1 is used as a polishing stopper. By this polishing, the silicon layer 213 for forming the source / drain regions is formed.
And the upper surface of the field oxide film 211 on both sides of the silicon layer 213 are substantially flat. As a result, the bonded SOI shown in FIG.
A wafer 201 is obtained.
【００２３】工程２〔図１（ｂ）〕
ゲート酸化膜の層２３１（厚さ１０ｎｍ）、ゲート電極
本体用の導電層としての多結晶シリコン層２３２（厚さ
２００ｎｍ、不純物としてＰ（燐）を濃度１×１０20／
ｃｍ3 程度ドープ）、およびゲート電極上部を被覆する
ためのＣＶＤ酸化膜（第１の酸化膜）２３３（厚さ２０
０ｎｍ）をＣＶＤにより一様にこの順で形成した後、フ
ォトプロセスとエッチングにより、これらのゲート酸化
膜２３１、ゲート電極２３２およびゲート電極上部絶縁
膜２３３が積層してなるゲート電極内包体中央部２３０
Ａを形成する。ここで上部絶縁膜２３３としてＣＶＤ酸
化膜の代わりにＣＶＤ窒化膜を用いてもよい。 Step 2 [FIG. 1 (b)] A layer 231 of gate oxide film (thickness 10 nm), a polycrystalline silicon layer 232 (thickness 200 nm, P (phosphorus) as an impurity) as a conductive layer for the gate electrode body are formed. Concentration 1 × 10 20 /
cm 3 doped), and a CVD oxide film (first oxide film) 233 (thickness 20) for covering the upper part of the gate electrode.
0 nm) is uniformly formed in this order by CVD, and then a gate electrode inclusion center portion 230 in which the gate oxide film 231, the gate electrode 232, and the gate electrode upper insulating film 233 are laminated by photoprocess and etching.
Form A. Here, a CVD nitride film may be used as the upper insulating film 233 instead of the CVD oxide film.
【００２４】工程３〔図１（ｃ）〕
ＬＤＤ（Lightly Doped Drain ）用の低濃度不純物（ｎ
型）をドーピング（たとえばＡｓ（砒素）を濃度１×１
０16／ｃｍ3 程度ドープ）した後、ＣＶＤ酸化膜（第２
の絶縁膜）２１４を形成する。 Step 3 [FIG. 1 (c)] Low concentration impurities (n) for LDD (Lightly Doped Drain)
Type) (for example, As (arsenic) concentration 1 × 1)
After doping about 0 16 / cm 3 , the CVD oxide film (second
Insulating film) 214 is formed.
【００２５】工程４〔図１（ｄ）〕
ＲＩＥ（反応性イオンエッチング）により、ＣＶＤ酸化
膜２１４を垂直異方性エッチングすることにより、ゲー
ト電極内包体中央部２３０Ａの側壁のみにＣＶＤ酸化膜
２１４を残してサイドウォールとし、要素２３１、２３
２、２３３が積層してなるゲート電極内包体２３０Ａ
と、その側面を被覆するサイドウォール２１４とからな
るゲート電極内包体２３０を形成する。 Step 4 [FIG. 1 (d)] By vertically anisotropically etching the CVD oxide film 214 by RIE (reactive ion etching), the CVD oxide film 214 is formed only on the side wall of the central portion 230A of the gate electrode inclusion body. To leave the side walls as elements 231 and 23.
Gate electrode inclusion body 230A in which 2, 233 are laminated
Then, the gate electrode inclusion 230 including the side wall 214 and the side wall 214 is formed.
【００２６】工程５〔図１（ｅ）〕
ＬＰＣＶＤ（減圧ＣＶＤ）法により、基板温度６００℃
で基板全面に多結晶シリコンの層２１５（厚さ２００ｎ
ｍ）を堆積させる。 Step 5 [FIG. 1 (e)] The substrate temperature is 600 ° C. by the LPCVD (low pressure CVD) method.
A polycrystalline silicon layer 215 (thickness: 200 n
m) is deposited.
【００２７】なお、多結晶シリコン層２１５の厚さは、
ゲート電極内包体２３０の高さに一致させてもよい。一
致させることにより、後の工程７で行なう研磨をより精
度よく停止させることができる。The thickness of the polycrystalline silicon layer 215 is
The height may be matched with the height of the gate electrode inclusion 230. By making them coincide with each other, the polishing performed in the subsequent step 7 can be stopped more accurately.
【００２８】この多結晶シリコン層２１５は、必ずしも
基板全面に堆積させる必要はなく、少なくともゲート電
極内包体２３０、ゲート電極内包体２３０とフィールド
酸化膜２１１との間に露出しているシリコン層２１３上
面、およびフィールド酸化膜２１１上面を覆う範囲に堆
積させることが必要である。多結晶シリコン層２１５に
Ａｓ（砒素）またはＰ（燐）を濃度１０20／ｃｍ3 程度
ドーピングして、導電性を高めるようにする。This polycrystalline silicon layer 215 does not necessarily have to be deposited on the entire surface of the substrate, and at least the gate electrode inclusion 230, the upper surface of the silicon layer 213 exposed between the gate electrode inclusion 230 and the field oxide film 211. , And the field oxide film 211 must be deposited in a range covering the upper surface. The polycrystalline silicon layer 215 is doped with As (arsenic) or P (phosphorus) at a concentration of about 10 20 / cm 3 to enhance conductivity.
【００２９】工程６〔図１（ｆ）〕
フォトプロセスとエッチングにより、一方のフィールド
酸化膜２１１から、シリコン層上面の露出部分、ゲート
電極内包体２３０、およびシリコン層２１３上面の露出
部分を経て、他方のフィールド酸化膜２１１の上面まで
を連続的に覆う形に、多結晶シリコン層２１５を加工成
形する。その後、熱拡散により、多結晶シリコン２１５
中の不純物（ＡｓまたはＰ）をシリコン層２１３中に拡
散させて高濃度のソース・ドレイン領域を形成する。 Step 6 [FIG. 1 (f)] By photoprocess and etching, from one field oxide film 211, through the exposed portion of the upper surface of the silicon layer, the gate electrode inclusion 230, and the exposed portion of the upper surface of the silicon layer 213, The polycrystalline silicon layer 215 is processed and formed so as to continuously cover the upper surface of the other field oxide film 211. After that, polycrystalline silicon 215 is formed by thermal diffusion.
Impurities (As or P) therein are diffused into the silicon layer 213 to form high-concentration source / drain regions.
【００３０】工程７〔図１（ｇ）〕
多結晶シリコン２１５とＣＶＤ酸化膜２３３との選択比
の高い研磨により、ゲート電極頂部上の多結晶シリコン
２１５のみを除去する。 Step 7 [FIG. 1 (g)] By polishing the polycrystalline silicon 215 and the CVD oxide film 233 with a high selection ratio, only the polycrystalline silicon 215 on the top of the gate electrode is removed.
【００３１】このとき、工程５において、多結晶シリコ
ン層２１５の厚さをゲート電極内包体２３０の高さに一
致させておけば、より精度よく研磨を停止させることが
できる。At this time, in step 5, if the thickness of the polycrystalline silicon layer 215 is matched with the height of the gate electrode inclusion 230, polishing can be stopped more accurately.
【００３２】すなわち、ゲート電極内包体２３０の上面
が露出したときに、多結晶シリコン層２１５の全面が研
磨面となり、研磨圧力が基板表面に分散される。これに
より、研磨速度がさらに低下するため、過度に研磨され
ることを防止することができる。That is, when the upper surface of the gate electrode inclusion 230 is exposed, the entire surface of the polycrystalline silicon layer 215 becomes the polishing surface, and the polishing pressure is dispersed on the substrate surface. As a result, the polishing rate is further reduced, and excessive polishing can be prevented.
【００３３】この研磨工程７は、上記多結晶シリコン層
２１５の加工工程６の前に行なってもよい。工程６の前
では、多結晶シリコン層２１５が基板表面の広い面積を
占めているため、上記の多結晶シリコン層２１５表面で
研磨を停止させる効果がさらに大きくなる。The polishing step 7 may be performed before the processing step 6 of the polycrystalline silicon layer 215. Before Step 6, since the polycrystalline silicon layer 215 occupies a large area on the surface of the substrate, the effect of stopping the polishing on the surface of the polycrystalline silicon layer 215 is further increased.
【００３４】この研磨は、たとえばいわゆる「メカノケ
ミカル研磨」によって行なうことができる。これはＳｉ
表面と化学反応してこれを溶解する溶液中にコロイダル
シリカ（粒径５００Å程度）のような研磨粒を分散させ
た研磨剤を用い、これを回転する研磨板上の研磨布に供
給し、この研磨布表面と基板表面とを摺動させることに
より基板上の凸部を選択的に研磨する方法である。This polishing can be carried out, for example, by so-called "mechanochemical polishing". This is Si
Using a polishing agent in which polishing particles such as colloidal silica (particle size of about 500Å) are dispersed in a solution that chemically reacts with the surface and dissolves it, and supply it to a polishing cloth on a rotating polishing plate. This is a method of selectively polishing the convex portions on the substrate by sliding the surface of the polishing cloth and the surface of the substrate.
【００３５】工程８〔図１（ｈ）〕
層間絶縁膜としてＣＶＤ酸化膜２１６を堆積後、この堆
積層２１６にビアコンタクトホールを開け、このビアコ
ンタクトホール内をＡｌで充填してソース・ドレイン用
電極２１７、２１８を形成して、ＭＯＳＦＥＴを完成す
る。 Step 8 [FIG. 1 (h)] After depositing a CVD oxide film 216 as an interlayer insulating film, a via contact hole is opened in this deposition layer 216, and the inside of this via contact hole is filled with Al to be used as a source / drain. The electrodes 217 and 218 are formed to complete the MOSFET.
【００３６】〔実施例２〕図３（ａ）〜（Ｆ）を参照し
て、本発明のよりＭＯＳＦＥＴ構造をバルブのシリコン
ウエハ上に形成する工程の一例を説明する。[Embodiment 2] With reference to FIGS. 3A to 3F, an example of a process of forming the MOSFET structure of the present invention on a silicon wafer of a valve will be described.
【００３７】工程１〔図３（ａ）〕
シリコンウエハ４１０上に、フィールド酸化膜４１１を
形成する。フィールド酸化膜４１１と、それに両側を挟
まれたウエハ４１０のシリコン領域４１３とは、上面が
互いにほぼ同一平面上にあるようにしてある。 Step 1 [FIG. 3A] A field oxide film 411 is formed on the silicon wafer 410. The field oxide film 411 and the silicon region 413 of the wafer 410 sandwiched by the field oxide film 411 are arranged such that their upper surfaces are substantially flush with each other.
【００３８】この平坦化は、シリコンウエハ４１０上に
フィールド酸化膜４１１を形成した後、酸化による膨張
分を実施例１と同様に研磨・除去することにより行なっ
てもよく、あるいは予めシリコンウエハ４１０の表面
に、フィールド酸化膜４１１形成時の膨張分を見込んで
窪みを掘っておき、この窪み内のシリコンを選択酸化し
てフィールド酸化膜４１１を形成することにより行なっ
てもよい。This flattening may be performed by forming the field oxide film 411 on the silicon wafer 410 and then polishing and removing the expansion due to the oxidation as in the first embodiment, or the silicon wafer 410 may be previously flattened. Alternatively, the field oxide film 411 may be formed by forming a pit on the surface in consideration of the amount of expansion when the field oxide film 411 is formed and then selectively oxidizing silicon in the pit.
【００３９】工程２〔図３（ｂ）〕
実施例１の工程２と同様の操作により、ゲート酸化膜４
３１（厚さ１０ｎｍ）、ゲート電極本体の多結晶シリコ
ン層４３２（厚さ２００ｎｍ、不純物としてＰ（燐）を
濃度１×１０20／ｃｍ3 程度ドープ）、およびＣＶＤ酸
化膜（第１の酸化膜）４３３（厚さ２００ｎｍ）をこの
順で形成した後、フォトプロセスとエッチングにより、
これらの層４３１、４３２および４３３を加工する。 Step 2 [FIG. 3 (b)] By the same operation as in Step 2 of Example 1, the gate oxide film 4 is formed.
31 (thickness 10 nm), polycrystalline silicon layer 432 of the gate electrode body (thickness 200 nm, P (phosphorus) is doped as an impurity at a concentration of about 1 × 10 20 / cm 3 ) and a CVD oxide film (first oxide film). ) 433 (thickness 200 nm) is formed in this order, and then by photoprocess and etching,
These layers 431, 432 and 433 are processed.
【００４０】ＬＤＤ用の低濃度不純物（ｎ型）をドーピ
ング（たとえばＡｓ（砒素）を濃度１×１０16／ｃｍ3
程度ドープ）する。次いで、実施例１の工程３および工
程４と同様の操作によりサイドウォール４１４を形成し
て、ゲート電極内包体４３０を成形する。ここで、上部
被覆層４３３としてＣＶＤ酸化膜の代わりにＣＶＤ窒化
膜を用いてもよい。Doping with low-concentration impurities (n-type) for LDD (for example, As (arsenic) with a concentration of 1 × 10 16 / cm 3)
Dope to some extent). Next, the sidewalls 414 are formed by the same operation as in Steps 3 and 4 of Example 1 to form the gate electrode inclusion body 430. Here, as the upper coating layer 433, a CVD nitride film may be used instead of the CVD oxide film.
【００４１】工程３〔図３（ｃ）〕
ＬＰＣＶＤ（減圧ＣＶＤ）法により、基板温度６００℃
で基板全面に多結晶シリコンの層４１５（厚さ２００ｎ
ｍ）を堆積させる。 Step 3 [FIG. 3 (c)] The substrate temperature is 600 ° C. by the LPCVD (low pressure CVD) method.
The polycrystalline silicon layer 415 (thickness 200 n
m) is deposited.
【００４２】工程４〔図３（ｄ）〕
フォトプロセスとエッチングにより、一方のフィールド
酸化膜４１１から、シリコン層上面の露出部分、ゲート
電極内包体４３０、およびシリコン層４１３上面の露出
分を経て、他方のフィールド酸化膜４１１の上面までを
連続的に覆う形に、多結晶シリコン層４１５を加工成形
する。 Step 4 [FIG. 3 (d)] By photo process and etching, from one field oxide film 411, the exposed portion of the upper surface of the silicon layer, the gate electrode inclusion 430, and the exposed portion of the upper surface of the silicon layer 413 are exposed, The polycrystalline silicon layer 415 is processed and formed so as to continuously cover the upper surface of the other field oxide film 411.
【００４３】次に、イオン注入（２０ＫｅＶ、ドープ量
２×１０15）により、多結晶シリコン層４１５にＡｓ
（砒素）またはＰ（燐）を濃度１０20／ｃｍ3 程度ドー
ピングする。Next, As is applied to the polycrystalline silicon layer 415 by ion implantation (20 KeV, doping amount 2 × 10 15 ).
(Arsenic) or P (phosphorus) is doped at a concentration of about 10 20 / cm 3 .
【００４４】工程５〔図３（ｅ）〕
多結晶シリコン４１５とＣＶＤ酸化膜４３３との選択比
の高い研磨により、ゲート電極内包体頂部上の多結晶シ
リコン４１５のみを除去する。その後、熱拡散により、
多結晶シリコン４１５中の不純物（ＡｓまたはＰ）をシ
リコン層４１３中に拡散させてソース・ドレイン領域
（Ｓ・Ｄ）を形成する。 Step 5 [FIG. 3 (e)] By polishing the polycrystalline silicon 415 and the CVD oxide film 433 with a high selection ratio, only the polycrystalline silicon 415 on the top of the gate electrode inclusion body is removed. Then, by thermal diffusion,
Impurities (As or P) in the polycrystalline silicon 415 are diffused into the silicon layer 413 to form source / drain regions (S / D).
【００４５】工程６〔図３（ｆ）〕
層間絶縁膜としてＣＶＤ酸化膜４１６を堆積後、この堆
積層４１６にビアコンタクトホールを開け、このビアコ
ンタクトホール内をＡｌで充填してソース・ドレイン用
電極４１７、４１８を形成して、図示した構造の薄膜Ｍ
ＯＳＦＥＴを完成する。 Step 6 [FIG. 3 (f)] After depositing a CVD oxide film 416 as an interlayer insulating film, a via contact hole is opened in this deposition layer 416, and the inside of this via contact hole is filled with Al to be used as a source / drain. The electrodes 417 and 418 are formed to form a thin film M having the illustrated structure.
Complete the OSFET.
【００４６】〔実施例３〕図１および図４（ａ）〜
（ｃ）を参照して、本発明による薄膜ＳＯＩ型ｎＭＯＳ
ＦＥＴを形成する工程の別の一例を説明する。[Embodiment 3] FIG. 1 and FIG.
Referring to (c), a thin film SOI type nMOS according to the present invention
Another example of the process of forming the FET will be described.
【００４７】実施例１の工程１〜工程３〔図１（ａ）〜
（ｃ）参照〕により、ＣＶＤ酸化膜（ゲート電極のサイ
ドウォール形成用）２１４の形成までを行なう。ここ
で、形成したＣＶＤ酸化膜２１４をエッチングして、ゲ
ートのサイドウォールやコンタクトホールを形成する際
に、形成を確実にするためにエッチングをＣＶＤ酸化膜
２１４の厚さよりも若干過剰に行なう必要があるが、シ
リコン層２１３が薄いと、この過剰エッチングに対して
シリコン層２１３を必要な膜厚に維持することが困難に
なる場合がある。Steps 1 to 3 of Example 1 [FIG.
(C)], the CVD oxide film (for forming the sidewall of the gate electrode) 214 is formed. Here, when the formed CVD oxide film 214 is etched to form the side wall of the gate and the contact hole, it is necessary to perform the etching a little more than the thickness of the CVD oxide film 214 in order to ensure the formation. However, if the silicon layer 213 is thin, it may be difficult to maintain the required thickness of the silicon layer 213 against this excessive etching.
【００４８】本実施例では、これに対処するために、実
施例１のエッチング工程４および多結晶シリコン堆積工
程５を、それぞれ下記工程４′および工程５′のように
変更する。In order to cope with this, in the present embodiment, the etching step 4 and the polycrystalline silicon deposition step 5 of the first embodiment are changed to the following steps 4'and 5 ', respectively.
【００４９】工程４−３〔図４（ａ）〕
実施例１と同様に、ＲＩＥ（反応性イオンエッチング）
により、ＣＶＤ酸化膜２１４を異方性エッチングするこ
とにより、ゲート電極内包体中央部２３０Ａの側壁のみ
にＣＶＤ酸化膜２１４を残してサイドウォールとし、要
素２３１、２３２、２３３が積層して成るゲート電極内
包体２３０Ａと、その側面を被覆するサイドウォール２
１４とからなるゲート電極内包体２３０を形成する。 Step 4-3 [FIG. 4 (a)] As in the first embodiment, RIE (reactive ion etching) is performed.
Then, the CVD oxide film 214 is anisotropically etched to leave the CVD oxide film 214 only on the side wall of the central portion 230A of the gate electrode inclusion body as a side wall, and the gate electrodes formed by stacking the elements 231, 232 and 233. Inner package 230A and sidewall 2 that covers the side surface thereof
The gate electrode inclusion body 230 including 14 is formed.
【００５０】その際、このエッチングを実施例１よりも
過剰に行なうことにより、ゲート電極内包体２３０の両
側のシリコン層２１３をも除去し、その下にあるＳＯＩ
ウエハのＣＶＤ酸化膜２１２を露出させた状態にする。At this time, this etching is performed more than that in the first embodiment, so that the silicon layers 213 on both sides of the gate electrode inclusion 230 are also removed, and the underlying SOI layer 213 is removed.
The CVD oxide film 212 on the wafer is exposed.
【００５１】工程５−３〔図１（ｂ）〕
ＬＰＣＶＤ（減圧ＣＶＤ）法により、基板温度６００℃
で基板全面に多結晶シリコンの層２１５（厚さ２００ｎ
ｍ）を堆積させる。 Step 5-3 [FIG. 1 (b)] The substrate temperature is 600 ° C. by the LPCVD (low pressure CVD) method.
A polycrystalline silicon layer 215 (thickness: 200 n
m) is deposited.
【００５２】この多結晶シリコン層２１５は、ゲート電
極内包体２３０、ゲート電極内包体２３０とフィールド
酸化膜２１１との間に露出しているＳＯＩウエハのＣＶ
Ｄ酸化膜２１２、およびフィールド酸化膜２１１上面を
覆っている。This polycrystalline silicon layer 215 is a CV of the SOI wafer exposed between the gate electrode inclusion 230 and the gate electrode inclusion 230 and the field oxide film 211.
It covers the upper surface of the D oxide film 212 and the field oxide film 211.
【００５３】実施例１の工程５と同様に、多結晶シリコ
ン層２１５にＡｓ（砒素）またはＰ（燐）の濃度１０20
／ｃｍ3 程度ドーピングする。次に、実施例１の工程６
と同様に、フォトプロセスとエッチングにより、一方の
フィールド酸化膜２１１から、ＳＯＩウエハのＣＶＤ酸
化膜２１２の露出部分、ゲート電極内包体２３０、およ
びＳＯＩウエハのＣＶＤ酸化膜２１２の露出部分を経
て、他方のフィールド酸化膜２１１の上面までを連続的
に覆う形に、多結晶シリコン層２１５を加工成形する。As in the step 5 of the first embodiment, the concentration of As (arsenic) or P (phosphorus) in the polycrystalline silicon layer 215 is 10 20.
/ Cm 3 Doping. Next, step 6 of Example 1
Similarly, by photoprocess and etching, from one field oxide film 211, through the exposed portion of the CVD oxide film 212 of the SOI wafer, the gate electrode inclusion 230, and the exposed portion of the CVD oxide film 212 of the SOI wafer, the other The polycrystalline silicon layer 215 is processed and shaped so as to continuously cover the upper surface of the field oxide film 211.
【００５４】以降の処理は、実施例１の工程７および工
程８と同様の操作を行なうことにより、図４（ｃ）に示
した構造の薄膜ＳＯＩ型ｎＭＯＳＦＥＴを完成する。上
記実施例３の場合、ソース・ドレイン領域（Ｓ・Ｄ）は
サイドウォール２１４直下のシリコン層２１３内に形成
される。過剰エッチングによりシリコン層２１３はゲー
ト電極内包体直下の部分を残し、それ以外の部分は除去
されている。In the subsequent processes, the same operations as in steps 7 and 8 of the first embodiment are carried out to complete the thin film SOI type nMOSFET having the structure shown in FIG. 4C. In the case of the third embodiment, the source / drain regions (S / D) are formed in the silicon layer 213 immediately below the sidewalls 214. Due to the excessive etching, the silicon layer 213 leaves a portion immediately below the gate electrode inclusion body, and removes the other portions.
【００５５】ソース・ドレイン領域（Ｓ・Ｄ）が形成さ
れているシリコン層２１３の側面は、多結晶シリコン層
２１５に直接接続されており、これによりシリコン層２
１３のシート抵抗が低く抑制される。The side surface of the silicon layer 213 where the source / drain regions (S / D) are formed is directly connected to the polycrystalline silicon layer 215, whereby the silicon layer 2 is formed.
The sheet resistance of No. 13 is suppressed low.
【００５６】上記の実施例１では、工程７（図１
（ｇ））において、多結晶シリコン２１５とＣＤＶ酸化
膜２３３との選択比の高い研磨により、ゲート電極頂上
の多結晶シリコン２１５のみを除去する必要がある。実
施例２、３においても同様の工程が必要である。In the first embodiment, the process 7 (see FIG.
In (g), it is necessary to remove only the polycrystalline silicon 215 on the top of the gate electrode by polishing the polycrystalline silicon 215 and the CDV oxide film 233 with a high selection ratio. Similar steps are required in Examples 2 and 3.
【００５７】この場合、ゲート長が約１μｍ程度であれ
ばＣＤＶ酸化膜２３３がメカノケミカル研磨における研
磨停止層として十分機能する。しかし、ゲート長がそれ
以下になるとＣＤＶ酸化膜２３３に加わる圧力が大きく
なり、研磨停止層としての機能が十分でなくなる。In this case, if the gate length is about 1 μm, the CDV oxide film 233 sufficiently functions as a polishing stopper layer in mechanochemical polishing. However, if the gate length is shorter than that, the pressure applied to the CDV oxide film 233 becomes large, and the function as the polishing stopper layer becomes insufficient.
【００５８】そのため、メカノケミカル研磨により、Ｃ
ＤＶ酸化膜２３３が研磨され、さらには、ゲート絶縁膜
２３１上の多結晶シリコン２３２が研磨される。これ
は、ゲート電極の抵抗の増加につながり、素子の高速性
に悪影響を及ぼす。また、この過度の研磨はウエハ上の
ゲートの密度が一定でない場合に、ゲートの密度が疎の
部分でも発生する。Therefore, by mechanochemical polishing, C
The DV oxide film 233 is polished, and further the polycrystalline silicon 232 on the gate insulating film 231 is polished. This leads to an increase in the resistance of the gate electrode, which adversely affects the high speed of the device. Further, this excessive polishing also occurs in a portion where the gate density is sparse when the gate density on the wafer is not constant.
【００５９】以下に、この過度の研磨を防止することの
できる実施例について説明する。まず、図５、図６を参
照して過度の研磨を防止するための原理について説明す
る。図５（ａ）は、過度の研磨防止の効果を確認するた
めに使用したテストパターンを形成した基板の断面を示
す。シリコン基板５００上にＣＤＶ酸化膜５０１を形成
する。フォトリソグラフィを用いてＣＤＶ酸化膜５０１
を選択エッチングし、図３に示すゲート電極内包体４３
０と同様の形状になるようにＳｉＯ2 からなる突起５０
４を残す。突起５０４の高さは０．３３μｍ、幅は０．
１〜１．０μｍとした。Examples that can prevent the excessive polishing will be described below. First, the principle for preventing excessive polishing will be described with reference to FIGS. FIG. 5A shows a cross section of a substrate on which a test pattern used for confirming the effect of preventing excessive polishing is formed. A CDV oxide film 501 is formed on the silicon substrate 500. CDV oxide film 501 using photolithography
Of the gate electrode inclusion body 43 shown in FIG.
Protrusion 50 made of SiO 2 so as to have the same shape as 0
Leave 4 The protrusion 504 has a height of 0.33 μm and a width of 0.
It was set to 1 to 1.0 μm.
【００６０】突起５０４を含むＣＤＶ酸化膜５０１上
に、多結晶シリコン層５０２をその表面が突起５０４の
先端と同じ高さになるように０．３３μｍ堆積する。そ
の後、多結晶シリコン層５０２表面を熱酸化し、約５０
０ÅのＳｉＯ2 膜を形成する。On the CDV oxide film 501 including the protrusion 504, a polycrystalline silicon layer 502 is deposited by 0.33 μm so that its surface is at the same height as the tip of the protrusion 504. Then, the surface of the polycrystalline silicon layer 502 is thermally oxidized to about 50
A 0Å SiO 2 film is formed.
【００６１】図５（ｂ）は、図５（ａ）に示す基板をメ
カノケミカル研磨した後の基板の断面を示す。突起５０
４上部のＳｉＯ2 膜５０３の凸状の部分には大きな圧力
が加わるため、この凸状の部分から順次研磨される。研
磨面がＳｉＯ2 膜５０３の平面状の面と一致した時、研
磨が停止する。これは、研磨面のほとんどにＳｉＯ2が
現れ、研磨速度が急激に低下するためである。FIG. 5B shows a cross section of the substrate shown in FIG. 5A after mechanochemical polishing. Protrusion 50
Since a large pressure is applied to the convex portion of the SiO 2 film 503 on the upper part of 4, the polishing is sequentially performed from this convex portion. When the polished surface coincides with the flat surface of the SiO 2 film 503, the polishing is stopped. This is because SiO 2 appears on most of the polished surface and the polishing rate sharply decreases.
【００６２】このとき、ＳｉＯ2 膜５０３の平面部分の
高さは、突起５０４の先端部に一致しているため、突起
５０４の先端部で研磨が停止し、過度に研磨されてその
高さが低くなることを防止することができる。実際の半
導体装置においては、ゲート部分の面積はウエハ全体の
１％程度であるため、本テストパターンと同様の効果が
期待できる。At this time, since the height of the flat surface portion of the SiO 2 film 503 coincides with the tip portion of the protrusion 504, polishing stops at the tip portion of the protrusion 504, and the height of the SiO 2 film 503 is excessively polished. It can be prevented from becoming low. In an actual semiconductor device, since the area of the gate portion is about 1% of the whole wafer, the same effect as this test pattern can be expected.
【００６３】図６は、突起５０４の幅を変化させて研磨
したときの、研磨後の多結晶シリコン層５０２の膜厚の
測定結果である。横軸は突起５０４の幅Ｌを単位μｍで
表し、縦軸は研磨後の多結晶シリコン層５０２の膜厚Ｐ
を単位μｍで表す。曲線ａは、図５（ａ）に示すように
多結晶シリコン層５０２の表面にＳｉＯ2 膜５０３を形
成した場合、曲線ｂは形成しない場合を示す。FIG. 6 shows the measurement results of the film thickness of the polycrystalline silicon layer 502 after polishing when polishing was performed while changing the width of the protrusion 504. The horizontal axis represents the width L of the projection 504 in the unit of μm, and the vertical axis represents the film thickness P of the polycrystalline silicon layer 502 after polishing.
Is expressed in μm. The curve a shows the case where the SiO 2 film 503 is formed on the surface of the polycrystalline silicon layer 502 as shown in FIG. 5A, and the curve b is not formed.
【００６４】突起５０４の幅Ｌが約１μｍのときは、曲
線ａ、ｂ共に研磨後の多結晶シリコン層５０２の厚さＰ
は０．３３μｍであり、過度の研磨は発生しない。しか
し、ＳｉＯ2 膜５０３を形成しないで研磨した場合に
は、突起５０４の幅Ｌが減少するに従って、研磨後の多
結晶シリコン層５０２の厚さが減少し、過度に研磨され
ることがわかる。例えば、突起５０４の幅が０．１μｍ
のとき、研磨後の多結晶シリコン層５０２の膜厚は約
０．２８５μｍとなり、約０．０４５μｍ過度に研磨さ
れている。When the width L of the protrusion 504 is about 1 μm, both the curves a and b have the thickness P of the polycrystalline silicon layer 502 after polishing.
Is 0.33 μm, and excessive polishing does not occur. However, it can be seen that when polishing is performed without forming the SiO 2 film 503, as the width L of the protrusion 504 decreases, the thickness of the polycrystalline silicon layer 502 after polishing decreases and the polishing is excessively performed. For example, the width of the protrusion 504 is 0.1 μm
At this time, the film thickness of the polycrystalline silicon layer 502 after polishing was about 0.285 μm, which was excessively polished by about 0.045 μm.
【００６５】ＳｉＯ2 膜５０３を形成して研磨した場合
には、突起５０４の幅を狭くしても研磨後の多結晶シリ
コン層５０２の膜厚は０．３３μｍとほぼ一定であり、
過度の研磨が生じないことがわかる。When the SiO 2 film 503 is formed and polished, the film thickness of the polycrystalline silicon layer 502 after polishing is almost constant at 0.33 μm even if the width of the protrusion 504 is narrowed.
It can be seen that excessive polishing does not occur.
【００６６】また、このように誘電体の突起５０４を有
するＳｉＯ2 膜上に多結晶シリコンを堆積し、メカノケ
ミカル研磨することにより、周囲と誘電体により分離さ
れた島状の導電性領域を形成することができる。これ
は、半導体装置内の電子回路の抵抗等として使用するこ
とができる。さらに、誘電体上に半導体単結晶を成長さ
せることができれば、この島状の領域に能動素子を形成
することもでき、完全に素子間分離された半導体装置の
作製が可能になる。Further, by depositing polycrystalline silicon on the SiO 2 film having the dielectric protrusion 504 and performing mechanochemical polishing, an island-shaped conductive region separated from the surrounding by the dielectric is formed. can do. This can be used as a resistance of an electronic circuit in a semiconductor device. Furthermore, if a semiconductor single crystal can be grown on a dielectric, an active element can be formed in this island-shaped region, and a semiconductor device in which elements are completely separated can be manufactured.
【００６７】以下に、上記原理を応用したＭＯＳＦＥＴ
の作製方法について説明する。
〔実施例４〕図７（ａ）〜（ｄ）を参照して本発明によ
る薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成する工程の一例を
説明する。The MOSFET applying the above principle will be described below.
The manufacturing method of will be described. [Embodiment 4] An example of a process of forming a thin film SOI type nMOSFET according to the present invention will be described with reference to FIGS.
【００６８】実施例１の工程１〜工程４〔図１（ａ）〜
図１（ｄ）参照〕により、サイドウォール２１４の形成
までを行う。ここで、ＣＶＤ酸化膜２３３の膜厚は、実
施例１では２００ｎｍであったのに対し、実施例４では
１００ｎｍとした。これは、後のメカノケミカル研磨工
程で、研磨停止層として機能する必要がないためであ
る。図７（ａ）は、図１（ｄ）と同一のものであり、サ
イドウォール２１４を形成した状態を示す。Steps 1 to 4 of Example 1 [FIG.
1D]], the formation of the sidewalls 214 is performed. Here, the film thickness of the CVD oxide film 233 was 200 nm in Example 1, whereas it was 100 nm in Example 4. This is because it is not necessary to function as a polishing stopper layer in the subsequent mechanochemical polishing step. FIG. 7A is the same as FIG. 1D and shows a state where the sidewalls 214 are formed.
【００６９】工程５−４〔図７（ｂ）〕
ＬＰＣＶＤ法により、基板全面に多結晶シリコン層２１
５を約３００ｎｍ堆積させる。多結晶シリコン層２１５
の厚さは、ゲート電極内包体２３０の高さとほぼ等し
い。多結晶シリコン層２１５にＡｓまたはＰを濃度１０
20／ｃｍ3 程度ドーピングし、低抵抗化する。次に、多
結晶シリコン層２１５の表面にＳｉＯ2 膜２１９を熱酸
化またはＣＶＤ法により約５０ｎｍ程度形成する。 Step 5-4 [FIG. 7 (b)] The polycrystalline silicon layer 21 is formed on the entire surface of the substrate by the LPCVD method.
5 is deposited to about 300 nm. Polycrystalline silicon layer 215
Is approximately equal to the height of the gate electrode inclusion 230. The polycrystalline silicon layer 215 is doped with As or P at a concentration of 10
Doping is performed at about 20 / cm 3 to reduce the resistance. Next, a SiO 2 film 219 is formed on the surface of the polycrystalline silicon layer 215 by thermal oxidation or a CVD method to a thickness of about 50 nm.
【００７０】工程６−４
フォトプロセスとエッチングにより、一方のフィールド
酸化膜２１１から、シリコン層上面の露出部分、ゲート
電極内包体２３０、及びシリコン層２１３上面の露出部
分を経て、他方のフィールド酸化膜２１１の上面までを
連続的に覆う形に、ＳｉＯ2 膜２１９と多結晶シリコン
層２１５を加工成形する。 Step 6-4 By photoprocess and etching, from one field oxide film 211, through the exposed portion of the upper surface of the silicon layer, the gate electrode inclusion 230, and the exposed portion of the upper surface of the silicon layer 213, the other field oxide film is formed. The SiO 2 film 219 and the polycrystalline silicon layer 215 are processed and formed so that the upper surface of the 211 is continuously covered.
【００７１】工程７−４〔図７（ｃ）〕
多結晶シリコン層２１５とＳｉＯ2 膜２１９、２３３と
の選択比の高い研磨により、ゲート電極上部の多結晶シ
リコン層２１５及びＳｉＯ2 膜２１９を除去する。この
研磨工程７−４は、上記工程６−４の前に行ってもよ
い。[0071] Step 7-4 [FIG 7 (c)] by a high selection ratio polishing the polycrystalline silicon layer 215 and the SiO 2 film 219,233, polycrystalline silicon layer of the gate electrode upper 215 and SiO 2 film 219 Remove. The polishing step 7-4 may be performed before the step 6-4.
【００７２】この研磨は、実施例１の工程７で行ったと
同様のメカノケミカル研磨によって行うことができる。
このとき、図５を参照して説明した原理により、研磨
は、ＳｉＯ2 膜２１９の平面部分で停止する。これによ
り、多結晶シリコン層２１５は、ソース領域とドレイン
領域に分離される。This polishing can be performed by the same mechanochemical polishing as that performed in step 7 of the first embodiment.
At this time, according to the principle described with reference to FIG. 5, the polishing is stopped at the plane portion of the SiO 2 film 219. As a result, the polycrystalline silicon layer 215 is separated into a source region and a drain region.
【００７３】工程５−４で形成された多結晶シリコン層
２１５の厚さがゲート電極内包体２３０の高さを越えて
いる場合は、多結晶シリコン層２１５は、ソース領域と
ドレイン領域に完全には分離されない。このような場合
には、後に説明する実施例５の方法を用いることにより
分離することができる。When the thickness of the polycrystalline silicon layer 215 formed in step 5-4 exceeds the height of the gate electrode inclusion 230, the polycrystalline silicon layer 215 is completely formed in the source region and the drain region. Are not separated. In such a case, it can be separated by using the method of Example 5 described later.
【００７４】工程８−４〔図７（ｄ）〕
層間絶縁膜としてＣＶＤ酸化膜２１６を堆積後、このＣ
ＶＤ酸化膜２１６にビアコンタクトホールを開け、この
ビアコンタクトホール内をＡｌで充填して、ソース、ド
レイン用電極２１７、２１８を形成する。 Step 8-4 [FIG. 7 (d)] After depositing a CVD oxide film 216 as an interlayer insulating film, the C
A via contact hole is opened in the VD oxide film 216, and the inside of the via contact hole is filled with Al to form source and drain electrodes 217 and 218.
【００７５】このように、多結晶シリコン層２１５の表
面にＳｉＯ2 膜２１９を形成し、メカノケミカル研磨の
停止層とすることにより、ゲート長が１μｍ以下の短チ
ャネルＭＯＳＦＥＴを形成する場合でも、ゲート電極と
して作用する多結晶シリコン層２３２の十分な厚さを確
保することができる。As described above, by forming the SiO 2 film 219 on the surface of the polycrystalline silicon layer 215 and using it as a stop layer for mechanochemical polishing, even when a short channel MOSFET having a gate length of 1 μm or less is formed, A sufficient thickness of polycrystalline silicon layer 232 that functions as an electrode can be ensured.
【００７６】〔実施例５〕図８（ａ）を参照して、本発
明の実施例５の薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成する
工程の一例を説明する。[Embodiment 5] An example of a process of forming a thin film SOI type nMOSFET of Embodiment 5 of the present invention will be described with reference to FIG.
【００７７】実施例４の工程７−４までと同様の工程に
より、図７（ｃ）に示す基板を作製する。このとき、ゲ
ート電極内包体２３０の上面とＳｉＯ2 膜２１９との間
には多結晶シリコン層２１５が露出している。この露出
幅は、多結晶シリコン層２１５の膜厚と同程度であり、
約０．２〜０．３μｍである。The substrate shown in FIG. 7C is manufactured by the same process as the process 7-4 of the fourth embodiment. At this time, the polycrystalline silicon layer 215 is exposed between the upper surface of the gate electrode inclusion 230 and the SiO 2 film 219. This exposed width is about the same as the film thickness of the polycrystalline silicon layer 215,
It is about 0.2 to 0.3 μm.
【００７８】ＳｉＯ2 膜２１９をマスクとして、多結晶
シリコン層２１５の露出した部分をエッチングし、凹部
２２１を形成する。このとき、エッチングの時間制御に
よりシリコン層２１３が露出しないようにする。凹部２
２１により、ソースまたはドレイン電極となる多結晶シ
リコン層２１５とゲート電極となる多結晶シリコン層２
３２との間の寄生容量を低減することができる。また、
メカノケミカル研磨後に、ゲート電極内包体２３０の上
部に多結晶シリコン層２１５が残った場合にも、多結晶
シリコン層２１５をソース領域とドレイン領域に完全に
分離することができる。Using the SiO 2 film 219 as a mask, the exposed portion of the polycrystalline silicon layer 215 is etched to form a recess 221. At this time, the silicon layer 213 is prevented from being exposed by controlling the etching time. Recess 2
21, the polycrystalline silicon layer 215 to be the source or drain electrode and the polycrystalline silicon layer 2 to be the gate electrode
It is possible to reduce the parasitic capacitance with 32. Also,
Even if the polycrystalline silicon layer 215 remains above the gate electrode inclusion 230 after the mechanochemical polishing, the polycrystalline silicon layer 215 can be completely separated into the source region and the drain region.
【００７９】この後、実施例４の工程８−４と同様に層
間絶縁膜を堆積し、ビアコンタクトホールを開け、この
ビアコンタクトホール内をＡｌで充填して、ソース、ド
レイン用電極を形成する。Thereafter, an interlayer insulating film is deposited, a via contact hole is opened, and the inside of this via contact hole is filled with Al to form source and drain electrodes in the same manner as in step 8-4 of the fourth embodiment. .
【００８０】このように、ゲート電極内包体２３０の両
側に凹部２２１を設けることにより、ソース及びドレイ
ン電極とゲート電極間の寄生容量を低減することがで
き、より高速動作が可能になる。As described above, by providing the recesses 221 on both sides of the gate electrode inclusion 230, the parasitic capacitance between the source and drain electrodes and the gate electrode can be reduced, and higher speed operation becomes possible.
【００８１】また、メカノケミカル研磨後に、ゲート電
極内包体２３０の上部に多結晶シリコン層２１５が残っ
てもソース領域とドレイン領域とを完全に分離すること
ができる。Further, after the mechanochemical polishing, the source region and the drain region can be completely separated even if the polycrystalline silicon layer 215 remains on the upper part of the gate electrode inclusion 230.
【００８２】そのため、多結晶シリコン層２１５の厚さ
をゲート電極内包体２３０の高さに厳密に一致させる必
要がなくなり、ＣＶＤ法による多結晶シリコン層２１５
の堆積工程の制御が容易になる。Therefore, it is not necessary to make the thickness of the polycrystalline silicon layer 215 exactly match the height of the gate electrode inclusion 230, and the polycrystalline silicon layer 215 formed by the CVD method is not necessary.
It becomes easy to control the deposition process.
【００８３】〔実施例６〕図８（ｂ）を参照して、本発
明の実施例６の薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成する
工程の一例を説明する。[Embodiment 6] An example of a process of forming a thin film SOI type nMOSFET of Embodiment 6 of the present invention will be described with reference to FIG.
【００８４】実施例５において、凹部２２１を形成した
後、ＳｉＯ2 膜２１９を除去し、チタン（Ｔｉ）を蒸着
する。約８００℃で熱処理を行い、多結晶シリコン層２
１５表面をシリサイド化する。残ったＴｉはエッチング
で取り除く。このとき、ゲート電極内包体２３０表面に
蒸着されたＴｉはシリサイド化されないため、エッチン
グにより全て取り除かれる。In Example 5, after forming the concave portion 221, the SiO 2 film 219 is removed and titanium (Ti) is vapor-deposited. The polycrystalline silicon layer 2 is heat treated at about 800 ° C.
15 The surface is silicidized. The remaining Ti is removed by etching. At this time, Ti deposited on the surface of the gate electrode encapsulation body 230 is not silicidized and is therefore entirely removed by etching.
【００８５】この後、実施例４の工程８−４と同様に層
間絶縁膜を堆積し、ビアコンタクトホールを開け、この
ビアコンタクトホール内をＡｌで充填して、ソース、ド
レイン用電極を形成する。Thereafter, an interlayer insulating film is deposited, a via contact hole is opened, and the inside of the via contact hole is filled with Al to form source and drain electrodes in the same manner as in step 8-4 of the fourth embodiment. .
【００８６】このように、多結晶シリコン層２１５表面
をシリサイド化することにより、ソース及びドレインの
寄生抵抗を低減することができ、より高速動作が可能に
なる。As described above, by siliciding the surface of the polycrystalline silicon layer 215, the parasitic resistance of the source and drain can be reduced, and higher speed operation can be realized.
【００８７】上記の実施例においては、研磨停止用の誘
電体層としてＳｉＯ2 膜を用いたが、ＳｉＮ膜等他の誘
電体を用いてもよい。下地の導電層との間に高い研磨選
択比が得られればよい。In the above embodiments, the SiO 2 film is used as the dielectric layer for stopping polishing, but other dielectrics such as SiN film may be used. It suffices that a high polishing selection ratio is obtained between the underlying conductive layer.
【００８８】また、ゲート電極２３２上の絶縁膜２３３
とサイドウォール２１４とを、それぞれＳｉＯ2 とＳｉ
Ｎ等の異なる材料にすることが好ましい。異なる材料に
することにより、Ｔｉ蒸着前にサイドウォール２１４を
残し、絶縁膜２３３のみを除去することができる。これ
により、ゲート電極２３２の表面をもシリサイド化する
ことができ、ゲート電極の寄生抵抗を低減するすること
が可能になる。Further, the insulating film 233 on the gate electrode 232.
And the side wall 214 are formed of SiO 2 and Si, respectively.
It is preferable to use different materials such as N. By using different materials, the sidewalls 214 can be left before the Ti deposition and only the insulating film 233 can be removed. As a result, the surface of the gate electrode 232 can also be silicidized, and the parasitic resistance of the gate electrode can be reduced.
【００８９】このとき、絶縁膜２３３と多結晶シリコン
層２１５表面の絶縁膜２１９とを同じ材料にしておくこ
とにより、１回のエッチングで絶縁膜２３３と絶縁膜２
１９を同時に除去することができる。At this time, the insulating film 233 and the insulating film 219 on the surface of the polycrystalline silicon layer 215 are made of the same material, so that the insulating film 233 and the insulating film 2 can be etched once.
19 can be removed at the same time.
【００９０】なお、以上の実施例においては、シート抵
抗を低下させるように薄膜化した素子領域とのコンタク
トをとるための電極材料として、多結晶シリコンまたは
メタルシリサイドを用いたが、本発明においては特にこ
れらに限定する必要はなく、代わりにアモルファスシリ
コンを用いてもよいし、あるいはアルミニウムを用いる
こともできる。In the above embodiments, polycrystalline silicon or metal silicide is used as the electrode material for making contact with the thinned element region so as to reduce the sheet resistance. However, in the present invention, It is not particularly limited to these, and amorphous silicon may be used instead, or aluminum can be used.
【００９１】ただし、アルミニウムを用いた場合には、
素子領域をなすシリコンが吸われる現象（いわゆる「ア
ロイスパイク現象」）の発生を防止するために、公知の
バリアメタル技術、すなわちチタンやチタンナイトライ
ド等の高融点金属またはその化合物を薄膜として素子領
域表面とアルミニウム電極との間に介在させる等の配慮
をする必要がある。However, when aluminum is used,
In order to prevent the occurrence of a phenomenon in which silicon forming the element region is sucked (so-called "alloy spike phenomenon"), a well-known barrier metal technique, that is, a refractory metal such as titanium or titanium nitride or a compound thereof is used as a thin film in the element region It is necessary to take measures such as interposing it between the surface and the aluminum electrode.
【００９２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described above with reference to the embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００９３】[0093]
【発明の効果】以上説明したように、本発明によれば、
ソース・ドレイン領域を含むシリコン層を、そのシート
抵抗を増加させることなく、薄膜化することができるよ
うに改良したＭＯＳＦＥＴ構造を有する半導体装置およ
びその製造方法が提供される。As described above, according to the present invention,
Provided is a semiconductor device having a MOSFET structure improved so that a silicon layer including a source / drain region can be thinned without increasing its sheet resistance, and a manufacturing method thereof.
【図１】ＳＯＩウエハ上に本発明の薄膜ＭＯＳＦＥＴ構
造を作製する実施例１の工程の一例を示す断面図であ
る。FIG. 1 is a cross-sectional view showing an example of a process of Example 1 for manufacturing a thin film MOSFET structure of the present invention on an SOI wafer.
【図２】本発明に用いる貼り合わせＳＯＩウエハの作製
手順の一例を示す断面図である。FIG. 2 is a cross-sectional view showing an example of a procedure for producing a bonded SOI wafer used in the present invention.
【図３】バルクのシリコンウエハ上に本発明の薄膜ＭＯ
ＳＦＥＴ構造を作製する実施例２の工程の一例を示す断
面図である。FIG. 3 is a thin film MO of the present invention on a bulk silicon wafer.
It is sectional drawing which shows an example of the process of Example 2 which produces a SFET structure.
【図４】ＳＯＩウエハ上に本発明の薄膜ＭＯＳＦＥＴ構
造を作製する実施例３の工程の一例を示す断面図であ
る。FIG. 4 is a cross-sectional view showing an example of a process of Example 3 for producing a thin film MOSFET structure of the present invention on an SOI wafer.
【図５】メカノケミカル研磨における過度の研磨の程度
を実験するためのテストパターンを有する基板の断面図
である。FIG. 5 is a cross-sectional view of a substrate having a test pattern for testing the degree of excessive polishing in mechanochemical polishing.
【図６】図５のテストパターンを用いてメカノケミカル
研磨を行った場合の研磨後の多結晶シリコン層の厚さを
示すグラフである。6 is a graph showing the thickness of the polycrystalline silicon layer after polishing when mechanochemical polishing was performed using the test pattern of FIG.
【図７】ＳＯＩウエハ上に本発明の薄膜ＭＯＳＦＥＴ構
造を作製する実施例４の工程の一例を示す断面図であ
る。FIG. 7 is a cross-sectional view showing an example of a process of Example 4 for producing a thin film MOSFET structure of the present invention on an SOI wafer.
【図８】ＳＯＩウエハ上に本発明の薄膜ＭＯＳＦＥＴ構
造を作製する実施例５、６の工程の一例を示す断面図で
ある。FIG. 8 is a cross-sectional view showing an example of steps of Examples 5 and 6 for manufacturing the thin film MOSFET structure of the present invention on an SOI wafer.
【図９】従来の薄膜ＳＯＩ型ｎＭＯＳＦＥＴ構造を示す
断面図である。FIG. 9 is a cross-sectional view showing a conventional thin film SOI type nMOSFET structure.
１０ ＳＯＩ基板
１１ 支持基板
１２ 素子形成用基板
１３ ＣＶＤ酸化膜
１４ フィールド酸化膜
１５ ソース・ドレイン領域（Ｓ・Ｄ）を含むシリコン
層
１６ ゲート酸化膜
１７ 電極電極本体
１８ 層間絶縁膜としての酸化膜
１９Ｓ ソース電極
１９Ｄ ドレイン電極
２０１ 貼り合わせＳＯＩウエハ
２１０ 素子形成用シリコン基板
２１１ フィールド酸化膜
２１２ ＣＶＤ酸化膜（またはＣＶＤ窒化膜）
２１３ ソース・ドレイン領域を形成するためのシリコ
ン層
２１４ サイドウォール用のＣＶＤ酸化膜（第２の絶縁
膜）
２１５ 多結晶シリコンの層
２１６ 層間絶縁膜としてのＣＶＤ酸化膜
２１７ ソース電極
２１８ ドレイン電極
２１９ ＳｉＯ2 膜
２２０ 支持基板用シリコン基板
２２１ 凹部
２３０Ａ ゲート電極内包体中央部
２３０ ゲート電極内包体
２３１ ゲート酸化膜の層
２３２ ゲート電極本体用の導電層としての多結晶シリ
コン層
２３３ ゲート電極上部を被覆するためのＣＶＤ酸化膜
（第１の絶縁膜）
４１０ シリコンウエハ
４１１ フィールド酸化膜
４１３ シリコン領域
４１４ サイドウォール
４１５ 多結晶シリコンの層
４１６ 層間絶縁膜としてのＣＶＤ酸化膜
４１７ ソース電極
４１８ ドレイン電極
４３０ ゲート電極内包体
４３１ ゲート酸化膜
４３２ ゲート電極本体用の導電層としての多結晶シリ
コン層
４３３ ゲート電極上部を被覆するためのＣＶＤ酸化膜
（第１の絶縁膜）10 SOI Substrate 11 Supporting Substrate 12 Element Forming Substrate 13 CVD Oxide Film 14 Field Oxide Film 15 Silicon Layer 16 Including Source / Drain Regions (S / D) 16 Gate Oxide Film 17 Electrode Electrode Body 18 Oxide Film 19S as Interlayer Insulation Film Source electrode 19D Drain electrode 201 Bonded SOI wafer 210 Device forming silicon substrate 211 Field oxide film 212 CVD oxide film (or CVD nitride film) 213 Silicon layer 214 for forming source / drain regions 214 CVD oxide film for sidewalls (Second Insulating Film) 215 Polycrystalline Silicon Layer 216 CVD Oxide Film 217 as Interlayer Insulating Film Source Electrode 218 Drain Electrode 219 SiO 2 Film 220 Supporting Silicon Substrate 221 Recess 230A Gate Electrode Inner Body Central 230 Gate Electrode Inner body 2 1 Layer of Gate Oxide Film 232 Polycrystalline Silicon Layer 233 as Conductive Layer for Gate Electrode Body CVD Oxide Film (First Insulating Film) 410 for Covering Top of Gate Electrode 410 Silicon Wafer 411 Field Oxide Film 413 Silicon Region 414 Sidewalls 415 Polycrystalline silicon layer 416 CVD oxide film 417 as interlayer insulating film Source electrode 418 Drain electrode 430 Gate electrode inclusion body 431 Gate oxide film 432 Polycrystalline silicon layer 433 as conductive layer for gate electrode body Top of gate electrode CVD oxide film (first insulating film) for coating
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−289139（ＪＰ，Ａ) 特開 昭62−117329（ＪＰ，Ａ) 特開 昭60−240157（ＪＰ，Ａ) 特開 平２−228041（ＪＰ，Ａ) 特開 平２−231728（ＪＰ，Ａ) 特開 昭61−77364（ＪＰ，Ａ) 特開 平２−177433（ＪＰ，Ａ) 特開 平４−30555（ＪＰ，Ａ) 特開 平６−333944（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/76 H01L 27/12 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-3-289139 (JP, A) JP-A-62-117329 (JP, A) JP-A-60-240157 (JP, A) JP-A-2- 228041 (JP, A) JP-A 2-231728 (JP, A) JP-A 61-77364 (JP, A) JP-A 2-177433 (JP, A) JP-A 4-30555 (JP, A) JP-A-6-333944 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29/786 H01L 21/336 H01L 21/76 H01L 27/12
Claims (20)
内に反対導電型の不純物を添加して形成されるソース領
域及びドレイン領域と、 前記絶縁ゲート構造の側面に形成された絶縁性のサイド
ウォールと、 前記サイドウォールの一方の側面から前記ソース領域の
表面まで、及び前記サイドウォールの他方の側面から前
記ドレイン領域の表面までをそれぞれ連続的に覆うよう
に形成されたソース領域導電層及びドレイン領域導電層
と、 前記絶縁ゲート構造近傍以外の部分でソース領域導電層
及びドレイン領域導電層表面を覆い、該導電層とは研磨
特性の異なる絶縁層とを含み、 前記絶縁ゲート構造近傍で、前記絶縁層で覆われていな
い前記ソース領域導電層及びドレイン領域導電層の上面
と、前記絶縁層の上面とが、同一平面上に位置する 半導
体装置。1. A semiconductor layer of one conductivity type, an insulated gate structure formed on the semiconductor layer, and impurities of opposite conductivity type added to the semiconductor layers on both sides so as to sandwich the insulated gate structure. A source region and a drain region, an insulating sidewall formed on a side surface of the insulated gate structure, one side surface of the sidewall to the surface of the source region, and the other side wall of the sidewall. a source region conductive layer and the drain region conductive layer up to the surface of the drain region is formed such that each continuously covers from the side, the source region electrically conductive layer at a portion other than the insulated gate structure near
And covers the surface of the drain region conductive layer and polishes the conductive layer.
An insulating layer having different characteristics, and is not covered with the insulating layer near the insulated gate structure.
The upper surface of the source region conductive layer and the drain region conductive layer
And a top surface of the insulating layer on the same plane .
絶縁膜で囲まれており、前記半導体層表面と前記フィー
ルド絶縁膜表面とが同一平面内にある請求項１記載の半
導体装置。Wherein said semiconductor layer is surrounded on its periphery by the field insulating film, a semiconductor device according to claim 1, wherein said semiconductor layer surface and the field insulating film surface is within the same plane.
は、前記サイドウォール直下の部分はより外側の部分と
較べて比較的低濃度であることを特徴とする請求項１な
いし２記載の半導体装置。3. The semiconductor device according to claim 1, wherein the source region and the drain region have a relatively low concentration in a portion immediately below the sidewall as compared with an outer portion.
いることを特徴とする請求項１〜３のいずれかに記載の
半導体装置。4. The semiconductor device according to claim 1, wherein the semiconductor layer is formed on an insulating layer.
下であることを特徴とする請求項４記載の半導体装置。5. The semiconductor device according to claim 4, wherein the semiconductor layer has a thickness of about 100 nm or less.
び前記サイドウォール直下のみに形成されていることを
特徴とする請求項４ないし５記載の半導体装置。6. The semiconductor device according to claim 4, wherein the semiconductor layer is formed only under the insulated gate structure and the sidewall.
領域導電層は、多結晶シリコン層である請求項１〜６の
いずれかに記載の半導体装置。7. The semiconductor device according to claim 1 , wherein the source region conductive layer and the drain region conductive layer are polycrystalline silicon layers.
領域導電層は、メタルシリサイド層である請求項１〜６
のいずれかに記載の半導体装置。Wherein said source region conductive layer and the drain region electrically conductive layer according to claim 6 is a metal silicide layer
The semiconductor device according to any one of 1.
領域導電層は、多結晶シリコン層とメタルシリサイド層
の２層構造である請求項１〜６のいずれかに記載の半導
体装置。9. The semiconductor device according to claim 1 , wherein the source region conductive layer and the drain region conductive layer have a two-layer structure of a polycrystalline silicon layer and a metal silicide layer.
メタルシリサイド層の２層構造である請求項９記載の半
導体装置。10. The semiconductor device according to claim 9, wherein the gate electrode has a two-layer structure of a polycrystalline silicon layer and a metal silicide layer.
内に反対導電型の不純物を添加して形成されるソース領
域及びドレイン領域と、 前記絶縁ゲート構造の側面に形成された絶縁性のサイド
ウォールと、 前記サイドウォールの一方の側面から前記ソース領域の
表面まで、及び前記サイドウォールの他方の側面から前
記ドレイン領域の表面までをそれぞれ連続的に覆うよう
に形成されたソース領域導電層及びドレイン領域導電層
と、 前記絶縁ゲート構造近傍以外の部分でソース領域導電層
及びドレイン領域導電層表面を覆い、該導電層とは研磨
特性の異なる絶縁層とを含み、 前記ソース領域導電層及び前記ドレイン領域導電層は、
前記絶縁層で覆われていない部分で、覆われている部分
よりも厚さが減少していることを特徴とする半導体装
置。11. A semiconductor layer of one conductivity type, an insulated gate structure formed on the semiconductor layer, and the semiconductor layers on both sides so as to sandwich the insulated gate structure.
Source region formed by adding impurities of opposite conductivity type
Regions and drain regions, and insulating sides formed on the sides of the insulated gate structure.
Of the source region from one side of the wall and the sidewall
To the front and from the other side of the sidewall
To cover the surface of the drain region continuously.
Source region conductive layer and drain region conductive layer formed on
And the source region conductive layer except in the vicinity of the insulated gate structure.
And covers the surface of the drain region conductive layer and polishes the conductive layer.
An insulating layer having different characteristics, the source region conductive layer and the drain region conductive layer,
Wherein at a portion not covered with the insulating layer, the thickness than portion covered is reduced semiconductors devices it said.
する際に、 （１）半導体層上に、ゲート電極を半導体層から絶縁す
るゲート酸化膜の層と、ゲート酸化膜上のゲート電極用
導電層と、ゲート電極上部を被覆するための第１の絶縁
層とをこの順に形成する工程と、 （２）前記工程（１）で形成された３層をフォトプロセ
ス及びエッチングにより加工して、前記半導体層上にこ
れら３層から成るゲート電極内包体中央部を形成すると
共に前記半導体層の一部を露出する工程と、 （３）前記工程（２）で露出された前記半導体露出部分
に不純物をドーピングし、ソース領域及びドレイン領域
を形成する工程と、 （４）前記ゲート電極内包体中央部の両側面を第２の絶
縁膜で覆うことにより、ゲート電極内包体を形成する工
程と、 （５）少なくとも前記ゲート電極内包体上からその両側
で前記工程（２）で露出された前記半導体層露出部分上
までを包含する基板領域上に、不純物がドープされた多
結晶シリコンまたはメタルシリサイドから成る導電層を
形成する工程と、 （６）フォトプロセス及びエッチングにより前記導電層
を加工して、少なくとも前記ゲート電極内包体からその
両側の前記半導体層露出部分までを連続的に覆う前記導
電層のパターンを形成する工程と、 （７）前記ゲート電極内包体頂部上の前記導電層を研磨
により除去する工程と を含み、 さらに、前記工程（５）の後に、前記導電層表面に該導
電層と研磨特性の異なる絶縁膜を形成する工程を含み、
堆積される導電層と絶縁膜の全膜厚は、前記ゲート電極
内包体の高さと等しく、 前記工程（６）は、前記導電層のエッチングの前に導電
層が形成されるパターンに合わせて前記絶縁膜をエッチ
ングする工程を含み、 前記工程（７）は、前記ゲート電極内包体頂部上の前記
絶縁膜を研磨により除去する工程を含む 半導体装置の製
造方法。12. When forming a MOSFET structure on a semiconductor layer, (1) a layer of a gate oxide film for insulating a gate electrode from the semiconductor layer on the semiconductor layer, and a conductive layer for a gate electrode on the gate oxide film. And a step of forming a first insulating layer for covering the upper part of the gate electrode in this order, and (2) the three layers formed in the step (1) are processed by a photo process and etching to form the semiconductor. Forming a central portion of the gate electrode inclusion body consisting of these three layers on the layer and exposing a part of the semiconductor layer; and (3) doping the semiconductor exposed portion exposed in the step (2) with impurities. And (4) forming a gate electrode inclusion body by covering both side surfaces of the central portion of the gate electrode inclusion body with a second insulating film, (5) Few In addition, a conductive layer made of polycrystalline silicon or metal silicide doped with impurities is formed on a substrate region including both the gate electrode encapsulation body and both sides thereof up to the exposed portion of the semiconductor layer exposed in the step (2). And (6) processing the conductive layer by a photo process and etching to form a pattern of the conductive layer that continuously covers at least the gate electrode inclusion body and the exposed portions of the semiconductor layer on both sides thereof. a step of, (7) viewing including the step of removing by polishing the conductive layer on the gate electrode contained body top, further, after the step (5), the electrically to the conductive layer surface
Including a step of forming an insulating film having a polishing property different from that of the electrode layer,
The total thickness of the conductive layer and the insulating film to be deposited depends on the above-mentioned gate electrode.
Equal to the height of the encapsulant, the step (6) is performed before the etching of the conductive layer.
Etch the insulating film according to the pattern in which the layer is formed
And the step (7) comprises:
A method of manufacturing a semiconductor device, comprising a step of removing an insulating film by polishing .
熱性マスクを用いて、耐熱性マスクの被着されていない
領域を熱的に酸化し、フィールド酸化膜を形成する工程
と、 前記耐熱性マスクを剥離して露出した前記第１の半導体
基板表面と前記フィールド酸化膜表面とに第３の絶縁膜
を形成する工程と、 前記第３の絶縁膜表面を平坦化する工程と、 前記第３の絶縁膜表面に第２の半導体基板を貼り合わせ
る工程と、 前記第１の半導体基板を、前記フィールド酸化膜表面は
露出し、かつ前記第３の絶縁膜表面は露出しないように
研磨または研削して、残余の前記第１の半導体基板を一
導電型の素子領域とする工程と を含み、 前記工程（１）において、その上に前記ゲート電極内包
体を形成する前記半導体層は、前記素子領域であること
を特徴とする請求項１２記載の半導体装置の製造方法。13. Prior to the step (1), a non-deposited region of the heat-resistant mask is thermally oxidized by using a heat-resistant mask selectively patterned on the surface of the first semiconductor substrate. And forming a field oxide film, forming a third insulating film on the exposed surface of the first semiconductor substrate and the surface of the field oxide film by peeling off the heat resistant mask, and Planarizing the surface of the insulating film, bonding the second semiconductor substrate to the surface of the third insulating film, exposing the first semiconductor substrate with the surface of the field oxide film exposed, and Polishing the surface of the insulating film so that it is not exposed, and making the remaining first semiconductor substrate into an element region of one conductivity type. In the step (1), the gate is formed thereon. Said half forming an electrode inclusion 13. The method of manufacturing a semiconductor device according to claim 12 , wherein the conductor layer is the element region.
後に行うことを特徴とする請求項１２ないし１３記載の
半導体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 12 , wherein the step (6) is performed after the step (7).
半導体基板表面からの深さが１００ｎｍ程度以下である
ように形成することを特徴とする請求項１３記載の半導
体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 13 , wherein the field oxide film is formed so that the depth from the surface of the first semiconductor substrate is about 100 nm or less.
にドープされた不純物を、前記半導体層中に拡散させる
ことにより、ソース及びドレイン領域を形成することを
特徴とする請求項１２〜１５のいずれかに記載の半導体
装置の製造方法。16. After the step (5), the doped conductive layer impurity, by diffusing into the semiconductor layer, claim and forming source and drain regions 12 16. The method of manufacturing a semiconductor device according to any one of 15 .
極内包体中央部の側面を覆う第２の絶縁膜を形成するた
めのエッチングにより、それにより形成される前記ゲー
ト電極内包体の直下部分以外の前記素子領域を除去して
その下の前記第３の絶縁膜を露出させ、 前記工程（５）において、少なくとも前記ゲート電極内
包体からその直下にある前記素子領域の側面を経て露出
した前記第３の絶縁膜までを包含する基板領域上に、不
純物がドープされた多結晶シリコンまたはメタルシリサ
イドの層を形成し、 前記工程（６）において、フォトプロセス及びエッチン
グにより前記導電層を加工して、前記ゲート電極内包体
からその両側面直下の前記素子領域側面を経て露出した
前記第３の絶縁膜までを連続的に覆う、前記導電層のパ
ターンを形成することを特徴とする請求項１３〜１５の
いずれかに記載の半導体装置の製造方法。17. In the step (4), by etching for forming a second insulating film that covers the side surface of the central portion of the gate electrode inclusion body, other than the portion directly below the gate electrode inclusion body formed thereby. The element region is removed to expose the third insulating film thereunder, and in the step (5), at least the gate electrode inclusion body is exposed through the side surface of the element region immediately thereunder. An impurity-doped polycrystalline silicon or metal silicide layer is formed on the substrate region including the insulating film of No. 3, and in the step (6), the conductive layer is processed by photoprocess and etching, A pattern of the conductive layer is formed so as to continuously cover from the gate electrode inclusion body to the third insulating film exposed through the side surface of the element region immediately below both side surfaces thereof. The method of manufacturing a semiconductor device according to any one of claims 13 to 15, characterized in that.
マスクとして前記導電層をエッチングして、前記ゲート
電極内包体側面の少なくとも一部を露出させる導電層エ
ッチング工程を含む請求項１２記載の半導体装置の製造
方法。18. After the step (7), said insulating layer the conductive layer is etched using as a mask, according to claim 12 including a conductive layer etch step to expose at least a portion of the gate electrode contained body side Of manufacturing a semiconductor device of.
後に、前記絶縁膜を除去し、基板表面に金属膜を形成す
る金属膜形成工程と、 熱処理することにより、前記導電層表面をメタルシリサ
イド化する熱処理工程と を含む請求項１８記載の半導体装置の製造方法。19. A metal film forming step of removing the insulating film and forming a metal film on the surface of the substrate after the step of etching the conductive layer, and a heat treatment to metal-silicide the surface of the conductive layer. The method of manufacturing a semiconductor device according to claim 18 , further comprising a heat treatment step.
前記第１の絶縁層を除去する工程を含み、前記熱処理工
程において、前記ゲート電極本体の表面をメタルシリサ
イド化することを特徴とする請求項１９記載の半導体装
置の製造方法。20. Further, before the metal film forming step,
20. The method of manufacturing a semiconductor device according to claim 19 , further comprising the step of removing the first insulating layer, wherein the surface of the gate electrode body is metal-silicided in the heat treatment step.
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