JP3480830B2 - ドライバ回路 - Google Patents

ドライバ回路

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JP3480830B2
JP3480830B2 JP2000116973A JP2000116973A JP3480830B2 JP 3480830 B2 JP3480830 B2 JP 3480830B2 JP 2000116973 A JP2000116973 A JP 2000116973A JP 2000116973 A JP2000116973 A JP 2000116973A JP 3480830 B2 JP3480830 B2 JP 3480830B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体回路の分野
に関し、特に、シリコン・オン・インシュレータ半導体
回路のディジタル論理電圧レベル間の遷移速度を増すた
めの回路に関する。
【０００２】
【従来の技術】集積回路技術の小形化、高密度化に伴
い、１つのチップ上でのシステム・レベルの機能統合が
可能になり、かつ望ましいものになっている。チップ
は、特定の機能を実行するために数千個ないし数百万個
のトランジスタが相互接続されたシリコンなどの半導体
基板の１つであると理解されている。半導体回路の小形
化は、単一チップ上にシステム回路を設けることができ
るなど、望ましい品質を持っており、それにより、シス
テム回路の速度および能力が増加する。
【０００３】このようにして、システム・レベルの機能
統合によってメモリおよび論理機能が単一チップ上に併
合（マージ）されるようになった。ダイナミック・ラン
ダム・アクセス・メモリ（「ＤＲＡＭ」）のセルは小さ
い面積を占めるので、ＤＲＡＭはこのような併合された
システム統合にとって魅力的なものである。したがっ
て、潜在的にＤＲＡＭセルにより、多数のメモリ・セル
を回路論理機能と統合することができる。
【０００４】にもかかわらず、トランジスタがより小さ
くより高速になるにつれ、トランジスタ相互接続による
遅延はより頻繁になり、トランジスタの速度を制限する
ことになる。
【０００５】併合されたシステム統合に使用可能なシリ
コン・オン・インシュレータ（「ＳＯＩ」）などの半導
体技術の出現により、トランジスタの一層の小形化が可
能になった。ＳＯＩチップは、石英またはサファイアな
どの絶縁基板上にあるかまたは通常は二酸化ケイ素であ
る電気絶縁層によってバルク・シリコン基板から分離さ
れた単結晶シリコンの比較的薄い層を有する階層化構造
である。
【０００６】ＳＯＩ構造は、従来のバルク・デバイスよ
り小さい接合領域と、より単純な分離構造と、より急勾
配のサブスレショルド電圧傾斜とを備えたデバイスをも
たらす。その利点は、寄生キャパシタンスおよび漏れ電
流の低減と、速度損失なしにより低い供給電圧および閾
値電圧を使用できることであった。
【０００７】一般に、キャパシタンスとは、ある構造が
電荷を蓄積する能力に関する電気特性である。通常、単
にトランジスタを「オン」および「オフ」にするために
必要な実際の時間とは対照的に、キャパシタンスを充電
するためには比較的長い時間が必要である。
【０００８】ＳＯＩ技術により、トランジスタの接合領
域キャパシタンスが削減され、２００〜３００パーセン
トの速度向上と、バルク・シリコン相当品に対して最高
９０パーセントの電力削減、ならびに１ボルト以下への
動作電圧の低下（Ｖｄｄ）が認識される。
【０００９】バルク相補型金属酸化膜半導体（「ＣＭＯ
Ｓ」）デバイスの製作では、ウェル構造およびその他の
このような分離構造により、集積回路のパフォーマンス
に有害な寄生効果がもたらされ、どのくらい緊密にデバ
イスをパックできるかに関する制約が課される。対照的
に、ＳＯＩ構造の分離層により、高電圧デバイスと低電
圧デバイスを極めて接近して統合することができる。ま
た、この分離層は、シリコン導波管のパターン形成およ
びセンサ膜または３Ｄ構造の製作の際にエッチ・ストッ
プとして機能することもできる。熱によりまたは放射線
被爆により誘導される漏れ電流は削減され、自動車およ
び宇宙用エレクトロニクスでＳＯＩデバイスを使用でき
るようになる。
【００１０】新しい半導体構造はＳＯＩ技術に関連する
ので、金属酸化膜半導体電界効果トランジスタ（「ＭＯ
ＳＦＥＴ」）などのＣＭＯＳデバイスの切換え速度をさ
らに増すようなやり方で構造の微妙な差違に対処するた
めの回路が設計された。
【００１１】Ｈｕ他に対して１９９６年９月２４日に発
行された米国特許第５５５９３６８号では、クロック・
ドライバおよび大型バッファで使用する大型トランジス
タを実施する回路のために０．６ボルトまたはそれ以下
という超低電圧で動作するための集積回路を開示してい
る。開示された構造は、順方向ボディ・バイアスをトラ
ンジスタに提供するためにボディ接続へのゲートを含む
ＳＯＩ構造内に形成されたＭＯＳＦＥＴである。デバイ
スの電流駆動を強化するために、トランジスタには順方
向のボディ・バイアスがかけられる。
【００１２】
【発明が解決しようとする課題】シリコン・オン・イン
シュレータ電源の懸念を除けば、ＳＯＩ技術の特徴をさ
らに利用すると同時にダイナミック回路用の相互接続ノ
ードを予測可能な回路動作用の既知のレベルに導くため
にＳＯＩベースのデバイスの遷移速度をさらに増す必要
性が存在する。また、回路負荷に結合されたドライバ回
路でも、このような特徴の必要性が存在する。
【００１３】
【課題を解決するための手段】したがって、ボディ電圧
制御段と電圧クランプ段とを有するシリコン・オン・イ
ンシュレータ・ドライバ回路を提供する。ボディ電圧制
御段は、入力制御信号に応答して、出力ドライバ信号を
供給する。
【００１４】ボディ電圧制御段は、組合せ論理回路に電
気的に結合するための端子を備えた第１のトランジスタ
と、トランジスタが活動状態になったときにトランジス
タの閾値電圧が低減されるように入力制御信号に電気的
に結合されるボディ接点とを有する。トランジスタの閾
値電圧の低減によって、論理「１」の電圧レベルから論
理「０」の電圧レベルに遷移するためにトランジスタ・
ドレイン領域から測定した遅延時間が削減されることは
容易に分かるだろう。電圧クランプ段は、第１のトラン
ジスタが非活動状態になっているときに端子が基準電圧
に電気的に結合されるように入力制御信号に応答する第
２のトランジスタを有する。
【００１５】
【発明の実施の形態】以下の説明では、本発明を完全に
理解するために具体的な詳細を示す。しかし、当業者で
あれば、このような具体的な詳細なしで本発明を実施で
きることに留意されたい。また、従来のＳＯＩ（シリコ
ン・オン・インシュレータ）ＭＯＳＦＥＴ（金属酸化膜
半導体電界効果トランジスタ）技術で本発明を実施する
ことができ、以下に記載する実施の形態は既知のＳＯＩ
およびＣＭＯＳ（相補型金属酸化膜半導体）の規則およ
び方法に従って設計され製作された場合にそれに応じて
機能することは理解されるだろう。このような規則およ
び方法は、当業者には既知のものであり、本発明を完全
に示すために必要であると思われる程度を除き、以下で
は繰り返し説明しない。
【００１６】次に添付図面を参照するが、図示の要素は
必ずしも一定の縮尺で示されておらず、同様または類似
の要素は複数の図を通して同じ参照番号で示す。
【００１７】まず、図１を参照すると、ＳＯＩ技術で使
用するための改良されたドライバ回路１００を示す回路
レベルの概略図が示されている。この改良されたドライ
バ回路は、線ＷＬ上で論理「１」の電圧レベルから論理
「０」の電圧レベルに駆動するための時間を短縮するた
めのボディ電圧制御段１０２と、電圧クランプ段１０４
とを有する。
【００１８】各段は、ｎドープまたはｐドープの導電型
を有するＭＯＳＦＥＴで実施され、したがって、これら
はｎＭＯＳまたはｐＭＯＳとも呼ばれる。図１に示す実
施の形態では、制御段１０２はｎＭＯＳトランジスタＱ
１およびＱ２を有し、電圧クランプ段１０４はｐＭＯＳ
トランジスタＱ４を有する。
【００１９】ボディ電圧制御段１０２は、ドレイン端子
１０６と、ソース端子１０８と、ゲート端子１１０と、
ボディ端子１１２とを有する第１のトランジスタＱ１を
有する。「ソース」および「ドレイン」というラベルは
接続を参照するためのものであり、トランジスタ・コン
ポーネントの拡散領域はそれを通って流れる電流の方向
に応じて「ソース」または「ドレイン」として機能でき
ることに留意されたい。ＳＯＩ技術の状況では、ボディ
端子という用語は「ボディ接点」とも呼ばれ、これは集
積回路のボディとの電気結合であり、集積回路上で定義
されたトランジスタに固有のものにすることができる。
ＳＯＩ半導体構造に関する考察は、アサデラギ（Assade
raghi）他に１９９８年７月２１日に発行された米国特
許第５７８４３１１号に示されており、これは参照によ
り本明細書に組み込まれる。好ましいことに、ボディ端
子またはボディ接点は、低キャパシタンスを有し、ボデ
ィ端子を提供するトランジスタに匹敵する空間を占有す
る。
【００２０】ドレイン端子１０６は、第２のトランジス
タＱ２のドレイン端子１１４に電気的に結合されるが、
これは信号線ＷＬを提供する電気ノードも提供する。ト
ランジスタＱ２のソース端子１１６は、第１のトランジ
スタＱ１のボディ端子１１２に電気的に結合される。
【００２１】トランジスタＱ２のゲート端子１１８とト
ランジスタＱ１のゲート端子１１０は信号線ＳＬ１に電
気的に結合される。このようにして、信号線ＳＬ１が論
理「１」の電圧に移行すると、トランジスタＱ１および
トランジスタＱ２はＯＮ状態になる。トランジスタＱ２
のソース端子１１６が第１のトランジスタＱ１のボディ
端子１１２に電気的に結合されていることにより、トラ
ンジスタＱ１の閾値電圧ＶTが減少する（その動作は、
ＷＬがノード１１６より高い電位になっている場合にの
み発生する）。閾値電圧ＶTは、当業者には既知のよう
に、トランジスタＱ１内に導電チャネルを生成するため
に必要なゲート・ソース間電圧の量である。
【００２２】トランジスタＱ１のボディはトランジスタ
Ｑ２によって充電されるので、閾値電圧ＶTの値は低減
され、Ｑ１のドレイン領域に関してＶDD電圧から接地電
圧レベルに遷移するトランジスタＱ１の速度を増加す
る。すなわち、線ＷＬが論理「１」の電圧になっている
ときに、正電圧信号がボディ端子１１２に与えられ、ト
ランジスタＱ１がワード線ＷＬを論理「１」の電圧レベ
ルから論理「０」の電圧レベルに切り替えるためのチャ
ネル・パフォーマンスを改善する。集積回路ボディを充
電して遷移速度または率を増加することは、上記で詳述
したように寄生キャパシタンスが低いというＳＯＩ特性
によって促進される。すなわち、他の半導体技術に共通
のキャパシタンスの充電および放電に時間が費やされな
い。
【００２３】電圧クランプ段１０４は、ドレイン端子１
２０と、ソース端子１２２と、ゲート端子１２４とを備
えたトランジスタＱ４を有する。ドレイン端子１２０は
接地電圧ソース１２６に電気的に結合される。ソース端
子１２２はトランジスタＱ１のソース端子１０８に電気
的に結合される。ゲート端子１２４は信号線ＳＬ１に電
気的に結合される。
【００２４】電圧クランプ段１０４は、トランジスタＱ
１がＯＦＦのときにノードＮに既知の電圧を供給する。
すなわち、信号線ＳＬ１からの入力が論理「０」の電圧
になっているときに、ＭＯＳＦＥＴ Ｑ４はＯＮにな
る。逆に言えば、トランジスタＱ１およびＱ２はＯＦＦ
になる。トランジスタＱ１は、トランジスタＱ２のドレ
イン端子１１４からボディ端子１１２へ電圧充電が行わ
れない。トランジスタＱ４は、トランジスタＱ１のソー
ス端子１０８を接地電圧ソース１２６に電気的に結合す
る。
【００２５】電圧クランプ段１０４は、集積回路デバイ
ス間の接続部に既知の電圧レベルを供給するためにダイ
ナミック回路構成との組合せで実施することができる。
さらに、電圧クランプ段１０４は、トランジスタＱ１の
ソース端子１０８を接地電圧ソース１２６によって供給
された接地レベルに維持し、トランジスタＱ１のボディ
電圧は低レベルに保持され（ＷＬがノード１１６より低
い電位になっている場合）、高い閾値電圧ＶTを提供す
る。このようにして、改良されたドライバ回路１００
は、より高いノイズ耐性を有し、回路１００のノイズ誘
導活動化によって信号線ＷＬ上に置かれる意図しない信
号を最小限にする。さらに、ドライバ回路１００は、ノ
ードＮが接地レベルの電圧になっているために、線ＳＬ
１上の入力ノイズに対してあまり敏感ではない。したが
って、トランジスタＱ１のゲート・ソース間電圧ＶGSが
０ボルトである場合、トランジスタＱ１の閾値電圧ＶT
はノードＮが浮動する場合、または既知の正電圧レベル
に結合されないままにされる場合よりも高くなる。
【００２６】改良されたドライバ回路１００は、併合さ
れたメモリおよび論理機能で使用することができる。図
１に示すように、改良されたドライバ回路は、トランジ
スタＱ３によって表されるＮＡＮＤ論理回路のような論
理回路と組み合わされる。トランジスタＱ３のソース端
子１３０はノードＮに結合される。ドレイン端子１３２
は、接地電圧ソース１２６に結合するかまたは他の論理
回路を形成する他のトランジスタ回路に結合することが
できる。この論理回路は、ゲート端子１３３に結合され
た論理制御線ＳＬ２によって活動化される。
【００２７】論理回路は、性質上、スタティックまたは
ダイナミックなものにすることができる。スタティック
論理回路は、複雑ではないｎＭＯＳまたはＣＭＯＳ構造
のスタティックまたは定常状態の動作に基づいて論理機
能の多様な実施を可能にする。言い換えれば、スタティ
ック・ゲートにおける有効な出力レベルは、問題の回路
の定常状態動作点に関連付けられている。したがって、
典型的なスタティック論理ゲートは所与の遅延時間後に
印加入力電圧に対応する出力を生成し、電源が供給され
る限り、その出力レベル（または状態）を保持すること
ができる。しかし、この手法では、１つの機能を実施す
るために多数のトランジスタが必要になる可能性があ
り、相当な遅延時間を引き起こす可能性がある。
【００２８】回路遅延およびシリコン領域の低減が主た
る考慮事項である高密度ハイパフォーマンス・ディジタ
ル実施では、ダイナミック論理回路はスタティック論理
回路を上回る利点をもたらすことができる。ダイナミッ
ク論理ゲート動作は、定常状態の回路動作に頼るのでは
なく、寄生ノード・キャパシタンスにおける電荷の一時
的（過渡的）蓄積に依存する。キャパシタ内の蓄積電荷
は無期限に保持することができないので、この動作特性
は内部電圧レベルの定期的な更新を必要とする。その結
果として、ダイナミック論理回路は、周期的な電荷転送
リフレッシュのために定期的なクロック信号、すなわち
タイミング規則を必要とする。
【００２９】改良されたドライバ回路１００は、併合さ
れたメモリおよび論理機能回路の一例であるアレイ・ワ
ード線ドライバとともに使用することができる。ワード
線ドライバはメモリ・アレイ内に配置され、このアレイ
は、水平の行と垂直の列からなるアレイ状にメモリ・セ
ルが配置されたデータ記憶構造またはコアを有する。各
メモリ・セルは、１ビットのバイナリ情報を記憶するこ
とができる。メモリ・アレイの各メモリ・セルは、同じ
行内の他のセルと共通接続を共用し、同じ列内の他のセ
ルともう１つの共通接続を共用する。この構造には、ワ
ード線とも呼ばれる２N行と、ビット線とも呼ばれる２M
列が存在する。このアレイ内のメモリ・セルの総数は２
M×２Nである。特定のメモリ・セルにアクセスするに
は、対応するビット線と対応するワード線を選択しなけ
ればならない。この行および列選択動作は、行および列
デコーダによってそれぞれ実施される。
【００３０】ドライバ回路１００は、回路ドライバのｎ
ＭＯＳ段である。ｎＭＯＳ実施であるので、ドライバ回
路１００はプルダウン回路とも呼ばれる。というのは、
促進される論理切換えとして論理「１」の電圧レベルか
ら論理「０」の電圧レベルへの引下げが行われるからで
ある。ドライバ回路１００はｐＭＯＳ段としても実施可
能であり、論理切換えとして論理「０」の電圧レベルか
ら論理「１」の電圧レベルへの引上げが行われるプルア
ップ変形を提供することに留意されたい。
【００３１】ドライバ回路１００がドライバ回路コンポ
ーネントを必要とする他の回路構成にも適用可能である
ことは、当業者であれば容易に分かるはずである。たと
えば、ドライバ回路１００は、信号線ＷＬに結合された
ダイナミック・ドライバなど、ダイナミック回路で使用
することができ、ドライバ回路１００のｐＭＯＳ構成は
インバータおよびｐＭＯＳハーフラッチ回路と組み合わ
されたプルアップ変形として使用される。
【００３２】ドライバ回路１００は、プルアップ構造が
他のチップまたはボードによって供給されるドライバと
して使用することもでき、これはオープンドレイン・ド
ライバと呼ばれる。他の態様では、ｎＭＯＳ実施におけ
るドライバ回路１００は、スタティック回路のｎＦＥＴ
ツリーにすることができ、そのスタティック回路のプル
アップ部分は論理レベル間で切換えが行われる回路デバ
イスのドープ変と同じドープ変（ｎＭＯＳまたはｐＭＯ
Ｓ）である。
【００３３】本発明のドライバ回路は回路負荷を駆動す
るために使用する追加の回路構成で実施できることは、
当業者であれば分かることである。図１に示す回路は、
ｎＭＯＳトランジスタＱ１、Ｑ２、Ｑ３を実施するワー
ド線ドライバ回路としても使用することができる。
【００３４】図２は、相補型ドライバ回路２００で実施
された本発明のドライバ回路を示す回路レベルの概略図
である。トランジスタＱ204はドライバ回路１００のト
ランジスタＱ１に対応する。ｎＭＯＳトランジスタＱ
204のプルダウン論理切換え機能を補足するのはｐＭＯ
ＳトランジスタＱ210であり、これはプルアップ論理切
換え機能を提供する。この相補型構造により、信号線Ｗ
Ｌに結合されたプッシュプル・ドライバ機能がもたらさ
れる。
【００３５】相補型プッシュプル・ドライバ機能に加
え、相補型ドライバ回路２００はトランジスタＱ２０４
およびＱ２１０へのボディ・プリチャージも提供する。
ボディ・プリチャージは、これらのトランジスタ・コン
ポーネントのスイッチング速度も高めながら、ドライバ
回路とともに所定の回路負荷を駆動するよう機能する。
【００３６】図２に示すように、信号線ＳＬ１から出力
信号線ＷＬへの回路経路内には２回の論理反転が存在す
る。比較のため、回路１００（図１を参照）は、信号線
ＳＬ１から出力信号線ＷＬへの１回の論理反転を有す
る。
【００３７】論理反転は、所定の回路負荷を駆動するた
めに回路利得値を供給するよう機能する。その利点は、
相補型ドライバ回路２００において、ゲート端子Ｇ204
およびＧ210に電気的に結合されたインバータＩＮＶ１
を介する対応する反転によって遅延がもたらされるの
で、いずれかのトランジスタが「ＯＮ」になる前にｎＭ
ＯＳトランジスタＱ204またはｐＭＯＳトランジスタＱ
210のいずれかのボディが充電されることである。した
がって、ボディ・プリチャージは、対応するｎＭＯＳト
ランジスタＱ204またはｐＭＯＳトランジスタＱ210が
「ＯＮ」になる前に提供される。その結果、ボディのプ
リチャージによって、トランジスタＱ204およびＱ210の
それぞれの閾値電圧ＶTが低下する。
【００３８】改良されたドライバ回路２００は、ｎＭＯ
ＳトランジスタＱ204により線ＷＬ上の電気信号を駆動
するために非活動化時間を短縮するためのボディ電圧制
御段２０２と、トランジスタＱ204がＯＦＦであるとき
に相互接続ノードＮ1を既知の電圧にクランプするため
の電圧クランプ段２０６とを有する。
【００３９】ドライバ回路２００は、それに応じてｐＭ
ＯＳトランジスタＱ210およびｎＭＯＳトランジスタＱ
204により線ＷＬ上の論理レベル電圧を切り替えるため
の時間を短縮するためのボディ電圧制御段２０８を有す
る相補型信号回路を有する。また、ドライバ回路２００
は、ＭＯＳＦＥＴ Ｑ210がＯＦＦであるときに相互接
続ノードＮ2を既知の電圧レベルにクランプするための
電圧クランプ段２１２および２０６も有する。
【００４０】ボディ電圧制御段２０２は、ドレイン端子
Ｄ204と、ソース端子Ｓ204と、ゲート端子Ｇ204と、ボ
ディ端子Ｂ204とを備えた第１のｎＭＯＳトランジスタ
Ｑ204を有する。「ソース」および「ドレイン」という
ラベルは接続を参照するためのものであり、トランジス
タ・コンポーネントの拡散領域はそれを通って流れる電
流の方向に応じて「ソース」または「ドレイン」として
機能できることに留意されたい。
【００４１】ｐＭＯＳトランジスタＱ214は、トランジ
スタＱ２０４のボディ端子Ｂ204に電気的に結合された
ドレイン端子Ｄ214と、出力信号線ＷＬに電気的に結合
されたソース端子Ｓ214とを有する。トランジスタＱ214
のゲート端子Ｇ214は入力信号線ＳＬ１に電気的に結合
される。
【００４２】トランジスタＱ204のゲート端子Ｇ204も図
２ではインバータＩＮＶ１を介して信号線ＳＬ１に電気
的に結合される。
【００４３】電圧クランプ段２０６は、ドレイン端子Ｄ
216と、ソース端子Ｓ216と、ゲート端子Ｇ216とを備え
たｎＭＯＳトランジスタＱ216を有する。ソース端子Ｓ
216は接地電圧ソース２１８に電気的に結合される。ド
レイン端子Ｄ216はｎＭＯＳトランジスタＱ204のソース
端子Ｓ204に電気的に結合される。ゲート端子Ｇ216は信
号線ＳＬ１に電気的に結合される。
【００４４】相補型信号ボディ電圧制御段２０８は、ド
レイン端子Ｄ210と、ソース端子Ｓ2 10と、ゲート端子Ｇ
210と、ボディ端子Ｂ210とを備えたｐＭＯＳトランジス
タＱ 210を有する。ｎＭＯＳトランジスタＱ220は、トラ
ンジスタＱ210のＢ210に電気的に結合されたドレイン端
子Ｄ220と、出力信号線ＷＬに電気的に結合されたソー
ス端子Ｓ220とを有する。トランジスタＱ220のゲート端
子Ｇ220は入力信号線ＳＬ１に電気的に結合される。
【００４５】ｐＭＯＳトランジスタＱ210のゲート端子
Ｇ210もインバータＩＮＶ１を介して信号線ＳＬ１に電
気的に結合される。
【００４６】相補型信号電圧クランプ段２１２は、ドレ
イン端子Ｄ222と、ソース端子Ｓ222と、ゲート端子Ｇ
222とを備えたｐＭＯＳトランジスタＱ222を有する。ソ
ース端子Ｓ222は電圧ソースＶDDに電気的に結合され
る。ドレイン端子Ｄ222はｐＭＯＳトランジスタＱ210の
ソース端子Ｓ210に電気的に結合される。ゲート端子Ｇ
222は信号線ＳＬ１に電気的に結合される。
【００４７】改良されたドライバ回路２００用の制御信
号は入力信号線ＳＬ１から供給される。それぞれの段に
関する回路状況については以下の表に示す。
【表１】 上記で示すように、入力信号線ＳＬ１が論理「１」の電
圧に移行すると、ボディ電圧制御段２０２はＯＦＦにな
り、電圧クランプ段２０６はＯＮになる。相補型ボディ
電圧制御段２０８はＯＮになり、相補型クランプ段２１
２はＯＦＦになる。したがって、ワード線ドライバ回路
２００は、ｐＭＯＳトランジスタＱ224によって提供さ
れる論理回路を介して入力信号線ＳＬ３に応答する。こ
のｐＭＯＳトランジスタは、トランジスタＱ210のソー
ス端子Ｓ210に電気的に結合されたドレイン端子Ｄ224を
有する。
【００４８】入力信号線ＳＬ１が論理「０」の電圧に移
行すると、ボディ電圧制御段２０２はＯＮになり、電圧
クランプ段２０６はＯＦＦになる。相補型信号ボディ電
圧制御段２０８はＯＦＦになり、相補型クランプ段２１
２はＯＮになる。
【００４９】上記で述べたようにボディ電圧制御段２０
２および相補型信号ボディ電圧制御段２０８がＯＮにな
る事例では、トランジスタＱ220のドレイン端子Ｄ220か
らボディ端子Ｂ210へ、ならびにトランジスタＱ214のド
レイン端子Ｄ214からトランジスタＱ204のボディ端子Ｂ
204へのそれぞれの電気結合により、それぞれのボディ
の閾値電圧ＶTがそれに応じて低下する。トランジスタ
Ｑ204およびＱ210のボディが充電されるので、閾値電圧
ＶTのそれぞれの値が低下し、ドレイン領域に関して電
圧ソースＶDDレベルから接地電圧レベルに遷移するため
にトランジスタＱ204およびＱ210の速度を増加する。す
なわち、正／負電圧信号がボディ端子Ｂ 204およびＢ210
に与えられると、それぞれのトランジスタＱ204および
Ｑ210のチャネル・パフォーマンスが改善され、入力信
号ＳＬ１が論理「１」の電圧と論理「０」の電圧の間で
遷移するとき、ならびに入力信号線ＳＬ１が論理「０」
の電圧と論理「１」の電圧の間で遷移するときに出力信
号線ＷＬに関する遷移を行うことができる速度を増加す
る。
【００５０】当業者には既知の通り、メモリ・アレイの
論理状態に応答して出力信号線ＷＬ上に信号を置くため
に、他の論理回路が実施される。図２では、入力信号線
ＳＬ３は、そのトランジスタをＯＮまたはＯＦＦ状態に
するためにｐＭＯＳトランジスタＱ224のゲート端子Ｇ
224に電気的に結合される。図示の通り、ドレイン端子
Ｄ224はトランジスタＱ210のソース端子Ｓ210に電気的
に結合される。ボディ電圧制御段２０２および電圧クラ
ンプ段２０６のｎＭＯＳトランジスタ回路に関する相補
的な方式で、ソース端子Ｓ224をソース電圧ＶDDまたは
破線で示す他の組合せ論理回路に電気的に結合すること
ができる。
【００５１】入力信号線ＳＬ２は、そのトランジスタを
ＯＮまたはＯＦＦ状態にするためにｎＭＯＳトランジス
タＱ226のゲート端子Ｇ226に電気的に結合される。ソー
ス端子Ｓ226は破線で示す追加の組合せ論理回路に電気
的に結合することができるが、ソース端子Ｓ226はむし
ろ電圧接地ソース２１８に電気的に結合することができ
ることに留意されたい。ドレイン端子Ｄ226はノードＮ
１に電気的に結合される。
【００５２】本発明のボディ電圧制御段と電圧クランプ
段の組合せは、図１に関連して前述したように、ＳＯＩ
技術の特徴をさらに利用すると同時にダイナミック回路
用の相互接続ノードを予測可能な回路動作用の既知のレ
ベルに導くためにＳＯＩベース・デバイス用の遷移速度
を増加するように実施することができる。ＳＯＩチップ
上に置かれる他の併合型論理およびメモリ回路構造の例
は、ＮＡＮＤ論理、ＮＯＲ論理、または他のこのような
バイナリ論理回路を実施する回路構造である。さらに、
本発明は、改良されたトランジスタ・スイッチングから
利益を得る可能性のある併合型論理およびメモリ以外の
回路構造で使用される。
【００５３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５４】（１）入力制御信号に応答して出力ドライ
バ信号を供給するボディ電圧制御段であって、第１のト
ランジスタを含み、前記第１のトランジスタは、前記第
１のトランジスタの閾値電圧が低減されるように前記入
力制御信号に電気的に結合されるボディ接点を有し、前
記第１のトランジスタの低減された前記閾値電圧が、前
記入力制御信号に応答して前記第１のトランジスタが非
活動状態に遷移する速度を増加させるボディ電圧制御段
と、前記第１のトランジスタが前記非活動状態になって
いるときに、前記入力制御信号に応答して前記端子を基
準電圧に電気的に結合させる第２のトランジスタを有す
る電圧クランプ段とを含むドライバ回路。 （２）前記第１および前記第２のトランジスタがＭＯＳ
ＦＥＴデバイスである、上記（１）に記載のドライバ回
路。 （３）前記第１のトランジスタがｎＭＯＳトランジスタ
であり、前記第２のトランジスタがｐＭＯＳトランジス
タである、上記（１）に記載のドライバ回路。 （４）前記基準電圧が接地電圧ソースである、上記
（１）に記載のドライバ回路。 （５）シリコン・オン・インシュレータ・ドライバ回路
において、制御信号導体に電気的に結合されたゲート端
子を有する第１のトランジスタであって、ドライバ出力
信号を供給するための第１通電端子と、論理回路と電気
的に結合するための第２通電端子とを有する第１のトラ
ンジスタと、前記制御信号導体に電気的に結合されたゲ
ート端子と、前記第１のトランジスタの前記第１通電端
子に電気的に結合された第１通電端子と、前記第１のト
ランジスタのボディ端子に電気的に結合された第２通電
端子とを有する第２のトランジスタであって、前記制御
信号導体から送られた第１の信号に応答して前記ボディ
端子を介して前記第１のトランジスタの半導体ボディを
充電する第２のトランジスタと、前記制御信号導体に電
気的に結合されたゲート端子と、前記第１のトランジス
タの前記第２通電端子に電気的に結合された第１通電端
子と、電圧基準に電気的に結合された第２通電端子とを
有する第３のトランジスタであって、前記制御信号導体
から送られた第２の信号に応答して前記第１のトランジ
スタの前記第２通電端子を前記電圧基準に選択的に結合
するための第３のトランジスタとを含むドライバ回路。 （６）前記第１および前記第２のトランジスタがｎＭＯ
Ｓトランジスタである、上記（５）に記載のドライバ回
路。 （７）前記第３のトランジスタがｐＭＯＳトランジスタ
である、上記（６）に記載のドライバ回路。 （８）前記電圧基準が接地電圧ソースである、上記
（５）に記載のドライバ回路。 （９）前記組合せ論理回路が、論理入力信号導体に電気
的に結合されたゲート端子と、前記第１のトランジスタ
の前記第２通電端子に電気的に結合された第１通電端子
と、前記電圧基準に電気的に結合された第２通電端子と
を有する第４のトランジスタを含む、上記（５）に記載
のドライバ回路。 （１０）前記電圧基準が接地電圧ソースである、上記
（９）に記載のドライバ回路。 （１１）シリコン・オン・インシュレータ・ワード線ド
ライバ回路において、入力制御信号に応答して出力ドラ
イバ信号を供給するボディ電圧制御段であって、第１の
論理回路に結合するための端子を備えた第１の金属酸化
膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）を
含み、前記ＭＯＳＦＥＴは、前記ＭＯＳＦＥＴが活動状
態になるときに前記ＭＯＳＦＥＴの閾値電圧が低減され
るように前記入力制御信号に電気的に結合されるボディ
接点を有し、前記ＭＯＳＦＥＴの低減された前記閾値電
圧が、前記入力制御信号に応答して前記ＭＯＳＦＥＴが
第１の論理電圧レベルと第２の論理電圧レベルの間で遷
移する速度を増加させるボディ電圧制御段と、前記第１
のＭＯＳＦＥＴが前記非活動状態になっているときに、
前記入力制御信号に応答して前記端子を基準電圧に電気
的に結合させる第２のＭＯＳＦＥＴを有する電圧クラン
プ段と、前記入力制御信号に応答して出力ドライバ信号
を供給する負論理ボディ電圧制御段であって、第２の論
理回路に結合するための端子を備えた第３のＭＯＳＦＥ
Ｔを含み、前記第３のＭＯＳＦＥＴは、前記第３のＭＯ
ＳＦＥＴが活動状態になるときに前記第３のＭＯＳＦＥ
Ｔの閾値電圧が低減されるように前記入力制御信号に電
気的に結合されるボディ接点を有し、前記第３のＭＯＳ
ＦＥＴの低減された前記閾値電圧が、前記入力制御信号
に応答して前記第３のＭＯＳＦＥＴが前記第１の論理電
圧レベルと前記第２の論理電圧レベルの間で遷移する速
度を増加させる負論理ボディ電圧制御段と、前記第３の
ＭＯＳＦＥＴが前記非活動状態になっているときに、前
記入力制御信号に応答して前記端子を基準電圧に電気的
に結合させる第４のＭＯＳＦＥＴを有する負論理電圧ク
ランプ段とを含むワード線ドライバ回路。 （１２）前記ＭＯＳＦＥＴのそれぞれがＣＭＯＳデバイ
スである、上記（１１）に記載のワード線ドライバ回
路。 （１３）前記基準電圧が接地電圧ソースである、上記
（１１）に記載のワード線ドライバ回路。
【図面の簡単な説明】
【図１】ダイナミックおよびスタティックＳＯＩベース
集積回路で使用するための本発明の改良されたドライバ
回路を示す回路レベルの概略図である。
【図２】負荷を有する回路を駆動するためにドライバ回
路内で実施された本発明のドライバ回路を示す回路レベ
ルの概略図である。
【符号の説明】
１００ ドライバ回路 １０２ ボディ電圧制御段 １０４ 電圧クランプ段 １０６ ドレイン端子 １０８ ソース端子 １１０ ゲート端子 １１２ ボディ端子 １１４ ドレイン端子 １１６ ソース端子 １１８ ゲート端子 １２０ ドレイン端子 １２２ ソース端子 １２４ ゲート端子 １２６ 接地電圧ソース １３０ ソース端子 １３２ ドレイン端子 １３３ ゲート端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ６１４ 27/092 29/786 (72)発明者 ドナルド・ジョージ・ミカン・ジュニア アメリカ合衆国78731 テキサス州オー スチン テリス・コーヴ 1900 (72)発明者 ビンタ・ミネシュ・パテル アメリカ合衆国78681 テキサス州ラウ ンドロック クラウド・ピーク・レーン 2437 (72)発明者 ガス・ワイ＝ヤン・ユン アメリカ合衆国78731 テキサス州オー スチン フラワー・ホロウ 4700 (56)参考文献 特開 平９−162709（ＪＰ，Ａ) 特開 平８−237108（ＪＰ，Ａ) 特開 平６−215572（ＪＰ，Ａ) 特開2000−332132（ＪＰ，Ａ) 特開2000−101416（ＪＰ，Ａ) 米国特許6094072（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/00 G11C 11/407 H01L 21/00 H01L 27/00

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】（Ａ）入力制御信号に応答して出力ドライ
    バ信号を供給するボディ電圧制御段であって、第１のト
    ランジスタを含み、前記第１のトランジスタは、論理回路と電気的に結合するための端子と、 前記第１の
    トランジスタの閾値電圧が低減されるように、前記入力
    制御信号に関連して生成される信号が電気的に結合され
    るボディ接点を有し、 前記第１のトランジスタの低減された前記閾値電圧が、
    前記入力制御信号に応答して前記第１のトランジスタが
    非活動状態に遷移する速度を増加させる、ボディ電圧制
    御段と、 （Ｂ）前記第１のトランジスタが前記非活動状態になっ
    ているときに、前記入力制御信号に応答して前記端子を
    基準電圧に電気的に結合させる第２のトランジスタを有
    する電圧クランプ段と、 を含むシリコン・オン・インシュレータ回路。
  2. 【請求項２】前記第１および前記第２のトランジスタが
    ＭＯＳＦＥＴデバイスである、請求項１に記載のシリコ
    ン・オン・インシュレータ回路。
  3. 【請求項３】前記第１のトランジスタがｎＭＯＳトラン
    ジスタであり、前記第２のトランジスタがｐＭＯＳトラ
    ンジスタである、請求項１に記載のシリコン・オン・イ
    ンシュレータ回路。
  4. 【請求項４】前記基準電圧が接地電圧ソースである、請
    求項１に記載のシリコン・オン・インシュレータ回路。
  5. 【請求項５】シリコン・オン・インシュレータ・ドライ
    バ回路において、 制御信号導体に電気的に結合されたゲート端子を有する
    第１のトランジスタであって、ドライバ出力信号を供給
    するための第１通電端子と、組合せ論理回路と電気的に
    結合するための第２通電端子とを有する第１のトランジ
    スタと、 前記制御信号導体に電気的に結合されたゲート端子と、
    前記第１のトランジスタの前記第１通電端子に電気的に
    結合された第１通電端子と、前記第１のトランジスタの
    ボディ端子に電気的に結合された第２通電端子とを有す
    る第２のトランジスタであって、前記制御信号導体から
    送られた第１の信号に応答して前記ボディ端子を介して
    前記第１のトランジスタの半導体ボディを充電する第２
    のトランジスタと、 前記制御信号導体に電気的に結合されたゲート端子と、
    前記第１のトランジスタの前記第２通電端子に電気的に
    結合された第１通電端子と、電圧基準に電気的に結合さ
    れた第２通電端子とを有する第３のトランジスタであっ
    て、前記制御信号導体から送られた第２の信号に応答し
    て前記第１のトランジスタの前記第２通電端子を前記電
    圧基準に選択的に結合するための第３のトランジスタ
    と、 を含むドライバ回路。
  6. 【請求項６】前記第１および前記第２のトランジスタが
    ｎＭＯＳトランジスタである、請求項５に記載のドライ
    バ回路。
  7. 【請求項７】前記第３のトランジスタがｐＭＯＳトラン
    ジスタである、請求項６に記載のドライバ回路。
  8. 【請求項８】前記電圧基準が接地電圧ソースである、請
    求項５に記載のドライバ回路。
  9. 【請求項９】前記組合せ論理回路が、論理入力信号導体
    に電気的に結合されたゲート端子と、前記第１のトラン
    ジスタの前記第２通電端子に電気的に結合された第１通
    電端子と、前記電圧基準に電気的に結合された第２通電
    端子とを有する第４のトランジスタを含む、請求項５に
    記載のドライバ回路。
  10. 【請求項１０】前記電圧基準が接地電圧ソースである、
    請求項９に記載のドライバ回路。
  11. 【請求項１１】前記組合せ論理回路がＮＡＮＤ論理回路
    である、請求項５に記載のドライバ回 路。
  12. 【請求項１２】シリコン・オン・インシュレータ・ワー
    ド線ドライバ回路において、 （Ａ）入力制御信号に応答して出力ドライバ信号を供給
    するボディ電圧制御段であって、第１の論理回路に結合
    するための端子を備えた第１の金属酸化膜半導体電界効
    果トランジスタ（「ＭＯＳＦＥＴ」）を含み、 前記第１のＭＯＳＦＥＴは、前記第１のＭＯＳＦＥＴが
    活動状態になるときに前記第１のＭＯＳＦＥＴの閾値電
    圧が低減されるように、前記入力制御信号に関連して生
    成される信号が電気的に結合されるボディ接点を有し、 前記第１のＭＯＳＦＥＴの低減された前記閾値電圧が、
    前記入力制御信号に応答して前記第１のＭＯＳＦＥＴが
    活動状態と非活動状態の間で遷移する速度を増加させ
    る、ボディ電圧制御段と、 （Ｂ）前記第１のＭＯＳＦＥＴが前記非活動状態になっ
    ているときに、前記入力制御信号に応答して前記端子を
    基準電圧に電気的に結合させる第２のＭＯＳＦＥＴを有
    する電圧クランプ段と、 （Ｃ）前記入力制御信号に応答して出力ドライバ信号を
    供給する負論理ボディ電圧制御段であって、第２の論理
    回路に結合するための端子を備えた第３のＭＯＳＦＥＴ
    を含み、 前記第３のＭＯＳＦＥＴは、前記第３のＭＯＳＦＥＴが
    活動状態になるときに前記第３のＭＯＳＦＥＴの閾値電
    圧が低減されるように、前記入力制御信号に関連して生
    成される信号が電気的に結合されるボディ接点を有し、 前記第３のＭＯＳＦＥＴの低減された前記閾値電圧が、
    前記入力制御信号に応答して前記第３のＭＯＳＦＥＴが
    活動状態と非活動状態の間で遷移する速度を増加させ
    る、負論理ボディ電圧制御段と、 （Ｄ）前記第３のＭＯＳＦＥＴが前記非活動状態になっ
    ているときに、前記入力制御信号に応答して前記第３の
    ＭＯＳＦＥＴの前記端子を基準電圧に電気的に結合させ
    る第４のＭＯＳＦＥＴを有する負論理電圧クランプ段
    と、 を含むワード線ドライバ回路。
  13. 【請求項１３】前記ＭＯＳＦＥＴのそれぞれがＣＭＯＳ
    デバイスである、請求項１２に記載のワード線ドライバ
    回路。
  14. 【請求項１４】前記電圧クランプ段の前記基準電圧が接
    地電圧ソースである、請求項１２に記載のワード線ドラ
    イバ回路。
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