JP3474669B2 - Semiconductor device inspection method and probe card - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体ウェハ上の複数の
半導体チップをウェハ状態で同時に検査・バーンインす
ることを目的とした半導体装置の検査方法及びこの検査
に用いるプローブカードに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device inspection method for simultaneously inspecting and burning in a plurality of semiconductor chips on a semiconductor wafer in a wafer state, and a probe card used for this inspection.

【０００２】[0002]

【従来の技術】近年、半導体集積回路装置を搭載した電
子機器の小型化、低価格化の進歩は目ざましく、半導体
集積回路装置に対しても小型化、低価格化の要求が強く
なってきている。通常、半導体集積回路装置は、ワイヤ
ボンディング等によりリードフレームに電気的に接続さ
れ、樹脂又はセラミックにより封止された形で供給さ
れ、電子機器のプリント基板に実装される。2. Description of the Related Art In recent years, there have been remarkable advances in miniaturization and cost reduction of electronic equipment equipped with a semiconductor integrated circuit device, and there is an increasing demand for miniaturization and cost reduction of the semiconductor integrated circuit device. There is. Usually, a semiconductor integrated circuit device is electrically connected to a lead frame by wire bonding or the like, supplied in a form sealed with resin or ceramic, and mounted on a printed circuit board of an electronic device.

【０００３】しかし、電子機器の小型化の要求から半導
体集積回路装置を半導体ウェハから切り出したままの状
態（以下ベアチップ状態と呼ぶ）で直接電子機器の回路
基板に実装する方法が開発されるに伴ない、品質保証さ
れたベアチップの低価格での供給が望まれている。However, due to the demand for miniaturization of electronic equipment, a method of directly mounting a semiconductor integrated circuit device in a state of being cut out from a semiconductor wafer (hereinafter referred to as a bare chip state) on a circuit board of the electronic equipment is developed. It is desired to supply bare chips with no quality guarantee at a low price.

【０００４】ベアチップ状態の半導体集積回路装置に対
して品質保証を行なうためには、半導体ウェハ状態又は
ベアチップ状態でバーンインを実施する必要がある。し
かしながら、ベアチップ状態でのバーンインは、取扱い
が非常に複雑になり低価格化の要求に答えられない。ま
た、半導体ウェハ上に同時に形成された多数の半導体集
積回路装置（以下半導体チップと呼ぶ）を１つずつ又は
数個ずつ何度にも分けてバーンインを行なうのは非常に
時間を要し、時間的にもコスト的にも現実的ではない。
そこで、半導体ウェハ状態で一括して全ての半導体チッ
プを同時にバーンインすることが重要になってきてい
る。In order to guarantee the quality of a semiconductor integrated circuit device in a bare chip state, it is necessary to perform burn-in in a semiconductor wafer state or a bare chip state. However, the burn-in in the bare chip state is very complicated in handling and cannot meet the demand for cost reduction. In addition, it takes a very long time to burn-in a large number of semiconductor integrated circuit devices (hereinafter referred to as semiconductor chips) simultaneously formed on a semiconductor wafer one by one or several times at a time. It is not realistic in terms of cost and cost.
Therefore, it is becoming important to burn-in all the semiconductor chips simultaneously in a semiconductor wafer state.

【０００５】半導体ウェハ状態で一括バーンインを行な
うには、半導体ウェハ上に形成された複数の半導体チッ
プに同時に電源電圧や入力信号を印加し、動作させる必
要がある。このためには非常に多くのプローブ端子（通
常数千個以上）を持つプローブカードを用意する必要が
ある。しかし、従来のニードル型プローブカードではピ
ン数的にも、価格的にも対応できない。そこで、フレキ
シブル基板上にバンプが設けられた薄膜型プローブカー
ドが考えられている（日東技法Ｖｏｌ．２８，Ｎｏ．２
Ｏｃｔ．１９９０ｐｐ．５７−６２参照）。In order to carry out batch burn-in in a semiconductor wafer state, it is necessary to simultaneously apply a power supply voltage and an input signal to a plurality of semiconductor chips formed on the semiconductor wafer to operate them. For this purpose, it is necessary to prepare a probe card having an extremely large number of probe terminals (usually several thousand or more). However, the conventional needle type probe card cannot cope with the number of pins and the price. Therefore, a thin film type probe card in which bumps are provided on a flexible substrate has been considered (Nitto technique Vol. 28, No. 2).
Oct. 1990 pp. 57-62).

【０００６】以下、薄膜型プローブカードを用いたバー
ンインについて図面を参照しながら説明する。Burn-in using a thin film type probe card will be described below with reference to the drawings.

【０００７】図６は半導体ウェハ上の半導体チップに薄
膜型プローブカードを接続した状態を示す説明図であ
る。図６において、５０は真空チャック、５１は半導体
ウェハ、５２は半導体チップ、５３は薄膜型のプローブ
カード、５４はプローブカード５３のバンプである。FIG. 6 is an explanatory view showing a state in which a thin film type probe card is connected to a semiconductor chip on a semiconductor wafer. In FIG. 6, 50 is a vacuum chuck, 51 is a semiconductor wafer, 52 is a semiconductor chip, 53 is a thin film type probe card, and 54 is a bump of the probe card 53.

【０００８】ウェハバーンインの際、半導体ウェハ５１
は真空チャック５０上に乗せられて、真空チャック５０
上面に設けられた複数の穴より真空引きすることにより
真空チャック５０上に固定される。また、真空チャック
５０にはヒータ（図示せず）と温度感知装置（図示せ
ず）とが装着されており、真空チャック５０上に置かれ
た半導体ウェハ５１の温度をコントロールすることがで
きる。At the time of wafer burn-in, the semiconductor wafer 51
Is placed on the vacuum chuck 50, and the vacuum chuck 50
The vacuum chuck 50 is fixed on the vacuum chuck 50 by drawing a vacuum through a plurality of holes provided on the upper surface. Further, a heater (not shown) and a temperature sensing device (not shown) are attached to the vacuum chuck 50, and the temperature of the semiconductor wafer 51 placed on the vacuum chuck 50 can be controlled.

【０００９】プローブカード５３は半導体ウェハ５１上
の半導体チップ５２の全てに対し、バーンイン時に使用
する半導体チップ５２のパッドに対応するバンプ５４を
備えており、プローブカード５３を半導体ウェハ５１に
対して正確に配置することにより、各半導体チップ５２
の全てのパッドとプローブカード５３の全てのバンプ５
４とを一度に接続することが可能となる。The probe card 53 is provided with bumps 54 corresponding to the pads of the semiconductor chip 52 used at the time of burn-in for all the semiconductor chips 52 on the semiconductor wafer 51. The semiconductor chips 52
All pads and all bumps 5 on the probe card 53
4 and 4 can be connected at once.

【００１０】図７は半導体チップのパッドとプローブカ
ードのバンプとを接続した状態を示す断面図である。図
７において、５３はプローブカード、５４はプローブカ
ード５３のバンプ、５５はプローブカード５３の配線
層、５６はポリイミド膜よりなるフレキシブル基板、５
７はコンタクトであり、５２は半導体チップ、５８は半
導体チップ５２のパッド、５９はパッシベーション膜、
６０はポリイミド膜である。FIG. 7 is a sectional view showing a state in which the pads of the semiconductor chip and the bumps of the probe card are connected. In FIG. 7, 53 is a probe card, 54 is a bump of the probe card 53, 55 is a wiring layer of the probe card 53, 56 is a flexible substrate made of a polyimide film, 5
7 is a contact, 52 is a semiconductor chip, 58 is a pad of the semiconductor chip 52, 59 is a passivation film,
60 is a polyimide film.

【００１１】プローブカード５３はフレキシブル基板５
６上に形成された配線層５５とバンプ５４とこれらをつ
なぐコンタクト５７とを有している。一方、被検査物と
なる半導体チップ５２には、電源用、グランド用及び入
出力信号用のパッド５８が設けられている。また、パッ
ド５８以外の表面は、内部集積回路を保護するための絶
縁性のパッシベーション膜５９及び半導体チップ５２を
パッケージした際に半導体チップ５２表面とパッケージ
樹脂との剥離を防止するための絶縁性のポリイミド膜６
０によって覆われている。The probe card 53 is a flexible substrate 5.
6 has a wiring layer 55, bumps 54, and contacts 57 connecting them. On the other hand, the semiconductor chip 52 to be inspected is provided with pads 58 for power supply, ground, and input / output signals. Further, the surface other than the pad 58 has an insulating passivation film 59 for protecting the internal integrated circuit and an insulating material for preventing the surface of the semiconductor chip 52 from being separated from the package resin when the semiconductor chip 52 is packaged. Polyimide film 6
Covered by 0s.

【００１２】半導体チップ５２にプローブカード５３を
押し付け、パッド５８とバンプ５４とを接続する。パッ
ド５８とバンプ５４との接続は全てのパッド５８と全て
のバンプ５４とに対し同時に行なわれる。この状態で配
線層５５を介して電源電圧や入力信号をパッド５８に印
加することにより検査が可能となる。The probe card 53 is pressed against the semiconductor chip 52 to connect the pad 58 and the bump 54. The pads 58 and the bumps 54 are connected to all the pads 58 and all the bumps 54 at the same time. In this state, the inspection can be performed by applying the power supply voltage or the input signal to the pad 58 via the wiring layer 55.

【００１３】通常は、この状態で電気測定を行なうが、
ウェハバーンイン時に高温下での測定を行なう際には、
真空チャック５０のヒータに通電して真空チャック５０
と半導体ウェハ５１とを加熱する。Normally, electrical measurement is performed in this state,
When performing measurement at high temperature during wafer burn-in,
By energizing the heater of the vacuum chuck 50,
And the semiconductor wafer 51 are heated.

【００１４】[0014]

【発明が解決しようとする課題】しかしながら、前記の
薄膜型のプローブカードを用いてウェハ状態で一括バー
ンインを行なう方法では、半導体ウェハ上の複数の半導
体チップ中に不良の半導体チップが存在すると、その不
良の半導体チップにも、電源電圧及び入力信号の供給が
行なわれるため、ウェハ状態での一括バーンインが不可
能になるという問題があった。However, in the method of performing the batch burn-in in a wafer state by using the above-mentioned thin film type probe card, when defective semiconductor chips exist among a plurality of semiconductor chips on a semiconductor wafer, Since the power supply voltage and the input signal are supplied also to the defective semiconductor chip, there is a problem that batch burn-in in a wafer state becomes impossible.

【００１５】この不良の半導体チップによりウェハ状態
での一括バーンインが不可能になる理由として、半導体
チップの電源ラインが不良である場合及び半導体チップ
の入力信号ラインが不良である場合についてそれぞれ説
明する。As a reason why the defective semiconductor chips cannot be collectively burned in the wafer state, the case where the power supply line of the semiconductor chip is defective and the case where the input signal line of the semiconductor chip is defective will be described respectively.

【００１６】まず、電源ラインが不良である場合につい
て説明する。通常、プローブカード上の電源用の配線層
は、プローブカード上の配線層の量及びテスタの電源の
個数を減らすため、共通化されている。このような場
合、不良の半導体チップの電源用の配線ラインと他の配
線ラインとがショートしていると、不良の半導体チップ
に大電流が流れ、不良の半導体チップの電源電圧が低下
すると共に他の良品の半導体チップの電源電圧も低下す
るので、正常なバーンインができなくなる。また、電源
用の配線層がプローブカード上で共通化されていない場
合には、プローブカード上の配線層の量が非常に増大
し、現実的ではない。さらに、いずれの場合においても
不良の半導体チップとそれに接続された配線層には多量
の電流が流れ発熱して温度が上昇するため、周辺の半導
体チップの温度も上昇し正常なバーンインの障害とな
る。First, the case where the power supply line is defective will be described. Usually, the power supply wiring layer on the probe card is shared in order to reduce the amount of the wiring layer on the probe card and the number of power supplies of the tester. In such a case, if the power supply wiring line of the defective semiconductor chip and another wiring line are short-circuited, a large current will flow through the defective semiconductor chip, and the power supply voltage of the defective semiconductor chip will decrease. Since the power supply voltage of the non-defective semiconductor chip also drops, normal burn-in cannot be performed. Also, if the wiring layer for the power supply is not shared on the probe card, the amount of the wiring layer on the probe card increases significantly, which is not realistic. Further, in any case, a large amount of current flows through the defective semiconductor chip and the wiring layer connected to the defective semiconductor chip to generate heat and the temperature rises, which causes an increase in the temperature of the peripheral semiconductor chips, which is an obstacle to normal burn-in. .

【００１７】次に、入力信号ラインが不良である場合に
ついて説明する。電源ラインの場合と同様に、プローブ
カード上の入力信号用の配線層は、プローブカード上の
配線層の量及びテスタの入力信号源の個数を減らすた
め、共通化することが望ましい。このような場合、不良
の半導体チップの入力信号用の配線ラインと他の配線ラ
インとがショートしていると、その入力信号用の配線層
上の入力信号は正常な信号とは全く異なった異常な信号
となるため、他の良品の半導体チップに対しても、異常
な入力信号が供給されることになり、正常なバーンイン
ができなくなる。これを避けるためには、各半導体チッ
プに対する入力信号用の配線層及び入力信号源を独立に
すればよいが、プローブカード上の配線層の量及びテス
タの入力信号源の個数が増大し、検査装置のコストが大
幅に上昇するため、現実的ではない。Next, the case where the input signal line is defective will be described. Similar to the case of the power supply line, it is desirable to share the input signal wiring layer on the probe card in order to reduce the number of wiring layers on the probe card and the number of input signal sources of the tester. In such a case, if the wiring line for the input signal of the defective semiconductor chip and another wiring line are short-circuited, the input signal on the wiring layer for the input signal will be abnormal and completely different from the normal signal. Signal becomes abnormal, an abnormal input signal is supplied to other good semiconductor chips, and normal burn-in cannot be performed. In order to avoid this, the wiring layers for input signals and the input signal sources for each semiconductor chip should be independent, but the amount of wiring layers on the probe card and the number of input signal sources of the tester increase, and It is not realistic because the cost of the device increases significantly.

【００１８】また、電源用の配線ライン又は入力信号用
の配線ラインの不良はバーンイン前に存在するだけでな
く、バーンイン中にも発生することがあり、バーンイン
前になんらかの方法で不良の半導体チップを除去すると
しても、バーンイン中に発生した不良の半導体チップを
全て除去することはできないという問題もある。Further, a defect in the power supply wiring line or the input signal wiring line may occur not only before the burn-in but also during the burn-in. Before the burn-in, the defective semiconductor chip is removed by some method. Even if it is removed, there is also a problem that it is not possible to remove all the defective semiconductor chips generated during burn-in.

【００１９】前記に鑑み、本発明は、低コストの検査装
置により、ウェハ状態で一括バーンインを行なう際にお
ける半導体ウェハ上の不良の半導体チップの影響を除去
する方法を提供することを目的とする。In view of the above, it is an object of the present invention to provide a method for removing the influence of defective semiconductor chips on a semiconductor wafer when performing batch burn-in in a wafer state by using a low-cost inspection apparatus.

【００２０】[0020]

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の検査方法は、半導体ウェ
ハ上にマトリックス状に形成された複数の半導体チップ
に対し、プローブカードを用いて一括して複数の半導体
チップの良否判定を行なう半導体装置の検査方法を対象
とし、複数の半導体チップのそれぞれは電源電圧供給用
の第１の電極及び第２の電極を備えており、行方向に並
ぶ複数の半導体チップの第１の電極は共通に接続されて
いると共に、列方向に並ぶ複数の半導体チップの第２の
電極は共通に接続されており、複数の半導体チップの第
１の電極に行方向から第１のスイッチング手段を介して
電源電圧を供給して複数の半導体チップの良否を判定す
る検査を行なう工程と、第１のスイッチング手段を操作
することにより、半導体ウェハにおける良品の半導体チ
ップのみが存在する行に対する電源電圧の供給を継続す
る一方、半導体ウェハにおける不良品の半導体チップが
存在する行に対する電源電圧の供給を停止する工程と、
複数の半導体チップの第２の電極に列方向から第２のス
イッチング手段を介して電源電圧を供給して複数の半導
体チップの良否を判定する検査を行なう工程と、第２の
スイッチング手段を操作することにより、半導体ウェハ
における良品の半導体チップのみが存在する行に対する
電源電圧の供給を継続する一方、半導体ウェハにおける
不良品の半導体チップが存在する行に対する電源電圧の
供給を停止する工程とを備えていることを特徴とする。In order to achieve the above object, a method of inspecting a semiconductor device according to the present invention uses a probe card for a plurality of semiconductor chips formed in a matrix on a semiconductor wafer. The present invention is directed to a method for inspecting a semiconductor device for determining the quality of a plurality of semiconductor chips. Each of the plurality of semiconductor chips includes a first electrode and a second electrode for supplying a power supply voltage and is arranged in the row direction. The first electrodes of the plurality of semiconductor chips are connected in common and the second electrodes of the plurality of semiconductor chips arranged in the column direction are connected in common, and the first electrodes of the plurality of semiconductor chips are connected to each other. Direction to supply a power supply voltage through the first switching means to perform an inspection for determining the quality of the plurality of semiconductor chips, and by operating the first switching means, While continuing the supply of the power supply voltage to the line only non-defective semiconductor chip in the body wafer is present, the step of stopping the supply of the power supply voltage to the line on which the semiconductor chip is present defective in a semiconductor wafer,
A step of supplying a power supply voltage to the second electrodes of the plurality of semiconductor chips from the column direction via the second switching means to perform an inspection for determining the quality of the plurality of semiconductor chips, and operating the second switching means. Thus, while continuing the supply of the power supply voltage to the row of the semiconductor wafer in which only good semiconductor chips exist, while stopping the supply of the power supply voltage to the row of the semiconductor wafer in which the defective semiconductor chip exists It is characterized by being

【００２１】本発明に係る半導体装置の検査方法におい
て、第１のスイッチング手段及び第２のスイッチング手
段は複数の半導体チップ内に形成されていることが好ま
しい。In the semiconductor device inspection method according to the present invention, it is preferable that the first switching means and the second switching means are formed in a plurality of semiconductor chips.

【００２２】本発明に係るプローブカードは、本発明に
係る半導体装置の検査方法を実施するためのプローブカ
ードを対象とし、行方向に延び且つ列方向に並列に設け
られ、各行の半導体チップの第１の電極に共通に電源電
圧を供給するための複数の配線層からなる第１の配線群
と、列方向に延び且つ行方向に並列に設けられ、各列の
半導体チップの第２の電極に共通に電源電圧を供給する
ための複数の配線層からなる第２の配線群とを備えてい
ることを特徴とする。The probe card according to the present invention is intended for the probe card for carrying out the method for inspecting a semiconductor device according to the present invention. The probe card extends in the row direction and is provided in parallel in the column direction. A first wiring group formed of a plurality of wiring layers for commonly supplying a power supply voltage to one electrode is provided in parallel with the first wiring group extending in the column direction and in the row direction, and is connected to the second electrode of the semiconductor chip in each column. And a second wiring group composed of a plurality of wiring layers for commonly supplying a power supply voltage.

【００２３】[0023]

【作用】本発明に係る半導体装置の製造方法又はプロー
ブカードによると、不良チップが含まれない、つまり全
ての半導体チップが不良チップではない行又は列に対し
ては電源電圧が供給される一方、不良チップを含む行又
は列においては、規格値以上の電流が流れるため電源電
圧が供給されることがなくなる。According to the method of manufacturing a semiconductor device or the probe card of the present invention, the power supply voltage is supplied to a row or a column that does not include defective chips, that is, all the semiconductor chips are not defective chips. In the row or the column including the defective chip, the power supply voltage is not supplied because the current exceeding the standard value flows.

【００２４】[0024]

【実施例】以下、本発明に係る半導体装置の検査方法及
びプローブカードについて図面を参照しながら説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device inspection method and a probe card according to the present invention will be described below with reference to the drawings.

【００２５】図１は第１参考例に係る半導体装置の検査
方法における不良の半導体チップの除去方法の説明図で
ある。図１において、１は真空チャック、２は半導体ウ
ェハ、２ａは半導体チップ、３はプローブ針、４はニー
ドル型のプローブカード、５はプローブカード４の各配
線層、６は電源、７はグランド、８は入力信号源、９は
電流計である。FIG. 1 is an explanatory diagram of a method for removing a defective semiconductor chip in the semiconductor device inspection method according to the first reference example. In FIG. 1, 1 is a vacuum chuck, 2 is a semiconductor wafer, 2a is a semiconductor chip, 3 is a probe needle, 4 is a needle type probe card, 5 is each wiring layer of the probe card 4, 6 is a power supply, 7 is a ground, Reference numeral 8 is an input signal source, and 9 is an ammeter.

【００２６】半導体ウェハ２のバーンイン前に、半導体
ウェハ２上の各半導体チップ２ａは良品か不良品かを判
定するためにプローブ検査が行なわれる。プローブ検査
に際しては半導体ウェハ２上に形成された複数の半導体
チップ２ａを半導体ウェハ状態で検査するには通常フル
オートプローバを使用する。半導体ウェハ２は、フルオ
ートプローバ内部の真空チャック１の上面に設けられた
複数個の穴より真空引きすることにより真空チャック１
に固定される。Before the burn-in of the semiconductor wafer 2, each semiconductor chip 2a on the semiconductor wafer 2 is subjected to a probe test to determine whether it is a good product or a defective product. In probe inspection, a full auto prober is usually used to inspect a plurality of semiconductor chips 2a formed on the semiconductor wafer 2 in a semiconductor wafer state. The semiconductor wafer 2 is vacuum-chucked by pulling a vacuum through a plurality of holes provided on the upper surface of the vacuum chuck 1 inside the full-auto prober.
Fixed to.

【００２７】次に、例えばタングステンなどで作られた
プローブ針３を有するプローブカード４を半導体ウェハ
２上に配置し、半導体ウェハ２上の半導体チップ２ａの
各パッド（図示せず）上にプローブ針３を接続させ、プ
ローブカード４上の配線層５を介して、半導体チップ２
ａの電源用のパッドを電流計９及び電源６に接続し、半
導体チップ２ａのグランド用のパッドをグランド７に接
続し、半導体チップ２ａの入力信号用のパッドをテスタ
（図示せず）の入力信号源８に接続し、出力信号を検出
することにより半導体チップ２ａの検査を１チップずつ
行なう。Next, a probe card 4 having a probe needle 3 made of, for example, tungsten is placed on the semiconductor wafer 2, and the probe needle is placed on each pad (not shown) of the semiconductor chip 2a on the semiconductor wafer 2. 3 and the semiconductor chip 2 via the wiring layer 5 on the probe card 4.
The power supply pad of a is connected to the ammeter 9 and the power supply 6, the ground pad of the semiconductor chip 2a is connected to the ground 7, and the input signal pad of the semiconductor chip 2a is input to the tester (not shown). By connecting to the signal source 8 and detecting the output signal, the semiconductor chips 2a are inspected one by one.

【００２８】検査の結果、半導体チップ２ａが不良であ
って、その不良原因が電流が異常に大きいという不良で
ある場合、半導体チップ２ａの電源用の配線ラインと他
の配線ラインとがショートしていると考えられる。この
ときは半導体チップ２ａの電源用の配線ラインに対し、
電源用のパッド、プローブ針３及びプローブカード上の
電源用の配線層５を通じ、テスタの電源６を用いて、高
電圧、例えば１００Ｖの電圧を印加する。半導体チップ
２ａの配線ラインは幅１０μｍ程度、厚さ１μｍ程度の
微細なアルミニウム配線層により構成されているので、
この高電圧の印加により配線ラインに多量の電流が流
れ、配線温度が急上昇し、配線ラインが融解して断線す
る。これにより半導体チップ２ａの電源用のパッドは内
部回路と電気的接続を切り離される。As a result of the inspection, if the semiconductor chip 2a is defective and the cause of the defect is an abnormally large current, the wiring line for power supply of the semiconductor chip 2a and another wiring line are short-circuited. It is believed that At this time, for the power supply wiring line of the semiconductor chip 2a,
A high voltage, for example 100 V, is applied by using the power source 6 of the tester through the power source pad, the probe needle 3 and the power source wiring layer 5 on the probe card. Since the wiring line of the semiconductor chip 2a is composed of a fine aluminum wiring layer having a width of about 10 μm and a thickness of about 1 μm,
By applying this high voltage, a large amount of current flows in the wiring line, the wiring temperature rises rapidly, and the wiring line melts and breaks. As a result, the power supply pad of the semiconductor chip 2a is electrically disconnected from the internal circuit.

【００２９】半導体チップ２ａの不良原因が入力信号用
のパッドのリークである場合には、半導体チップ２ａの
入力信号用の配線ラインと他の配線ラインとがショート
していると考えられる。このときは半導体チップ２ａの
入力信号用のパッドに先と同様にして高電圧を印加し、
入力信号用のパッドと内部回路との電気的接続を切り離
す。その後、フルオートプローバのアライメント機能に
より、次に検査すべき半導体チップ２ａの入力信号用の
パッドにプローブ針３を立て、先と同様にして検査を行
ない、リークが生じているパッドへの高電圧印加を行な
うことにより、そのパッドにつながる半導体チップ２ａ
の配線ラインを断線させる。この手順を繰り返し、半導
体ウェハ２上の全ての不良の半導体チップ２ａに対し、
リークを生じているパッドと内部回路との電気的接続を
切り離す。If the cause of the defect of the semiconductor chip 2a is the leak of the pad for the input signal, it is considered that the wiring line for the input signal of the semiconductor chip 2a and another wiring line are short-circuited. At this time, a high voltage is applied to the input signal pad of the semiconductor chip 2a in the same manner as above,
Separate the electrical connection between the input signal pad and the internal circuit. Then, by the alignment function of the full-auto prober, the probe needle 3 is set on the pad for the input signal of the semiconductor chip 2a to be inspected next, and the inspection is performed in the same manner as above, and the high voltage to the pad having the leak is generated. The semiconductor chip 2a connected to the pad by applying the voltage
Break the wiring line of. By repeating this procedure, for all defective semiconductor chips 2a on the semiconductor wafer 2,
Disconnect the electrical connection between the leaking pad and internal circuitry.

【００３０】不良の半導体チップ２ａを電気的に切り離
した後、半導体ウェハ２に対してウェハバーンインを行
なう。半導体ウェハ２上の半導体チップ２ａの全てに対
し、共通化した電源用の配線層や入力信号用の配線層を
有する薄膜型プローブカードを正確に配置して、半導体
ウェハ２上のパッドと薄膜型プローブカード上のバンプ
とを電気的に接続し、昇温して電源電圧及び入力信号を
印加する。After electrically disconnecting the defective semiconductor chip 2a, wafer burn-in is performed on the semiconductor wafer 2. For all of the semiconductor chips 2a on the semiconductor wafer 2, a thin film type probe card having a common power supply wiring layer and input signal wiring layer is accurately arranged, and pads on the semiconductor wafer 2 and thin film type The bumps on the probe card are electrically connected, the temperature is raised, and the power supply voltage and the input signal are applied.

【００３１】このとき、不良の半導体チップ２ａのうち
入力リークを生じていたパッドはプローブ検査時の高電
圧印加により内部回路とは切り離されているため、その
不良の半導体チップ２ａは薄膜型プローブカード上の共
通配線層とは電気的に接続されない。これにより、同じ
共通配線層に接続されたプローブ検査時の良品の半導体
チップ２ａに対してウェハ状態での一括バーンインが正
常に行なわれる。At this time, since the pad having the input leak in the defective semiconductor chip 2a is separated from the internal circuit by the high voltage application at the time of the probe inspection, the defective semiconductor chip 2a is a thin film type probe card. It is not electrically connected to the upper common wiring layer. As a result, batch burn-in in a wafer state is normally performed on non-defective semiconductor chips 2a connected to the same common wiring layer at the time of probe inspection.

【００３２】次に、本発明の第２参考例について図面を
参照しながら説明する。図２は第２参考例に係る半導体
装置の検査方法におけるウェハバーンイン時の半導体チ
ップのパッドとプローブカードのバンプとの接続を示す
断面図である。図２において、１０は薄膜型のプローブ
カード、１１はプローブカード１０のバンプ、１２はプ
ローブカード１０の配線層、１３はポリイミド膜よりな
るフレキシブル基板、１４はコンタクト、２ａは半導体
チップ、１５は半導体チップ２ａのパッド、１６はパッ
シベーション膜、１７はポリイミド膜である。Next, a second reference example of the present invention will be described with reference to the drawings. FIG. 2 is a cross-sectional view showing the connection between the pads of the semiconductor chip and the bumps of the probe card at the time of wafer burn-in in the semiconductor device inspection method according to the second reference example. In FIG. 2, 10 is a thin film type probe card, 11 is a bump of the probe card 10, 12 is a wiring layer of the probe card 10, 13 is a flexible substrate made of a polyimide film, 14 is a contact, 2a is a semiconductor chip, and 15 is a semiconductor. The chip 2a is a pad, 16 is a passivation film, and 17 is a polyimide film.

【００３３】第２参考例においては、プローブ検査をパ
ッシベーション膜１６の形成前に行なう。プローブ検査
により半導体ウェハ上の各半導体チップ２ａに対し良品
か不良品かの判定を行なう。そして、パッシベーション
膜１６形成後、パッド１５上のパッシベーション膜１６
に開口部を形成する工程を経る。開口部形成用のパター
ンを備えたマスクをあらかじめ用意する。次に、半導体
ウェハ表面にフォトレジストを塗布し、数チップごとに
ステッパを使ってマスク上の開口部のパターンを半導体
チップ２ａ上のフォトレジストに露光し転写する。この
とき、プローブ検査時に発見された不良の半導体チップ
２ａに対してはマスクを遮光し、マスク上の開口部のパ
ターンを半導体チップ２ａ上のフォトレジストに転写し
ないようにする。In the second reference example, the probe inspection is performed before forming the passivation film 16. The probe inspection determines whether each semiconductor chip 2a on the semiconductor wafer is a good product or a defective product. Then, after forming the passivation film 16, the passivation film 16 on the pad 15 is formed.
The process of forming an opening is performed. A mask having a pattern for forming openings is prepared in advance. Next, a photoresist is applied to the surface of the semiconductor wafer, and the pattern of the opening on the mask is exposed and transferred onto the photoresist on the semiconductor chip 2a using a stepper every several chips. At this time, the mask is shielded from the defective semiconductor chip 2a found during the probe inspection so that the pattern of the opening on the mask is not transferred to the photoresist on the semiconductor chip 2a.

【００３４】その後、フォトレジストを現像し、パッシ
ベーション膜１６をエッチングすると、良品の半導体チ
ップ２ａに対してはパッド１５上のパッシベーション膜
１６に開口部が形成されるが、不良の半導体チップ２ａ
に対してはパッド１５上のパッシベーション膜１６に開
口部が形成されず、パッド１５は絶縁性のパッシベーシ
ョン膜１６で覆われる。その後、半導体ウェハの全面に
亘ってポリイミド膜１７を形成する。そして、良品不良
品に限らず全ての半導体チップのパッド１５上のポリイ
ミド膜１７に対して開口部を形成する。Then, when the photoresist is developed and the passivation film 16 is etched, an opening is formed in the passivation film 16 on the pad 15 for the good semiconductor chip 2a, but the defective semiconductor chip 2a is formed.
However, no opening is formed in the passivation film 16 on the pad 15, and the pad 15 is covered with the insulating passivation film 16. After that, the polyimide film 17 is formed over the entire surface of the semiconductor wafer. Then, openings are formed in the polyimide film 17 on the pads 15 of all semiconductor chips, not limited to non-defective products.

【００３５】その後、この半導体ウェハに対してウェハ
バーンインを行なう。半導体ウェハ上の半導体チップ２
ａの全てに対し、共通化した電源用の配線層や入力信号
用の配線層を有するプローブカード１０を正確に配置し
て、半導体ウェハ上のパッド１５とプローブカード１０
上のバンプ１１とを電気的に接続し、昇温して電源電圧
及び入力信号を印加する。Thereafter, wafer burn-in is performed on this semiconductor wafer. Semiconductor chip 2 on a semiconductor wafer
For all of a, the probe card 10 having the common power supply wiring layer and input signal wiring layer is accurately arranged, and the pad 15 and the probe card 10 on the semiconductor wafer are arranged.
The bumps 11 are electrically connected to each other, and the temperature is raised to apply a power supply voltage and an input signal.

【００３６】また、不良の半導体チップ２ａのうち入力
リークを生じていたパッド１５はパッド１５を覆う絶縁
性のパッシベーション膜１６によりプローブカード１０
上のバンプ１１と電気的に絶縁されているため、その不
良の半導体チップ２ａはプローブカード１０上の共通配
線層とは電気的に接続されない。このため、同じ共通配
線層に接続された良品の半導体チップ２ａに対してはウ
ェハ状態で一括バーンインが正常に実行される。In the defective semiconductor chip 2a, the pad 15 in which the input leakage has occurred is covered with the insulating passivation film 16 covering the pad 15 to provide the probe card 10.
Since it is electrically insulated from the upper bump 11, the defective semiconductor chip 2 a is not electrically connected to the common wiring layer on the probe card 10. Therefore, the batch burn-in is normally executed in the wafer state for the good semiconductor chips 2a connected to the same common wiring layer.

【００３７】次に、本発明の第３参考例について図面を
参照しながら説明する。図３は第３参考例に係る半導体
装置の検査方法におけるウェハバーンイン時の半導体チ
ップのパッドとプローブカードのバンプとの接続を示す
断面図である。図３において、図２と同一の部材につい
ては同一の符号を付して説明を省略する。Next, a third reference example of the present invention will be described with reference to the drawings. FIG. 3 is a cross-sectional view showing the connection between the pads of the semiconductor chip and the bumps of the probe card at the time of wafer burn-in in the semiconductor device inspection method according to the third reference example. 3, the same members as those in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted.

【００３８】第３参考例においては、まず半導体ウェハ
の全面に亘ってパッシベーション膜１６を形成する。そ
して、全ての半導体チップのパッド１５上のパッシベー
ション膜１６に対して開口部を形成した後、ポリイミド
膜１７の形成前にプローブ検査を行なう。プローブ検査
により半導体ウェハ上の各半導体チップ２ａに対して良
品か不良品かの判定を行なう。その後、ポリイミド膜１
７形成後、パッド１５上のポリイミド膜１７に開口部を
形成する工程を経る。開口部のパターンを備えたマスク
をあらかじめ用意する。次に、半導体ウェハ表面に感光
性のポリイミド膜１７を塗布し、数チップごとにステッ
パを使ってマスク上の開口部のパターンを半導体チップ
２ａ上のポリイミド膜１７に露光し転写する。このと
き、プローブ検査時に発見された不良の半導体チップ２
ａに対してはマスクを遮光し、マスク上の開口部のパタ
ーンを半導体チップ２ａ上のポリイミド膜１７に転写し
ないようにする。In the third reference example, first, the passivation film 16 is formed over the entire surface of the semiconductor wafer. Then, after forming openings in the passivation film 16 on the pads 15 of all the semiconductor chips, a probe test is performed before forming the polyimide film 17. The probe inspection determines whether each semiconductor chip 2a on the semiconductor wafer is a good product or a defective product. After that, polyimide film 1
After forming 7, the step of forming an opening in the polyimide film 17 on the pad 15 is performed. A mask having a pattern of openings is prepared in advance. Next, a photosensitive polyimide film 17 is applied on the surface of the semiconductor wafer, and the pattern of the opening on the mask is exposed and transferred onto the polyimide film 17 on the semiconductor chip 2a using a stepper every several chips. At this time, the defective semiconductor chip 2 found during the probe inspection
For a, the mask is shielded from light so that the pattern of the opening on the mask is not transferred to the polyimide film 17 on the semiconductor chip 2a.

【００３９】その後、ポリイミド膜１７を現像すると、
良品の半導体チップ２ａに対してはパッド１５上のポリ
イミド膜１７に開口部が形成されるが、不良の半導体チ
ップ２ａに対してはパッド１５上のポリイミド膜１７に
開口部が形成されず、パッド１５は絶縁性のポリイミド
膜１７で覆われる。After that, when the polyimide film 17 is developed,
An opening is formed in the polyimide film 17 on the pad 15 for the non-defective semiconductor chip 2a, but no opening is formed in the polyimide film 17 on the pad 15 for the defective semiconductor chip 2a. 15 is covered with an insulating polyimide film 17.

【００４０】その後、半導体ウェハに対してウェハバー
ンインを行なう。半導体ウェハ上の半導体チップ２ａの
全てに対し、共通化した電源用の配線層や入力信号用の
配線層を有するプローブカード１０を正確に配置して、
半導体ウェハ上のパッド１５とプローブカード１０上の
バンプ１１とを電気的に接続し、昇温して電源電圧や入
力信号を印加する。Thereafter, wafer burn-in is performed on the semiconductor wafer. For all the semiconductor chips 2a on the semiconductor wafer, the probe card 10 having the common power supply wiring layer and input signal wiring layer is accurately arranged,
The pads 15 on the semiconductor wafer and the bumps 11 on the probe card 10 are electrically connected, and the temperature is raised to apply a power supply voltage or an input signal.

【００４１】また、不良の半導体チップ２ａのうち入力
リークを生じていたパッド１５は、パッド１５を覆う絶
縁性のポリイミド膜１７によりプローブカード１０のバ
ンプ１１と電気的に絶縁されているので、その不良の半
導体チップ２ａはプローブカード１０上の共通配線層と
は電気的に接続されない。このため、同じ共通配線層に
接続された良品の半導体チップ２ａに対してはウェハ状
態での一括バーンインが正常に実行される。The pad 15 of the defective semiconductor chip 2a, which has an input leak, is electrically insulated from the bump 11 of the probe card 10 by the insulating polyimide film 17 covering the pad 15. The defective semiconductor chip 2a is not electrically connected to the common wiring layer on the probe card 10. Therefore, the batch burn-in in the wafer state is normally executed for the good semiconductor chips 2a connected to the same common wiring layer.

【００４２】次に、本発明の第１実施例について図４及
び図５を参照しながら説明する。図４は第１実施例に係
る半導体装置の検査方法におけるウェハバーンイン時の
不良の半導体チップの除去方法の説明図である。図４に
おいて、２は半導体ウェハ、２ａは半導体ウェハ２上に
行列状に形成された半導体チップ、１８はプローブカー
ド（図示せず）上のバンプ、１９はプローブカード上の
入力信号用の配線層である。Next, a first embodiment of the present invention will be described with reference to FIGS. FIG. 4 is an explanatory diagram of a method for removing a defective semiconductor chip during wafer burn-in in the semiconductor device inspection method according to the first embodiment. In FIG. 4, 2 is a semiconductor wafer, 2a is a semiconductor chip formed in a matrix on the semiconductor wafer 2, 18 is a bump on a probe card (not shown), and 19 is a wiring layer for input signals on the probe card. Is.

【００４３】ここで、半導体チップ２ａには電源用のパ
ッドを２個設け、その２個の電源用のパッドのいずれか
一方又は両方に電源電圧が供給された場合に、その半導
体チップ２ａが正常に動作する一方、その２個の電源用
のパッドの両方とも電源が供給されない場合にはその半
導体チップ２ａの入力信号用のパッドやその他のパッド
は半導体チップ２ａの内部回路とは電気的接続が切り離
されるように設計しておく。Here, the semiconductor chip 2a is provided with two pads for power supply, and when a power supply voltage is supplied to one or both of the two pads for power supply, the semiconductor chip 2a is normally operated. On the other hand, when power is not supplied to both of the two power supply pads, the input signal pads of the semiconductor chip 2a and other pads are not electrically connected to the internal circuit of the semiconductor chip 2a. Designed to be separated.

【００４４】また、２０ａ、２０ｂ、２０ｃ、２０ｄ及
び２０ｅは第１の配線群としての行方向の電源に接続さ
れたプローブカード上の配線層で、それぞれ独立してお
り、各行の半導体チップ２ａの第１の電源用のパッドに
並列に接続される。２１ａ、２１ｂ、２１ｃ、２１ｄ及
び２１ｅは第２の配線群としての列方向の電源に接続さ
れたプローブカード上の配線層で、それぞれ独立してお
り、各列の半導体チップ２ａの第２の電源用のパッドに
並列に接続される。２２ａ、２２ｂ、２２ｃ、２２ｄ及
び２２ｅは第３の配線群としての行方向電源供給用スイ
ッチング手段（第１のスイッチング手段）をオン／オフ
する信号を伝達する配線層、２３ａ、２３ｂ、２３ｃ、
２３ｄ及び２３ｅは第４の配線群としての列方向電源供
給用スイッチング手段（第２のスイッチング手段）をオ
ン／オフする信号を伝達する配線層である。また、ＶＤ
Ｄは電源電圧、Ｓｉｇはスイッチング信号である。Further, 20a, 20b, 20c, 20d and 20e are wiring layers on the probe card which are connected to the power source in the row direction as the first wiring group and are independent of each other, and the semiconductor chips 2a of each row are connected. The first power supply pad is connected in parallel. 21a, 21b, 21c, 21d and 21e are wiring layers on the probe card connected to the power source in the column direction as the second wiring group, which are independent of each other, and are the second power source of the semiconductor chips 2a in each column. Connected in parallel to the pad for. 22a, 22b, 22c, 22d and 22e are wiring layers for transmitting signals for turning on / off the row direction power supply switching means (first switching means) as the third wiring group, 23a, 23b, 23c,
Reference numerals 23d and 23e are wiring layers for transmitting a signal for turning on / off the column-direction power supply switching means (second switching means) as the fourth wiring group. Also, VD
D is a power supply voltage, and Sig is a switching signal.

【００４５】次に、図５は半導体チップ２ａ内に設けた
スイッチング手段の１例を示す回路図である。図５にお
いて、２０は第１の配線群２０ａ、２０ｂ、２０ｃ、２
０ｄ及び２０ｅのうちの一の配線層、２１は第２の配線
群２１ａ、２１ｂ、２１ｃ、２１ｄ及び２１ｅのうちの
一の配線層、２２は第３の配線群２２ａ、２２ｂ、２２
ｃ、２２ｄ及び２２ｅのうちの一の配線層、２３は第４
の配線群２３ａ、２３ｂ、２３ｃ、２３ｄ及び２３ｅの
うちの一の配線層、２４は第１のスイッチング手段とし
ての第１のＰチャネル型ＭＯＳトランジスタ、２５は第
２のスイッチング手段としての第２のＰチャネル型ＭＯ
Ｓトランジスタ、２６は半導体チップ２ａの内部回路の
電源用の配線ラインである。Next, FIG. 5 is a circuit diagram showing an example of the switching means provided in the semiconductor chip 2a. In FIG. 5, 20 is the first wiring group 20a, 20b, 20c, 2
One wiring layer of 0d and 20e, 21 is one wiring layer of the second wiring groups 21a, 21b, 21c, 21d and 21e, and 22 is a third wiring group 22a, 22b, 22
One of the wiring layers c, 22d and 22e, and 23 is the fourth
Of one of the wiring groups 23a, 23b, 23c, 23d and 23e, 24 is a first P-channel MOS transistor as a first switching means, and 25 is a second P-channel MOS transistor as a second switching means. P-channel MO
The S transistor, 26 is a wiring line for power supply of the internal circuit of the semiconductor chip 2a.

【００４６】以上のような構成において、ウェハバーン
イン中に図４に示す半導体チップＡに電源−グランド間
ショートが発生した場合を例にあげて、半導体チップＡ
をバーンインから除外する方法について説明する。In the above-mentioned structure, the semiconductor chip A is shown as an example in which the semiconductor chip A shown in FIG. 4 is short-circuited between the power supply and the ground during the wafer burn-in.
Exclude from the burn-in.

【００４７】まず、半導体ウェハ２上の全ての半導体チ
ップ２ａのバーンインをウェハ状態で行なう。第１の配
線群２０ａ、２０ｂ、２０ｃ、２０ｄ及び２０ｅから電
源供給を行なう。このとき、第３の配線群２２ａ、２２
ｂ、２２ｃ、２２ｄ及び２２ｅからはそれらと接続して
いる第１のＰチャネル型ＭＯＳトランジスタをオンにす
る信号を伝達する。また、第２の配線群２１ａ、２１
ｂ、２１ｃ、２１ｄ及び２１ｅからの電源供給は停止す
ると共に、第４の配線群２３ａ、２３ｂ、２３ｃ、２３
ｄ及び２３ｅからはそれらと接続している第２のＰチャ
ネル型ＭＯＳトランジスタをオフにする信号を伝達す
る。また、入力信号用の配線層１９からは半導体チップ
２ａを動作させるための入力信号を半導体チップ２ａに
入力する。First, burn-in of all the semiconductor chips 2a on the semiconductor wafer 2 is performed in a wafer state. Power is supplied from the first wiring group 20a, 20b, 20c, 20d and 20e. At this time, the third wiring groups 22a, 22
Signals for turning on the first P-channel type MOS transistors connected to them are transmitted from b, 22c, 22d and 22e. In addition, the second wiring groups 21a, 21
Power supply from b, 21c, 21d, and 21e is stopped, and the fourth wiring groups 23a, 23b, 23c, and 23 are stopped.
A signal for turning off the second P-channel type MOS transistor connected thereto is transmitted from d and 23e. Further, an input signal for operating the semiconductor chip 2a is input to the semiconductor chip 2a from the input signal wiring layer 19.

【００４８】この状態で例えば半導体チップＡ内で電源
ラインとグランドラインとがショートし、過電流が流れ
る不良が発生したとすると、ただちに第１の配線群のう
ちの配線層２０ｂからの電源供給を停止すると共に、一
旦第３の配線群２２ａ、２２ｂ、２２ｃ、２２ｄ及び２
２ｅからは第１のＰチャネル型ＭＯＳトランジスタをオ
フにする信号を伝達する。In this state, for example, if the power supply line and the ground line are short-circuited in the semiconductor chip A and a defect that an overcurrent flows occurs, power is immediately supplied from the wiring layer 20b of the first wiring group. When stopped, the third wiring groups 22a, 22b, 22c, 22d and 2 are temporarily stopped.
A signal for turning off the first P-channel type MOS transistor is transmitted from 2e.

【００４９】図５で説明すると、最初、第１の配線群の
うちの一の配線層２０から電源供給を行なうと共に、第
２の配線群のうちの一の配線層２１からの電源供給を停
止しておく。また、第３の配線群のうちの一の配線層２
２は¨Ｌｏｗ¨レベルで第１のＰチャネル型ＭＯＳトラ
ンジスタ２４をオン、第４の配線群のうちの一の配線層
２３は¨Ｈｉｇｈ¨レベルで第２のＰチャネル型ＭＯＳ
トランジスタ２５をオフにしておく。半導体チップＡに
前記の不良が発生した場合、第１の配線群のうちの一の
配線層２０からの電源供給を停止し、さらに第２の配線
群のうちの一の配線層２１を¨Ｈｉｇｈ¨レベルにして
第１のＰチャネル型ＭＯＳトランジスタ２４をオフにす
る。Referring to FIG. 5, first, power is supplied from one wiring layer 20 of the first wiring group, and power supply is stopped from one wiring layer 21 of the second wiring group. I'll do it. In addition, one wiring layer 2 of the third wiring group
2 is a “Low” level to turn on the first P-channel MOS transistor 24, and one wiring layer 23 of the fourth wiring group is a “High” level to the second P-channel MOS transistor 24.
The transistor 25 is turned off. When the above-mentioned defect occurs in the semiconductor chip A, the power supply from one wiring layer 20 of the first wiring group is stopped, and one wiring layer 21 of the second wiring group is further set. At the low level, the first P-channel MOS transistor 24 is turned off.

【００５０】これらの動作は各行方向電源ごとに外部に
電流センサーを設けておき、適正な電流範囲を超えた電
流が流れた電源が発生した場合、その電源を停止する機
能とその際、第１のＰチャネル型ＭＯＳトランジスタ２
４をオフにする信号を発生する機能とを付加しておけば
よい。For these operations, a current sensor is provided externally for each row-direction power supply, and when a power supply in which a current exceeding the proper current range flows is generated, the function of stopping the power supply and the first P-channel MOS transistor 2
A function of generating a signal for turning off 4 may be added.

【００５１】その後、第２の配線群２１ａ、２１ｂ、２
１ｃ、２１ｄ及び２１ｅからの電源供給を開始すると共
に、第４の配線群２３ａ、２３ｂ、２３ｃ、２３ｄ及び
２３ｅからはそれらと接続している第２のＰチャネル型
ＭＯＳトランジスタ２５をオンにする信号を伝達する。
今度は第２の配線群のうちの配線層２１ｃに過電流が流
れるので、過電流が検出されるとただちに第２の配線群
のうちの配線層２１ｃからの電源供給を停止すると共
に、第４の配線群のうちの配線層２３ｃから第２のＰチ
ャネル型ＭＯＳトランジスタ２５をオフにする信号を伝
達する。その後、過電流が流れた行以外の第３の配線群
２２ａ、２２ｃ、２２ｄ及び２２ｅからそれらの第１の
Ｐチャネル型ＭＯＳトランジスタ２４をオンにする信号
を伝達し、それらの行の電源供給を開始する。After that, the second wiring groups 21a, 21b, 2
A signal for starting the power supply from 1c, 21d and 21e and turning on the second P-channel MOS transistor 25 connected to them from the fourth wiring group 23a, 23b, 23c, 23d and 23e. To convey.
Since an overcurrent flows through the wiring layer 21c of the second wiring group this time, immediately when the overcurrent is detected, the power supply from the wiring layer 21c of the second wiring group is stopped and the fourth A signal for turning off the second P-channel type MOS transistor 25 is transmitted from the wiring layer 23c of the wiring group of. After that, a signal for turning on the first P-channel MOS transistor 24 of the third wiring group 22a, 22c, 22d, and 22e other than the row in which the overcurrent flows is transmitted, and the power supply to those rows is performed. Start.

【００５２】半導体チップＡと同じ行の他の半導体チッ
プ２ａは第２の配線群２１ａ、２１ｂ、２１ｄ及び２１
ｅから電源供給がなされ、また、半導体チップＡと同じ
列の他の半導体チップ２ａは第１の配線群２０ａ、２０
ｃ、２０ｄ及び２０ｅから電源供給がなされる。尚、第
１の配線群のうちの配線層２０ｂとそれに接続されてい
る各半導体チップ２ａの内部の電源配線ライン及び第２
の配線群のうちの配線層２１ｃとそれに接続されている
各半導体チップ２ａの内部の電源用の配線ラインとはス
イッチング手段をオフにしており遮断されている。The other semiconductor chips 2a in the same row as the semiconductor chip A have second wiring groups 21a, 21b, 21d and 21.
The power is supplied from e, and the other semiconductor chips 2a in the same column as the semiconductor chip A are connected to the first wiring groups 20a, 20
Power is supplied from c, 20d, and 20e. The wiring layer 20b of the first wiring group and the power supply wiring line inside the semiconductor chip 2a connected to the wiring layer 20b and the second wiring layer 20b
The wiring layer 21c of the wiring group and the wiring line for the power supply inside each semiconductor chip 2a connected to the wiring layer 21c are cut off by switching off the switching means.

【００５３】通常、バーンイン中に半導体ウェハ２上の
半導体チップ２ａに過電流不良が発生した場合、その電
流により不良の半導体チップＡが発熱して他の良品の半
導体チップ２ａの温度を上昇させるため、バーンイン温
度を変化させてしまうという問題や、その過電流により
他の良品の半導体チップ２ａに正しい電源電圧を与えら
れなくなるという問題が起こるが、前記の方法により、
第１の配線群のうちの配線層２０ｂ及び第２の配線群の
うちの配線層２１ｃを介して他の良品の半導体チップ２
ａから不良の半導体チップＡに電流が流れ込むことはな
く、これらの問題を解決でき、半導体チップＡのみ電源
供給を停止し、バーンインから除去することができる。Normally, when an overcurrent defect occurs in the semiconductor chip 2a on the semiconductor wafer 2 during burn-in, the defective semiconductor chip A generates heat due to the current and the temperature of the other good semiconductor chip 2a rises. However, there is a problem that the burn-in temperature is changed and a problem that the correct power supply voltage cannot be applied to the other good semiconductor chip 2a due to the overcurrent.
Another non-defective semiconductor chip 2 via the wiring layer 20b of the first wiring group and the wiring layer 21c of the second wiring group
The current does not flow from the defective semiconductor chip A to the defective semiconductor chip A, and these problems can be solved, and the power supply to only the semiconductor chip A can be stopped and the semiconductor chip A can be removed from the burn-in.

【００５４】尚、第１実施例では半導体チップＡに不良
が発生したとして説明したが半導体ウェハ２上の他の半
導体チップ２ａで不良が発生した場合でも同様にバーン
イン中に除去が行なえる。In the first embodiment, the semiconductor chip A is described as having a defect. However, even if another semiconductor chip 2a on the semiconductor wafer 2 has a defect, the semiconductor chip A can be similarly removed during burn-in.

【００５５】また、第１実施例ではバーンイン中に発生
した不良の半導体チップＡの除去を行なったがバーンイ
ン前にすでに不良であった半導体チップ２ａの除去にも
用いることができる。Although the defective semiconductor chip A generated during burn-in is removed in the first embodiment, it can also be used for removing the defective semiconductor chip 2a before burn-in.

【００５６】また、第１実施例では半導体チップ２ａ内
にスイッチング手段を設けたが、プローブカードに設置
されていてもよい。Although the switching means is provided in the semiconductor chip 2a in the first embodiment, it may be provided in the probe card.

【００５７】さらに、第１実施例では半導体チップＡの
電源ラインとグランドラインとのショート不良を例にあ
げているが、その他の不良でもバーンインから除去する
ことは可能である。それは各半導体チップ２ａから出力
信号を検出し、その結果、不良が判明した半導体チップ
２ａには行方向及び列方向からの電源供給を停止すると
共に、スイッチング手段をオフにする信号を伝達すれば
よい。Furthermore, in the first embodiment, a short circuit defect between the power supply line and the ground line of the semiconductor chip A is taken as an example, but other defects can be removed from the burn-in. It detects an output signal from each semiconductor chip 2a, and as a result, supplies a signal for turning off the switching means to the semiconductor chip 2a in which the defect is found, while stopping the power supply from the row direction and the column direction. .

【００５８】[0058]

【発明の効果】本発明に係る半導体装置の検査方法又は
プローブカードによれば、不良チップが含まれない、つ
まり全ての半導体チップが不良チップではない行又は列
に対しては電源電圧が供給される一方、不良チップを含
む行又は列においては、規格値以上の電流が流れるため
電源電圧が供給されることがなくなるので、電源電圧の
低下等に起因して正常な半導体チップに対するバーンイ
ン検査が妨げられる事態は発生しない。According to the semiconductor device inspection method or the probe card of the present invention, the power supply voltage is supplied to the rows or columns in which no defective chips are included, that is, all the semiconductor chips are not defective chips. On the other hand, in the row or column including the defective chip, the power supply voltage is not supplied because the current more than the standard value flows, so that the burn-in inspection for the normal semiconductor chip is hindered due to the decrease of the power supply voltage. The situation will not occur.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１参考例に係る半導体装置の検査方
法における不良の半導体チップの除去方法の説明図であ
る。FIG. 1 is an explanatory diagram of a method for removing a defective semiconductor chip in a semiconductor device inspection method according to a first reference example of the present invention.

【図２】本発明の第２参考例に係る半導体装置の検査方
法におけるバーンイン時の半導体チップのパッドとプロ
ーブカードのバンプとの接続を示す断面図である。FIG. 2 is a cross-sectional view showing a connection between a pad of a semiconductor chip and a bump of a probe card at the time of burn-in in a semiconductor device inspection method according to a second reference example of the present invention.

【図３】本発明の第３参考例に係る半導体装置の検査方
法におけるバーンイン時の半導体チップのパッドとプロ
ーブカードのバンプとの接続を示す断面図である。FIG. 3 is a cross-sectional view showing a connection between a pad of a semiconductor chip and a bump of a probe card at the time of burn-in in a semiconductor device inspection method according to a third reference example of the present invention.

【図４】本発明の第１実施例に係る半導体装置の検査方
法におけるバーンイン時の不良の半導体チップの除去方
法の説明図である。FIG. 4 is an explanatory diagram of a method for removing a defective semiconductor chip during burn-in in the semiconductor device inspection method according to the first embodiment of the present invention.

【図５】本発明の第１実施例に係る半導体装置の検査方
法におけるスイッチング手段の一例を示す回路図であ
る。FIG. 5 is a circuit diagram showing an example of a switching means in the semiconductor device inspection method according to the first embodiment of the present invention.

【図６】従来の半導体ウェハと薄膜型プローブカードと
の接続状態の説明図である。FIG. 6 is an explanatory diagram of a connection state between a conventional semiconductor wafer and a thin film type probe card.

【図７】従来の半導体チップのパッドと薄膜型プローブ
カードのバンプとの接続を示す断面図である。FIG. 7 is a cross-sectional view showing a connection between a pad of a conventional semiconductor chip and a bump of a thin film type probe card.

【符号の説明】[Explanation of symbols]

１、５０真空チャック ２、５１半導体ウェハ ２ａ、５２半導体チップ ３プローブ針 ４ニードル型プローブカード ５、１２、５５配線層 ６電源 ７グランド ８入力信号源 ９電流計 １０、５３薄膜型プローブカード １１、１８、５４バンプ １３、５６フレキシブル基板 １４、５７コンタクト １５、５８パッド １６、５９パッシベーション膜 １７、６０ポリイミド膜 １９入力信号用の配線層 ２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ第１の配線群 ２０第１の配線群のうちの一の配線層 ２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ第２の配線群 ２１第２の配線群のうちの一の配線層 ２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ第３の配線群 ２２第３の配線群のうちの一の配線層 ２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ第４の配線群 ２３第４の配線群のうちの一の配線層 ２４第１のＰチャネル型ＭＯＳトランジスタ ２５第２のＰチャネル型ＭＯＳトランジスタ ２６電源用の配線ライン ＶＤＤ電源電圧 Ｓｉｇスイッチング信号 Ａ不良の半導体チップ 1,50 vacuum chuck 2,51 semiconductor wafer 2a, 52 semiconductor chips 3 probe needle 4-needle probe card 5, 12, 55 wiring layers 6 power supplies 7 grand 8 input signal sources 9 ammeter 10,53 Thin film probe card 11, 18, 54 bumps 13,56 flexible board 14,57 contacts 15,58 pads 16,59 passivation film 17,60 Polyimide film 19 Input signal wiring layer 20a, 20b, 20c, 20d, 20e First wiring group 20 One wiring layer of the first wiring group 21a, 21b, 21c, 21d, 21e Second wiring group 21 One wiring layer of the second wiring group 22a, 22b, 22c, 22d, 22e Third wiring group 22 One wiring layer of the third wiring group 23a, 23b, 23c, 23d, 23e Fourth wiring group 23 One wiring layer of the fourth wiring group 24 First P-Channel MOS Transistor 25 Second P-channel MOS transistor Wiring line for 26 power supplies VDD power supply voltage Sig switching signal A defective semiconductor chip

フロントページの続き (56)参考文献 特開 平４−196241（ＪＰ，Ａ) 特開 平５−211219（ＪＰ，Ａ) 特開 平５−3239（ＪＰ，Ａ) 特開 平６−5677（ＪＰ，Ａ) 特開 平５−121502（ＪＰ，Ａ) 特開 平６−5673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/66 G01R 1/073 H01L 21/822 H01L 27/04 Continuation of the front page (56) Reference JP-A-4-196241 (JP, A) JP-A-5-2111219 (JP, A) JP-A-5-3239 (JP, A) JP-A-6-5677 (JP , A) JP-A-5-121502 (JP, A) JP-A-6-5673 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) H01L 21/66 G01R 1/073 H01L 21/822 H01L 27/04

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体ウェハ上にマトリックス状に形成
された複数の半導体チップに対し、プローブカードを用
いて一括して前記複数の半導体チップの良否判定を行な
う半導体装置の検査方法であって、 前記複数の半導体チップのそれぞれは電源電圧供給用の
第１の電極及び第２の電極を備えており、 行方向に並ぶ前記複数の半導体チップの第１の電極は共
通に接続されていると共に、列方向に並ぶ前記複数の半
導体チップの第２の電極は共通に接続されており、 前記複数の半導体チップの第１の電極に行方向から第１
のスイッチング手段を介して電源電圧を供給して前記複
数の半導体チップの良否を判定する検査を行なう工程
と、 前記第１のスイッチング手段を操作することにより、前
記半導体ウェハにおける良品の半導体チップのみが存在
する行に対する電源電圧の供給を継続する一方、前記半
導体ウェハにおける不良品の半導体チップが存在する行
に対する電源電圧の供給を停止する工程と、 前記複数の半導体チップの第２の電極に列方向から第２
のスイッチング手段を介して電源電圧を供給して前記複
数の半導体チップの良否を判定する検査を行なう工程
と、前記第２のスイッチング手段を操作することにより、前
記半導体ウェハにおける良品の半導体チップのみが存在
する列に対する電源電圧の供給を継続する一方、 前記半
導体ウェハにおける不良品の半導体チップが存在する列
に対する電源電圧の供給を停止する工程とを備えている
ことを特徴とする半導体装置の検査方法。1. A probe card is used for a plurality of semiconductor chips formed in a matrix on a semiconductor wafer .
And collectively judge the quality of the semiconductor chips.
A method of inspecting a semiconductor device, wherein each of the plurality of semiconductor chips is for supplying a power supply voltage.
The semiconductor chip includes a first electrode and a second electrode, and the first electrodes of the plurality of semiconductor chips arranged in the row direction are shared.
The plurality of halves are connected to each other and are arranged in the row direction.
The second electrodes of the conductor chips are commonly connected to the first electrodes of the plurality of semiconductor chips in the row direction .
A step of supplying a power supply voltage through the switching means to carry out an inspection for judging the quality of the plurality of semiconductor chips, and by operating the first switching means, only good semiconductor chips in the semiconductor wafer are while continuing the supply of the power supply voltage against the row exists, the row in which the semiconductor chip of the defective in the semiconductor wafer is present
Step and, from said column direction to the second electrode of the plurality of semiconductor chips second to stop the supply of the power supply voltage against the
The step of supplying a power supply voltage through the switching means to perform an inspection for determining the quality of the plurality of semiconductor chips, and operating the second switching means
There are only good semiconductor chips on the semiconductor wafer.
To while continuing the supply of the power supply voltage to the column, the column on which the semiconductor chip of the defective in the semiconductor wafer is present
A method of inspecting a semiconductor device, characterized by comprising a step of stopping the supply of the power supply voltage against the. 【請求項２】 前記第１のスイッチング手段及び前記第
２のスイッチング手段は前記複数の半導体チップ内に形
成されていることを特徴とする請求項１に記載の半導体
装置の検査方法。2. The method for inspecting a semiconductor device according to claim 1 , wherein the first switching means and the second switching means are formed in the plurality of semiconductor chips. 【請求項３】 請求項１に記載の半導体装置の検査方法
を実施するためのプローブカードであって、 行方向に延び且つ列方向に並列に設けられ、各行の半導
体チップの第１の電極に共通に電源電圧を供給するため
の複数の配線層からなる第１の配線群と、 列方向に延び且つ行方向に並列に設けられ、各列の半導
体チップの第２の電極に共通に電源電圧を供給するため
の複数の配線層からなる第２の配線群とを備えているこ
とを特徴とするプローブカード。3. A semiconductor device inspection method according to claim 1.
A probe card for carrying out the method, comprising: a plurality of wiring layers that extend in the row direction and are provided in parallel in the column direction, and that commonly supply a power supply voltage to the first electrodes of the semiconductor chips in each row. A second wiring group which is provided in parallel with one wiring group and which is provided in parallel in the column direction and in the row direction and which supplies a common power supply voltage to the second electrodes of the semiconductor chips in each column. A probe card characterized by comprising: