JP3470020B2 - 半導体集積回路の配線構造 - Google Patents
半導体集積回路の配線構造Info
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Description
関し、より詳細には化合物半導体による高速論理集積回
路に於いて回路動作速度の向上に有用な配線構造に関す
るものである。 【0002】 【従来の技術】信号識別回路や信号多重化回路等の小規
模論理集積回路では、論理回路セル間の信号線接続に
は、通常、数百μmから1mm程度の配線長が必要とな
る。通常、高速な回路ほど、信号配線長を極力短縮する
ことが、基本的な設計手法として実施されている。 【0003】また、信号配線の設計に於いては特性イン
ピーダンスを考慮することはなく、いわゆるインピーダ
ンス整合設計を行うことはない。これは、信号配線長
が、それを伝搬する信号の波長に対して1/10程度以
下の場合には、信号配線を単純な集中定数素子としてモ
デル化することが可能であり、信号線路の特性インピー
ダンスとその線路を接続する回路の入出力インピーダン
スとの不整合によって生じる多重反射による波形歪みを
心配しなくて済むからである。 【0004】超高速論理回路といった場合には、従来で
は20Gbit/s程度のビットレートが上限となる
が、半導体基板上の何れかの配線層上に信号配線が布線
された場合、400μm程度の配線長までは集中定数と
して取り扱うことができる。この場合、信号配線を電気
的に見たときに、寄生容量成分が主で、寄生インダクタ
ンス成分はその寄与が小さく、線路が接続される端子の
抵抗成分と配線の寄生容量を含む容量成分の積で与えら
れる時定数成分が回路動作速度を律速することになる。 【0005】したがって、従来に於いては、図7(a)
若しくは(b)に示されるような構造をとっていた。例
えば、図7(a)に於いて、半導体集積回路の配線構造
は、半導体基板1上に配線層2が形成され、更にこの配
線層2及び半導体基板1上に層間絶縁膜3が形成され
る。または、図7(b)に示されるように、半導体基板
1上に層間絶縁膜3が形成され、更にこの層間絶縁膜3
上に配線層2が形成される。 【0006】このように、従来は、セル間の高周波信号
接続には配線寄生容量成分の抑止に主眼が置かれ、配線
層2としては、第1層若しくは第2層で狭線幅の配線が
用いられていた。この場合、1)半導体基板の誘電率が
見え、特に化合物半導体では実効誘電率が7前後と高
く、波長短縮率が大きい(言替えれば伝搬速度が遅
い)。2)線路の特性インピーダンスは150Ω前後と
高く、通常50Ω以下と低い高速論理回路の出力インピ
ーダンスと整合しない、という性質を有していた。 【0007】しかしながら、回路動作速度の向上と共に
信号配線が次第に分布定数線路として見えはじめ、40
Gbit/s以上では、その信号配線が及ぼす寄生効果
によって回路動作速度が大きく制限されていた。 【0008】 【発明が解決しようとする課題】上述した従来技術の性
質により、特に配線長が信号波長と同等となる数10G
b/s以上の高速動作領域に於いては、配線伝搬遅延時
間と多重反射による波形歪みが回路動作速度を制限する
要因として顕在化していた。以下、これについて具体的
に詳述する。 【0009】高速論理回路に於いては、エミッタ結合論
理回路(ECL:Emitter−Coupled L
ogic)、若しくはソース結合FET論理回路(SC
FL:Source Coupled FET Log
ic)といった回路構成が用いられる。これらの論理回
路の出力には、負荷駆動力の高いエミッタフォロワ、若
しくはソースフォロワが常用される。 【0010】これらの回路の出力インピーダンスは、お
おまかに言えばそれらを構成するトランジスタのトラン
スコンダクタンスの逆数で与えられ、数10Ω以下と低
いものである。例えば、エミッタフォロワでは10Ω以
下、ソースフォロワでは20〜60Ω程度である。 【0011】一方、論理回路の入力はトランジスタのベ
ース、若しくはゲート電極であり、それらの入力インピ
ーダンスはエミッタ結合論理回路で数百Ω以上、ソース
結合FET論理回路で数kΩ以上と高い。したがって、
ビットレートの向上と共に、両者を接続する信号配線長
が信号波長の1/10よりも長くなり、且つ信号配線の
特性インピーダンス(〜180Ω)が論理回路の出力イ
ンピーダンス(数10Ω以下)と整合しない。そのた
め、出力された信号が次段の入力端でほぼ全反射し、そ
の反射波が今度は出力端に到達して逆相となって反射
し、その反射波が信号線路を伝搬して入力端に到達し、
元々の入力信号に重畳することになる。 【0012】実際には、この多重反射が繰り返され、次
段の入力端では信号線路の往復の伝搬遅延時間の整数倍
ずれた位置に多重反射波が重畳され、その結果として信
号波形が大きく歪んでしまうことになる。 【0013】図8は、この歪んだ信号波形を表す特性図
である。図8では、インジウム・燐(InP)基板上に
集積された高電子移動度トランジスタ(HEMT)によ
るソース結合FET論理回路を例にしており、高電子移
動度トランジスタはトランスコンダクタンス20mS、
ドレインコンダクタンス2mS、電流利得遮断周波数1
90GHzとし、信号配線は線路幅1.5μm、線路長
450μmで最下層配線層に形成される。 【0014】入力信号には40Gb/sの疑似ランダム
パルスパターンが用いられ、第2の論理回路セルの入力
端に於けるアイパターンが示される。尚、本数値解析に
は回路シミユレータHSPlCEが用いられている。ま
た、アイ開口が大幅に劣化しているのがわかる。 【0015】以上のように、従来に於いては、1)信号
配線の特性インピーダンスが回路の出力インピーダンス
に比べてかなり高いこと、2)伝搬速度が遅いこと、に
よって高速動作領域で大きな波形歪みを生じていた。 【0016】信号配線の幅を単純に拡幅することで特性
インピーダンスの低減が可能であるが、整合度が改善さ
れる数10Ω以下まで低減するには5倍以上に拡幅しな
ければならない。そのため、配線部分の占有面積の増大
を招き、そのことが回路全体を高密度に集積することを
疎外して高速動作を妨げることとなり、現実的な解決に
は至らないものであった。 【0017】この発明は上記の課題を解決するものであ
り、その目的は高速且つ特性インピーダンスの低い信号
配線を従来と同等のスペースで実現することによって、
配線寄生効果に制約されない、より高速動作が可能な半
導体集積回路の配線構造を提供することである。 【0018】 【課題を解決するための手段】すなわちこの発明は、半
導体基板上に誘電体材料を層間絶縁膜として少なくとも
2層の金属配線層を有し、複数の論理回路セルを接続し
て成る半導体集積回路に於いて、第1の論理回路セルの
信号出力と第2の論理回路セルの信号入カとを接続する
もので、上記金属配線層の最下層を除く該金属配線層に
互いに平行して形成される配線幅Wを有する少なくとも
1つの信号配線と、上記信号配線よりも下層の金属配線
層に上記信号配線と平行して形成された配線幅Lのグラ
ンド配線とを有し、上記信号配線の配線幅Wに対する上
記グランド配線の配線幅Lの比(L/W)が1乃至10
である疑似マイクロストリップ線路構造を具備すること
を特徴とする。 【0019】この発明にあっては、半導体基板に近い下
層配線層にグランド配線を形成することによって、その
上層に位置する信号線路に対して半導体基板の高い誘電
率を電気的に遮蔽し、信号配線の実効誘電率を層間絶縁
膜と同等に低下せしめている。このことが、信号線路の
伝搬速度を向上せしめると同時に信号線路の特性インピ
ーダンスを低下せしめる。前者の効果によって、信号配
線を集中定数としてみなすことができる周波数の上限を
広げることができ、更に後者の効果によって信号線路の
特性インピーダンスとそれを接続する論理回路の出力イ
ンピーダンスとの整合度を向上できる。したがって、例
え信号配線を分布定数とみなさなければならない高周波
領域に於いても、インピーダンス不整合に起因した多重
反射による信号波形歪みを抑止し、配線寄生効果に制約
されない、より高速動作が可能な集積回路を実現するこ
とができる。 【0020】 【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図1は、この発明の第1の実施
の形態を示す半導体集積回路の配線構造の構成例を示し
た断面図である。この第1の実施の形態では、最も単純
な構成として、信号配線が単線構造の場合について示し
ている。 【0021】図1に於いて、半導体基板11の上面に
は、第1の金属配線層として幅Lを有したグランド配線
12が形成されている。そして、このグランド配線12
及び半導体基板11の上面には、層間絶縁膜13が形成
される。更に、この層間絶縁膜13上で、上記グランド
配線12の中央部の上方には、第2の金属配線層として
幅Wを有した信号配線14が形成されている。 【0022】このように、第1の実施の形態に於ける半
導体集積回路の配線構造は、グランド配線12と信号配
線14とが積層された構造となっている。また、信号配
線14の上部は、空気により充満されている。そして、
この配線構造は、グランド配線12と信号配線14によ
って、いわゆるマイクロストリップ線路が形成されてい
る。 【0023】第1の実施の形態に於ける配線構造は、通
常の化合物半導体集積回路の加工技術を想定して、半導
体基板はInPで厚み600μm、金属配線層であるグ
ランド配線12及び信号配線14は金(Au)で形成さ
れる。信号配線14の線幅Wは最小許容幅に近い2μ
m、厚みは1.5μmとする。一方、グランド配線12
は、信号配線14に比して十分に広い領域に形成される
ものとし、簡単のために信号配線14と平行な幅Lを有
した配線として与えにれ、線幅Lを20μm、厚みは
0.7μmとする。 【0024】上記層間絶縁膜13は、窒化シリコン(S
iN)で形成され、配線部分の絶縁膜厚、すなわち層間
距離Hを1.5μmと仮定する。電磁界解析によって、
信号配線14の周波数応答、信号配線14が感じる実効
的な誘電率と特性インピーダンスを算出することができ
る。この第1の実施の形態の場合には、実効誘電率は窒
化シリコンの比誘電率(6.9)より小さい4.3程度
の値となり、また特性インピーダンスは42Ωとなる。 【0025】こうした信号配線14を実際の論理回路セ
ル間の接続に用いた場合の信号波形について、従来技術
で紹介した図8の場合と比較して説明する。図2は、図
1の配線構造が適用された信号配線と、信号を送出する
第1の論理回路セル及び信号を受ける第2の論理回路セ
ルの一構成例を示した図である。 【0026】接続する論理回路セルの構成やトランジス
タ性能等の条件は、上述した従来例と同一のものとす
る。すなわち、InP(インジウム・燐)基板上に集積
されたHEMT(高電子移動度トランジスタ)によるソ
ース結合FET論理(SCFL)回路を例にしており、
HEMTはトランスコンダクタンス20mS、ドレイン
コンダクタンス2mS、電流利得遮断周波数190GH
zとし、信号配線の線路長は450μmとする。 【0027】図2に於いて、信号配線14は第1の論理
回路セル16と第2の論理回路セル17の間に接続され
ている。上記第1の論理回路16セルと第2の論理回路
セル16は同一構成のものであり、差動論理回路18に
ソースフォロワ19が縦続接続されている。 【0028】上述したとおり、第2の論理回路セル17
の入力インピーダンスは数kΩと非常に高いので、入力
端に到達した信号は、ほぼ全反射することになる。した
がって、波形応答に於いて重要となるのは、第1の論理
回路セル16の出力インピーダンスZoと信号線路14
の特性インピーダンスの整合度である。第1の論理回路
セル16の出力インピーダンスZoは、ソースフォロワ
を構成するトランジスタのトランスコンダクタンス(G
m)とドレインコンダクタンス(Gds)によって、以
下のように近似的に与えられる。 Zo=1/(Gm+Gds) =45(Ω) したがって、入力端での電圧反射係数は0.03と小さ
い。 【0029】図8と同様に、回路シミュレータHSPl
CEを用いて40Gb/sの疑似ランダムパルスパター
ンに対する第2の論理回路セル17の入力端に於けるア
イパターンを計算した。 【0030】図3は、このアイパターンの結果を示した
特性図である。図3によれば、ほとんど多重反射の無
い、極めて良好なアイ開口が得られているのがわかる。
図7及び図8に示された従来例では、信号線路の特性イ
ンピーダンスが180Ωであったが、その場合の入力端
での電圧反射係数は−0.6と大きく、インピーダンス
不整合が波形歪みをもたらしていることがわかる。尚、
最下層配線層にグランド配線を設けない従来皮術では、
実効誘電率は6.1程度と高い。そして、その従来配線
の伝搬速度は、本実施の形態による信号配線(実効誘電
率は4.3)のそれよりも20%低い。 【0031】上記トランジスタを用いてエミッタ結合論
理回路形式の信号多重回路を設計した場合、HSPlC
Eによるシミュレーションでは、従来技術による配線構
造に比して本発明による配線構造を用いた場合は、20
%程度の回路動作速度の改善が可能となる。トランジス
タの速度性能が向上するにつれて、この改善効果は更に
増して行く。これは、トランジスタ素子が高速化して
も、抵抗素子や電極寸法を縮小することにはつながらな
いので、回路間の接続に要する配線長はほとんど変わら
ないためで、従来技術によれば、信号配線の伝搬遅延時
間が信号波長の1/4程度となる周波数が応答帯域の上
限となってしまうからである。 【0032】次に、この発明の第2の実施の形態を説明
する。図4は、この発明に於ける第2の実施の形態で半
導体集積回路の配線構造の構成例を示した断面図であ
る。 【0033】高速な論理回路では、論理回路セル間の接
続に相補信号接続が用いられた完全差動構成をとること
が多い。この第2の実施の形態は、その場合への本発明
の適用例を示すものであり、2本の信号配線が互いに平
行して形成されている場合について示している。 【0034】図4に於いて、半導体基板11の上面に
は、第1の金属配線層として幅Lを有したグランド配線
12が形成されている。そして、このグランド配線12
及び半導体基板11の上面には、層間絶縁膜13が形成
される。更に、この層間絶縁膜13上で、上記グランド
配線12の中央部の上方には、線幅Wを有した2つの第
2金属配線層である信号配線14a及び14bが、間隔
Sで平行して配置されている。 【0035】すなわち、通常の化合物半導体集積回路の
加工技術を想定して、半導体基板はInPで厚み600
μm、グランド配線12及び信号配線14a、14bは
金(Au)で形成される。そして、信号配線14a、1
4bの線幅Wは最小許容幅に近い2μm、厚みは1.5
μmとされる。また、グランド配線12の線幅Lは10
μm、厚みは0.7μmとされる。更に、層間絶縁膜1
3は窒化シリコン(SiN)で形成され、配線部分の絶
縁膜厚、すなわち層間距離Hは1.5μmと仮定する。 【0036】この例のような相補信号配線では、信号配
線の等長化が必要なことと、同相雑音成分除去効果を高
めることのために、信号配線幅と同程度にまで間隔Sを
狭めて平行に配設するのが常道である。そこで、第2の
実施の形態でも、信号配線14aと14bとの間隔S
は、各信号配線14a、14bの線幅Wに等しい2μm
とされる。 【0037】電磁界解析によって信号配線14a、14
bの周波数応答、信号配線14a、14bが感じる実効
的な誘電率と特性インピーダンスを算出することができ
る。この第2の実施の形態の場合には、実効誘電率は窒
化シリコンの比誘電率(6.9)より小さい3.4程度
の値となり、また特性インピーダンスは33Ωとなる。
ちなみに、特性インピーダンスが図1に示される第1の
実施の形態に比べて低いのは、隣接する信号配線との結
合によって容量成分が増加するためである。図5は、こ
うした配線によって接続される論理回路セルを含む回路
構成の一例を示したものである。 【0038】図5に於いて、信号配線14a及び14b
は、第1の論理回路セル21と第2の論理回路セル22
の間に接続されている。上記第1の論理回路21セルと
第2の論理回路セル22は同一構成のものであり、差動
論理回路23にソースフォロワ24a、24bが縦続接
続されている。 【0039】尚、信号配線14a、14bに接続される
論理回路セルの基本構成やトランジスタ性能等の条件
は、上述した図2と同一のものとする。図5の回路構成
は、ソースフォロワ24a、24bが差動出力信号の双
方に接続され、それらの出力が信号配線14a、14b
を介して第2の論理回路セル22の差動入力に接続され
ている点のみが上述した図2の構成と異なる。 【0040】すなわち、InP基板上に集積されたHE
MT(高電子移動度トランジスタ)によるソース結合F
ET論理回路を例にしており、HEMTはトランスコン
ダクタンス20mS、ドレインコンダクタンス2mS、
電流利得遮断周波数190GHzとされ、信号配線14
a及び14bの線路長は450μmとされる。 【0041】上述したとおり、第2の論理回路セル22
の入力インピーダンスは数kΩと非常に高いので、入力
端に到達した信号はほぼ全反射することになる。したが
って、波形応答に於いて重要となるのは、第1の論理回
路セル21の出力インピーダンスZoと信号線路Sの特
性インピーダンスの整合度である。 【0042】第1の論理回路セル21の出力インピーダ
ンスZoは、上述したとおり、ソースフォロワを構成す
るトランジスタのトランスコンダクタンス(Gm)とド
レインコンダクタンス(Gds)によって、以下のよう
に近似的に与えられる。 Zo=1/(Gm+Gds) =45(Ω) したがって、入力端での電圧反射係数は0.15とな
り、上述した第1の実施の形態より整合度は若干低下す
るが、それでも図8に示した従来例(0.6)の1/4
以下と小さくなる。 【0043】この第2の実施の形態では、特性インピー
ダンスがより低下する傾向を示すが、このような場合に
は、インピーダンス整合をより向上させることが可能で
ある。すなわち、上記ソースフォロワの出力インピーダ
ンスはそれを構成するトランジスタのGmにほぼ反比例
し、Gmはトランジスタサイズに比例することから、大
きなトランジスタを用いれば論理回路セルの出力インピ
ーダンスをより低下させることができる。 【0044】例えば、1.5倍大きいサイズのトランジ
スタを用いればGm、Gdsは、各々30mS、3mS
となって出力インピーダンスZoは30Ωに低減するこ
とができる。この場合の電圧反射係数は、0.05と十
分小さくできる。したがって、図3に示したものと同等
な波形応答特性を得ることができる。 【0045】このように、第2の実施の形態によれば、
下層金属配線層に形成されたグランド配線の効果によっ
て、信号配線の特性インピーダンスを数10Ωのオーダ
に低く設定できるので、論理回路セルの出力インピーダ
ンスをその回路のトランジスタサイズで調整することに
よって、ほぼ完全なインピーダンス整合を果たすことが
可能となる。 【0046】加えて、下層金属配線層に形成したグラン
ド配線の遮蔽効果によって実効誘電率を従来技術より低
下できるので、伝搬速度が従来より向上でき、信号多重
反射が問題とならない、言替えれば信号配線を集中定数
として考慮できる周波数の上限を向上することが可能と
なる。 【0047】これらの効果によって、より高速な回路動
作を実現することが可能となる。次に、この発明の第3
の実施の形態を説明する。この第3の実施の形態は、上
述した第1及び第2の実施の形態に示された層間絶縁膜
12を、より比誘電率の低い材料に置換えた場合につい
て示す。したがって、その配線構造は、上述した第1及
び第2の実施の形態と同様であるので説明を省略する。 【0048】現在、層間絶縁膜としてはポリイミド(比
誘電率3.9以下)やBCB(比誘電率2.8以下)と
いった種々の材料が利用されているが、層間絶縁膜の誘
電率の低下と共に、当然ながら信号配線の実効誘電率は
低下し、且つ特性インピーダンスは増大する。例えば、
BCB(比誘電率2.8以下)の場合について、上述し
た第1の実施の形態と第2の実施の形態とを比較する
と、下記表1のようになる。 【0049】 【表1】 【0050】これより、比誘電率が2.8以下と低い層
間絶縁膜を用いれば、伝搬速度を40〜50%程度向上
させることが可能であり、信号多重反射が問題とならな
い。言替えれば、信号配線を集中定数として考慮できる
周波数の上限を、より一層向上することが可能となる。 【0051】また、その場合の特性インピーダンスは伝
搬速度と同程度に増大するものの、依然60Ω以下の低
い値に留まるため、インピーダンス整合が大きく損なわ
れることはなく、論理回路セルの出力インピーダンスを
その回路のトランジスタサイズで調整することによっ
て、ほぼ完全なインピーダンス整合を果たすことが可能
である。 【0052】もちろん、配線の線路幅を拡幅することに
よっても特性インピーダンスを低減できる。例えば、上
述した第1の実施の形態の場合では、信号線幅を4μm
に倍増することで特性インピーダンスは44Ωに、信号
線幅を3倍の6μmに拡幅することで34Ωにそれぞれ
低減することができる。よって、低誘電材料の導入によ
って、本発明の効果はより増大すると言える。 【0053】次に、この発明の第4の実施の形態につい
て説明する。ここでは、信号配線14の線幅Wに対する
グランド配線12の線幅Lの比をパラメータとして、グ
ランド配線12の効果について説明する。 【0054】この第4の実施の形態の配線構造は、上述
した第1の実施の形態と同様であり、層間絶縁膜13と
してSiNとBCBの両者について示す。信号配線14
の線幅Wが2μmに固定されて、グランド配線12の線
幅Lに対する特性インピーダンスと伝搬速度の変化の様
子が、図6の特性図である。 【0055】図6より、グランド配線12の線幅Lが僅
かに存在しはじめると、特性インピーダンスは急激に低
下しはじめる。そして、信号配線14の線幅Wと同程度
になると、グランド配線12が存在しなかった場合の初
期値の30%以下の50Ωにまで低下する。この後は、
L=2Wで45Ω、L=3Wで43Ω、L=10Wで4
2Ωと、飽和傾向を示す。 【0056】このことは、グランド配線としては信号線
幅と同等の僅かな配線幅で十分なインピーダンス低減効
果を有することを示している。また、伝搬速度もグラン
ド配線幅の増加と共に向上し、特に比誘電率の小さいB
CBを層間絶縁膜とする場合には、僅かなグランド配線
幅で著しい速度向上が得られる。 【0057】以上により、グランド配線幅としては信号
線幅の1倍乃至は10倍の範囲で十分な効果を得ること
ができる。したがって、信号配線スペースを余分に必要
とすることがなく、本発明の効果が得られる。 【0058】以上第1乃至第4の実施の形態では金属配
線層が2層の場合について述べたが、3層以上の多層金
属配線層を有する場合にも適用可能であることは勿論で
ある。つまり、信号配線の直下でより半導体基板に近い
下層金属配線層にグランド配線を形成すれば良い。例え
ば、第1層配線層にグランド配線を形成し、第3層金属
配線層を形成しても同様の効果を得ることができる。 【0059】 【発明の効果】以上のようにこの発明によれば、高速且
つ特性インピーダンスの低い信号配線を従来と同等のス
ペースで実現することができるので、配線寄生効果に制
約されない、より高速動作が可能な半導体集積回路の配
線構造を提供することができる。
回路の配線構造の構成例を示した断面図である。 【図2】図1の配線構造が適用された信号配線と、信号
を送出する第1の論理回路セル及び信号を受ける第2の
論理回路セルの一構成例を示した図である。 【図3】この発明の第1の実施の形態による配線構造が
用いられた場合の信号波形歪みの一例を示す特性図であ
る。 【図4】この発明に於ける第2の実施の形態で半導体集
積回路の配線構造の構成例を示した断面図である。 【図5】図4の配線構造が適用された信号配線と、信号
を送出する第1の論理回路セル及び信号を受ける第2の
論理回路セルの一構成例を示した図である。 【図6】図1の半導体集積回路の配線構造に於ける信号
配線の実効比誘電率と特性インピーダンスのグランド配
線幅Lに対する依存性について示した特性図である。 【図7】従来の半導体集積回路の配線構造の例を示した
断面図である。 【図8】従来の半導体集積回路の配線構造が適用された
場合の信号波形歪みの一例を示した特性図である。 【符号の説明】 11 半導体基板、 12 グランド配線、 13 層間絶縁膜、 14、14a、14b 信号配線、 16、21 第1の論理回路セル、 17、22 第2の論理回路セル、 18、23 差動論理回路、 19、24a、24b ソースフォロワ。
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 半導体基板上に誘電体材料を層間絶縁膜
として少なくとも2層の金属配線層を有し、複数の論理
回路セルを接続して成る半導体集積回路に於いて、 第1の論理回路セルの信号出力と第2の論理回路セルの
信号入カとを接続するもので、上記金属配線層の最下層
を除く該金属配線層に互いに平行して形成される配線幅
Wを有する少なくとも1つの信号配線と、上記信号配線
よりも下層の金属配線層に上記信号配線と平行して形成
された配線幅Lのグランド配線とを有し、上記信号配線
の配線幅Wに対する上記グランド配線の配線幅Lの比
(L/W)が1乃至10である疑似マイクロストリップ
線路構造を具備することを特徴とする半導体集積回路の
配線構造。
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JP23694897A JP3470020B2 (ja) | 1997-09-02 | 1997-09-02 | 半導体集積回路の配線構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP23694897A JP3470020B2 (ja) | 1997-09-02 | 1997-09-02 | 半導体集積回路の配線構造 |
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JPH1187512A JPH1187512A (ja) | 1999-03-30 |
JP3470020B2 true JP3470020B2 (ja) | 2003-11-25 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP23694897A Expired - Lifetime JP3470020B2 (ja) | 1997-09-02 | 1997-09-02 | 半導体集積回路の配線構造 |
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JP3473516B2 (ja) | 1999-09-20 | 2003-12-08 | 日本電気株式会社 | 半導体集積回路 |
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US9171798B2 (en) * | 2013-01-25 | 2015-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for transmission lines in packages |
-
1997
- 1997-09-02 JP JP23694897A patent/JP3470020B2/ja not_active Expired - Lifetime
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JPH1187512A (ja) | 1999-03-30 |
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