JP3465885B2 - Delay adjustment library and delay adjustment method using the same - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は半導体集積回路の自
動レイアウト処理後に生じるタイミングエラーを調整す
るための遅延調整用セルライブラリ及びそれを使用した
遅延調整方法に関し、特に、再配置配線をすることなく
セルの置換によってタイミングエラーを調整する遅延調
整用セルライブラリ及びそれを使用した遅延調整方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay adjustment cell library for adjusting a timing error generated after automatic layout processing of a semiconductor integrated circuit and a delay adjustment method using the delay adjustment cell library. The present invention relates to a delay adjustment cell library for adjusting a timing error by replacing cells and a delay adjustment method using the library.

【０００２】[0002]

【従来の技術】近年、半導体集積回路はその機能性能の
向上を目的とし、大規模化高速化の要求が日ごとに高ま
っている。中でもクロック等のスキューを中心としたタ
イミングのズレは誤動作、性能劣化及び設計時間の増加
等を招く原因となるため、クロック調整の精度向上が要
求されている。従って、レイアウト設計後にタイミング
のズレが生じた場合においても、その後の修正が簡単
に、また短時間で可能なセルの置換等による遅延調整方
式が必要となっている。2. Description of the Related Art In recent years, the demand for large scale and high speed semiconductor integrated circuits has been increasing day by day for the purpose of improving their functional performance. Above all, since a timing shift centering on a skew of a clock or the like causes a malfunction, a performance deterioration, and an increase in design time, it is required to improve the accuracy of clock adjustment. Therefore, even if the timing shift occurs after the layout design, a delay adjustment method is required by which the subsequent correction can be easily performed and the cells can be replaced in a short time.

【０００３】従来、このような問題を解決するため、セ
ルの再配置配線をすることなく、遅延値の修正を行う技
術が複数開示されている。先ず、セルのサイズ及び端子
位置が全く同じセルを置き換えることにより、タイミン
グ調整を図った遅延素子が特開平４−２８８７１７号公
報に開示されている（従来例１）。図１３（ａ）及び
（ｂ）は、従来例１の遅延素子の遅延調整前後を示す上
面図である。図１３（ａ）に示すように、入力ドライバ
１００１から出力ドライバ１００２までの間に、インバ
ータ１１０１、１１０２を配置し、これらのインバータ
１１０１、１１０２との間に、単位遅延ｔ１を持つ基本
ブロック１２０１乃至１２０３を直列に配置して遅延素
子を構成する。また、これらの基本ブロック１２０１乃
至１２０３とは別に、単位遅延ｔ２を持つ基本ブロック
１３０１を用意する。基本ブロック１２０１乃至１２０
３と、１３０１とは夫々置き換えても遅延素子を構成で
きるようブロック寸法及び端子位置を考慮したレイアウ
トパターンを持つ。Conventionally, in order to solve such a problem, there have been disclosed a plurality of techniques for correcting a delay value without performing relocation wiring of cells. First, Japanese Laid-Open Patent Publication No. 4-288717 discloses a delay element whose timing is adjusted by replacing cells having exactly the same cell size and terminal position (conventional example 1). 13A and 13B are top views showing the delay element of the conventional example 1 before and after the delay adjustment. As shown in FIG. 13A, the inverters 1101 and 1102 are arranged between the input driver 1001 and the output driver 1002, and the basic blocks 1201 to 1201 to 1202 having the unit delay t1 are arranged between these inverters 1101 and 1102. 1203 are arranged in series to form a delay element. In addition to the basic blocks 1201 to 1203, a basic block 1301 having a unit delay t2 is prepared. Basic blocks 1201 to 120
3 and 1301 have a layout pattern in consideration of the block size and the terminal position so that the delay element can be configured even if they are replaced with each other.

【０００４】このように構成された遅延素子によれば、
遅延素子を使用してタイミング調整を行った論理回路で
配置及び配線を行った後、シミュレーションによりタイ
ミングのずれが生じた場合、複数の基本ブロック１２０
１乃至１２０３で構成された図１３（ａ）に示す遅延素
子の一部、例えば基本ブロック１２０２を、図１３
（ｂ）に示すように、基本ブロック１２０２とは異なる
単位遅延をもつ基本ブロック１３０１で置き換えること
により、配置配線後に生じるタイミングのズレを補正し
た遅延素子とし、タイミング調整を行う。According to the delay element thus constructed,
After the layout and wiring are performed by the logic circuit whose timing is adjusted by using the delay element, when the timing shift occurs due to the simulation, the plurality of basic blocks 120
13A, a part of the delay element shown in FIG.
As shown in (b), the basic block 1202 is replaced with a basic block 1301 having a unit delay different from that of the basic block 1202 to form a delay element in which a timing deviation occurring after placement and wiring is corrected, and timing adjustment is performed.

【０００５】また、特許２９５４１９４号公報にも、再
配置配線することなく、セルの置換のみでクロックスキ
ューを低減する方法が開示されている（従来例２）。従
来例２に記載の技術においては、レイアウトデータ上で
外形寸法、ピン配置及び入力容量がすべて等しく配線と
コンタクト（スルーホール）の有無により駆動能力のみ
異なる複数のクロックドライバをセルライブラリとして
有している。Further, Japanese Patent No. 2954194 also discloses a method of reducing clock skew only by cell replacement without relocation wiring (conventional example 2). In the technique described in the second conventional example, a plurality of clock drivers having the same outer dimensions, pin arrangements, and input capacities on the layout data but having different drive capabilities depending on the presence of wirings and contacts (through holes) are provided as a cell library. There is.

【０００６】図１４（ａ）乃至（ｄ）は、従来例２に記
載のクロックドライバの等価回路を示す回路図である。
図１４（ａ）乃至（ｄ）に示すように、入力２００１を
共通とする４つのインバータ２１０１乃至２１０４を有
し、このインバータ２１０１乃至２１０４の出力のう
ち、図１４（ａ）に示すように、４つ全てのインバータ
２１０１乃至２１０４の出力がスルーホールを介して出
力２００２に接続され、図１４（ｂ）では、３つのイン
バータ２１０１乃至２１０３の出力、図１４（ｃ）で
は、２つのインバータ２１０１及び２１０２の出力、図
１４（ｄ）では、インバータ２１０１の出力がスルーホ
ールを介して出力２００２に接続されている。このよう
に、配線及びコンタクトの有無により、図１４（ａ）乃
至（ｄ）に示す４種類のドライブ能力及び遅延値を得る
ことができる。従来例２の技術では、まず仮セルを使用
し、自動配置及び配線を実行する。次に、配置された仮
クロックドライバの全ノードに対して用意された全ての
セルを配置した場合の出力遅延値をレイアウトデータと
セルの遅延情報とから遅延値算出ツールで算出し、遅延
検証を行った後、ＥＣＯ（Engineering Change Order）
処理によって最適な遅延値になるセルに置き換えること
によりクロックスキューを低減している。FIGS. 14A to 14D are circuit diagrams showing equivalent circuits of the clock driver described in the second conventional example.
As shown in FIGS. 14A to 14D, four inverters 2101 to 2104 having a common input 2001 are provided, and among the outputs of the inverters 2101 to 2104, as shown in FIG. The outputs of all four inverters 2101 to 2104 are connected to the output 2002 via the through holes. In FIG. 14B, the outputs of the three inverters 2101 to 2103, and in FIG. The output of 2102, in FIG. 14D, the output of the inverter 2101 is connected to the output 2002 via a through hole. In this way, four types of drive capabilities and delay values shown in FIGS. 14A to 14D can be obtained depending on the presence or absence of wiring and contacts. In the technique of Conventional Example 2, first, a temporary cell is used to perform automatic placement and wiring. Next, calculate the output delay value when all the prepared cells are arranged for all the nodes of the arranged temporary clock driver using the delay value calculation tool from the layout data and the delay information of the cells, and perform the delay verification. After going, ECO (Engineering Change Order)
The clock skew is reduced by replacing the cell with the optimum delay value by processing.

【０００７】また、特開平２−２６５２６０号公報に
は、回路のレイアウト後において、遅延セルの遅延値変
更の容易化を図った半導体集積回路装置が開示されてい
る（従来例３）。従来例３の半導体集積回路装置におい
ては、構造上は金属配線工程のみが異なり、各遅延セル
が異なる遅延値を有するよう形成された遅延セル群を使
用し、回路のレイアウト後の遅延セルの遅延値を遅延セ
ルの置き換えのみで変更する。Further, Japanese Patent Laid-Open No. 2-265260 discloses a semiconductor integrated circuit device in which the delay value of the delay cell can be easily changed after the circuit layout (conventional example 3). In the semiconductor integrated circuit device of Conventional Example 3, only the metal wiring process is structurally different, and a delay cell group formed so that each delay cell has a different delay value is used. Change the value only by replacing the delay cell.

【０００８】更に、特開平７−１６９８３９号公報に
は、クロック線の信号伝播のタイミングを調整し、レイ
アウト対回路の検証を可能にする半導体集積回路の設計
方法が開示されている（従来例４）。従来例４に記載の
技術においては、信号伝播遅延時間又は負荷容量は異な
り、接続端子の配置位置は同一で配線のみからなる遅延
セルのセルライブラリを用意し、遅延セルを配置し、配
置配線を行った後、必要に応じてその遅延セルを所望の
信号伝播遅延時間を有する遅延セルに置き換えるもので
ある。この遅延セルの配置によって回路図上の回路は変
更されず、従って、正確なレイアウト対回路の検証をす
ることができる。Further, Japanese Laid-Open Patent Publication No. 7-169839 discloses a method of designing a semiconductor integrated circuit which adjusts the timing of signal propagation on a clock line and enables layout-versus-circuit verification (Prior art example 4). ). In the technique described in the conventional example 4, the signal propagation delay time or the load capacitance is different, the connection terminals are arranged at the same position, a cell library of delay cells including only wiring is prepared, the delay cells are arranged, and the arrangement wiring is performed. After that, the delay cell is replaced with a delay cell having a desired signal propagation delay time as needed. The layout of the delay cell does not change the circuit on the circuit diagram, and therefore, accurate layout-to-circuit verification can be performed.

【０００９】更にまた、特開平１０−１２５７８８号公
報には、再レイアウト処理時のセル間の配線長の変動に
よる影響を低減し、設計工数の削減を図った論理回路最
適化処理方法が開示されている（従来例５）。従来例５
に記載の技術においては、論理回路を生成し、レイアウ
ト処理した後、論理回路の遅延時間を計算してタイミン
グ検証を行い、タイミングエラーが起きた場合は、動作
速度又は駆動速度が異なるセルに置き換えると共に、置
き換えに伴うセル間の配線容量及び配線抵抗の変更を補
正し、この補正を基に論理回路の最適化を行っている。Further, Japanese Laid-Open Patent Publication No. 10-125788 discloses a logic circuit optimization processing method for reducing the design man-hours by reducing the influence of the variation of the wiring length between cells during the relayout processing. (Conventional example 5). Conventional example 5
In the technique described in (1), after generating a logic circuit and performing layout processing, the delay time of the logic circuit is calculated and timing verification is performed, and if a timing error occurs, replace it with a cell having a different operation speed or drive speed. At the same time, the change in the wiring capacitance and wiring resistance between cells due to the replacement is corrected, and the logic circuit is optimized based on this correction.

【００１０】また、特開平１１−０４５９４２号公報に
は、セル変更に起因する配線遅延時間の変化を小さく押
さえて、短い処理時間で確実に要求仕様を満たすための
レイアウト設計方法が開示されている（従来例５）。従
来例５に記載の技術においては、セルの並び方の方向で
ある横幅、及び端子位置が同一で、並び方の方向と直交
する方向である縦幅が異なるセルであって、理論が等価
で且つ要求仕様を満たす駆動能力を有する変更対象セル
を使用してセルを変更する。Further, Japanese Unexamined Patent Publication No. 11-045942 discloses a layout design method for suppressing a change in wiring delay time caused by a cell change to a small extent and surely satisfying required specifications in a short processing time. (Conventional example 5). In the technique described in the conventional example 5, cells having the same width in the cell arrangement direction and the same terminal position but different vertical widths in the direction orthogonal to the cell arrangement are equivalent in theory and required. A cell is changed using a change target cell having a driving capacity that satisfies the specifications.

【００１１】[0011]

【発明が解決しようとする課題】しかしながら、従来例
１の技術においては、置き換えるセルが同じ形状なの
で、再配置、配線することなく遅延を調整することが可
能だが、その置き換えるためのセルの位置及び個数の判
断が困難である。これは、遅延素子を構成する各基本ブ
ロックの遅延は保証されているが、組み合わされた遅延
素子全体の遅延値はその組み合わせにより異なり、どの
位置のセルをいくつ置き換えるかによって遅延素子の遅
延は変わるためである。従って、置き換えた後、再遅延
検証（シミュレーション）が必要になる。更に、そのシ
ミュレーションでタイミングがあわない場合は、再度置
き換えが必要となるという問題点がある。However, in the technique of the prior art example 1, since the cell to be replaced has the same shape, the delay can be adjusted without rearranging and wiring, but the position of the cell for replacement and It is difficult to determine the number. This means that the delay of each basic block constituting the delay element is guaranteed, but the delay value of the combined delay elements as a whole differs depending on the combination, and the delay of the delay element changes depending on how many cells at which position are replaced. This is because. Therefore, re-delay verification (simulation) is required after replacement. Furthermore, if the timing does not match in the simulation, replacement is required again.

【００１２】また、従来例２の技術においては、配線パ
ターンのみが異なるセルにより遅延値及びドライブ能力
を変更させることが可能だが、各々のセルが、トランジ
スタと配線情報を有しているので、種類が増すとライブ
ラリ全体のデータ量が極めて膨大になってしまう。ま
た、セルの置き換えをＥＣＯ処理によって行っている
が、ＥＣＯ処理ではレイアウト中、又はレイアウト終了
後にネットリストの一部に変更が生じた場合に、ネット
リストが変更された部分に対応するレイアウトデータの
みを変更し、セル位置及び配線等のそれ以外のデータは
動かさないため、一度配置されたセルを消し、新しいセ
ルに置き換えることになる。これにより、意図しない場
所に配置（誤配置）されてしまう可能性があるという問
題点がある。Further, in the technique of the conventional example 2, the delay value and the drive capability can be changed by the cells having different wiring patterns, but since each cell has a transistor and wiring information, As the number increases, the amount of data in the entire library becomes extremely large. Although cell replacement is performed by ECO processing, in ECO processing, if a part of the netlist is changed during the layout or after the layout is finished, only the layout data corresponding to the changed part of the netlist is displayed. Is changed and other data such as the cell position and the wiring is not moved. Therefore, the once arranged cell is erased and replaced with a new cell. As a result, there is a problem in that it may be arranged (misplaced) in an unintended place.

【００１３】更に、従来例３の技術においては、配線の
みの遅延セルの置き換えにより遅延変更を行うが、遅延
セルを置く場合、そのセルが正しく置かれたかは保証さ
れていないという問題点がある。Further, in the technique of Conventional Example 3, the delay is changed by replacing the delay cell having only the wiring. However, when the delay cell is placed, it is not guaranteed that the cell is placed correctly. .

【００１４】更にまた、従来例４の技術においては、遅
延の調整を、バッファ等の能動素子は使用せず配線のみ
で行っているため、遅延時間が長いものを構成する場
合、当然、配線長が長くなり、環境、例えば温度等の変
化等により、遅延時間が所望の遅延時間から大きく変化
してズレてしまう。また、配線長が長くなると信号伝搬
（波形）になまりが生じ、誤動作を起こしやすいという
問題点がある。Furthermore, in the technique of the conventional example 4, since the delay adjustment is performed only by the wiring without using the active element such as the buffer, when the delay time is long, the wiring length is naturally set. Becomes longer, and the delay time largely changes from the desired delay time and deviates due to changes in the environment such as temperature. In addition, there is a problem that if the wiring length becomes long, signal propagation (waveform) is rounded, and malfunction is likely to occur.

【００１５】また、従来例５の技術においては、レイア
ウト後遅延のズレが生じた場合、それを補正する為複数
回の回路再合成により、最適化するため、回路の最適化
に時間がかかるという問題点がある。Further, in the technique of the conventional example 5, when a delay shift after layout occurs, optimization is performed by recombining the circuits a plurality of times to correct it, so it takes time to optimize the circuit. There is a problem.

【００１６】更に、従来例６の技術においては、セルの
最適化を行う為にレイアウト上、セルの上下方向に必
ず、配線のみの領域を設けなくてはいけない。この為、
上下のセル同士を接して配置することが不可能であると
いう問題点がある。Further, in the technique of the conventional example 6, in order to optimize the cell, it is necessary to always provide a wiring-only region in the vertical direction of the cell in layout. Therefore,
There is a problem that it is impossible to arrange the upper and lower cells in contact with each other.

【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、自動配置配線後に生じたタイミングのズレ
を再配置配線せず、且つ遅延セルと接続される他のセル
及び配線の遅延値に影響を与えることなく短時間で正確
に遅延調整することができる遅延調整用セルライブラリ
及び遅延調整方法を提供することを目的とする。The present invention has been made in view of the above problems, and does not re-arrange the timing deviation generated after the automatic arrangement and wiring, and delay values of other cells and wirings connected to the delay cell. An object of the present invention is to provide a delay adjustment cell library and a delay adjustment method that can accurately perform delay adjustment in a short time without affecting the delay.

【００１８】[0018]

【課題を解決するための手段】本発明に係る遅延調整用
セルライブラリは、素子のみから構成される基本セル
と、複数の基本セルを有するトランジスタセルと、前記
基本セル内の前記素子同士及び前記基本セル同士を接続
する複数種の配線パターンを有する配線セル群と、を有
し、前記トランジスタセルは、入力端子及び出力端子
と、前記入力端子に接続され所定位置に形成された第１
の基本セルと、前記出力端子に接続され所定位置に形成
された第２の基本セルと、前記第１の基本セルと第２の
基本セルとの間に形成された複数の第３の基本セルと、
を有し、前記配線セル群は前記入力端子と前記第１の基
本セルとを接続する第１の配線と、前記第２の基本セル
と前記出力端子とを接続する第２の配線と、前記第１の
基本セル、前記第３の基本セル及び前記第２の基本セル
を接続する第３の配線と、前記第３の基本セル内の前記
素子間を接続する第４の配線とを有し、前記第３の配線
及び第４の配線の配線パターンを複数種有することを特
徴とする。A delay adjustment cell library according to the present invention comprises a basic cell composed of only elements, a transistor cell having a plurality of basic cells, the elements in the basic cell, and A wiring cell group having a plurality of types of wiring patterns for connecting the basic cells to each other.
The transistor cell has an input terminal and an output terminal.
And a first member connected to the input terminal and formed at a predetermined position.
Connected to the basic cell and the output terminal, and formed at a predetermined position
The second basic cell, the first basic cell and the second basic cell
A plurality of third basic cells formed between the basic cells and
And the wiring cell group includes the input terminal and the first substrate.
A first wiring connecting the present cell and the second basic cell
And a second wiring connecting the output terminal and the first terminal,
Basic cell, the third basic cell, and the second basic cell
And a third wiring for connecting the
A fourth wiring for connecting elements, and the third wiring
And a plurality of types of wiring patterns of the fourth wiring .

【００１９】本発明においては、複数種の配線セル群か
ら所望の遅延値を生成する配線パターンを有する配線セ
ルを選択すれば、配線セルの変更をするだけで、遅延調
整用セルの遅延値が調整できる。更に、この遅延値の調
整は、基本セル内の配線パターンと、基板セル間の配線
パターンとを変更することができるため、本発明の遅延
値の種類と同様な数の遅延値を有する従来の遅延調整用
のセルライブラリと比較すると著しく情報量を低減する
ことができる。In the present invention, if a wiring cell having a wiring pattern for generating a desired delay value is selected from a plurality of wiring cell groups, the delay value of the delay adjusting cell can be changed only by changing the wiring cell. Can be adjusted. Further, since the adjustment of the delay value can change the wiring pattern in the basic cell and the wiring pattern between the substrate cells, the conventional delay value having the same number as the kind of the delay value of the present invention can be changed. The amount of information can be significantly reduced as compared with the cell library for delay adjustment.

【００２０】また、入力端子及び出力端子から第３の基
本セルまでの配線には、夫々必ず第１の基本セル及び第
２の基本セルを介しているため、配線セル群の中のどの
配線セルを使用した場合にも、遅延調整用セルの遅延値
が保証され、遅延調整用セルに接続される他のセル及び
配線の遅延に影響を与えることがない。 Further, the wiring from the input terminal and the output terminal to the third basic cell, since the via respectively always first basic cell and the second basic cell, which interconnect the cells in the wiring cell group Even when using, the delay value of the delay adjustment cell is guaranteed, and the delay of other cells and wirings connected to the delay adjustment cell is not affected.

【００２１】また、前記第３の基本セルは２段２列のイ
ンバータを有してもよい。これにより、例えば２段２列
に配置されるインバータの構成が同一である場合、配線
セルの配線パターンの違いにより、４種類の遅延値を生
成することができる。Further, the third basic cell may have two stages and two columns of inverters. Thus, for example, when the inverters arranged in two rows and two columns have the same configuration, four types of delay values can be generated due to the difference in the wiring pattern of the wiring cells.

【００２２】更に、前記第３の基本セルは、１段１列目
の第１のインバータの第１導電型拡散層上に形成される
ゲート電極、前記１段２列目の第２のインバータの第２
導電型拡散層上に形成されるゲート電極、２段１列目の
第３のインバータの第１導電型拡散層上に形成されるゲ
ート電極、及び前記２段２列目の第４のインバータの第
２導電型拡散層上に形成されるゲート電極のゲート長が
夫々前記１段１列の前記第１のインバータの第２導電型
拡散層上に形成されるゲート電極、前記１段２列の前記
第２のインバータの第１導電型拡散層上に形成されるゲ
ート電極、前記２段１列の前記第３のインバータの第２
導電型拡散層上に形成されるゲート電極、及び前記２段
２列の前記第４のインバータの第１導電型拡散層上に形
成されるゲート電極のゲート長より長いものであっても
よい。これにより、例えば、Ｌｏｗを入力してＬｏｗを
出力する場合、１段目のインバータのＮチャネルトラン
ジスタのゲート長を長くし、２段目のインバータのＰチ
ャネルトランジスタのチャネル長を長くし、これらのイ
ンバータ同士を直列に接続した場合に、遅延時間を長く
することができる。また、基本セルの入力時である立ち
上がり、又は基本セルの出力時である立ち下がりのみ遅
延を付けることができる。Further, the third basic cell is a gate electrode formed on the first conductivity type diffusion layer of the first inverter in the first row and the first column, and the second inverter in the first row and the second column. Second
A gate electrode formed on the conductive type diffusion layer, a gate electrode formed on the first conductive type diffusion layer of the third inverter in the first row and the first column, and a fourth inverter in the second inverter in the second row and the second column. The gate lengths of the gate electrodes formed on the second conductive type diffusion layers are the same as those of the gate electrodes formed on the second conductive type diffusion layers of the first inverter of the first stage and the first column, respectively. A gate electrode formed on the first conductive type diffusion layer of the second inverter, a second electrode of the second inverter of the second row and one column
The gate electrodes may be longer than the gate electrodes formed on the conductive type diffusion layers and the gate electrodes formed on the first conductive type diffusion layers of the fourth inverters in the two rows and two columns. Thus, for example, when Low is input and Low is output, the gate length of the N-channel transistor of the first stage inverter is lengthened and the channel length of the P-channel transistor of the second stage inverter is lengthened. The delay time can be lengthened when the inverters are connected in series. Further, it is possible to add a delay only to the rising when the basic cell is input or the falling when the basic cell is output.

【００２３】本発明に係る遅延調整方法は、請求項１乃
至３のいずれか１項に記載の遅延調整用セルのライブラ
リを用意しておき、前記トランジスタセルのセルサイズ
の外枠、前記トランジスタセルの入出力端子、初期遅延
値、及び前記配線セルを重ねて配置することを許可する
配線セル配置許可領域の情報を有する自動レイアウト用
遅延セルを使用して論理回路の自動レイアウトにより前
記自動レイアウト用遅延セルを配置し、配線する工程
と、前記自動レイアウト後の前記論理回路の遅延検証を
する工程と、前記遅延検証結果から求まる前記自動レイ
アウト用遅延セルの遅延値を生成する配線セルを前記遅
延調整用ライブラリの前記配線セル群から選択する工程
と、前記自動レイアウト用遅延セルの座標を抽出する工
程と、前記自動レイアウト用遅延セルの前記配線セル配
置許可領域に前記配線セルを配置する工程と、を有する
ことを特徴とする。In the delay adjusting method according to the present invention, a library of delay adjusting cells according to any one of claims 1 to 3 is prepared, and the cell size of the transistor cell is determined. Automatic layout of a logic circuit using an automatic layout delay cell having information on a frame, input / output terminals of the transistor cells, initial delay values, and wiring cell placement permission areas that permit the wiring cells to be arranged in an overlapping manner. By arranging and wiring the automatic layout delay cell, by performing delay verification of the logic circuit after the automatic layout, and by generating a delay value of the automatic layout delay cell obtained from the delay verification result. Selecting a wiring cell from the wiring cell group of the delay adjustment library; extracting coordinates of the automatic layout delay cell; Placing said wiring cell to the wiring cell arrangement permits the region of layouts for delay cells, characterized by having a.

【００２４】本発明においては、トランジスタセルと組
み合わされて所望の遅延値を生成することができる配線
セルは自動レイアウト用遅延セル上にのみ重ねて配置す
ることができると共に、自動レイアウト用遅延セルの座
標を抽出し、その自動レイアウト用遅延セル上に配置す
るため、配線セルを誤配置することがない。また、配線
セルの配線パターンの違いで複数種の遅延値を生成する
ことができ、遅延の調整は配線パターンを選択するのみ
で行うことができる。In the present invention, the wiring cell which can be combined with the transistor cell to generate a desired delay value can be arranged only on the automatic layout delay cell and the automatic layout delay cell Since the coordinates are extracted and placed on the automatic layout delay cell, the wiring cell is not erroneously placed. Further, a plurality of types of delay values can be generated depending on the wiring pattern of the wiring cell, and the delay can be adjusted only by selecting the wiring pattern.

【００２５】前記配線セル配置許可領域は、配線セルの
配置が許可されると共に、配線セルで使用する配線層１
層のみにおいて、配線セル以外の配線を禁止することが
できる。これにより、配線セルの配線パターンで使用さ
れる配線層１層のみにおいて、配線が禁止されるため、
自動レイアウトで引かれる他の配線には一切影響するこ
とがない。In the wiring cell arrangement permission area, the arrangement of the wiring cells is permitted, and the wiring layer 1 used in the wiring cells 1 is formed.
Wiring other than wiring cells can be prohibited only in the layer. As a result, wiring is prohibited only in the wiring layer 1 layer used in the wiring pattern of the wiring cell.
It has no effect on other wiring drawn in the automatic layout.

【００２６】また、前記遅延調整用セルライブラリの前
記遅延調整用セルの遅延値の最小単位をｔとすると、前
記遅延値はｔ乃至ｎｔであり、前記自動レイアウト用配
線セルの前記遅延値をｔとすることができる。When the minimum unit of the delay value of the delay adjusting cell of the delay adjusting cell library is t, the delay value is t to nt, and the delay value of the automatic layout wiring cell is t. Can be

【００２７】[0027]

【発明の実施の形態】以下、本発明の実施例に係る遅延
調整方法について、添付の図面を参照して具体的に説明
する。図１は、本発明の第１の実施例の遅延調整用セル
のレイアウトパターンを示す上面図である。図１に示す
ように、本実施例の遅延調整用セル１においては、入力
端子１０と、出力端子２０とが形成され、この間に、遅
延値を調整する遅延調整領域３０を有している。そし
て、入力端子１０と遅延調整領域３０との間に第１基本
トランジスタセル（以下、第１基本セルという。）４０
が配置され、遅延調整領域３０と出力端子２０との間に
第２基本トランジスタセル（第２基本セル）５０が配置
されている。遅延調整領域３０には、内部に１以上のト
ランジスタを有する第３トランジスタセル（第３基本セ
ル）６０が複数個配置されている。そして、遅延調整
は、遅延調整領域３０における複数個の第３基本セル６
０間の配線方法、及び基本セル６０内部のトランジスタ
の配線方法を適切に変更することにより、所望の遅延値
を生成する遅延調整用セルとすることができる。このよ
うに構成された遅延調整用セルの遅延値は、遅延調整領
域の配線方法により、例えば最小単位をｔとすると、ｔ
乃至ｎｔ（ｎは自然数）の遅延値を得ることができる。BEST MODE FOR CARRYING OUT THE INVENTION A delay adjusting method according to an embodiment of the present invention will be specifically described below with reference to the accompanying drawings. FIG. 1 is a top view showing a layout pattern of a delay adjustment cell according to the first embodiment of the present invention. As shown in FIG. 1, in the delay adjustment cell 1 of this embodiment, an input terminal 10 and an output terminal 20 are formed, and a delay adjustment region 30 for adjusting the delay value is provided between them. Then, a first basic transistor cell (hereinafter referred to as a first basic cell) 40 is provided between the input terminal 10 and the delay adjustment region 30.
And a second basic transistor cell (second basic cell) 50 is arranged between the delay adjustment region 30 and the output terminal 20. In the delay adjustment region 30, a plurality of third transistor cells (third basic cells) 60 having one or more transistors inside are arranged. The delay adjustment is performed by the plurality of third basic cells 6 in the delay adjustment area 30.
By appropriately changing the wiring method between 0s and the wiring method of the transistor inside the basic cell 60, it is possible to obtain a delay adjustment cell that generates a desired delay value. The delay value of the delay adjustment cell configured as described above is t depending on the wiring method of the delay adjustment region, where t is the minimum unit, for example.
It is possible to obtain a delay value from nt to nt (n is a natural number).

【００２８】次に、図１に示す遅延調整領域における基
本セル間の配線の違いによる異なる遅延値の合成方法に
ついて説明する。図２（ａ）及び（ｂ）は本実施例の遅
延調整用セルの等価回路の例を示す回路図である。図２
（ａ）に示すように、遅延調整用セル１０１において
は、入力端子１１０及び出力端子１２０との間に第１及
び第２基本セルのインバータ１４０、１５０が配置さ
れ、インバータ１４０とインバータ１５０との間の遅延
調整領域１３０に配置される複数個の第３基本セルが全
て直列に接続されている。即ち、入力端子１１０側に配
置される基本セル１６０ａの入力と、インバータ１４０
とが接続され、出力端子１２０側に配置される基本セル
１６０ｂの出力とインバータ１５０の入力とが接続さ
れ、こうして、遅延調整用セル１００は遅延調整領域１
３０に配置される複数個の第３基本セル１６０を使用し
て実現可能な最大の遅延値を得ている。Next, a method of synthesizing different delay values due to the difference in wiring between the basic cells in the delay adjustment area shown in FIG. 1 will be described. 2A and 2B are circuit diagrams showing examples of equivalent circuits of the delay adjustment cells of this embodiment. Figure 2
As shown in (a), in the delay adjustment cell 101, the inverters 140 and 150 of the first and second basic cells are arranged between the input terminal 110 and the output terminal 120, and the inverter 140 and the inverter 150 are connected to each other. All of the plurality of third basic cells arranged in the delay adjustment region 130 are connected in series. That is, the input of the basic cell 160a arranged on the input terminal 110 side and the inverter 140
Are connected to each other, and the output of the basic cell 160b arranged on the output terminal 120 side is connected to the input of the inverter 150.
A maximum achievable delay value is obtained by using a plurality of third basic cells 160 arranged in 30.

【００２９】遅延値の調整は遅延調整領域１３０で行う
ことができ、例えば、図２（ａ）に示す遅延調整用セル
１０１が有する遅延値以下の遅延値を生成する遅延調整
用セル１０２においては、図２（ａ）で第３基本セル１
６０ｂの入力に接続される配線を、図２（ｂ）に示すよ
うに、第３基本セル１６０ｂの入力ではなく、インバー
タ１５０の入力に接続する。このように、遅延調整領域
１３０において、第３基本セルのうち、出力を引き出す
位置を適当な位置に変更することによって、遅延値を調
整することができる。なお、如何なる遅延値を生成する
場合であっても、遅延調整用セル１０１と接続する他の
セルの遅延値及び配線形状に影響を及ぼさないように、
遅延調整用セル１０１の入力端子１１０及び出力端子１
２０の位置は同一とし、遅延調整領域１３０の入力及び
出力は全て夫々基本トランジスタセルのインバータ１４
０、１５０を介して行う。The delay value can be adjusted in the delay adjustment area 130. For example, the delay adjustment cell shown in FIG.
In the delay adjustment cell 102 that generates a delay value less than or equal to the delay value of 101 , the third basic cell 1 in FIG.
The wiring connected to the input of 60b is connected not to the input of the third basic cell 160b but to the input of the inverter 150, as shown in FIG. 2 (b). In this way, in the delay adjustment area 130, the delay value can be adjusted by changing the position for extracting the output in the third basic cell to an appropriate position. Note that no matter what delay value is generated, the delay value and wiring shape of other cells connected to the delay adjustment cell 101 are not affected.
Input terminal 110 and output terminal 1 of the delay adjustment cell 101
The positions of 20 are the same, and the input and output of the delay adjustment region 130 are all the inverters 14 of the basic transistor cell.
0 through 150.

【００３０】入力端子１１０とインバータ１４０との間
の距離及びインバータ１５０と出力端子１２０との間の
距離が相異すると、遅延調整領域１３０に配置されてい
る第３基本セルの出力をそのまま遅延調整用セル１０１
又は１０２の出力として出す場合、又は複数の第３基本
セルのうち、遅延調整領域１３０の端部ではなく、途中
の第３基本セルの入力に第２基本セルの出力を接続する
場合等において、入力端子１１０と遅延調整領域１３０
との間、又は遅延調整領域１３０と出力端子１２０との
間の配線長さが異なるものとなり、遅延調整用セルに接
続される他のセル、及びこれらを接続する配線の遅延に
影響を与える。図２（ａ）及び図２（ｂ）において、例
えばインバータ１５０を介さずに出力端子１２０に配線
すると、図２（ａ）と図２（ｂ）とでは配線長さが異な
り、遅延調整用セルの遅延値の変更により、遅延調整用
セルの周囲の遅延に影響を与え、遅延調整後に再び遅延
検証が必要となってしまうが、本実施例においては、イ
ンバータ１４０及び１５０を介して夫々入力及び出力を
行うため、遅延調整前後で遅延調整セルの周囲の遅延に
影響を及ぼさない。If the distance between the input terminal 110 and the inverter 140 and the distance between the inverter 150 and the output terminal 120 are different, the output of the third basic cell arranged in the delay adjustment region 130 is directly delay-adjusted. Cell 101
Or when outputting as the output of 102, or when connecting the output of the second basic cell to the input of the third basic cell in the middle of the plurality of third basic cells, not at the end of the delay adjustment region 130, Input terminal 110 and delay adjustment area 130
And the delay adjustment region 130 and the output terminal 120 have different wiring lengths, which affects the delay of other cells connected to the delay adjustment cell and the wiring connecting them. 2A and 2B, if the output terminal 120 is wired without passing through the inverter 150, for example, the wiring length is different between FIG. 2A and FIG. The change in the delay value of 1 affects the delay around the delay adjustment cell, and delay verification is required again after the delay adjustment. However, in the present embodiment, input and output are performed via the inverters 140 and 150, respectively. Since the output is performed, the delay around the delay adjustment cell is not affected before and after the delay adjustment.

【００３１】次に、本実施例の遅延調整用セルの遅延調
整用セルライブラリについて説明する。図３は、本実施
例の遅延調整用セルライブラリのトランジスタセルのレ
イアウトを示す上面図、図４は、トランジスタセルを構
成する基本セルのレイアウトを示す上面図、図６は、遅
延調整用ライブラリの配線セル群の１例を示す上面図で
ある。本発明の遅延調整用ライブラリは、図４に示す素
子のみからなる基本セル及び入出力端子を有する図３に
示すトランジスタセルと、図６に示すトランジスタセル
の複数種の配線パターンを有する配線セル群と、を有
し、これらを組み合わせて遅延調整用セルが生成され
る。Next, the delay adjusting cell library of the delay adjusting cell of this embodiment will be described. FIG. 3 is a top view showing the layout of the transistor cells of the delay adjustment cell library of the present embodiment, FIG. 4 is a top view showing the layout of the basic cells that make up the transistor cells, and FIG. 6 is the delay adjustment library. It is a top view which shows an example of a wiring cell group. The delay adjustment library of the present invention is a wiring cell group having a plurality of wiring patterns of the transistor cell shown in FIG. 3 having a basic cell composed of only the elements shown in FIG. 4 and an input / output terminal, and the transistor cell shown in FIG. And, and these are combined to generate a delay adjustment cell.

【００３２】先ず、トランジスタセルについて説明す
る。図３に示すように、本実施例のトランジスタセル２
００においては、入力端子２１０と出力端子２２０とを
有し、この間の遅延調整領域に配置される複数の第３基
本セル２６０が配置されている。また、入力端子２１０
及び出力端子２２０と遅延調整領域との間には、夫々第
１基本セル２４０及び第２基本セル２５０が配置されて
いる。これらは全て素子のみであって、基本セル間及び
入出力端子と基本セルとの間等には配線が設けられてい
ない。First, the transistor cell will be described. As shown in FIG. 3, the transistor cell 2 of this embodiment
00 has an input terminal 210 and an output terminal 220, and a plurality of third basic cells 260 arranged in the delay adjustment region therebetween are arranged. In addition, the input terminal 210
A first basic cell 240 and a second basic cell 250 are arranged between the output terminal 220 and the delay adjustment area, respectively. These are all elements only, and no wiring is provided between the basic cells, between the input / output terminal and the basic cell, and the like.

【００３３】図４は、図３に示すトランジスタセルの第
３基本セル２６０のレイアウトの１例を示す図である。
また、図５は、図４に示す基本セル２６０の等価回路を
示す回路図である。複数個の基本セル２６０のうち、図
４に示すのは、図５に示すように、基本セル２６０の入
力端子４０１と出力端子４０２との間に配置された２段
のインバータ４６１及び４６２から構成される遅延回路
である。図４に示すように、基本セル３００において
は、上部及び下部に夫々電源配線３０７及びグランド配
線３０８を有し、これに夫々接続するコンタクト３０
９、３１０を介して、Ｐチャネルトランジスタ３０５及
びＮチャネルトランジスタ３０６が形成されている。Ｐ
チャネルトランジスタ３０５及びＮチャネルトランジス
タ３０６は、両側部が夫々１段目及び２段目のドレイン
領域、中央部が１段目及び２段目の共通のソース領域と
なっており、ドレイン領域は、各側部で夫々２つの領域
に分割されている。そして、入力端子側のＰチャネルト
ランジスタ３０５の側部に形成された１段目のインバー
タ４６１の２つのドレイン領域と、ソース領域との間に
１段目のインバータ４６１のゲート３０１ａ、３０１ｂ
が形成され、ソース領域と、Ｐチャネルトランジスタの
出力端子側の側部に形成された２段目のインバータ４６
２のドレイン領域との間に２段目のインバータ４６２の
２つのゲート３０１ｃ、３０１ｄが形成されている。ま
た、ゲート３０１ａ乃至３０１ｄには、夫々配線と接続
するコンタクト３０４ａ乃至３０４ｄが形成されてい
る。Ｎチャネルトランジスタ３０６も同様に、両側部が
夫々２つずつのドレイン領域となり、その間が１段目及
び２段目の共通のソース領域となり、更に入力端子側の
ドレイン領域とソース領域との間及びソース領域と出力
端子側のドレイン領域との間には、夫々ゲート３０１
ｅ、３０１ｆ及びゲート３０１ｇ、３０１ｈが形成さ
れ、更に、これらのゲート３０１ｅ乃至３０１ｈには、
配線と接続するコンタクト３０４ｅ乃至３０４ｆが夫々
形成されている。このように、レイアウト上、Ｐチャネ
ルトランジスタ３０５及びＮチャネルトランジスタ３０
６の夫々１段目及び２段目ゲートを夫々２分割すること
により、１段に２列のインバータを構成している。但
し、基本セル３００は、ドレインとゲートとの接続配線
等の配線パターンは形成されていない。また、Ｐチャネ
ルトランジスタ３０５、Ｎチャネルトランジスタ３０６
の全てのドレイン領域には、各インバータの出力となる
コンタクト３０３が形成されている。FIG. 4 is a diagram showing an example of the layout of the third basic cell 260 of the transistor cell shown in FIG.
FIG. 5 is a circuit diagram showing an equivalent circuit of the basic cell 260 shown in FIG. Of the plurality of basic cells 260, FIG. 4 is composed of two stages of inverters 461 and 462 arranged between the input terminal 401 and the output terminal 402 of the basic cell 260, as shown in FIG. It is a delay circuit. As shown in FIG. 4, the basic cell 300 has a power supply wiring 307 and a ground wiring 308 in the upper and lower portions, respectively, and the contacts 30 connected to the power wiring 307 and the ground wiring 308, respectively.
A P-channel transistor 305 and an N-channel transistor 306 are formed via 9, 310. P
Both sides of the channel transistor 305 and the N-channel transistor 306 are drain regions of the first and second stages, respectively, and a central portion thereof is a common source region of the first and second stages. The sides are each divided into two areas. The gates 301a and 301b of the first-stage inverter 461 are provided between the source region and the two drain regions of the first-stage inverter 461 formed on the side portion of the P-channel transistor 305 on the input terminal side.
And the second-stage inverter 46 formed in the source region and the side portion on the output terminal side of the P-channel transistor.
Two gates 301c and 301d of the second-stage inverter 462 are formed between the two drain regions. Further, the gates 301a to 301d are provided with contacts 304a to 304d respectively connected to the wirings. Similarly, the N-channel transistor 306 also has two drain regions on each side, a common source region between the first and second stages, and a space between the drain region on the input terminal side and the source region. A gate 301 is provided between the source region and the drain region on the output terminal side.
e, 301f and gates 301g, 301h are formed, and further, these gates 301e to 301h include
Contacts 304e to 304f connected to the wiring are formed respectively. Thus, in terms of layout, the P-channel transistor 305 and the N-channel transistor 30 are provided.
By dividing each of the first-stage gates and the second-stage gates of 6 into two, the two-row inverters are formed in each stage. However, in the basic cell 300, no wiring pattern such as a connection wiring between the drain and the gate is formed. In addition, a P-channel transistor 305 and an N-channel transistor 306
A contact 303 which is an output of each inverter is formed in all drain regions of the.

【００３４】このように、第３基本セル２６０のレイア
ウト３００において、図４に示すように、１つのトラン
ジスタのゲートを分割してレイアウトすることにより、
１つの第３基本セル３００を使用して複数の遅延値を実
現することができる。従って、少ないデータ量により、
豊富な遅延調整用ライブラリを形成することが可能とな
る。As described above, in the layout 300 of the third basic cell 260, the gate of one transistor is divided and laid out as shown in FIG.
Multiple delay values can be realized using one third basic cell 300. Therefore, with a small amount of data,
It is possible to form a rich library for delay adjustment.

【００３５】次に、配線セルについて説明する。上述し
たように、本発明では、トランジスタセルの複数の配線
方法を示す配線データからなる配線セル群のうち、いず
れか１つをトランジスタセルに重ね合わせて遅延調整用
セルが構成される。Next, the wiring cell will be described. As described above, in the present invention, any one of the wiring cell group including the wiring data indicating the plurality of wiring methods of the transistor cell is superposed on the transistor cell to form the delay adjustment cell.

【００３６】配線セル５００は、図３に示すトランジス
タセル間を接続する配線を有している。即ち、配線セル
５００の配線パターン５０１は、図６に示すように、ト
ランジスタセルの入力端子５１０と第１の基本セルとの
間、出力端子５２０と第２基本セルとの間、及び第１乃
至第３基本セル間の接続をする。一方、配線セル５００
の配線パターン５０２は、図４に示す第３基本セル３０
０内のドレイン領域及びゲートに形成されたコンタクト
同士の接続配線等、基本セル３００に形成されている素
子間を接続する。The wiring cell 500 has wiring for connecting the transistor cells shown in FIG. That is, as shown in FIG. 6, the wiring pattern 501 of the wiring cell 500 includes the input terminal 510 of the transistor cell and the first basic cell, the output terminal 520 and the second basic cell, and the first to the second cells. Connect between the third basic cells. On the other hand, the wiring cell 500
The wiring pattern 502 of the third basic cell 30 shown in FIG.
The elements formed in the basic cell 300, such as the connection wiring between the contacts formed in the drain region in 0 and the gate, are connected.

【００３７】本実施例においては、第３基本セルが１乃
至ｋ個配置されているものとし、例えば図４に示す第３
基本セル３００は、ｋ−１番目に配置される第３基本セ
ルとすると、配線５０１は、第１基本セルが配置される
領域５４０、１乃至ｋ個の第３基本セルが配置される領
域及び第２基本セルが配置される領域５５０においては
配線パターンが形成されていない。そして、配線５０１
は、これらの基本セルが全て直列となるような配線パタ
ーンとなっている。また、これらの基本セルが配置され
る領域には、基本セル内の配線をする配線５０２が形成
されている。なお、図６においては、ｋ−１番目の第３
基本セル５６０ｂ内の配線５０２のみを示している。In this embodiment, it is assumed that 1 to k third basic cells are arranged, and for example, the third basic cell shown in FIG.
Assuming that the basic cell 300 is the k-1th third basic cell, the wiring 501 includes an area 540 in which the first basic cell is arranged and an area in which 1 to k third basic cells are arranged. No wiring pattern is formed in the region 550 where the second basic cell is arranged. Then, the wiring 501
Has a wiring pattern in which all these basic cells are in series. Further, in the area where these basic cells are arranged, wirings 502 for wiring inside the basic cells are formed. Note that in FIG. 6, the k−1th third
Only the wiring 502 in the basic cell 560b is shown.

【００３８】配線パターン５０２は、基本セル５６０ｂ
において、基本セル５６０ｂの入力と、１段目のＰチャ
ネルトランジスタ及びＮチャネルトランジスタのゲート
とを接続する配線、１段目のインバータのコンタクトと
２段目のインバータのゲートとを接続する配線及び２段
目のＰチャネルトランジスタ及びＮチャネルトランジス
タのドレインコンタクトと基本セルの出力とを接続する
配線を有し、１段目の２つのインバータ及び２段目の２
つのインバータが夫々並列となるように構成されてい
る。The wiring pattern 502 is a basic cell 560b.
, A wiring connecting the input of the basic cell 560b and the gates of the P-channel transistor and the N-channel transistor in the first stage, and a wiring connecting the contact of the first-stage inverter and the gate of the second-stage inverter and 2 It has wirings for connecting the drain contacts of the P-channel transistor and the N-channel transistor in the first stage and the output of the basic cell, and has two inverters in the first stage and two in the second stage.
The two inverters are arranged in parallel.

【００３９】図７は、図４に示すトランジスタセルと、
図６に示す配線セルとを組み合わせた場合の基本セルを
示すレイアウト図である。また、図８（ａ）乃至（ｄ）
は、図４に示すトランジスタセルに複数の配線セルを組
み合わせた場合の等価回路を示す図である。図７に示す
ように、トランジスタセルと配線セルとを組み合わせる
ことにより、この基本セルでは、図８（ａ）に示す回路
構成となる。そして、図４に示すように、第３基本セル
が２段２列のインバータから構成されるため、図８
（ａ）乃至（ｄ）に示すように、１つの第３基本セルに
おいて、４つの遅延値を得ることが可能となる。例え
ば、図８（ａ）に示す第３基本セル６００ａは、基本セ
ルの入力端子６０１に１段目の２つのインバータ６１
１、６１２が並列され、これと２段目の２つのインバー
タ６２１、６２２が基本セルの出力端子６０２に並列さ
れ、これらの並列されたインバータ同士が直列されたも
のである。また、図８（ｂ）に示す第３基本セル６００
ｂは、１段目の２つのトランジスタのうち、一方のイン
バータ６１１と、２段目の２つのインバータのうち１方
のインバータ６２１とのみを使用し、これらが入力端子
６０１と出力端子６０２との間で直列されたもの、図８
（ｃ）に示す第３基本セル６００ｃは、１段目のインバ
ータのうち一方のインバータ６１１と、２段目の並列さ
れた２つのインバータ６２１、６２２とが直列に接続さ
れたもの、図８（ｄ）に示す第３基本セル６００ｄは、
１段目の２つのインバータ６１１、６１２を並列し、こ
れと２段目のインバータのうち一方のインバータ６２１
とが直列に接続されたものである。FIG. 7 shows the transistor cell shown in FIG.
7 is a layout diagram showing a basic cell when combined with the wiring cell shown in FIG. 6. FIG. 8 (a) to 8 (d)
FIG. 5 is a diagram showing an equivalent circuit when a plurality of wiring cells are combined with the transistor cell shown in FIG. As shown in FIG. 7, by combining the transistor cells and the wiring cells, this basic cell has the circuit configuration shown in FIG. Then, as shown in FIG. 4, since the third basic cell is composed of two stages and two columns of inverters,
As shown in (a) to (d), four delay values can be obtained in one third basic cell. For example, in the third basic cell 600a shown in FIG. 8A, the input terminal 601 of the basic cell has two inverters 61 in the first stage.
1 and 612 are arranged in parallel, two inverters 621 and 622 in the second stage are arranged in parallel with the output terminal 602 of the basic cell, and these paralleled inverters are connected in series. In addition, the third basic cell 600 shown in FIG.
b uses only one inverter 611 of the two transistors of the first stage and one inverter 621 of the two inverters of the second stage, which are connected to the input terminal 601 and the output terminal 602. Connected in series between, FIG. 8
The third basic cell 600c shown in (c) is one in which one of the first-stage inverters 611 and two second-stage parallel inverters 621 and 622 are connected in series, as shown in FIG. The third basic cell 600d shown in d) is
The two first-stage inverters 611 and 612 are connected in parallel, and one of the second-stage inverters 621
And are connected in series.

【００４０】こうして、図２に示すように、遅延調整領
域の第３基本セル６０の途中で出力を引き出すことによ
り遅延を調整するのに加え、図８に示すように、１つの
基本セルにおいて配線パターンを変えることにより、更
に複数種の遅延値を得ることができる。Thus, as shown in FIG. 2, in addition to adjusting the delay by extracting the output in the middle of the third basic cell 60 in the delay adjustment area, as shown in FIG. By changing the pattern, a plurality of types of delay values can be obtained.

【００４１】遅延調整は、自動レイアウトにより、論理
回路の配置配線を行った後、これらの論理回路の遅延調
整を、本発明の遅延調整方法に従って行うものである。
そこで、次に、自動レイアウト処理時に使用する自動レ
イアウト用遅延セルについて説明する。この自動レイア
ウ用遅延セルは、実デバイスで使用される遅延調整用セ
ルの代わりに、自動レイアウト時に使用されるセルであ
る。In the delay adjustment, after the layout and wiring of the logic circuits are performed by the automatic layout, the delay adjustment of these logic circuits is performed according to the delay adjustment method of the present invention.
Therefore, the delay cell for automatic layout used in the automatic layout process will be described next. The automatic delay cell for automatic layout is a cell used during automatic layout instead of the delay adjustment cell used in the actual device.

【００４２】図９は、自動レイアウト用遅延セルの構成
を示す模式図である。本実施例の自動レイアウト用遅延
セル８００においては、図３に示すトランジスタセルの
入力端子情報８１０、出力端子情報８２０、及び外枠情
報８７０を有すると共に、この自動レイアウト用遅延セ
ルが配置配線された場合に有する遅延値を遅延情報とし
て有している。遅延情報として有する遅延値は、遅延調
整用セルライブラリの中で最小となる遅延値ｔとする。
更に、自動配線用遅延セル８００は、図５に示す配線セ
ルがこの上に配置されること（オーバーラップするこ
と）を許可する配線セル配置許可領域８３０を有する。
この配線セル配置許可領域８３０は、配線セルを形成す
るために使用する１層の配線層についてのみ配線を禁止
する配線禁止情報も同時に有しているこの自動レイアウ
ト用遅延セル８００を使用することにより、配置配線
後、タイミングのズレが生じた場合、このズレに応じて
適切な遅延時間を生成する配線セルをセル群から選択
し、自動レイアウト用遅延セル８００が配置されている
上に重ねて配置し、適切な遅延調整用セルを形成するこ
とができる。FIG. 9 is a schematic diagram showing the structure of an automatic layout delay cell. The automatic layout delay cell 800 of this embodiment has the input terminal information 810, the output terminal information 820, and the outer frame information 870 of the transistor cell shown in FIG. 3, and the automatic layout delay cell is arranged and wired. The delay value that the case has is included as delay information. The delay value held as the delay information is the minimum delay value t in the delay adjustment cell library.
Further, the delay cell 800 for automatic wiring has a wiring cell placement permission area 830 that permits the wiring cell shown in FIG. 5 to be placed (overlapped) thereon.
By using this automatic layout delay cell 800, the wiring cell placement permission area 830 also has wiring prohibition information for prohibiting wiring only for one wiring layer used to form a wiring cell. If a timing shift occurs after placement and routing, a wiring cell that generates an appropriate delay time is selected from the cell group according to this shift, and is placed on top of the automatic layout delay cell 800. Therefore, an appropriate delay adjustment cell can be formed.

【００４３】また、遅延調整後に、自動レイアウト用遅
延セルの周囲に配置配線されている他のセル及び遅延調
整用セルと他のセルとの間を接続する配線に影響を与え
ることなく、即ち、遅延調整前後で遅延調整セルの周囲
の遅延に影響を与えることなく、選択した配線セルを自
動レイアウト用遅延セル上に配置するだけで遅延を調整
することを可能にする。そして、配線セル配置許可領域
８３０の配線セル配置許可及び配線禁止情報により、自
動レイアウト用遅延セルのみに配線セルが配置されるた
め、誤配置されることがないと共に配線セルの配線パタ
ーンで使用されている配線層には、この配線セル配置許
可領域８３０においては他の配線が禁止されるため、自
動レイアウトで引かれる他の配線に影響しない。After the delay adjustment, the other cells arranged around the automatic layout delay cell and the wiring connecting the delay adjustment cell and the other cells are not affected, that is, The delay can be adjusted by placing the selected wiring cell on the delay cell for automatic layout without affecting the delay around the delay adjustment cell before and after the delay adjustment. Since the wiring cells are arranged only in the delay cells for automatic layout according to the wiring cell layout permission and wiring prohibition information in the wiring cell layout permission area 830, they are not erroneously arranged and are used in the wiring pattern of the wiring cells. Since other wirings are prohibited in the wiring cell placement permission area 830 in the wiring layer, the other wirings drawn in the automatic layout are not affected.

【００４４】次に、本実施例の遅延調整方法について説
明する。図１０は本実施例の遅延調整方法を示すフロー
チャートである。先ず、自動レイアウト用遅延セル９０
１が有する遅延値ｔで回路合成を行う（ステップＳ
１）。次いで、自動レイアウト用遅延セル９０１を使用
し、自動レイアウトにより配置、配線を行う（ステップ
Ｓ２）。そして、配置、配線後の遅延データ９０２を使
用し、遅延検証を行う（ステップＳ３）。この遅延検証
によって回路のタイミングにズレが生じた場合、そのズ
レに応じた遅延値を生成する配線セルを遅延調整用ライ
ブラリの配線セル群から選択する。例えば、部分的に現
在の遅延、即ち遅延値ｔに対して、遅延検証により、実
際は（ｎ／２）ｔの遅延が必要であった場合、トランジ
スタセルとの組み合わせで遅延調整領域にて（ｎ／２）
ｔの遅延が規定されている配線セルを選択する。これに
より、この自動レイアウト用遅延セルが配置される領域
のパスには、（ｎ／２）ｔの遅延付加が保証され、他の
部分とのタイミングを補正することができる。このよう
に、最適遅延値になる配線セルを選択する（ステップＳ
４）。次に、自動レイアウト用遅延セル９０１の座標を
抽出し、この座標に選択した配線セルを重ねて配置し、
アートワークデータ９０３を出力する。Next, the delay adjusting method of this embodiment will be described. FIG. 10 is a flowchart showing the delay adjusting method of this embodiment. First, the delay cell 90 for automatic layout
Circuit synthesis is performed with the delay value t of 1 (step S
1). Next, the delay cells for automatic layout 901 are used to perform layout and wiring by automatic layout (step S2). Then, delay verification is performed using the delay data 902 after placement and wiring (step S3). If the delay verification causes a shift in the circuit timing, a wiring cell that generates a delay value according to the shift is selected from the wiring cell group of the delay adjustment library. For example, when the delay verification actually requires a delay of (n / 2) t with respect to the current delay, that is, the delay value t, in combination with the transistor cell, (n / 2)
A wiring cell for which a delay of t is specified is selected. As a result, (n / 2) t of delay is guaranteed to be added to the path in the area where the automatic layout delay cell is arranged, and the timing with other parts can be corrected. In this way, the wiring cell having the optimum delay value is selected (step S
4). Next, the coordinates of the delay cell 901 for automatic layout are extracted, the selected wiring cell is placed on the coordinates,
The artwork data 903 is output.

【００４５】自動レイアウト終了後、自動レイアウト処
理で使用した自動レイアウト用遅延セルは実レイアウト
パターンに差し替える。即ち、実デバイスでは、自動レ
イアウト用遅延セルはトランジスタセルに置き換わる。
従って、自動レイアウト用遅延セル上に配線セルをオー
バーラップして配置するが、実レイアウトパターンでは
トランジスタセルのトランジスタが配線セルにより最適
な遅延値になるように接続される。After the automatic layout is completed, the delay cells for automatic layout used in the automatic layout process are replaced with the actual layout pattern. That is, in the actual device, the delay cell for automatic layout is replaced with the transistor cell.
Therefore, the wiring cells are arranged so as to overlap the automatic layout delay cells, but in the actual layout pattern, the transistors of the transistor cells are connected so as to have the optimum delay value for the wiring cells.

【００４６】本実施例においては、遅延調整用セルライ
ブラリがトランジスタのみから成るセルとそのトランジ
スタを各遅延値となるよう接続した配線セルで構成さ
れ、配線セルを変更することにより遅延値を変更するも
のであるが、遅延調整用セルライブラリの遅延調整用セ
ルサイズ、入出力端子の位置は全く同じものなので、配
線パターンのみの変更、即ち配線セル変更するのみで所
望の遅延値を生成することができる。そして、トランジ
スタセルと配線セルとを組み合わせてできた遅延調整用
セルは、入力端子位置が固定され、遅延調整領域の第３
基本セルに入力及び第３基本セルから出力する配線は、
夫々第１基本セル及び第２基本セルを介しているため、
遅延調整用セルに接続される遅延調整用セルの周囲のセ
ル及び配線に影響を及ぼさず、遅延調整用セルの遅延値
は保証されている。従って、遅延調整後に回路の再配
置、再配線及び再遅延検証の必要がない。In the present embodiment, the delay adjustment cell library is composed of cells consisting of only transistors and wiring cells in which the transistors are connected to each delay value, and the delay value is changed by changing the wiring cells. However, since the delay adjustment cell size of the delay adjustment cell library and the position of the input / output terminals are exactly the same, it is possible to generate a desired delay value only by changing the wiring pattern, that is, by changing the wiring cell. it can. The delay adjustment cell formed by combining the transistor cell and the wiring cell has a fixed input terminal position, and the delay adjustment cell has a third delay adjustment area.
The wiring input to the basic cell and output from the third basic cell is
Since each is via the first basic cell and the second basic cell,
The delay value of the delay adjustment cell is guaranteed without affecting the cells and wiring around the delay adjustment cell connected to the delay adjustment cell. Therefore, there is no need for circuit relocation, rewiring and redelay verification after delay adjustment.

【００４７】また、第３基本セルに形成された２段２列
のインバータを、１つのトランジスタのゲートを分割し
たレイアウトにすることにより、豊富な遅延値を生成す
ることができると共に、トランジスタセルに対して、ト
ランジスタ間の配線の引き出し位置と、基本セル内の配
線パターンと、を組み合わせている。基本トランジスタ
内の配線パターンの変更のみでなく、トランジスタを使
用することにより、大きな遅延値に対応でき、遅延のバ
リエーションを増やすことができる。このような豊富な
遅延値を生成する遅延調整用セルライブラリは、複数の
配線パターン情報からなる配線セル群を有していればよ
く、トランジスタの位置情報と配線情報とを共に有する
セルライブラリと比較して、データ量が少ない。また、
遅延検証後に必要な遅延の分、配線セル群の中から最適
な配線セルを選択し、置き換えるため回路の遅延調整は
１回のみでよく、また、遅延値の変更には、遅延調整用
セルをまるごと置き換えるのではなく、配線セルのみ変
更するので、１配線パターンのみの変更でよい。By arranging the two-stage and two-column inverters formed in the third basic cell in a layout in which the gate of one transistor is divided, a wide variety of delay values can be generated and the transistor cells On the other hand, the lead-out position of the wiring between the transistors and the wiring pattern in the basic cell are combined. By using a transistor as well as changing the wiring pattern in the basic transistor, it is possible to cope with a large delay value and increase variations in delay. The delay adjustment cell library that generates such abundant delay values only needs to have a wiring cell group including a plurality of wiring pattern information, and is compared with a cell library that has both transistor position information and wiring information. And the amount of data is small. Also,
For the delay required after the delay verification, an optimum wiring cell is selected from the wiring cell group and replaced, so that the delay adjustment of the circuit only needs to be performed once, and the delay adjustment cell can be used to change the delay value. Since only the wiring cells are changed instead of being replaced as a whole, only one wiring pattern needs to be changed.

【００４８】更に、本実施例においては、トランジスタ
セルと配線セルの組み合わせにより構成できる遅延値の
範囲内で、タイミングのずれを再配置、配線、セル置換
後の再遅延検証することなく的確に補正することが可能
である。従って、例えば周波数が１００ＭＨｚの動作
で、例えば５０万トランジスタ規模のデータを扱う場
合、約１０％のＴＡＴ（Turn Around Time）を削減する
ことができる。Further, in the present embodiment, within the range of the delay value which can be constituted by the combination of the transistor cell and the wiring cell, the timing shift is accurately corrected without re-delay verification after rearrangement, wiring and cell replacement. It is possible to Therefore, for example, when operating at a frequency of 100 MHz and handling data on the scale of 500,000 transistors, a TAT (Turn Around Time) of about 10% can be reduced.

【００４９】更にまた、自動レイアウトに使用されるセ
ルのうち、自動レイアウト用遅延セルは、配線セルのオ
ーバーラップを許可すると共に、配線セル以外は、配線
を禁止する情報を有している。従って、他のセルはオー
バーラップを許可していないので、配線セルを他のセル
の上に誤配置することがなく、配線セルが変更になった
場合でも自動レイアウトで配線された他の配線には影響
しない。Furthermore, among the cells used for the automatic layout, the delay cells for automatic layout allow the overlap of the wiring cells and have the information for prohibiting the wiring other than the wiring cells. Therefore, since other cells do not allow overlapping, the wiring cell is not misplaced on top of the other cell, and even if the wiring cell is changed, it does not overlap with other wiring routed by automatic layout. Does not affect.

【００５０】また、遅延調整用セル全体の遅延を予め保
証しているので、従来例１のような遅延調整後の再遅延
検証が不要である。遅延値を変更する場合、従来例１で
はセルを置き換えるので、全レイアウト層の変更が必要
だが、本発明においては配線セルが配置される１配線層
のみの変更で対処することができる。Further, since the delay of the entire delay adjustment cell is guaranteed in advance, re-delay verification after the delay adjustment as in the conventional example 1 is unnecessary. When the delay value is changed, the cells are replaced in Conventional Example 1, so that it is necessary to change all the layout layers. However, in the present invention, it is possible to deal with this by changing only one wiring layer in which the wiring cells are arranged.

【００５１】本発明の第２の実施例について説明する。
第２の実施例においては、第１の実施例とは別のレイア
ウトの第３基本セルを使用する。図１１は本実施例の基
本セルのレイアウトを示す図、図１２はその回路を示す
回路図である。なお、図１１に示す第２の実施例におい
て、図４に示す第１の実施例と同一の構成要素には同一
の符号を付してその詳細な説明は省略する。A second embodiment of the present invention will be described.
In the second embodiment, a third basic cell having a layout different from that of the first embodiment is used. FIG. 11 is a diagram showing the layout of the basic cell of this embodiment, and FIG. 12 is a circuit diagram showing the circuit thereof. In the second embodiment shown in FIG. 11, the same components as those in the first embodiment shown in FIG. 4 are designated by the same reference numerals, and detailed description thereof will be omitted.

【００５２】図１１に示すように、本実施例の基本セル
７００においては、１段目及び２段目のインバータは、
夫々Ｐチャネルトランジスタ３０５及びＮチャネルトラ
ンジスタ３０６の分割された２つのゲートのうち、一方
のゲート長が長く形成されており、１段目及び２段目の
２つのインバータは、夫々Ｐチャネルトランジスタより
Ｎチャンネルトランジスタのゲート長が長いものとＮチ
ャネルトランジスタよりＰチャンネルトランジスタのゲ
ート長が長くものとから構成されている。As shown in FIG. 11, in the basic cell 700 of this embodiment, the first-stage and second-stage inverters are
One of the two divided gates of the P-channel transistor 305 and the N-channel transistor 306 is formed to have a longer gate length, and the two inverters in the first and second stages have N gates more than the P-channel transistor, respectively. The gate length of the channel transistor is long, and the gate length of the P channel transistor is longer than that of the N channel transistor.

【００５３】この基本セル７００を、図１２（ａ）に示
すように、基本セルの出力端子７０１と１段目のインバ
ータのうちＮチャネルトランジスタのゲート長が長いイ
ンバータ７６２との接続、インバータ７６２と２段目の
インバータのうちＰチャネルトランジスタのゲート長が
長いインバータ７６３との接続、及びインバータ７６３
と基本セルの出力端子７０２との接続をする配線パター
ンを有する配線セルと組み合わせると、Ｈｉｇｈの入力
からＨｉｇｈの出力をする場合の遅延時間をより長くす
ることができる。また、基本セル７００と、図１２
（ｂ）に示すように、基本セルの出力端子７０１と１段
目のインバータのうちＰチャネルトランジスタのゲート
長が長いインバータ７６１との接続、インバータ７６１
と２段目のインバータのうちＮチャネルトランジスタの
ゲート長が長いインバータ７６４との接続、及びインバ
ータ７６４と基本セルの出力端子７０２との接続をする
配線パターンを有する配線セルと組み合わせると、Ｌｏ
ｗの入力からＬｏｗの出力をする場合の遅延時間をより
長くすることができる。As shown in FIG. 12A, the basic cell 700 is connected to the output terminal 701 of the basic cell and an inverter 762 having a long gate length of the N-channel transistor among the inverters of the first stage, and an inverter 762. Of the second-stage inverter, connection with the inverter 763 having a long P-channel transistor gate length, and the inverter 763.
When combined with a wiring cell having a wiring pattern for connecting to the output terminal 702 of the basic cell, the delay time when High input is output to High output can be made longer. In addition, the basic cell 700 and FIG.
As shown in (b), the connection between the output terminal 701 of the basic cell and the inverter 761 having the long gate length of the P-channel transistor in the first-stage inverter, the inverter 761.
And a wiring cell having a wiring pattern for connecting the inverter 764 in which the gate length of the N-channel transistor is long and the connection between the inverter 764 and the output terminal 702 of the basic cell in the second stage inverter,
The delay time when outputting Low from the input of w can be made longer.

【００５４】なお、図１２（ａ）に示す基本セルの出力
と、図１２（ｂ）に示す基本セルの出力とでは、ドライ
ブ能力が異なるが、本発明においては、上述したよう
に、トランジスタセルの入出力には、第１基本セル又は
第２基本セルを介しているため、配線方法を変更して遅
延調整しても、即ち第３基本セルのドライブ能力を変更
しても、遅延調整後にこの遅延調整セルの周囲の遅延に
影響することはない。Note that the output of the basic cell shown in FIG. 12 (a) and the output of the basic cell shown in FIG. 12 (b) have different drive capabilities, but in the present invention, as described above, the transistor cell is used. Since the input / output of the signal is via the first basic cell or the second basic cell, even if the wiring method is changed to adjust the delay, that is, the drive capability of the third basic cell is changed, the delay is adjusted. It does not affect the delay around this delay adjustment cell.

【００５５】また、このように構成された基本セル７０
０は、立ち上がりのみ又は立ち下がりのみ遅延をつけ、
その逆は遅延値を必要としない場合等に好適に使用する
ことができる。Further, the basic cell 70 having the above structure
0 delays only rising or falling,
The opposite can be preferably used when the delay value is not required.

【００５６】このように、入出力端子とトランジスタか
ら構成されるトランジスタセルと、このトランジスタセ
ルを各遅延値になるよう接続した配線パターンから成る
配線セル群と、で構成される遅延調整用セルライブラリ
において、更にトランジスタセルを構成する基本セルの
レイアウト方法により、基本セル内で複数の遅延値を実
現することができるため、更に豊富な遅延値を生成する
ことができる。また、このような豊富な遅延値情報はト
ランジスタセルと配線セル群との組み合わせからなるた
め、少ないデータ量でよい。従って、トランジスタセル
と配線セルとを組み合わせない場合と比較して約半分程
度のデータ量を低減することができ、高速動作に対応す
ることができる。As described above, the delay adjusting cell library including the transistor cell including the input / output terminal and the transistor, and the wiring cell group including the wiring pattern in which the transistor cell is connected to have each delay value In the above, since a plurality of delay values can be realized in the basic cell by the layout method of the basic cell that further configures the transistor cell, it is possible to generate a wider variety of delay values. Further, since such abundant delay value information is composed of a combination of a transistor cell and a wiring cell group, a small amount of data is required. Therefore, the amount of data can be reduced by about half as compared with the case where the transistor cells and the wiring cells are not combined, and high-speed operation can be supported.

【００５７】[0057]

【発明の効果】以上詳述したように、本発明において
は、遅延調整用ライブラリは、所定位置に形成された入
出力端子及び基本セルからなるトランジスタセルと、配
線セル群と、からなり、これらを組み合わせて遅延値を
生成するため、少ないデータ量で豊富な遅延値を生成す
ることができると共に、この遅延調整セルライブラリを
使用すれば、自動配置配線後に生じたタイミングのズレ
を配線セルを置換するだけで調整することができる。ま
た、遅延調整後に、再配置配線を必要とせず、遅延調整
用セルと接続される遅延調整用セルの周囲のセル及び配
線の遅延に影響を与えることなく短時間で正確に遅延調
整することができるAs described above in detail, in the present invention, the delay adjusting library is composed of the transistor cells including the input / output terminals and the basic cells formed at the predetermined positions, and the wiring cell group. Since a delay value is generated by combining the above, it is possible to generate a wide variety of delay values with a small amount of data, and by using this delay adjustment cell library, the timing cells generated after automatic placement and routing can be replaced with wiring cells. You can adjust just by doing. Further, after the delay adjustment, the rearrangement wiring is not required, and the delay adjustment can be accurately performed in a short time without affecting the delay of the cells and the wiring around the delay adjustment cell connected to the delay adjustment cell. it can

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例の遅延調整用セルのレイ
アウトパターンを示す図である。FIG. 1 is a diagram showing a layout pattern of a delay adjustment cell according to a first embodiment of the present invention.

【図２】本発明の第１の実施例の遅延調整用セルの等価
回路を示す回路図である。FIG. 2 is a circuit diagram showing an equivalent circuit of a delay adjustment cell according to the first embodiment of the present invention.

【図３】本発明の第１の実施例の遅延調整ライブラリの
トランジスタセルのレイアウトパターンを示す図であ
る。FIG. 3 is a diagram showing a layout pattern of transistor cells of the delay adjustment library according to the first embodiment of the present invention.

【図４】図３に示すトランジスタセルの第３基本セルの
レイアウトパターンの１例を示す図である。FIG. 4 is a diagram showing an example of a layout pattern of a third basic cell of the transistor cell shown in FIG.

【図５】図４に示す基本セル２６０の等価回路を示す回
路図である。5 is a circuit diagram showing an equivalent circuit of the basic cell 260 shown in FIG.

【図６】本発明の第１の実施例の配線セルの配線パター
ンの一例を示す模式的上面図である。FIG. 6 is a schematic top view showing an example of the wiring pattern of the wiring cell according to the first embodiment of the present invention.

【図７】図４に示すトランジスタセルと、図６に示す配
線セルとを組み合わせた場合の基本セルを示すレイアウ
ト図である。7 is a layout diagram showing a basic cell when the transistor cell shown in FIG. 4 and the wiring cell shown in FIG. 6 are combined.

【図８】（ａ）乃至（ｄ）は、図４に示すトランジスタ
セルに複数の配線セルを組み合わせた場合の等価回路を
示す回路図である。8A to 8D are circuit diagrams showing equivalent circuits in the case where a plurality of wiring cells are combined with the transistor cell shown in FIG.

【図９】自動レイアウト用遅延セルの構成を示す模式図
である。FIG. 9 is a schematic diagram showing a configuration of an automatic layout delay cell.

【図１０】本発明の第１の実施例の遅延調整方法を示す
フローチャートである。FIG. 10 is a flowchart showing a delay adjusting method according to the first embodiment of the present invention.

【図１１】本発明の第１の実施例の基本セルのレイアウ
トを示す図である。FIG. 11 is a diagram showing a layout of a basic cell according to the first embodiment of the present invention.

【図１２】図１１に示す基本セルを使用した回路を示す
回路図である。12 is a circuit diagram showing a circuit using the basic cell shown in FIG.

【図１３】従来例２に記載のレイアウトの各セルの等価
回路を示す回路図である。FIG. 13 is a circuit diagram showing an equivalent circuit of each cell in the layout described in Conventional Example 2.

【図１４】従来例１の遅延素子を示す上面図である。FIG. 14 is a top view showing a delay element of Conventional Example 1.

【符号の説明】[Explanation of symbols]

１、１０１、１０２；遅延調整用セル １０、１１０、２１０、４０１、５１０、６０１、７０
１、８１０；入力端子 ２０、１２０、２２０、４０２、５２０、６０２、７０
２、８２０；出力端子 ３０、１３０；遅延調整領域 ４０、１４０、２４０；第１基本セル ５０、１５０、２５０；第２基本セル ６０、１６０ａ、１６０ｂ、２６０；第３基本セル ２００；トランジスタセル ４０１、４０２、６１１、６１２、６２１、６２２、７
６１、７６２、７６３、７６４；インバータ ５０１、５０２；配線1, 101, 102; delay adjustment cells 10, 110, 210, 401, 510, 601, 70
1, 810; input terminals 20, 120, 220, 402, 520, 602, 70
2, 820; output terminals 30, 130; delay adjustment regions 40, 140, 240; first basic cells 50, 150, 250; second basic cells 60, 160a, 160b, 260; third basic cell 200; transistor cell 401 , 402, 611, 612, 621, 622, 7
61, 762, 763, 764; Inverters 501, 502; Wiring

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 素子のみから構成される基本セルと、複
数の基本セルを有するトランジスタセルと、前記基本セ
ル内の前記素子同士及び前記基本セル同士を接続する複
数種の配線パターンを有する配線セル群と、を有し、前
記トランジスタセルは、入力端子及び出力端子と、前記
入力端子に接続され所定位置に形成された第１の基本セ
ルと、前記出力端子に接続され所定位置に形成された第
２の基本セルと、前記第１の基本セルと第２の基本セル
との間に形成された複数の第３の基本セルと、を有し、
前記配線セル群は前記入力端子と前記第１の基本セルと
を接続する第１の配線と、前記第２の基本セルと前記出
力端子とを接続する第２の配線と、前記第１の基本セ
ル、前記第３の基本セル及び前記第２の基本セルを接続
する第３の配線と、前記第３の基本セル内の前記素子間
を接続する第４の配線とを有し、前記第３の配線及び第
４の配線の配線パターンを複数種有することを特徴とす
る遅延調整用セルライブラリ。1. A basic cell composed of only elements, a transistor cell having a plurality of basic cells, and a wiring cell having a plurality of wiring patterns for connecting the elements in the basic cell and the basic cells to each other. and the group, the possess, before
The transistor cell has an input terminal and an output terminal, and
The first basic cell connected to the input terminal and formed in place.
And a first terminal connected to the output terminal and formed at a predetermined position.
2 basic cells, the first basic cell and the second basic cell
A plurality of third basic cells formed between and,
The wiring cell group includes the input terminal and the first basic cell.
The first wiring for connecting the second basic cell and the output
The second wiring connecting the input terminal and the first basic cell.
And connecting the third basic cell and the second basic cell
Between the third wiring and the element in the third basic cell
A fourth wiring for connecting the third wiring and the fourth wiring.
A cell library for delay adjustment, which has a plurality of wiring patterns of 4 wirings . 【請求項２】 前記第３の基本セルは２段２列のインバ
ータを有することを特徴とする請求項１に記載の遅延調
整用セルライブラリ。2. The cell library for delay adjustment according to claim 1, wherein the third basic cell has two stages and two columns of inverters. 【請求項３】 前記第３の基本セルは、１段１列目の第
１のインバータの第１導電型拡散層上に形成されるゲー
ト電極、前記１段２列目の第２のインバータの第２導電
型拡散層上に形成されるゲート電極、２段１列目の第３
のインバータの第１導電型拡散層上に形成されるゲート
電極、及び前記２段２列目の第４のインバータの第２導
電型拡散層上に形成されるゲート電極のゲート長が夫々
前記１段１列の前記第１のインバータの第２導電型拡散
層上に形成されるゲート電極、前記１段２列の前記第２
のインバータの第１導電型拡散層上に形成されるゲート
電極、前記２段１列の前記第３のインバータの第２導電
型拡散層上に形成されるゲート電極、及び前記２段２列
の前記第４のインバータの第１導電型拡散層上に形成さ
れるゲート電極のゲート長より長いことを特徴とする請
求項２に記載の遅延調整用セルライブラリ。3. The third basic cell is a gate electrode formed on the first conductivity type diffusion layer of the first inverter in the first row, first column, and the second inverter in the first row, second column. A gate electrode formed on the second-conductivity-type diffusion layer, the third in the second row, first column
The gate length of the gate electrode formed on the first conductive type diffusion layer of the inverter and the gate length of the gate electrode formed on the second conductive type diffusion layer of the fourth inverter in the second row and second column are 1 respectively. A gate electrode formed on the second conductive type diffusion layer of the first inverter in the first row of the first row, and the second electrode in the second row of the first row.
Gate electrode formed on the first conductive type diffusion layer of the inverter, the gate electrode formed on the second conductive type diffusion layer of the third inverter in the second row and the first column, and the second electrode of the second row and the second column. The cell library for delay adjustment according to claim 2 , wherein the delay adjustment cell library is longer than a gate length of a gate electrode formed on the first conductivity type diffusion layer of the fourth inverter. 【請求項４】 請求項１乃至３のいずれか１項に記載の
遅延調整用セルのライブラリを用意しておき、前記トラ
ンジスタセルのセルサイズの外枠、前記トランジスタセ
ルの入出力端子、初期遅延値、及び前記配線セルを重ね
て配置することを許可する配線セル配置許可領域の情報
を有する自動レイアウト用遅延セルを使用して論理回路
の自動レイアウトにより前記自動レイアウト用遅延セル
を配置し、配線する工程と、前記自動レイアウト後の前
記論理回路の遅延検証をする工程と、前記遅延検証結果
から求まる前記自動レイアウト用遅延セルの遅延値を生
成する配線セルを前記遅延調整用ライブラリの前記配線
セル群から選択する工程と、前記自動レイアウト用遅延
セルの座標を抽出する工程と、前記自動レイアウト用遅
延セルの前記配線セル配置許可領域に前記配線セルを配
置する工程と、を有することを特徴とする遅延調整方
法。4. are prepared libraries delay adjuster cell according to any one of claims 1 to 3, the outer frame of the cell size of the transistor cells, input and output terminals of the transistor cell, initial delay The delay cell for automatic layout is arranged by the automatic layout of the logic circuit by using the delay cell for automatic layout having the value and the information of the wiring cell arrangement permission area for permitting the wiring cells to be arranged in an overlapping manner, and the wiring is performed. And a step of performing delay verification of the logic circuit after the automatic layout, and a wiring cell that generates a delay value of the automatic layout delay cell obtained from the delay verification result is the wiring cell of the delay adjustment library. Selecting from the group, extracting the coordinates of the delay cell for automatic layout, and the wiring section of the delay cell for automatic layout. And a step of arranging the wiring cell in the rule arrangement permission area. 【請求項５】 前記配線セル配置許可領域は、配線セル
の配置が許可されると共に、配線セルで使用する配線層
１層のみにおいて、配線セル以外の配線を禁止すること
を特徴とする請求項４に記載の遅延調整方法。5. The wiring cell placement permission area permits placement of wiring cells and prohibits wiring other than the wiring cells only in one wiring layer used in the wiring cells. 4. The delay adjustment method described in 4 . 【請求項６】 前記遅延調整用セルライブラリの前記遅
延調整用セルの遅延値の最小単位をｔとすると、前記遅
延値はｔ乃至ｎｔであり、前記自動レイアウト用配線セ
ルの前記遅延値がｔであることを特徴とする請求項４又
は５に記載の遅延調整方法。6. The minimum value unit of the delay value of the delay adjustment cell of the delay adjustment cell library is t, the delay value is t to nt, and the delay value of the automatic layout wiring cell is t. The delay adjusting method according to claim 4 or 5 , wherein