JP4523290B2 - Cell layout, semiconductor integrated circuit device, semiconductor integrated circuit design method, and semiconductor integrated circuit semiconductor manufacturing method - Google Patents

Description

本発明は、半導体集積回路装置設計に用いられる、スタンダードセルまたはマクロセルに関するセルレイアウト、とくにディレイセルのセルレイアウトに関する。また、そのセルレイアウトを用いた半導体集積回路装置、半導体集積回路の設計方法並びに半導体集積回路の半導体製造方法に関する。   The present invention relates to a cell layout related to a standard cell or a macro cell used for designing a semiconductor integrated circuit device, and more particularly to a cell layout of a delay cell. The present invention also relates to a semiconductor integrated circuit device using the cell layout, a semiconductor integrated circuit design method, and a semiconductor manufacturing method of the semiconductor integrated circuit.

近年、半導体集積回路は、高速・高集積化が進み、ますます微細なプロセスへ移行する傾向にある。近年の微細プロセスにおいて、光近接効果補正（OPC）等の処理等の複雑なデータ処理過程や、配線メタル層の増加によるなど、プロセスの進化とともにますます製造費用が増加する傾向にある。
また、複雑なマスク製造工程や半導体製造プロセスにおいては、設計者が、レイアウトデータを出してから、実チップとなるまでの製造期間が増大する傾向にある。 In recent years, semiconductor integrated circuits tend to move to finer processes with higher speed and higher integration. In recent fine processes, manufacturing costs tend to increase as the process evolves due to complicated data processing processes such as optical proximity correction (OPC) processing and the increase in wiring metal layers.
Further, in a complicated mask manufacturing process or semiconductor manufacturing process, a manufacturing period from when a designer outputs layout data to an actual chip tends to increase.

一方、半導体集積回路では、動作周波数の高速化、微細プロセスの複雑な寄生抵抗・容量により設計がますます困難になってきている。この問題に対応するためにディレイセル（バッファセル）を用いる事は、すでに多くの半導体集積回路の設計者に既知の手法である（例えば、特許文献１参照。）。   On the other hand, the design of semiconductor integrated circuits has become increasingly difficult due to the increased operating frequency and the complicated parasitic resistance and capacitance of fine processes. The use of a delay cell (buffer cell) to cope with this problem is a method already known to many semiconductor integrated circuit designers (see, for example, Patent Document 1).

従来用いられるバッファ（Buffer）セル（ディレイ（Delay）セル）の一般的なセルレイアウトを図１２に示す。図１２（ａ）がセルレイアウト、図１２（ｂ）が回路図を表している。９４ａはセルの入力端子、９４ｂは出力端子を示す。バッファセルは、入出力の論理が同等になるため、文字どおりバッファとして使用したり、または、配線の遅延調整のために使用したりする事が多い。自動配置配線では、インバータやナンドゲートなどのその他の機能セルが配置され、それらのセルの入出力端子が、メタル配線される事により回路図からレイアウトを生成していく。これらの小規模な機能セルのレイアウトは、同じ高さまたは、基本の高さの整数倍であり、スタンダードセルとよばれる。   FIG. 12 shows a general cell layout of a buffer cell (delay cell) used conventionally. FIG. 12A shows a cell layout, and FIG. 12B shows a circuit diagram. 94a is an input terminal of the cell, and 94b is an output terminal. Since the input / output logic of the buffer cell is equivalent, it is often used literally as a buffer or used for delay adjustment of wiring. In automatic placement and routing, other functional cells such as inverters and NAND gates are placed, and input / output terminals of those cells are metal-wired to generate a layout from a circuit diagram. The layout of these small functional cells is the same height or an integral multiple of the basic height and is called a standard cell.

これらのスタンダードセルは、自動配置配線ツールによって、配置され、そのスタンダードセルの端子間を配線する事により、所望のネットリストのレイアウトを生成する。図１３は自動配置配線の一例である。   These standard cells are placed by an automatic placement and routing tool, and a desired netlist layout is generated by wiring between terminals of the standard cells. FIG. 13 shows an example of automatic placement and routing.

図１４にディレイ調整の例を示す。スタンダードセルに接続されるフリップ・フロップ回路（ＦＦ）のセルを全て同期させたいときに、スタンダードセルの出力セル前段に複数個ディレイセルを挿入しておき、回路動作検証時に、遅延調整を行う。回路動作検証とは、レイアウト生成後に、実際のレイアウト形状を加味して行うポストレイアウトシミュレーションや実際にチップとなった半導体集積回路を評価することである。例えば、図１４（ａ）に示す回路構成において、セルＣＫＢＦ１の動作により点ａにおける動作波形ＣＫ２に時間ｔ_ｎｓの遅れがある場合（図１４（ｂ））、セルＣＫＢＦ１の前段にディレイセルを時間ｔ_ｎｓ遅れる様に付加する手法を用いる。図１４（ｃ）はその手法を適用した回路構成であり、ディレイセルは、セルＣＫＢＦ２の出力セル前段２段が時間ｔ_ｎｓの遅延を発生させる回路となり、動作波形ＣＫ１とＣＫ２とのタイミングが一致する（図１４（ｄ））。この場合のディレイセル２段で構成しているが、１つのディレイセルで時間ｔ_ｎｓの遅延が得られる場合や、２段以上のディレイセルを用いるケースもある。
また、ディレイセルは、セットアップやホールドといったタイミングエラーの修正においていても用いられ、それらの手法は、半導体設計者の間で広く用いられるものである。 FIG. 14 shows an example of delay adjustment. When it is desired to synchronize all the cells of the flip-flop circuit (FF) connected to the standard cell, a plurality of delay cells are inserted before the output cell of the standard cell, and delay adjustment is performed at the time of circuit operation verification. “Circuit operation verification” refers to post-layout simulation performed with the actual layout shape taken into account after the layout is generated, and evaluation of a semiconductor integrated circuit actually formed into a chip. For example, in the circuit configuration shown in FIG. 14A, when there is a time t _ns delay in the operation waveform CK2 at the point a due to the operation of the cell CKBF1 (FIG. 14B), a delay cell is placed before the cell CKBF1. A method of adding so as to be delayed by t _ns is used. FIG. 14C shows a circuit configuration to which this technique is applied. The delay cell is a circuit in which the two stages of the output cell preceding the cell CKBF2 generate a delay of time t _ns , and the timings of the operation waveforms CK1 and CK2 coincide. (FIG. 14D). In this case, the delay cell is composed of two stages, but there are cases where a delay of time t _ns can be obtained by one delay cell or delay cells of two or more stages are used.
The delay cell is also used for correcting timing errors such as setup and hold, and these methods are widely used among semiconductor designers.

この時、図１４（ｃ）に関連するレイアウトは、図１５に示す様に改善される。すなわち、まず図１５（ａ）のようにあらかじめ、Delay１〜Delay３のように、ディレイセルを配置しておく（図中、説明の便宜上、下層のレイアウトはなくし、ディレイセルの端子のみを示す。）。ディレイ値は、設計予測に基づき任意のディレイ値を得られるようディレイセルの特性を考慮しておくことが好ましい。設計改善時に、それらのディレイセルを用いて、所望の結果を得るよう、配線を変更する事により改善を行う。   At this time, the layout related to FIG. 14C is improved as shown in FIG. That is, first, as shown in FIG. 15A, delay cells are arranged in advance as Delay 1 to Delay 3 (in the drawing, for convenience of explanation, the lower layer layout is eliminated and only the terminals of the delay cells are shown). . As for the delay value, it is preferable to consider the characteristics of the delay cell so that an arbitrary delay value can be obtained based on the design prediction. When the design is improved, the delay cells are used to change the wiring so as to obtain a desired result.

特開平４−７４４５３号公報JP-A-4-74453

しかしながら、このような設計改善を行う場合、複数のメタル配線または、ビアホールの変更、すなわち複数のマスクレイヤの変更が必要となり、コストの増大に直結していた。
また、遅延調整以外の箇所で改定が必要となった場合、それに伴って遅延調整のためのメタル配線の大幅な変更が必要となっていた。
一方、遅延調整の修正は、ダミーとなるセルを使用する場合においても半導体製造過程を繰り返し行うことになり、ＴＡＴの増大につながっていた。 However, when such a design improvement is performed, it is necessary to change a plurality of metal wirings or via holes, that is, to change a plurality of mask layers, which directly leads to an increase in cost.
In addition, when revisions are required in places other than the delay adjustment, it is necessary to change the metal wiring for the delay adjustment.
On the other hand, the correction of the delay adjustment results in repeated semiconductor manufacturing processes even when using dummy cells, leading to an increase in TAT.

本発明は、以上の従来技術における問題に鑑みてなされたものであり、メタルレイヤの変更を最小限に抑えることが可能なセルレイアウト、それを用いた半導体集積回路装置、半導体集積回路の設計方法並びに半導体集積回路の半導体製造方法を提供することを目的とする。   The present invention has been made in view of the above problems in the prior art, and a cell layout capable of minimizing the change of a metal layer, a semiconductor integrated circuit device using the same, and a method for designing a semiconductor integrated circuit Another object of the present invention is to provide a semiconductor manufacturing method of a semiconductor integrated circuit.

前記課題を解決するために提供する本発明は、半導体集積回路の設計に用いられ、入力用セル端子と、出力用セル端子と、連続配置された複数のセルユニットとを有するスタンダードセルまたはマクロセルに関するセルレイアウトであって、前記セルユニットのメタルレイヤに、該メタルレイヤを横断し、隣接するセルユニットとの間で相互に接続可能な入力用ダミーメタル配線と、該入力用ダミーメタル配線と同様に配線される出力用ダミーメタル配線と、前記入力用ダミーメタル配線と出力用ダミーメタル配線との間に設けられる入力端子及び出力端子とが配置され、前記入力用ダミーメタル配線及び出力用ダミーメタル配線は、前記複数のセルユニットから選択される任意のセルユニットの入力端子が、入力用セル端子が接続された入力用ダミーメタル配線または出力用ダミーメタル配線に接続され、出力端子が出力用ダミーメタル配線または隣接する出力用セル端子に接続され、さらに前記出力用ダミーメタル配線が、前記入力端子及び出力端子が接続される場合には該接続部分の間で削除されることにより、該セルユニットの機能が用いられるようにし、前記複数のセルユニットから選択される任意のセルユニットの入力端子が少なくとも出力用ダミーメタル配線に接続されず、出力端子が前記出力用ダミーメタル配線または隣接する出力用セル端子に接続されないようにすることにより、該セルユニットの機能が用いられないようにするものであることを特徴とするセルレイアウトである。
説明の便宜上、入力用ダミーメタル配線と出力用ダミーメタル配線とするが、明確な分類があるわけではなく、両ダミーメタル配線を用いて所望の回路構成を得ることを目的に配線されている。
The present invention provided to solve the above-described problems relates to a standard cell or a macro cell that is used for designing a semiconductor integrated circuit and has an input cell terminal, an output cell terminal, and a plurality of cell units that are continuously arranged. In the cell layout, to the metal layer of the cell unit, the input dummy metal wiring that crosses the metal layer and can be mutually connected to the adjacent cell unit, and the input dummy metal wiring An output dummy metal wiring to be wired and an input terminal and an output terminal provided between the input dummy metal wiring and the output dummy metal wiring are arranged, and the input dummy metal wiring and the output dummy metal wiring The input terminal of an arbitrary cell unit selected from the plurality of cell units is connected to the input cell terminal. Connected to the dummy metal wiring for output or dummy metal wiring for output, the output terminal is connected to the output dummy metal wiring or the adjacent output cell terminal, and the output dummy metal wiring is connected to the input terminal and the output terminal In this case, the function of the cell unit is used by deleting between the connection portions, and at least an input dummy metal of the cell unit selected from the plurality of cell units is an output dummy metal. The function of the cell unit is not used by preventing the output terminal from being connected to the output dummy metal wiring or the adjacent output cell terminal without being connected to the wiring. This is a cell layout.
For convenience of explanation, an input dummy metal wiring and an output dummy metal wiring are used. However, there is no clear classification, and wiring is performed for the purpose of obtaining a desired circuit configuration using both dummy metal wirings.

また、前記セルユニットは前記メタルレイヤが積層され、前記入力端子，出力端子それぞれが上下メタルレイヤ間で接続された構造をもち、積層されたメタルレイヤのうち、選択されたいずれか一のメタルレイヤで一のセルユニットの出力端子と他のセルユニットの入力端子とを出力用ダミーメタル配線で接続することが可能であることが好ましい。
このとき、前記メタルレイヤの選択が、前記一のセルユニットの出力端子及び他のセルユニットの入力端子の選択されるメタルレイヤとその上層のメタルレイヤとの間の接続の切断によるものであることがよい。
The cell unit has a structure in which the metal layers are stacked and the input terminal and the output terminal are connected between upper and lower metal layers, and one of the stacked metal layers is selected. in is preferably can be connected with the output dummy metal wires and the input terminals of the output terminal and the other cell units of one cell unit.
At this time, the selection of the metal layer is based on the disconnection of the connection between the metal layer selected from the output terminal of the one cell unit and the input terminal of the other cell unit and the metal layer above it. Is good.

また、前記セルユニットの少なくとも１つは、ディレイセルユニットであることが好ましい。
また、前記複数のセルユニットは、それぞれディレイ値の異なるディレイセルユニットであることが好ましい。
Further, it is preferable that at least one of the cell units is a delay cell unit.
The plurality of cell units are preferably delay cell units having different delay values.

さらに、前記スタンダードセルまたはマクロセルは、ディレイセルユニットとその他の機能セルユニットとの組み合わせからなることが好適である。   Further, it is preferable that the standard cell or the macro cell is composed of a combination of a delay cell unit and other functional cell units.

前記課題を解決するために提供する本発明は、請求項１〜６のいずれか一に記載のセルレイアウトを有するスタンダードセルまたはマクロセルを少なくとも１つ搭載した半導体集積回路装置である。
The present invention provided to solve the problems is a semiconductor integrated circuit device on which at least one standard cell or macro cell having the cell layout according to any one of claims 1 to 6 is mounted.

前記課題を解決するために提供する本発明は、請求項１〜６のいずれか一に記載のセルレイアウトを用いることを特徴とする半導体集積回路の設計方法である。
The present invention provided to solve the above-described problems is a method for designing a semiconductor integrated circuit using the cell layout according to any one of claims 1 to 6 .

また、前記課題を解決するために提供する本発明は、請求項１〜６のいずれか一に記載のセルレイアウトを用いて２つの半導体集積回路の半導体製造を行い、一方は途中のメタルレイヤの段階で半導体製造を止めておき、ついで他方の最終まで製造された半導体集積回路の評価結果に基いて止めておいたメタルレイヤ以降のメタルレイヤの変更を行うことを特徴とする半導体集積回路の半導体製造方法である。
Moreover, this invention provided in order to solve the said subject performs the semiconductor manufacture of two semiconductor integrated circuits using the cell layout as described in any one of Claims 1-6 , and one side is a middle metal layer. A semiconductor integrated circuit semiconductor characterized in that the semiconductor manufacturing is stopped at a stage, and then the metal layer after the stopped metal layer is changed based on the evaluation result of the semiconductor integrated circuit manufactured to the other end. It is a manufacturing method.

本発明の効果として、本発明のセルレイアウトによれば、メタル配線のコンディションは必要最小限しか変更されず、この改定により、その他の部分に与える影響はほとんどない。
例えば、クロックバッファなどは、その前段に遅延調整用のディレイセルを備える事が多く、それらを一体化する事により、セル間の無駄な配線が生じる事なく、精度の良い遅延調整を行う事が出来る。
また、本発明によれば、例えば、ディレイセルの場合、メタルレイヤの選択により、遅延時間を変更することができる。すなわち、少ないメタルレイヤにて、容易に、タイミングエラーを修正する事が可能である。近年、その複雑な処理工程からますます高騰するマスク製造において、最も少ないメタルレイヤを変更する事が可能である。また、本発明を用いれば、例えば遅延調整以外の箇所で、メタルレイヤの改定が必要となった場合、その改定レイヤに合わせて、本発明のディレイセルの遅延を変更する事が可能となる。
また、製造工程において、任意のメタルまで製造しておいた半導体集積回路を、完全に製造した半導体集積回路の評価結果より、未製造の配線メタルで改定する事により、半導体集積回路の製造期間を大幅に短縮できる。
特に、最上層付近のメタルレイヤで修正すると、ＴＡＴの減少に大いに役立つ。
As an effect of the present invention , according to the cell layout of the present invention, the condition of the metal wiring is changed only to the minimum necessary, and this revision has almost no influence on other portions.
For example, a clock buffer or the like often includes a delay cell for delay adjustment in the preceding stage, and by integrating them, it is possible to perform accurate delay adjustment without causing unnecessary wiring between cells. I can do it.
Further, according to the present invention, for example, in the case of a delay cell, the delay time can be changed by selecting a metal layer. That is, the timing error can be easily corrected with a small number of metal layers. In recent years, it has been possible to change the fewest metal layers in mask manufacturing, which has become increasingly expensive due to its complicated processing steps. Further, when the present invention is used, for example, when the metal layer needs to be revised at a place other than the delay adjustment, the delay of the delay cell of the present invention can be changed according to the revised layer.
In addition, the semiconductor integrated circuit manufactured up to any metal in the manufacturing process is revised with unmanufactured wiring metal from the evaluation result of the fully manufactured semiconductor integrated circuit, thereby reducing the manufacturing period of the semiconductor integrated circuit. Can be greatly shortened.
In particular, correction in the metal layer near the top layer greatly helps TAT reduction.

以下に、本発明の実施の形態について説明する。
本発明のセルレイアウトを適用したディレイセルの一例を図１に示す。この時、拡散やポリといったメタル以前の下層構造においては、図１２に示す一般的なディレイセルとなんら変わりがない。基本構造としては、複数の種類のディレイセルを並べて配置した形状となる。 Embodiments of the present invention will be described below.
An example of a delay cell to which the cell layout of the present invention is applied is shown in FIG. At this time, in the lower layer structure before metal such as diffusion and poly, there is no difference from the general delay cell shown in FIG. The basic structure is a shape in which a plurality of types of delay cells are arranged side by side.

図１に示すディレイセルは、入力用セル端子４ａと、出力用セル端子４ｂと、連続配置された複数のディレイセルユニット（Delay１,Delay2,Delay3,Delay4）とを有する。また、ディレイセルユニットはそれぞれ入力端子１１、出力端子１２を有する。
ここで各ディレイユニットは、各々異なるディレイ値が得られるように、トランジスタのゲート幅（Ｗ）とゲート長（Ｌ）とを調整したディレイ素子があり、例えば図１においてDelay１では０．４ｎｓ、Delay2では０．２ｎｓ、Delay3では０．１５ｎｓ、Delay4では０．１ｎｓのディレイ値を有する。なお、本発明では、１つのディレイセルユニットを１セルとして、複数セルが連続配置された構成でもよいし、図１のように複数のディレイセルユニットを備えたものが、ディレイセルとなった構成でもよい。 The delay cell shown in FIG. 1 has an input cell terminal 4a, an output cell terminal 4b, and a plurality of delay cell units (Delay1, Delay2, Delay3, and Delay4) arranged continuously. Each delay cell unit has an input terminal 11 and an output terminal 12.
Here, each delay unit has a delay element in which the gate width (W) and gate length (L) of the transistor are adjusted so that different delay values can be obtained. For example, in Delay 1 in FIG. 1, 0.4 ns, Delay 2 The delay value is 0.2 ns, Delay 3 is 0.15 ns, and Delay 4 is 0.1 ns. In the present invention, one delay cell unit may be one cell and a plurality of cells may be continuously arranged, or a configuration having a plurality of delay cell units as shown in FIG. 1 is a delay cell. But you can.

本発明に係るセルレイアウトに関して、基本セルユニット内で用いられるメタルレイヤであるメタル１層に関しては、図２のようになる。すなわち、図２（ａ）に示すように、各配線グリッドを電源の接続・スルーメタル・トランジスタの接続・端子といった具合に分類された構成となり、図２（ｂ）に示すようなセルレイアウトとなる。本発明では、メタルレイヤ（メタル１層）に該メタルレイヤを横断するメタル配線１を有することに特徴があり、このメタル配線１は、ディレイセルユニットを並べる事によって、隣接するセルユニットとの間でメタル配線１が相互に接続される事になる。この配線利用方法は、後述する。
なお、メタル配線１は、図２（ｂ）では直線形状としているが、それに限定されるものでなく、曲った形状であっても良い。 Regarding the cell layout according to the present invention, the metal 1 layer which is the metal layer used in the basic cell unit is as shown in FIG. That is, as shown in FIG. 2 (a), each wiring grid is classified into a power source connection, a through metal, a transistor connection, a terminal, and the like, and a cell layout as shown in FIG. 2 (b) is obtained. . The present invention is characterized in that a metal wiring (1 metal layer) has a metal wiring 1 crossing the metal layer, and the metal wiring 1 is arranged between adjacent cell units by arranging delay cell units. Thus, the metal wires 1 are connected to each other. This wiring utilization method will be described later.
In addition, although the metal wiring 1 is made into the linear shape in FIG.2 (b), it is not limited to it, A curved shape may be sufficient.

図３に、本発明に係るセルレイアウトとして、ディレイセルユニットの入力端子１１および／または出力端子１２の断面構造を示す。図３（ａ）は、ディレイセルユニットの端子としてメタルレイヤ（メタル１層）上の端子マスクパターンmetal1から最上層のメタルレイヤ上の端子マスクパターンmetal8までが積み上げられ、それぞれの端子マスクパターンが上下メタルレイヤ間でビアホール（via1〜via7）で接続された構造を持つ。
図３（ｂ）は、図３（ａ）と同様にディレイセルユニットの端子としてメタルレイヤ（メタル１層）上の端子マスクパターンmetal1から最上層のメタルレイヤ上の端子マスクパターンmetal8までが積み上げられ、それぞれの端子マスクパターンが上下メタルレイヤ間でビアホール（via1〜via7）で接続された構造を持つが、さらに図中斜線部分Ａで切断可能な形状を持つ。ここでは、本発明の２種類の積状メタル構造を挙げたが、変更を加えたい形状によって設計者が自由に選択使用すれば良い。 FIG. 3 shows a cross-sectional structure of the input terminal 11 and / or the output terminal 12 of the delay cell unit as a cell layout according to the present invention. In FIG. 3A, terminal mask patterns metal1 on the metal layer (metal 1 layer) to terminal mask pattern metal8 on the uppermost metal layer are stacked as the terminals of the delay cell unit, and the respective terminal mask patterns are moved up and down. It has a structure in which via holes (via1 to via7) are connected between metal layers.
In FIG. 3 (b), the terminal mask pattern metal1 on the metal layer (metal 1 layer) to the terminal mask pattern metal8 on the uppermost metal layer are stacked as the terminals of the delay cell unit as in FIG. 3 (a). Each terminal mask pattern has a structure in which upper and lower metal layers are connected by via holes (via1 to via7), but has a shape that can be cut at a hatched portion A in the drawing. Here, the two types of stacked metal structures of the present invention have been described, but the designer may freely select and use them depending on the shape to be changed.

図４に、本発明に係るセルレイアウトの基本形を、図３に示す積層構造の入力端子１１および／または出力端子１２を有するディレイセルのメタルレイヤを例にとり説明する。
図４に示すディレイセルは、入力用セル端子４ａと、出力用セル端子４ｂと、連続配置された複数のディレイセルユニット（Delay１,Delay2,Delay3,Delay4）とを有するセルレイアウトとなっている。 FIG. 4 illustrates the basic form of the cell layout according to the present invention, taking as an example a metal layer of a delay cell having the input terminal 11 and / or the output terminal 12 of the laminated structure shown in FIG.
The delay cell shown in FIG. 4 has a cell layout having an input cell terminal 4a, an output cell terminal 4b, and a plurality of delay cell units (Delay1, Delay2, Delay3, and Delay4) arranged continuously.

それぞれのディレイセルユニットのメタルレイヤは、該メタルレイヤを横断し、隣接するセルユニットとの間で相互に接続される独立したメタル配線である入力用ダミーメタル配線Delay In（１ａ）と、該入力用ダミーメタル配線Delay In（１ａ）と同様に配線される出力用ダミーメタル配線Delay Out（１ｂ）と、前記入力用ダミーメタル配線Delay In（１ａ）と出力用ダミーメタル配線Delay Out（１ｂ）との間に設けられる入力端子１１及び出力端子１２とが配置されたレイアウトとなっている。図４のディレイセルは、あくまで基本形であり、本発明はこれに限定されるものではない。   The metal layer of each delay cell unit includes an input dummy metal wiring Delay In (1a) that is an independent metal wiring that crosses the metal layer and is mutually connected to an adjacent cell unit, and the input Output dummy metal wire Delay Out (1b), input dummy metal wire Delay In (1a) and output dummy metal wire Delay Out (1b) The input terminal 11 and the output terminal 12 provided between are arranged in a layout. The delay cell of FIG. 4 is a basic form to the last, and the present invention is not limited to this.

入力端子１１は、最終ディレイセルユニットの入力端子まで、出力端子１２は初段のディレイセルユニットの出力端子まで、メタルレイヤごとに設けられ、積層された構造となる。   The input terminal 11 is provided for each metal layer up to the input terminal of the final delay cell unit, and the output terminal 12 is provided for each metal layer up to the output terminal of the first delay cell unit.

このとき、入力用ダミーメタル配線Delay In（１ａ）と出力用ダミーメタル配線Delay Out（１ｂ）とは入力端子１１、出力端子１２から、最小スペースで配線しておくと、端子１１，１２と入力用ダミーメタル配線Delay In（１ａ）、出力用ダミーメタル配線Delay Out（１ｂ）との間に配線がなされることがない。具体的には、デザインルールで決められた最小スペースが０．２μｍ、最小幅が０．３μｍの場合、（最小スペース×２）＋最小幅＝０．７μｍより小さい間隔で配線することが好ましい。   At this time, if the input dummy metal wiring Delay In (1a) and the output dummy metal wiring Delay Out (1b) are wired in the minimum space from the input terminal 11 and the output terminal 12, the terminals 11 and 12 are input. There is no wiring between the dummy metal wiring Delay In (1a) and the output dummy metal wiring Delay Out (1b). Specifically, when the minimum space determined by the design rule is 0.2 μm and the minimum width is 0.3 μm, it is preferable that wiring is performed at an interval smaller than (minimum space × 2) + minimum width = 0.7 μm.

前記セルユニットの入力端子１１は入力用セル端子４ａが接続された入力用ダミーメタル配線Delay In（１ａ）または出力用ダミーメタル配線Delay Out（１ｂ）に接続され、出力端子１２は出力用ダミーメタル配線Delay Out（１ｂ）または隣接する出力用セル端子４ｂに接続され、さらに前記出力用ダミーメタル配線Delay Out（１ｂ）は前記入力端子１１及び出力端子１２が接続される場合には該接続部分の間で削除されることにより、該セルユニットの機能が用いられる。
図５に、図４の基本形のセルレイアウトを基に、ディレイセルユニットDelay１,Delay３,Delay４を使用するように変更した例を示す。
入力用セル端子４ａは、入力用ダミーメタル配線Delay In（１ａ）と接続されている（図中Ｃ部分）。これにより、入力用セル端子４ａとDelay１の入力端子１１とは入力用ダミーメタル配線Delay In（１ａ）を介して接続される。また、Delay１の出力端子１２はDelay３の入力端子１１に、Delay３の出力端子１２はDelay４の入力端子１１に出力用ダミーメタル配線Delay Out（１ｂ）を介して接続されるように配線される（図中Ｃ部分）。このとき、Delay１における出力用ダミーメタル配線Delay Out（１ｂ）は出力端子１２との接続部分まで削除され、Delay３、Delay４それぞれの入力端子１１は入力用ダミーメタル配線Delay In（１ａ）との接続が削除されている（図中Ｂ部分）。また、Delay３における出力用ダミーメタル配線Delay Out（１ｂ）は、Delay３の入力端子１１との接続部分と出力端子１２との接続部分との間で切断されるようにメタル配線が削除される（図中Ｂ部分）。さらに、Delay４の出力端子１２は出力用セル端子４ｂと接続されている（図中Ｃ部分）。Delay４における出力用ダミーメタル配線Delay Out（１ｂ）は、その出力端子１２との接続以降の部分は削除される（図中Ｂ部分）。 The input terminal 11 of the cell unit is connected to the input dummy metal wiring Delay In (1a) or the output dummy metal wiring Delay Out (1b) to which the input cell terminal 4a is connected, and the output terminal 12 is the output dummy metal. When the input terminal 11 and the output terminal 12 are connected, the output dummy metal wiring Delay Out (1b) is connected to the wiring Delay Out (1b) or the adjacent output cell terminal 4b. By being deleted, the function of the cell unit is used.
FIG. 5 shows an example in which the delay cell units Delay1, Delay3, and Delay4 are changed to be used based on the basic cell layout of FIG.
The input cell terminal 4a is connected to the input dummy metal wiring Delay In (1a) (C portion in the figure). Thereby, the input cell terminal 4a and the input terminal 11 of Delay 1 are connected via the input dummy metal wiring Delay In (1a). The output terminal 12 of Delay 1 is wired to the input terminal 11 of Delay 3, and the output terminal 12 of Delay 3 is wired to be connected to the input terminal 11 of Delay 4 via the output dummy metal wiring Delay Out (1 b) (FIG. Middle C part). At this time, the output dummy metal wiring Delay Out (1b) in Delay 1 is deleted up to the connection portion with the output terminal 12, and each input terminal 11 of Delay 3 and Delay 4 is connected to the input dummy metal wiring Delay In (1a). It has been deleted (B portion in the figure). Also, the metal wiring is deleted so that the output dummy metal wiring Delay Out (1b) in Delay 3 is disconnected between the connection portion of the Delay 3 with the input terminal 11 and the connection portion of the output terminal 12 (FIG. Middle B part). Furthermore, the output terminal 12 of Delay 4 is connected to the output cell terminal 4b (C portion in the figure). The portion after connection with the output terminal 12 of the output dummy metal wiring Delay Out (1b) in Delay 4 is deleted (B portion in the figure).

また、図６に、図４の基本形のセルレイアウトを基に、ディレイセルユニットDelay２,Delay３を使用するように変更した例を示す。
入力用セル端子４ａは入力用ダミーメタル配線Delay In（１ａ）に接続されている（図中Ｃ部分）。また、ディレイセルユニットDelay２において、出力端子１２は出力用ダミーメタル配線Delay Out（１ｂ）に接続され（図中Ｃ部分）、出力用ダミーメタル配線Delay Out（１ｂ）はその出力端子１２との接続部分の手前で切断されるようにメタル配線が削除される（図中Ｂ部分）。また、ディレイセルユニットDelay３において、入力端子１１は入力用ダミーメタル配線Delay In（１ａ）との接続が削除され（図中Ｂ部分）、出力用ダミーメタル配線Delay Out（１ｂ）に接続されている（図中Ｃ部分）。このとき、Delay３における出力用ダミーメタル配線Delay Out（１ｂ）は、入力端子１１との接続部分と出力端子１２との接続部分との間で切断されるようにメタル配線が削除される（図中Ｂ部分）。また、出力用セル端子４ｂは出力用ダミーメタル配線Delay Out（１ｂ）と接続されている（図中Ｃ部分）。 FIG. 6 shows an example in which the delay cell units Delay2 and Delay3 are changed to be used based on the basic cell layout of FIG.
The input cell terminal 4a is connected to the input dummy metal wiring Delay In (1a) (C portion in the figure). In the delay cell unit Delay2, the output terminal 12 is connected to the output dummy metal wiring Delay Out (1b) (C portion in the figure), and the output dummy metal wiring Delay Out (1b) is connected to the output terminal 12 The metal wiring is deleted so as to be cut before the portion (B portion in the figure). In the delay cell unit Delay3, the input terminal 11 is not connected to the input dummy metal wiring Delay In (1a) (B portion in the figure) and is connected to the output dummy metal wiring Delay Out (1b). (C portion in the figure). At this time, the metal wiring is deleted so that the output dummy metal wiring Delay Out (1b) in Delay 3 is disconnected between the connection portion with the input terminal 11 and the connection portion with the output terminal 12 (in the drawing). B part). The output cell terminal 4b is connected to the output dummy metal wiring Delay Out (1b) (C portion in the figure).

通常、ディレイセルは、入力が固定（Tie Cell・Tie-down（up））されているが、本発明のディレイセルは、基本形の時点でのセル端子とディレイセルユニットの入力端子の状態は変わりがない。つまり、本発明は、不使用のディレイセルユニットの入力端子１１の配線をそのままの状態にしておいて、メタルレイヤを変更することなしに遅延調整を行う事が可能となる。   Normally, the input of a delay cell is fixed (Tie Cell / Tie-down (up)), but the delay cell of the present invention changes the state of the cell terminal and the input terminal of the delay cell unit at the time of the basic type. There is no. That is, according to the present invention, it is possible to perform delay adjustment without changing the metal layer while leaving the wiring of the input terminal 11 of the unused delay cell unit as it is.

一方、ディレイ値の制御を行いたい場合には、例えば図３（ｂ）のようにディレイセルユニットにおける出力端子１２の積層端子のうち、所定の階層の部位Ａで切断する事によって、メタルレイヤを変更することなしに所望のディレイ値を実現することができる。この場合、あらかじめ積層端子構造として最上層メタルまで経由しておけば、任意の階層のメタルレイヤでの切断が可能となる。   On the other hand, when it is desired to control the delay value, for example, as shown in FIG. A desired delay value can be realized without changing. In this case, if a layered terminal structure is routed to the uppermost metal in advance, cutting at a metal layer at an arbitrary level is possible.

なお、これまでの説明図は、製造プロセスにおける全てのメタルレイヤに対して変更可能なディレイセルのレイアウトを説明したが、全てのメタルレイヤが必要でなければそれに合わせて、自由に構成を変更すれば良い。   In the above explanation diagrams, the layout of delay cells that can be changed for all metal layers in the manufacturing process has been described. However, if all the metal layers are not required, the configuration can be freely changed according to the layout. It ’s fine.

図７に、本発明に係るセルレイアウトとして、ディレイセルの別の例を示す。ディレイセルは、CLKBUF等のセルといっしょにスタンダードセル化されており、図４の構成を図７に当てはめても実現可能である。   FIG. 7 shows another example of a delay cell as a cell layout according to the present invention. The delay cell is a standard cell together with a cell such as CLKBUF, and can be realized by applying the configuration of FIG. 4 to FIG.

図８に、本発明のセルレイアウトを用いた、半導体集積回路の設計方法のフローを示す。ここでは、本発明に関連する部分に関し説明する。   FIG. 8 shows a flow of a method for designing a semiconductor integrated circuit using the cell layout of the present invention. Here, parts related to the present invention will be described.

まず、ステップaにて、論理設計を行い、ステップbにてレイアウト設計を行う。ステップbのレイアウト設計では、図４に示した基本形のディレイセルレイアウトを用いて設計を行う。この場合、基本形のディレイセルレイアウトは複数パターン準備されており、所望のディレイセルレイアウトを設計者が選択して使用する事が出来る。   First, logical design is performed in step a, and layout design is performed in step b. In the layout design of step b, the design is performed using the basic delay cell layout shown in FIG. In this case, a plurality of basic delay cell layouts are prepared, and the designer can select and use a desired delay cell layout.

レイアウト設計を行った後、レイアウトの形状を加味したポストレイアウトシミュレーションを行う（ステップｃ）。その際に検出された部分に関しては、ディレイセルの調整を含め、レイアウト改定される。ここで、ディレイセルに関しては、図４の基本形以外のセルレイアウトを用意しておき、それと差し替えるのが好ましい。例えば、図４の基本形のディレイセルレイアウトを図５のような、ディレイセルユニットDelay１，３，４を使用したディレイセルレイアウトとおきかえる変更を行う。   After the layout design is performed, a post layout simulation taking into account the layout shape is performed (step c). The layout detected at that time is revised including the adjustment of the delay cell. Here, regarding the delay cell, it is preferable to prepare a cell layout other than the basic shape of FIG. 4 and replace it. For example, the basic delay cell layout of FIG. 4 is changed to a delay cell layout using delay cell units Delay 1, 3, 4 as shown in FIG.

また、このディレイセルレイアウトは、半導体集積回路の試作（ステップｅ）後に、その評価を行い（ステップｆ）、そこで検出された不具合に対しても置き換える事が可能となる。このとき、遅延調整以外の箇所の改定により、必要となったメタルレイヤのみを用いて、ディレイセルのディレイ値を変更する事が可能となる（ステップｇ）。例えば、ディレイ調整以外のところで、メタルレイヤとしてメタル２の変更が必要となった際には、本発明のディレイセルを用いた改定は、そのメタル２のみを用いれば良いし、メタル３のみ変更となる場合は、メタル３のみを変更して改定を行えば良い。   Further, this delay cell layout can be evaluated after the trial production of the semiconductor integrated circuit (step e) (step f), and the defect detected there can be replaced. At this time, it becomes possible to change the delay value of the delay cell by using only the necessary metal layer by revising the part other than the delay adjustment (step g). For example, when it is necessary to change the metal 2 as a metal layer at a place other than the delay adjustment, the revision using the delay cell of the present invention may use only the metal 2 or only the metal 3. In this case, the revision may be made by changing only the metal 3.

図９に、本発明のセルレイアウトを用いた、半導体集積回路の半導体製造方法のフローを示す。
半導体集積回路の試作において、本発明のセルレイアウトを用いて２つの半導体集積回路の半導体製造を行い、一方は途中のメタルレイヤの段階で半導体製造を止めておき（ステップｉ）、ついで他方の最終まで製造された半導体集積回路を製造して（ステップｈ）、その評価を行う（ステップｌ）。ついで、その評価結果に基いて止めておいたメタルレイヤ以降のメタルレイヤの変更（改定）を行い（ステップｊ）、半導体集積回路の半導体を製造する（ステップｋ）。 FIG. 9 shows a flow of a semiconductor manufacturing method of a semiconductor integrated circuit using the cell layout of the present invention.
In the trial manufacture of a semiconductor integrated circuit, the semiconductor manufacturing of two semiconductor integrated circuits is performed using the cell layout of the present invention, one of which is stopped at the middle metal layer stage (step i), and then the final of the other. The semiconductor integrated circuit manufactured up to the above is manufactured (step h) and evaluated (step l). Next, the metal layer after the metal layer that has been stopped based on the evaluation result is changed (revised) (step j), and the semiconductor integrated circuit semiconductor is manufactured (step k).

本発明は、端子上のメタル積層構造とダミー配線メタルを有する構造に特徴であり、上記で説明したディレイセルに限定されるものではなく、通常の機能セルに対しても同等の制御が可能となる。
すなわち例えば、図１０に示すように、入力端子と出力端子が１対１の関係にあるインバータ５１においても、インバータ５１の入出力を積層端子形状とする事で、本発明のセルレイアウト加工を加える事で、インバータの追加・削除を自由に行う事が可能となる。 The present invention is characterized by a metal laminated structure on a terminal and a structure having a dummy wiring metal, and is not limited to the delay cell described above, but can be equivalently controlled for a normal function cell. Become.
That is, for example, as shown in FIG. 10, even in the inverter 51 in which the input terminal and the output terminal have a one-to-one relationship, the cell layout processing of the present invention is added by making the input / output of the inverter 51 into a laminated terminal shape. This makes it possible to freely add and delete inverters.

また、入出力が１対１でないナンドゲート５２の例を図１１に示す。不要となった入力端子は、固定の電位を与える事が好ましいが、その場合、電源配線から積状メタル構造を引き出し接続すれば良い。積層電源メタルは、電源レール上にある事を特に限定するものではない。   An example of the NAND gate 52 whose input / output is not one-to-one is shown in FIG. It is preferable to apply a fixed potential to the input terminals that are no longer needed. The laminated power metal is not particularly limited to be on the power rail.

本発明のセルレイアウトを適用したディレイセル構成例を示す図である。It is a figure which shows the example of a delay cell structure to which the cell layout of this invention is applied. 本発明のセルレイアウトを適用したセルユニット内の配線グリッド使用例を示す図である。It is a figure which shows the example of wiring grid use in the cell unit to which the cell layout of this invention is applied. 本発明のセルレイアウトを適用したディレイセルユニットの入力端子および／または出力端子の断面構造図である。FIG. 4 is a cross-sectional structure diagram of an input terminal and / or an output terminal of a delay cell unit to which the cell layout of the present invention is applied. 本発明に係るセルレイアウトの基本形を示す図である。It is a figure which shows the basic form of the cell layout which concerns on this invention. 図４のセルレイアウトを基に、ディレイセルユニットDelay１,Delay３,Delay４を使用するように変更した例を示す図である。FIG. 5 is a diagram illustrating an example in which the delay cell units Delay1, Delay3, and Delay4 are changed based on the cell layout of FIG. 図４のセルレイアウトを基に、ディレイセルユニットDelay２,Delay３を使用するように変更した例を示す図である。FIG. 5 is a diagram showing an example in which the delay cell units Delay2 and Delay3 are changed based on the cell layout of FIG. 本発明のセルレイアウトを適用したディレイセルのその他の構成例を示す図である。It is a figure which shows the other structural example of the delay cell to which the cell layout of this invention is applied. 本発明のセルレイアウトを用いた、半導体集積回路の設計方法のフローである。It is a flow of the design method of a semiconductor integrated circuit using the cell layout of the present invention. 本発明のセルレイアウトを用いた、半導体集積回路の半導体製造方法のフローである。It is a flow of the semiconductor manufacturing method of a semiconductor integrated circuit using the cell layout of this invention. 本発明のセルレイアウトをインバータに適用した構成例を示す図である。It is a figure which shows the structural example which applied the cell layout of this invention to the inverter. 本発明のセルレイアウトをナンドゲートに適用した構成例を示す図である。It is a figure which shows the structural example which applied the cell layout of this invention to the NAND gate. 従来のディレイセルのセルレイアウト及び回路構成を示す図である。It is a figure which shows the cell layout and circuit structure of the conventional delay cell. 従来のスタンダードセルの自動配置配線の一例を示す図である。It is a figure which shows an example of the automatic placement wiring of the conventional standard cell. 従来のディレイ調整例（１）である。This is a conventional delay adjustment example (1). 従来のディレイ調整例（２）である。This is a conventional delay adjustment example (2).

符号の説明Explanation of symbols

１ メタル配線
１ａ 入力用ダミーメタル配線Delay In
１ｂ 出力用ダミーメタル配線Delay Out
２，９２ コンタクトホール
３ａ，９３ａ メタル１層（ＶＤＤ）
３ｂ，９３ｂ メタル１層（ＧＮＤ）
４ａ，９４ａ 入力用セル端子
４ｂ，９４ｂ 出力用セル端子
５，９５ Ｎ拡散
６，９６ Ｐ拡散
７，９７ Ｐｏｌｙ
８，９８ セル枠
９，９９ Ｎウェル
１１ 入力端子
１２ 出力端子
５１ インバータ
５２ ナンドゲート

1 Metal wiring 1a Dummy metal wiring for input Delay In
1b Dummy metal wiring for output Delay Out
2,92 Contact hole 3a, 93a Metal 1 layer (VDD)
3b, 93b Metal 1 layer (GND)
4a, 94a Input cell terminal 4b, 94b Output cell terminal 5,95 N diffusion 6,96 P diffusion 7,97 Poly
8,98 Cell frame 9,99 N well 11 Input terminal 12 Output terminal 51 Inverter 52 NAND gate

Claims (9)

半導体集積回路の設計に用いられ、入力用セル端子と、出力用セル端子と、連続配置された複数のセルユニットとを有するスタンダードセルまたはマクロセルに関するセルレイアウトであって、
前記セルユニットのメタルレイヤに、該メタルレイヤを横断し、隣接するセルユニットとの間で相互に接続可能な入力用ダミーメタル配線と、該入力用ダミーメタル配線と同様に配線される出力用ダミーメタル配線と、前記入力用ダミーメタル配線と出力用ダミーメタル配線との間に設けられる入力端子及び出力端子とが配置され、
前記入力用ダミーメタル配線及び出力用ダミーメタル配線は、
前記複数のセルユニットから選択される任意のセルユニットの入力端子が、入力用セル端子が接続された入力用ダミーメタル配線または出力用ダミーメタル配線に接続され、出力端子が出力用ダミーメタル配線または隣接する出力用セル端子に接続され、さらに前記出力用ダミーメタル配線が、前記入力端子及び出力端子が接続される場合には該接続部分の間で削除されることにより、該セルユニットの機能が用いられるようにし、
前記複数のセルユニットから選択される任意のセルユニットの入力端子が少なくとも出力用ダミーメタル配線に接続されず、出力端子が前記出力用ダミーメタル配線または隣接する出力用セル端子に接続されないようにすることにより、該セルユニットの機能が用いられないようにするものであることを特徴とするセルレイアウト。 A cell layout relating to a standard cell or a macro cell, which is used for designing a semiconductor integrated circuit and has an input cell terminal, an output cell terminal, and a plurality of cell units arranged continuously,
An input dummy metal wiring that crosses the metal layer and can be mutually connected to the adjacent cell unit, and an output dummy wired in the same manner as the input dummy metal wiring. Metal wiring, and an input terminal and an output terminal provided between the input dummy metal wiring and the output dummy metal wiring are arranged ,
The dummy metal wiring for input and dummy metal wiring for output are
An input terminal of an arbitrary cell unit selected from the plurality of cell units is connected to an input dummy metal wiring or an output dummy metal wiring to which an input cell terminal is connected, and an output terminal is an output dummy metal wiring or When the output dummy metal wiring is connected to the adjacent output cell terminal and the input terminal and the output terminal are connected, the function of the cell unit is reduced by deleting the connection between the input terminals and the output terminals. To be used,
An input terminal of an arbitrary cell unit selected from the plurality of cell units is not connected to at least the output dummy metal wiring, and the output terminal is not connected to the output dummy metal wiring or the adjacent output cell terminal. A cell layout characterized in that the function of the cell unit is not used . 前記セルユニットは前記メタルレイヤが積層され、前記入力端子，出力端子それぞれが上下メタルレイヤ間で接続された構造をもち、積層されたメタルレイヤのうち、選択されたいずれか一のメタルレイヤで一のセルユニットの出力端子と他のセルユニットの入力端子とを出力用ダミーメタル配線で接続することが可能であることを特徴とする請求項１に記載のセルレイアウト。 The cell unit has a structure in which the metal layers are stacked and the input terminal and the output terminal are connected between upper and lower metal layers, and one of the stacked metal layers is selected by one selected metal layer. cell layout according to claim 1, wherein the output terminal and the other cell unit of the cell unit can be connected with the output dummy metal lines and the input terminal of the. 前記メタルレイヤの選択が、前記一のセルユニットの出力端子及び他のセルユニットの入力端子の選択されるメタルレイヤとその上層のメタルレイヤとの間の接続の切断によるものであることを特徴とする請求項２に記載のセルレイアウト。 The selection of the metal layer is based on disconnection of the connection between the metal layer selected from the output terminal of the one cell unit and the input terminal of the other cell unit and the metal layer above it. The cell layout according to claim 2 . 前記セルユニットの少なくとも１つは、ディレイセルユニットであることを特徴とする請求項１〜３のいずれか一に記載のセルレイアウト。 At least one, cell layout according to any one of claims 1-3, characterized in that the delay cell unit of the cell unit. 前記複数のセルユニットは、それぞれディレイ値の異なるディレイセルユニットであることを特徴とする請求項１〜３のいずれか一に記載のセルレイアウト。The cell layout according to claim 1, wherein each of the plurality of cell units is a delay cell unit having a different delay value. 前記スタンダードセルまたはマクロセルは、ディレイセルユニットとその他の機能セルユニットとの組み合わせからなることを特徴とする請求項１〜５のいずれか一に記載のセルレイアウト。 The standard cell or macro cell, delay cell unit and other functions claims 1-5 for any one to a cell layout, wherein the a combination of a cell unit. 請求項１〜６のいずれか一に記載のセルレイアウトを有するスタンダードセルまたはマクロセルを少なくとも１つ搭載した半導体集積回路装置。 The semiconductor integrated circuit device at least one mounting cell standard cell or macro cell having a layout according to any one of claims 1-6. 請求項１〜６のいずれか一に記載のセルレイアウトを用いることを特徴とする半導体集積回路の設計方法。 A method for designing a semiconductor integrated circuit, wherein the cell layout according to any one of claims 1 to 6 is used. 請求項１〜６のいずれか一に記載のセルレイアウトを用いて２つの半導体集積回路の半導体製造を行い、一方は途中のメタルレイヤの段階で半導体製造を止めておき、ついで他方の最終まで製造された半導体集積回路の評価結果に基いて止めておいたメタルレイヤ以降のメタルレイヤの変更を行うことを特徴とする半導体集積回路の半導体製造方法。 The semiconductor layout of two semiconductor integrated circuits is manufactured using the cell layout according to any one of claims 1 to 6 , and one of the semiconductor manufacturing is stopped at the middle of the metal layer, and then the manufacturing of the other is completed. A method for manufacturing a semiconductor integrated circuit, comprising: changing a metal layer after the metal layer stopped based on the evaluation result of the semiconductor integrated circuit.

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