JP3463727B2 - クロックパルス伝送回路 - Google Patents
クロックパルス伝送回路Info
- Publication number
- JP3463727B2 JP3463727B2 JP11931997A JP11931997A JP3463727B2 JP 3463727 B2 JP3463727 B2 JP 3463727B2 JP 11931997 A JP11931997 A JP 11931997A JP 11931997 A JP11931997 A JP 11931997A JP 3463727 B2 JP3463727 B2 JP 3463727B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock pulse
- output
- receiver
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
- H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明はICテスタ等に用
いられるクロックパルス伝送回路に関し、特にクロック
パルスをユニット間で伝送するときのデューティ比の変
動を防止する技術に関する。
いられるクロックパルス伝送回路に関し、特にクロック
パルスをユニット間で伝送するときのデューティ比の変
動を防止する技術に関する。
【0002】
【従来の技術】ICテスタのテストヘッド〜本体架台間
のように距離が離れているユニット間で一定デューティ
比のクロックパルスを一対のポジティブ信号(以下ポジ
信号と略称する)及びネガティブ信号(以下ネガ信号と
略称する)として伝送する場合、それらのポジ信号とネ
ガ信号に対する配線長及び損失量のアンバランスや送受
信回路の信号のハイレベルからローレベルへの遅延時間
とロー(Low)レベルからハイ(High)レベルへ
の遅延時間の差により送受信回路間でデューティ比の変
動が発生する。このデューティ比の変動は結果的にIC
テスタのタイミング精度劣化の原因となる場合があるの
で、この変動を補正している。
のように距離が離れているユニット間で一定デューティ
比のクロックパルスを一対のポジティブ信号(以下ポジ
信号と略称する)及びネガティブ信号(以下ネガ信号と
略称する)として伝送する場合、それらのポジ信号とネ
ガ信号に対する配線長及び損失量のアンバランスや送受
信回路の信号のハイレベルからローレベルへの遅延時間
とロー(Low)レベルからハイ(High)レベルへ
の遅延時間の差により送受信回路間でデューティ比の変
動が発生する。このデューティ比の変動は結果的にIC
テスタのタイミング精度劣化の原因となる場合があるの
で、この変動を補正している。
【0003】ICテスタのユニット間高速高精度クロッ
クパルスの伝送には一般的にはECL(Emitter
Coupled Logic)の差動伝送方式が用い
られる。図8は従来のクロックパルス伝送回路で、受信
回路2のECLの差動バッファICより成るレシーバ1
2の出力V3をオシロスコープやコンパレータ回路を使
用してデューティ比のずれを検出し、ズレ分を送信回路
の可変遅延回路4の遅延量を可変して補正していた。図
9に受信回路2のレシーバ出力のデューティ比(以下D
Fと言う)が50%以下である場合の要部の波形を示
す。Aは補正前の波形で、可変遅延回路4の遅延量はそ
の中間値付近に設定されている。Bはポジ信号V3のD
Fが50%となるように可変遅延回路4を調整した場合
の波形である。
クパルスの伝送には一般的にはECL(Emitter
Coupled Logic)の差動伝送方式が用い
られる。図8は従来のクロックパルス伝送回路で、受信
回路2のECLの差動バッファICより成るレシーバ1
2の出力V3をオシロスコープやコンパレータ回路を使
用してデューティ比のずれを検出し、ズレ分を送信回路
の可変遅延回路4の遅延量を可変して補正していた。図
9に受信回路2のレシーバ出力のデューティ比(以下D
Fと言う)が50%以下である場合の要部の波形を示
す。Aは補正前の波形で、可変遅延回路4の遅延量はそ
の中間値付近に設定されている。Bはポジ信号V3のD
Fが50%となるように可変遅延回路4を調整した場合
の波形である。
【0004】
【発明が解決しようとする課題】
従来のクロックパルス伝送回路では、受信回路2の
レシーバ12で受信したクロックパルスのDFのずれを
オシロスコープやコンパレータで検出して、そのずれが
ゼロとなるように送信回路1の可変遅延回路4の遅延量
を調整しなければならず、調整作業には大きな工数を必
要とする問題があった。 クロックパルスのDFをで延べた方法で調整して
も、可変遅延回路4等の経年変化によって、DFがず
れ、再調整を要する問題があった。
レシーバ12で受信したクロックパルスのDFのずれを
オシロスコープやコンパレータで検出して、そのずれが
ゼロとなるように送信回路1の可変遅延回路4の遅延量
を調整しなければならず、調整作業には大きな工数を必
要とする問題があった。 クロックパルスのDFをで延べた方法で調整して
も、可変遅延回路4等の経年変化によって、DFがず
れ、再調整を要する問題があった。
【0005】この発明は、上記,の問題を解決する
ことを目的としている。
ことを目的としている。
【0006】
(1) 請求項1の発明は、クロックパルスを一対のポ
ジ信号及びネガ信号としてドライバより伝送線路に出力
する送信回路と、前記伝送線路を介して伝送されたクロ
ックパルスをレシーバにより受信する受信回路とより成
るクロックパルス伝送回路に関する。
ジ信号及びネガ信号としてドライバより伝送線路に出力
する送信回路と、前記伝送線路を介して伝送されたクロ
ックパルスをレシーバにより受信する受信回路とより成
るクロックパルス伝送回路に関する。
【0007】請求項1では特に、前記受信回路が、送信
回路より送出されたクロックパルスのポジ信号及びネガ
信号を差動増幅して、新たに一対のポジ信号及びネガ信
号を出力するレシーバと、そのレシーバ出力のポジ信号
及びネガ信号にそれぞれ含まれる直流分を抽出する第
1、第2低域フルィタと、それらの第1、第2低域フィ
ルタの各出力を一対の制御用伝送線路を通じて送信回路
に送出する第1、第2バッファ回路とを有する。
回路より送出されたクロックパルスのポジ信号及びネガ
信号を差動増幅して、新たに一対のポジ信号及びネガ信
号を出力するレシーバと、そのレシーバ出力のポジ信号
及びネガ信号にそれぞれ含まれる直流分を抽出する第
1、第2低域フルィタと、それらの第1、第2低域フィ
ルタの各出力を一対の制御用伝送線路を通じて送信回路
に送出する第1、第2バッファ回路とを有する。
【0008】また、前記送信回路が、クロックパルスの
前縁及び後縁の変化に傾斜を与える時定数回路と、その
時定数回路の出力をしきい値電圧と比較し、両者の差に
対応した信号を出力するドライバと、第1、第2バッフ
ァ回路より送出された信号の差を求めて、レシーバ出力
のクロックパルスのデューティ比の誤差を検出する差動
増幅器と、その差動増幅器の出力を積分し、その積分値
を前記ドライバにしきい値電圧として与え、そのしきい
値電圧の大きさに応じてドライバ出力のデューティ比を
変化させて、レシーバ出力のデューティ比の誤差を自動
的に補正する積分器とを有する。 (2) 請求項2の発明では、前記(1)において、送
信回路の差動増幅器の2つの入力端子と前記一対の制御
用伝送線路との間にそれぞれ第3、第4のバッファ回路
が挿入される。 (3) 請求項3の発明では、前記(1)において、送
信回路の積分器とドライバとの間に第5のバッファ回路
が挿入される。 (4) 請求項4の発明は、前記(1)において、ドラ
イバ及びレシーバがECL(Emitter Coup
led Logic)より成るものである。 (5) 請求項5の発明では特に、受信回路が、送信回
路より送出されたクロックパルスのポジ信号及びネガ信
号を差動増幅するレシーバと、そのレシーバより出力さ
れたクロックパルスの前縁及び後縁の変化に傾斜を与え
る時定数回路と、その時定数回路の出力をしきい値電圧
と比較し、両者の差に対応した信号を一対のポジ信号及
びネガ信号として出力する差動バッファ回路と、その差
動バッファ回路出力のポジ信号及びネガ信号にそれぞれ
含まれる直流分を抽出する第1、第2低域フィルタと、
それらの第1、第2低域フィルタの出力の差を求めて、
差動バッファ回路出力のクロックパルスのデューティ比
の誤差を検出する差動増幅器と、その差動増幅器の出力
を積分し、その積分値を前記差動増幅器にしきい値電圧
として与え、そのしきい値電圧の大きさに応じて差動バ
ッファ回路出力のデューティ比の誤差を自動的に補正す
る積分器とを有するものである。 (6) 請求項6の発明では、前記(5)において、受
信回路の差動増幅器の2つの入力端子と第1、第2低域
フィルタとの間にそれぞれ第1、第2のバッファ回路が
挿入される。 (7) 請求項7の発明では、前記(5)において、受
信回路の積分器と差動バッファ回路との間に第3のバッ
ファ回路が挿入される。 (8) 請求項8の発明は、前記(5)において、ドラ
イバ、レシーバ及び差動バッファ回路がECL(Emi
tter Coupled Logic)より成るもの
である。
前縁及び後縁の変化に傾斜を与える時定数回路と、その
時定数回路の出力をしきい値電圧と比較し、両者の差に
対応した信号を出力するドライバと、第1、第2バッフ
ァ回路より送出された信号の差を求めて、レシーバ出力
のクロックパルスのデューティ比の誤差を検出する差動
増幅器と、その差動増幅器の出力を積分し、その積分値
を前記ドライバにしきい値電圧として与え、そのしきい
値電圧の大きさに応じてドライバ出力のデューティ比を
変化させて、レシーバ出力のデューティ比の誤差を自動
的に補正する積分器とを有する。 (2) 請求項2の発明では、前記(1)において、送
信回路の差動増幅器の2つの入力端子と前記一対の制御
用伝送線路との間にそれぞれ第3、第4のバッファ回路
が挿入される。 (3) 請求項3の発明では、前記(1)において、送
信回路の積分器とドライバとの間に第5のバッファ回路
が挿入される。 (4) 請求項4の発明は、前記(1)において、ドラ
イバ及びレシーバがECL(Emitter Coup
led Logic)より成るものである。 (5) 請求項5の発明では特に、受信回路が、送信回
路より送出されたクロックパルスのポジ信号及びネガ信
号を差動増幅するレシーバと、そのレシーバより出力さ
れたクロックパルスの前縁及び後縁の変化に傾斜を与え
る時定数回路と、その時定数回路の出力をしきい値電圧
と比較し、両者の差に対応した信号を一対のポジ信号及
びネガ信号として出力する差動バッファ回路と、その差
動バッファ回路出力のポジ信号及びネガ信号にそれぞれ
含まれる直流分を抽出する第1、第2低域フィルタと、
それらの第1、第2低域フィルタの出力の差を求めて、
差動バッファ回路出力のクロックパルスのデューティ比
の誤差を検出する差動増幅器と、その差動増幅器の出力
を積分し、その積分値を前記差動増幅器にしきい値電圧
として与え、そのしきい値電圧の大きさに応じて差動バ
ッファ回路出力のデューティ比の誤差を自動的に補正す
る積分器とを有するものである。 (6) 請求項6の発明では、前記(5)において、受
信回路の差動増幅器の2つの入力端子と第1、第2低域
フィルタとの間にそれぞれ第1、第2のバッファ回路が
挿入される。 (7) 請求項7の発明では、前記(5)において、受
信回路の積分器と差動バッファ回路との間に第3のバッ
ファ回路が挿入される。 (8) 請求項8の発明は、前記(5)において、ドラ
イバ、レシーバ及び差動バッファ回路がECL(Emi
tter Coupled Logic)より成るもの
である。
【0009】
【発明の実施の形態】この発明の実施例を図1に、図8
と対応する部分に同じ符号を付けて示す。ドライバ6及
びレシーバ12はECLより成る。ECLのハイ(Hi
gh)レベルは約−0.8Vであり、ロウ(Low)レ
ベルは約−1.8Vとなっている。ECLの差動バッフ
ァより成るレシーバ12のポジ出力V3及びネガ出力V
4の直流レベル(平均値)は図2に説明するようにDF
により変化する。図2AはDFが標準値の50%より小
さい場合であり、 V3の直流レベル<V4の直流レベル …(1) となっている。
と対応する部分に同じ符号を付けて示す。ドライバ6及
びレシーバ12はECLより成る。ECLのハイ(Hi
gh)レベルは約−0.8Vであり、ロウ(Low)レ
ベルは約−1.8Vとなっている。ECLの差動バッフ
ァより成るレシーバ12のポジ出力V3及びネガ出力V
4の直流レベル(平均値)は図2に説明するようにDF
により変化する。図2AはDFが標準値の50%より小
さい場合であり、 V3の直流レベル<V4の直流レベル …(1) となっている。
【0010】図2BはDFが標準値50%に等しい場合
であり、 V3の直流レベル=V4の直流レベル …(2) となっている。図2CはDFが標準値の50%より大き
い場合であり、 V3の直流レベル>V4の直流レベル …(3) となっている。このことから、V3の直流レベルとV4
の直流レベルを比較することにより、DFの誤差を検出
できることが判る。
であり、 V3の直流レベル=V4の直流レベル …(2) となっている。図2CはDFが標準値の50%より大き
い場合であり、 V3の直流レベル>V4の直流レベル …(3) となっている。このことから、V3の直流レベルとV4
の直流レベルを比較することにより、DFの誤差を検出
できることが判る。
【0011】送信回路1ではバッファ3とドライバ6と
の間にRC時定数回路20を挿入し、矩形波の前縁及び
後縁に傾斜を与えて台形波に変換して、ドライバ6の非
反転入力端子に入力する。反転入力端子にはしきい値電
圧Vthを入力し、そのしきい値電圧Vth(=V11)
を、レシーバ12の出力V3,V4のDFが標準値50
%となるように変化させる。
の間にRC時定数回路20を挿入し、矩形波の前縁及び
後縁に傾斜を与えて台形波に変換して、ドライバ6の非
反転入力端子に入力する。反転入力端子にはしきい値電
圧Vthを入力し、そのしきい値電圧Vth(=V11)
を、レシーバ12の出力V3,V4のDFが標準値50
%となるように変化させる。
【0012】次に、図3に示すドライバ6の台形の入力
V2としきい値電圧Vthと出力波形Vout のDFの関係
について説明する。いま、入力V2の波形が図4Aに示
すように、−1.3Vを中心として上下に等振幅で変化
し、DF=50%とすると、しきい値電圧Vth>−1.
3Vのとき、出力波形Vout はDF<50%となり(図
4B)、Vth=−1.3VのときVout はDF=50%
となり(図4C)、Vth<−1.3VのときDF>50
%となる(図4D)。このようにVthを大きくすれば逆
にドライバ出力のDFは小さくなり、Vthを小さくすれ
ば逆にDFは大きくなることが判る。
V2としきい値電圧Vthと出力波形Vout のDFの関係
について説明する。いま、入力V2の波形が図4Aに示
すように、−1.3Vを中心として上下に等振幅で変化
し、DF=50%とすると、しきい値電圧Vth>−1.
3Vのとき、出力波形Vout はDF<50%となり(図
4B)、Vth=−1.3VのときVout はDF=50%
となり(図4C)、Vth<−1.3VのときDF>50
%となる(図4D)。このようにVthを大きくすれば逆
にドライバ出力のDFは小さくなり、Vthを小さくすれ
ば逆にDFは大きくなることが判る。
【0013】図1の実施例では、図5,図6に示すよう
に、レシーバ12出力のポジ信号V3及びネガ信号V4
の一部をそれぞれRC積分回路(一般的には低域フィル
タ)21,22を通して直流分(平均値)V5,V6を
それぞれ抽出し、それらの抽出した直流分V5,V6を
バッファ23,24、制御用伝送線路25,26、バッ
ファ27,28をそれぞれ通じて、送信回路1内の差動
増幅器30にそれぞれ入力する。差動増幅器30はこの
例では抵抗器31〜34と演算増幅器35で構成され
る。抵抗器31,32の抵抗値をR1、抵抗器33,3
4の抵抗値をR2とし、差動増幅器30の2つの入力電
圧をV7(=V5)、V8(=V6)とすると、出力電
圧V9は、よく知られているように、 V9=(R2/R1)(V8−V7) …
(4) で与えられる。図5に示すように、V3,V4がDF<
50%であるときは、図2Aで説明したようにV8>V
7となるので、(4)式よりV9>0となる(図5
E)。また図6に示すように、V3,V4 がDF>50
%であるときは、図2Cで説明したようにV8<V7と
なるので、(4)式よりV9<0となる(図6E)。
に、レシーバ12出力のポジ信号V3及びネガ信号V4
の一部をそれぞれRC積分回路(一般的には低域フィル
タ)21,22を通して直流分(平均値)V5,V6を
それぞれ抽出し、それらの抽出した直流分V5,V6を
バッファ23,24、制御用伝送線路25,26、バッ
ファ27,28をそれぞれ通じて、送信回路1内の差動
増幅器30にそれぞれ入力する。差動増幅器30はこの
例では抵抗器31〜34と演算増幅器35で構成され
る。抵抗器31,32の抵抗値をR1、抵抗器33,3
4の抵抗値をR2とし、差動増幅器30の2つの入力電
圧をV7(=V5)、V8(=V6)とすると、出力電
圧V9は、よく知られているように、 V9=(R2/R1)(V8−V7) …
(4) で与えられる。図5に示すように、V3,V4がDF<
50%であるときは、図2Aで説明したようにV8>V
7となるので、(4)式よりV9>0となる(図5
E)。また図6に示すように、V3,V4 がDF>50
%であるときは、図2Cで説明したようにV8<V7と
なるので、(4)式よりV9<0となる(図6E)。
【0014】差動増幅器30の出力V9は積分器36に
入力される。積分器36として、この例では積分コンデ
ンサ37(容量値をCとする)、抵抗器38(抵抗値を
Rとする)、演算増幅器39より成る回路を用いてい
る。この回路の出力V10はよく知られているように V10=(−1/RC)∫V9dt …(5) で与えられ時間tと共に図5F,図6Fのように変化す
る。
入力される。積分器36として、この例では積分コンデ
ンサ37(容量値をCとする)、抵抗器38(抵抗値を
Rとする)、演算増幅器39より成る回路を用いてい
る。この回路の出力V10はよく知られているように V10=(−1/RC)∫V9dt …(5) で与えられ時間tと共に図5F,図6Fのように変化す
る。
【0015】積分器36の出力V10はバッファ40を
通じてドライバ6の反転入力端子に、図3に関して述べ
たしきい値電圧Vth(=V11)として与えられる。初
めにV3,V4のDFが標準値50%以下のときは、図
5に示すようにVthは次第に減少するので、図4に関し
て述べたように、ドライバ6の出力Vout のDFは次第
に増加して、DF=50%に達する。その結果、V7=
V8,V9=0となるので、V11=Vthは−1.8V
から−0.8Vの範囲の一定値に達し、平衡状態とな
る。
通じてドライバ6の反転入力端子に、図3に関して述べ
たしきい値電圧Vth(=V11)として与えられる。初
めにV3,V4のDFが標準値50%以下のときは、図
5に示すようにVthは次第に減少するので、図4に関し
て述べたように、ドライバ6の出力Vout のDFは次第
に増加して、DF=50%に達する。その結果、V7=
V8,V9=0となるので、V11=Vthは−1.8V
から−0.8Vの範囲の一定値に達し、平衡状態とな
る。
【0016】また、初めにV3,V4のDFが標準値5
0%以上のときは、図6に示すようにVthは次第に増加
するので、ドライバ6の出力Vout のDFは次第に減少
して、DF=50%に達する。その結果、V7=V8,
V9=0となるので、V11=Vthは−1.8Vから−
0.8Vの範囲の一定値に達し、平衡状態となる。図7
に示すのはこの発明の他の実施例であり、差動増幅器3
0、積分器36、バッファ40を受信回路2側に移すと
共に、レシーバ12の出力側にRC時定数回路20を移
し、その出力側に、従来のドライバ6で行っていたデュ
ーティ比補正を専用の差動バッファ回路41で行うよう
にしたものである。このようにすると受信回路2でDF
の検出と補正を全て行うことができると共に、図1の伝
送線路25,26及びバッファ27,28が不要となり
回路が簡単となる。
0%以上のときは、図6に示すようにVthは次第に増加
するので、ドライバ6の出力Vout のDFは次第に減少
して、DF=50%に達する。その結果、V7=V8,
V9=0となるので、V11=Vthは−1.8Vから−
0.8Vの範囲の一定値に達し、平衡状態となる。図7
に示すのはこの発明の他の実施例であり、差動増幅器3
0、積分器36、バッファ40を受信回路2側に移すと
共に、レシーバ12の出力側にRC時定数回路20を移
し、その出力側に、従来のドライバ6で行っていたデュ
ーティ比補正を専用の差動バッファ回路41で行うよう
にしたものである。このようにすると受信回路2でDF
の検出と補正を全て行うことができると共に、図1の伝
送線路25,26及びバッファ27,28が不要となり
回路が簡単となる。
【0017】
【発明の効果】
この発明では、受信回路2におけるクロックパルス
のDFの誤差をクロックパルスのポジ信号及びネガ信号
の直流分の差より検出し、その直流分の差の積分値をし
きい値電圧として、ドライバ6または差動バッファ回路
41に与え、そのしきい値の大きさによって、前記DF
の誤差を自動的に補正することができる。従って、従来
DF調整に必要であった、多大の工数をゼロにすること
ができる。 従来、可変遅延回路4の経年変化によって、DFの
再調整が必要であったが、この発明では前記自動補正機
能が働くので、従来のように人手により再調整する必要
は全くない。
のDFの誤差をクロックパルスのポジ信号及びネガ信号
の直流分の差より検出し、その直流分の差の積分値をし
きい値電圧として、ドライバ6または差動バッファ回路
41に与え、そのしきい値の大きさによって、前記DF
の誤差を自動的に補正することができる。従って、従来
DF調整に必要であった、多大の工数をゼロにすること
ができる。 従来、可変遅延回路4の経年変化によって、DFの
再調整が必要であったが、この発明では前記自動補正機
能が働くので、従来のように人手により再調整する必要
は全くない。
【図1】請求項1の発明の実施例を示す回路図。
【図2】図1のレシーバ出力V3,V4の波形図。
【図3】図1のドライバ6とその入力波形V2と出力波
形Vout の一例を示す図。
形Vout の一例を示す図。
【図4】図3のドライバ6に与えるしきい値電圧Vthの
変化に対する出力波形Vout のデューティ比の変化を示
す波形図。
変化に対する出力波形Vout のデューティ比の変化を示
す波形図。
【図5】図1において、レシーバ出力のデューティ比
(DF)が初めに50%以下であったものが自動修正さ
れて、次第に標準値の50%に近付いて行く場合の要部
の波形図。
(DF)が初めに50%以下であったものが自動修正さ
れて、次第に標準値の50%に近付いて行く場合の要部
の波形図。
【図6】図1において、レシーバ出力のデューティ比
(DF)が初めに50%以上であったものが、自動修正
されて、次第に標準値の50%に近付いて行く場合の要
部の波形図。
(DF)が初めに50%以上であったものが、自動修正
されて、次第に標準値の50%に近付いて行く場合の要
部の波形図。
【図7】請求項5の発明の実施例を示す回路図。
【図8】従来のクロックパルス伝送回路の要部を示す回
路図。
路図。
【図9】図8の要部の波形図。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H03K 5/00
H04L 25/02
Claims (8)
- 【請求項1】 クロックパルスを一対のポジティブ信号
及びネガティブ信号としてドライバより伝送線路に出力
する送信回路と、 前記伝送線路を介して伝送されたクロックパルスをレシ
ーバにより受信する受信回路とより成るクロックパルス
伝送回路において、 前記受信回路が、前記送信回路より送出されたクロック
パルスのポジティブ信号及びネガティブ信号を差動増幅
して、新たに一対のポジティブ信号及びネガティブ信号
を出力するレシーバと、 そのレシーバ出力のポジティブ信号及びネガティブ信号
にそれぞれ含まれる直流分を抽出する第1、第2低域フ
ルィタと、 それらの第1、第2低域フィルタの各出力を一対の制御
用伝送線路を通じて前記送信回路に送出する第1、第2
バッファ回路とを有し、 前記送信回路が、クロックパルスの前縁及び後縁の変化
に傾斜を与える時定数回路と、 その時定数回路の出力をしきい値電圧と比較し、両者の
差に対応した信号を出力するドライバと、 前記第1、第2バッファ回路より送出された信号の差を
求めて、前記レシーバ出力のクロックパルスのデューテ
ィ比の誤差を検出する差動増幅器と、 その差動増幅器の出力を積分し、その積分値を前記ドラ
イバにしきい値電圧として与え、そのしきい値電圧の大
きさに応じて前記ドライバ出力のデューティ比を変化さ
せて、前記レシーバ出力のデューティ比の誤差を自動的
に補正する積分器とを有することを特徴とするクロック
パルス伝送回路。 - 【請求項2】 請求項1において、前記送信回路の前記
差動増幅器の2つの入力端子と前記一対の制御用伝送線
路との間にそれぞれ第3、第4のバッファ回路が挿入さ
れていることを特徴とするクロックパルス伝送回路。 - 【請求項3】 請求項1において、前記送信回路の前記
積分器と前記ドライバとの間に第5のバッファ回路が挿
入されていることを特徴とするクロックパルス伝送回
路。 - 【請求項4】 請求項1において、前記ドライバ及びレ
シーバがECL(Emitter Coupled L
ogic)より成ることを特徴とするクロックパルス伝
送回路。 - 【請求項5】 クロックパルスを一対のポジティブ信号
及びネガティブ信号としてドライバより伝送線路に出力
する送信回路と、 前記伝送線路を介して伝送されたクロックパルスをレシ
ーバにより受信する受信回路とより成るクロックパルス
伝送回路において、 前記受信回路が、前記送信回路より送出されたクロック
パルスのポジティブ信号及びネガティブ信号を差動増幅
するレシーバと、 そのレシーバより出力されたクロックパルスの前縁及び
後縁の変化に傾斜を与える時定数回路と、 その時定数回路の出力をしきい値電圧と比較し、両者の
差に対応した信号を一対のポジティブ信号及びネガティ
ブ信号として出力する差動バッファ回路と、 その差動バッファ回路出力のポジティブ信号及びネガテ
ィブ信号にそれぞれ含まれる直流分を抽出する第1、第
2低域フィルタと、 それらの第1、第2低域フィルタの出力の差を求めて、
前記差動バッファ回路出力のクロックパルスのデューテ
ィ比の誤差を検出する差動増幅器と、 その差動増幅器の出力を積分し、その積分値を前記差動
バッファ回路にしきい値電圧として与え、そのしきい値
電圧の大きさに応じて前記差動バッファ回路出力のデュ
ーティ比の誤差を自動的に補正する積分器とを有するこ
とを特徴とするクロックパルス伝送回路。 - 【請求項6】 請求項5において、前記受信回路の前記
差動増幅器の2つの入力端子と前記第1、第2低域フィ
ルタとの間にそれぞれ第1、第2のバッファ回路が挿入
されていることを特徴とするクロックパルス伝送回路。 - 【請求項7】 請求項5において、前記受信回路の前記
積分器と前記差動バッファ回路との間に第3のバッファ
回路が挿入されていることを特徴とするクロックパルス
伝送回路。 - 【請求項8】 請求項5において、前記ドライバ、レシ
ーバ及び差動バッファ回路がECL(Emitter
Coupled Logic)より成ることを特徴とす
るクロックパルス伝送回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11931997A JP3463727B2 (ja) | 1997-05-09 | 1997-05-09 | クロックパルス伝送回路 |
US09/074,445 US6064248A (en) | 1997-05-09 | 1998-05-07 | Clock pulse transmission circuit |
DE19820643A DE19820643B4 (de) | 1997-05-09 | 1998-05-08 | Taktimpulsübertragungsschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11931997A JP3463727B2 (ja) | 1997-05-09 | 1997-05-09 | クロックパルス伝送回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10308655A JPH10308655A (ja) | 1998-11-17 |
JP3463727B2 true JP3463727B2 (ja) | 2003-11-05 |
Family
ID=14758522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11931997A Expired - Fee Related JP3463727B2 (ja) | 1997-05-09 | 1997-05-09 | クロックパルス伝送回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6064248A (ja) |
JP (1) | JP3463727B2 (ja) |
DE (1) | DE19820643B4 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3503572B2 (ja) * | 2000-05-10 | 2004-03-08 | 日本電気株式会社 | Ecl終端回路 |
US6826372B1 (en) * | 2000-08-30 | 2004-11-30 | Sycamore Networks, Inc. | Methods and apparatus for dynamic threshold setting for an optically amplified receiver |
US7136441B2 (en) * | 2001-01-24 | 2006-11-14 | Matsushita Electric Industrial Co., Ltd. | Clock recovery circuit |
US6542015B2 (en) * | 2001-03-28 | 2003-04-01 | Texas Instruments Incorporated | Duty cycle correction circuit and apparatus and method employing same |
DE10301501B4 (de) * | 2003-01-16 | 2007-05-03 | Siemens Ag | Schaltungsanordnung und Verfahren zur Erzeugung eines Pulsweiten-modulierten Signals |
KR100557580B1 (ko) * | 2004-02-23 | 2006-03-03 | 주식회사 하이닉스반도체 | 클럭 듀티비 보정 회로 |
JP4556648B2 (ja) * | 2004-12-03 | 2010-10-06 | ヤマハ株式会社 | デューティ比補正回路 |
US7656743B2 (en) * | 2005-11-10 | 2010-02-02 | Qualcomm, Incorporated | Clock signal generation techniques for memories that do not generate a strobe |
WO2013020529A1 (de) | 2011-08-11 | 2013-02-14 | BALLUF GmbH | Messwert-übertragungsvorrichtung |
JP2013153239A (ja) * | 2012-01-24 | 2013-08-08 | Renesas Electronics Corp | 半導体装置及び通信インターフェイス回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4638255A (en) * | 1983-09-30 | 1987-01-20 | Tektronix, Inc. | Rectangular wave pulse generators |
US4713841A (en) * | 1985-06-03 | 1987-12-15 | Itt Electro Optical Products, A Division Of Itt Corporation | Synchronous, asynchronous, data rate transparent fiber optic communications link |
US4694504A (en) * | 1985-06-03 | 1987-09-15 | Itt Electro Optical Products, A Division Of Itt Corporation | Synchronous, asynchronous, and data rate transparent fiber optic communications link |
-
1997
- 1997-05-09 JP JP11931997A patent/JP3463727B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-07 US US09/074,445 patent/US6064248A/en not_active Expired - Fee Related
- 1998-05-08 DE DE19820643A patent/DE19820643B4/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6064248A (en) | 2000-05-16 |
JPH10308655A (ja) | 1998-11-17 |
DE19820643B4 (de) | 2006-08-24 |
DE19820643A1 (de) | 1998-11-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0112043B1 (en) | Self-clocking binary receiver | |
US9794088B2 (en) | On-chip AC coupled receiver with real-time linear baseline-wander compensation | |
EP0611059B1 (en) | A system for DC restoration of serially transmitted binary signals | |
EP1146644A2 (en) | Method and circuit for correcting a duty-cycle of a signal | |
EP2131523A1 (en) | Clock data restoration device | |
JP3463727B2 (ja) | クロックパルス伝送回路 | |
US20040257121A1 (en) | Data transfer apparatus for low voltage differential signaling | |
US5594376A (en) | Clock deskewing apparatus including three-input phase detector | |
US5050190A (en) | Signal detection circuit not affected by minute voltage fluctuations contained in input signal and operation method therefor | |
EP0667533A2 (en) | Loss-of-signal detector | |
US5661427A (en) | Series terminated clock deskewing apparatus | |
US6414776B1 (en) | Infrared signal receiver with attenuating circuit | |
US20030092411A1 (en) | Burst mode limiter-amplifier | |
US4803701A (en) | Digital detection circuit | |
US5712475A (en) | Light receiving circuit with variable threshold circuit | |
EP0428975B1 (en) | Constant voltage drive type driver circuit | |
WO2004014066A2 (en) | Method and devic the for setting the slice level in a binary signal | |
JP2626191B2 (ja) | Ami信号受信回路 | |
US7106125B1 (en) | Method and apparatus to optimize receiving signal reflection | |
JPS6223224A (ja) | デイジタル中継器用直流再生回路 | |
JP3442915B2 (ja) | 半導体集積回路装置 | |
EP4300835A1 (en) | Signal boosting in serial interfaces | |
EP0632579A2 (en) | DC control circuit in bursted data receivers | |
US6628721B1 (en) | Simplified differential signaling | |
JPH0447835A (ja) | 雑音裕度補正回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030715 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |