JP3463653B2 - Automatic identification level adjustment circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、光受信部などにお
ける識別レベル自動調整回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a discrimination level automatic adjustment circuit in an optical receiver or the like.
【０００２】[0002]
【従来の技術】光受信部などにおける識別レベル自動調
整回路において、入力された光信号を電気信号に変換
し、電気信号を増幅および波形整形して等化信号を出力
し、等化信号が“１”または“０”のいずれであるかを
識別する場合に、その等化信号の波形に応じて識別レベ
ルを最適ポイントに合わせる必要がある。通常の場合、
等化信号のピーク値とボトム値の中心値に合わせるよう
に調整するが、光信号を電気信号に変換する方式に応じ
て識別レベルを調整する必要があり、例えば光増幅器を
使用した場合、ノイズが等化信号のハイ側もしくはロー
側に偏って重畳されることがある。このような場合、等
化信号の振幅の中心値に識別レベルを設定しても等化信
号の“１”、“０”を誤って識別してしまう可能性があ
る。したがって、等化信号へのノイズの影響なども考慮
に入れて識別レベルを適切に調整する必要がある。しか
し、この識別レベルを自動で調整する識別レベル自動調
整回路は、回路規模が大きくなるため消費電力が増加す
る傾向にある。2. Description of the Related Art In an automatic discriminating level adjusting circuit in an optical receiving section or the like, an input optical signal is converted into an electric signal, and the electric signal is amplified and waveform-shaped to output an equalized signal. When discriminating between "1" and "0", it is necessary to match the discrimination level to the optimum point according to the waveform of the equalized signal. Normally,
It is adjusted to match the center value of the peak value and the bottom value of the equalized signal, but it is necessary to adjust the discrimination level according to the method of converting the optical signal into an electric signal. May be superimposed on the high side or the low side of the equalized signal. In such a case, even if the discrimination level is set to the center value of the amplitude of the equalized signal, "1" and "0" of the equalized signal may be erroneously discriminated. Therefore, it is necessary to appropriately adjust the discrimination level in consideration of the influence of noise on the equalized signal. However, the automatic discriminating level adjusting circuit for automatically adjusting the discriminating level tends to increase in power consumption because the circuit scale becomes large.
【０００３】以上述べたように、従来の識別レベル自動
調整回路は、消費電力が大きくなるという問題があっ
た。As described above, the conventional discrimination level automatic adjustment circuit has a problem that power consumption increases.
【０００４】[0004]
【発明が解決しようとする課題】本発明は、上記の問題
に鑑みてなされたもので、消費電力を低減した識別レベ
ル自動調整回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to provide an identification level automatic adjustment circuit with reduced power consumption.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、識別レベル自動調整回路
において、入力された光信号を電気信号に変換する光−
電気変換手段と、前記電気信号を増幅および波形整形し
等化信号を出力する等化増幅手段と、前記等化信号から
クロック成分を抽出しクロック信号を作成するクロック
抽出手段と、前記等化信号の識別レベルを自動的に調整
する識別レベル自動調整手段と、前記識別レベル自動調
整手段からの参照信号に基づいて等化信号から“１”、
“０”のデータを識別して再生する識別再生手段とを有
する光受信部の識別レベル自動調整回路において、前記
クロック信号を監視しクロック信号が所定のレベル以下
になったことを検出した場合にクロック断信号を出力す
る信号断検出手段と、前記クロック信号を計数し所定の
周期で所定の時間だけ電力制御信号を出力し前記クロッ
ク断信号で計数をリセットする電力制御信号生成手段
と、を具備してなり、前記電力制御信号を受信している
間のみ電力を供給され識別レベルの自動調整を行うこと
を特徴とする。In order to achieve the above object, the invention according to claim 1 is an optical system for converting an inputted optical signal into an electric signal in an automatic discrimination level adjusting circuit.
Electrical conversion means, equalization amplification means for amplifying and shaping the electric signal and outputting an equalized signal, clock extraction means for extracting a clock component from the equalized signal to create a clock signal, and the equalized signal Discriminating level automatic adjusting means for automatically adjusting the discriminating level, and "1" from the equalization signal based on the reference signal from the discriminating level automatic adjusting means,
In the automatic discriminating level adjusting circuit of the optical receiving section having the discriminating and reproducing means for discriminating and reproducing the data of "0", when the clock signal is monitored and it is detected that the clock signal becomes below the predetermined level. A signal loss detection unit that outputs a clock loss signal, and a power control signal generation unit that counts the clock signal, outputs a power control signal at a predetermined cycle for a predetermined time, and resets the count at the clock loss signal. The power is supplied only while the power control signal is being received, and the identification level is automatically adjusted.
【０００６】請求項２に記載の発明は、前記識別レベル
自動調整手段は、請求項１に記載の識別レベル自動調整
回路において、ハイレベル、ローレベルおよび前記ハイ
レベルとローレベルの中間レベルの３つの前記参照信号
を作成し、前記３つの参照信号と前記等化信号をそれぞ
れ比較し、前記ハイレベルの参照信号のレベルが前記等
化信号の最高レベル以上の場合にハイレベルを下げ、前
記ローレベルの参照信号のレベルが前記等化信号の最低
レベル以下の場合にローレベルを上げ、前記新たなハイ
レベルおよびローレベルを用いて新たな前記中間レベル
を求めるようにオフセット制御することを特徴とする。According to a second aspect of the invention, in the discrimination level automatic adjusting circuit according to the first aspect, the discrimination level automatic adjusting means has three levels of high level, low level and intermediate level between the high level and the low level. The three reference signals are created, the three reference signals are compared with the equalized signal, respectively, and when the level of the high-level reference signal is equal to or higher than the highest level of the equalized signal, the high level is lowered, When the level of the level reference signal is equal to or lower than the minimum level of the equalized signal, the low level is raised, and offset control is performed so as to obtain the new intermediate level using the new high level and the new low level. To do.
【０００７】請求項３に記載の発明は、前記識別レベル
自動調整手段は、請求項１、２に記載の識別レベル自動
調整回路において、前記電力制御信号を受信している間
は電力を供給され前記オフセット制御を行い、前記電力
制御信号を受信していない間は前記オフセット制御を停
止し直前の前記オフセット制御で設定された前記中間レ
ベルを保持することを特徴とする。According to a third aspect of the present invention, the discrimination level automatic adjusting means is supplied with electric power while receiving the power control signal in the discrimination level automatic adjusting circuit according to the first and second aspects. The offset control is performed, and while the power control signal is not received, the offset control is stopped and the intermediate level set by the immediately preceding offset control is held.
【０００８】請求項４に記載の発明は、前記電力制御信
号生成手段は、請求項１に記載の識別レベル自動調整回
路において、前記電力制御信号を供給する時間比率が可
変であることを特徴とする。According to a fourth aspect of the present invention, the power control signal generating means is characterized in that in the automatic discrimination level adjusting circuit according to the first aspect, a time ratio for supplying the power control signal is variable. To do.
【０００９】請求項５に記載の発明は、前記電力制御信
号生成手段は、請求項４に記載の識別レベル自動調整回
路において、計数手段と、前記計数手段の出力信号を可
変の所定時間だけ遅延させる遅延手段と、前記計数手段
と前記遅延手段の出力信号の排他的論理和演算を行う排
他的論理和回路とで構成されることを特徴とする。According to a fifth aspect of the present invention, the power control signal generating means in the discrimination level automatic adjusting circuit according to the fourth aspect delays the counting means and the output signal of the counting means by a variable predetermined time. It is characterized in that it is constituted by delay means for making it possible, an exclusive OR circuit for performing an exclusive OR operation of the output signal of the counting means and the delay means.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態による
識別レベル自動調整回路を図１を参照して説明する。図
１は同実施の形態による識別レベル自動調整回路を適用
した光受信部の要部の構成を示すブロック図である。図
１において、１は入力された光信号を電気信号に変換す
る光―電気変換部、２は電気信号を増幅および波形整形
して等化信号を出力する等化増幅部、３は識別レベルを
自動調整して入力された等化信号の“０”、“１”を識
別し“０”または“１”の出力データを再生する識別レ
ベル自動調整・識別再生部である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A discrimination level automatic adjusting circuit according to an embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a block diagram showing a configuration of a main part of an optical receiving section to which the discrimination level automatic adjustment circuit according to the embodiment is applied. In FIG. 1, 1 is an optical-electrical converter that converts an input optical signal into an electric signal, 2 is an equalizing amplifier that amplifies and waveform-shapes the electric signal and outputs an equalized signal, and 3 is an identification level. This is an identification level automatic adjustment / identification reproducing unit that identifies "0" or "1" of an equalized signal input by automatic adjustment and reproduces output data of "0" or "1".
【００１１】また、４は等化信号からクロック成分を抽
出してクロック信号を作成するクロック抽出部、５はク
ロック信号のレベルを監視し所定の基準電圧以下になっ
たことを検出した場合、クロック抽出部４に対してクロ
ック信号の出力を停止させるとともに、信号断検出信号
を出力する信号断検出部である。６はクロック信号から
所定の周期で所定の時間幅の電力制御信号を生成して出
力する電力制御信号生成部である。Reference numeral 4 is a clock extraction unit for extracting a clock component from the equalized signal to create a clock signal, and 5 is for monitoring the level of the clock signal. The signal disconnection detection unit outputs the signal disconnection detection signal while stopping the output of the clock signal to the extraction unit 4. Reference numeral 6 denotes a power control signal generation unit that generates and outputs a power control signal of a predetermined time width at a predetermined cycle from the clock signal.
【００１２】次に、本実施の形態の動作について図１を
参照して説明する。まず、光ファイバから入力された光
信号を光−電気変換部１で電気信号に変換し、その電気
信号を等化増幅部２において所定の振幅に増幅および波
形整形し、等化信号として識別レベル自動調整・識別再
生部３およびクロック抽出部４へ送出する。クロック抽
出部４では、入力された等化信号からクロック成分を抽
出しクロック信号を作成して出力する。識別レベル自動
調整・識別再生部３は、後に詳述するように、電力制御
信号生成部６からの電力制御信号に基づいて周期的に一
定時間だけ識別レベル自動調整回路を動作させ、一定周
期で識別レベルを最適なレベルに自動調整する。そし
て、識別レベル自動調整・識別再生部３は、自動的に調
整した識別レベルを判定基準として、入力された等化信
号が“１”または“０”のいずれであるかを判定し、判
定結果に基づいて“１”または“０”の出力データを再
生して出力する。Next, the operation of this embodiment will be described with reference to FIG. First, the optical signal input from the optical fiber is converted into an electric signal by the optical-electrical conversion unit 1, and the electric signal is amplified and waveform-shaped by the equalization amplification unit 2 to have a predetermined amplitude. It is sent to the automatic adjustment / identification reproducing unit 3 and the clock extracting unit 4. The clock extraction unit 4 extracts a clock component from the input equalized signal, creates a clock signal, and outputs the clock signal. As will be described in detail later, the identification level automatic adjustment / identification reproducing unit 3 periodically operates the identification level automatic adjustment circuit based on the power control signal from the power control signal generation unit 6 for a fixed time, and Automatically adjust the discrimination level to the optimum level. Then, the identification level automatic adjustment / identification reproducing unit 3 determines whether the input equalization signal is “1” or “0”, using the automatically adjusted identification level as the determination reference, and the determination result The output data of "1" or "0" is reproduced and output based on the.
【００１３】そして、光信号の入力が終了し、クロック
抽出部４からのクロック信号が出力されなくなると、ク
ロック信号を常に監視している信号断検出部５が、クロ
ック信号の電圧レベルが所定の基準電圧より低くなった
ことを検出し、クロック抽出部４からのクロック信号を
止めるように制御するとともに、信号断検出信号を出力
し、後述する識別レベル自動調整・識別再生部３を構成
する識別レベル自動調整回路および電力制御信号生成部
６のカウンタ部をリセットし、その動作を停止させる。When the input of the optical signal is completed and the clock signal is no longer output from the clock extraction unit 4, the signal disconnection detection unit 5 that constantly monitors the clock signal has a predetermined voltage level of the clock signal. It is detected that the voltage has become lower than the reference voltage, control is performed to stop the clock signal from the clock extraction unit 4, and a signal disconnection detection signal is output, and the discrimination that constitutes the discrimination level automatic adjustment / discrimination reproducing unit 3 described later is performed. The automatic level adjustment circuit and the counter section of the power control signal generation section 6 are reset and their operations are stopped.
【００１４】次に、図１の識別レベル自動調整・識別再
生部３の詳細について図２を参照して説明する。図２は
識別レベル自動調整・識別再生部３の構成を示す回路図
である。識別レベル自動調整・識別再生部３は、識別信
号生成部３１、コンパレータ３２ａ，３２ｂ，３２ｃ、
遅延フリップフロップＤＦＦ３３ａ，３３ｂ，３３ｃお
よびオフセット制御部３４で構成される。以下、この識
別レベル自動調整・識別再生部３を構成する回路のう
ち、コンパレータ３２ａ，３２ｃ、ＤＦＦ３３ａ，３３
ｃなどを識別レベル自動調整回路と呼ぶ。Next, details of the automatic identification level adjustment / identification reproducing section 3 of FIG. 1 will be described with reference to FIG. FIG. 2 is a circuit diagram showing the configuration of the identification level automatic adjustment / identification reproducing section 3. The identification level automatic adjustment / identification reproducing section 3 includes an identification signal generating section 31, comparators 32a, 32b, 32c,
The delay flip-flops DFF 33a, 33b, 33c and the offset controller 34 are included. Hereinafter, among the circuits constituting the discrimination level automatic adjustment / discrimination reproducing unit 3, the comparators 32a and 32c and the DFFs 33a and 33 are provided.
c and the like are called an identification level automatic adjustment circuit.
【００１５】また、識別信号生成部３１は、識別レベル
を調整するための参照信号となるｒｅｆ１，ｒｅｆ２，
ｒｅｆ３の３つの信号を生成する。コンパレータ３２
ａ，３２ｂ，３２ｃは、等化増幅部２からの等化信号を
ｒｅｆ１，ｒｅｆ２，ｒｅｆ３の各信号と各々比較し
て、等化信号の方がレベルが高い場合にはハイレベルを
出力し、等しいか低い場合にはローレベルを出力する。
ＤＦＦ３３ａ，３３ｂ，３３ｃは、それぞれ、コンパレ
ータ３２ａ，３２ｂ，３２ｃの出力をクロック信号でサ
ンプリングし、サンプリング結果がハイレベルの場合に
は“１”、ローレベルの場合には“０”の状態に設定す
る。ＤＦＦ３３ａ，３３ｂ，３３ｃのうち、ＤＦＦ３３
ｂからの出力が等化信号を識別し再生した出力データと
なる。Further, the identification signal generating section 31 has ref1, ref2 and reference signals for adjusting the identification level.
Generate three signals of ref3. Comparator 32
a, 32b, and 32c compare the equalized signal from the equalization amplification unit 2 with the signals ref1, ref2, and ref3, respectively, and output a high level when the equalized signal has a higher level, If it is equal or lower, it outputs a low level.
The DFFs 33a, 33b, and 33c sample the outputs of the comparators 32a, 32b, and 32c with the clock signal, and set the state to "1" when the sampling result is high level and set to "0" when the sampling result is low level. To do. DFF33 among DFF33a, 33b, 33c
The output from b becomes the output data which identifies and reproduces the equalized signal.
【００１６】そして、オフセット制御部３４は、後で詳
述するように、ＤＦＦ３３ａ，３３ｃの出力信号により
ｒｅｆ１〜ｒｅｆ３信号のレベルをオフセット制御す
る。また、コンパレータ３２ａ，３２ｃおよびＤＦＦ３
３ａ，３３ｃは、図１の電力制御信号生成部６から電力
制御信号が出力されている間だけ電源が供給され、電力
制御信号が出力されていない間は電源の供給が停止され
る構成になっている。さらに、図１の信号断検出部５か
らの信号断検出信号が入力された場合には、ＤＦＦ３２
ｂはリセットされ、その出力は“０”の状態に固定され
る。Then, the offset control section 34 performs offset control of the levels of the ref1 to ref3 signals by the output signals of the DFFs 33a and 33c, as will be described later. In addition, the comparators 32a and 32c and the DFF3
3a and 33c are configured such that power is supplied only while the power control signal is being output from the power control signal generator 6 of FIG. 1, and power supply is stopped while the power control signal is not being output. ing. Furthermore, when the signal loss detection signal from the signal loss detection unit 5 in FIG. 1 is input, the DFF 32
b is reset, and its output is fixed to the "0" state.
【００１７】次に、図１の識別レベル自動調整・識別再
生部３の動作について図２、図３を参照して説明する。
図３は、図２の（ａ）〜（ｉ）の各部の動作波形を示す
タイムチャートである。図３において、（ａ）は等化増
幅部２の出力である等化信号のハイ側にノイズが重畳さ
れた場合の波形例である。（ｂ）は、コンパレータ３２
ａ，３２ｂ，３２ｃの入力となる（ａ）の波形および参
照信号であるｒｅｆ１〜ｒｅｆ３信号のレベルを示して
いる。３つの参照信号のうち、ｒｅｆ１信号はアイ開口
のハイ側の振幅余裕度合いを検出し、ｒｅｆ３信号はア
イ開口のロー側の振幅余裕度合いを検出するための参照
信号である。また、ｒｅｆ２信号は等化信号を識別する
ための参照信号でありｒｅｆ１信号とｒｅｆ３信号の中
心値のレベルに設定し、ｒｅｆ１信号とｒｅｆ３信号の
レベル差の幅は、所望の受信感度を得るために必要な識
別感度に設定している。Next, the operation of the automatic identification level adjustment / identification reproducing section 3 of FIG. 1 will be described with reference to FIGS.
FIG. 3 is a time chart showing the operation waveforms of the respective parts of (a) to (i) of FIG. In FIG. 3, (a) is an example of a waveform when noise is superimposed on the high side of the equalized signal output from the equalization amplification unit 2. (B) shows the comparator 32
The waveforms of (a) that are input to a, 32b, and 32c and the levels of the reference signals ref1 to ref3 are shown. Of the three reference signals, the ref1 signal is a reference signal for detecting the amplitude margin degree on the high side of the eye opening, and the ref3 signal is a reference signal for detecting the amplitude margin degree on the low side of the eye opening. The ref2 signal is a reference signal for identifying the equalized signal and is set to the level of the central value of the ref1 signal and the ref3 signal, and the width of the level difference between the ref1 signal and the ref3 signal is set to obtain a desired reception sensitivity. Is set to the required discrimination sensitivity.
【００１８】また、（ｃ），（ｄ），（ｅ）は、各々コ
ンパレータ３２ａ，３２ｂ，３２ｃの出力、（ｆ）は図
１のクロック抽出部４から出力されるクロック信号を示
している。（ｇ），（ｈ），（ｉ）は、それぞれ、コン
パレータ３２ａ、３２ｂ、３２ｃで比較した結果をクロ
ック信号でサンプリングした内容が設定されているＤＦ
Ｆ３３ａ，３３ｂ，３３ｃの出力を示している。Further, (c), (d) and (e) show outputs of the comparators 32a, 32b and 32c, respectively, and (f) shows a clock signal outputted from the clock extracting section 4 of FIG. DFs in which (g), (h), and (i) are set with contents obtained by sampling the results of comparison by the comparators 32a, 32b, and 32c with a clock signal, respectively.
The outputs of F33a, 33b, and 33c are shown.
【００１９】そして、オフセット制御部３４では、ｒｅ
ｆ１信号〜ｒｅｆ３信号が等化信号のハイ側にずれてい
るのか、ロー側にずれているのかを検出するため、
（ｇ）および（ｉ）の信号を戻しｒｅｆ１〜ｒｅｆ３信
号のレベルを直流的にシフトさせ識別レベルの調整を行
う。図３の（ｂ）の場合、ｒｅｆ１信号〜ｒｅｆ３信号
とも等化増幅部２からの等化信号の波形と交わる部分が
あるため、必要な受信感度を得るために適当な識別レベ
ルに設定されている。Then, in the offset control section 34, re
In order to detect whether the f1 signal to the ref3 signal are deviated to the high side or the low side of the equalized signal,
The signals of (g) and (i) are returned and the levels of the ref1 to ref3 signals are DC-shifted to adjust the discrimination level. In the case of FIG. 3B, there is a portion where the ref1 signal to the ref3 signal intersect with the waveform of the equalization signal from the equalization amplification unit 2, so that the discrimination level is set to an appropriate level in order to obtain the required reception sensitivity. There is.
【００２０】図３の（ｂ）において、ｒｅｆ１信号が等
化信号の波形の最高レベルより高く等化信号の波形と交
わる部分がない場合には、コンパレータ３２ａの出力
（ｃ）はローレベルに固定されＤＦＦ３３ａの出力
（ｇ）が“０”に設定された状態となるため、オフセッ
ト制御部３４はｒｅｆ１信号のレベルを下げるようにオ
フセット制御する。また、ｒｅｆ３信号が等化信号の波
形の最低レベルより低く等化信号の波形と交わる部分が
ない場合には、コンパレータ３２ｃの出力（ｅ）がハイ
レベルに固定されＤＦＦ３３ｃの出力（ｉ）が“１”に
設定された状態となるため、オフセット制御部３４はｒ
ｅｆ３信号のレベルを上げるようにオフセット制御す
る。これにより、ｒｅｆ２信号もオフセット制御された
ｒｅｆ１信号およびｒｅｆ３信号の中間レベルに設定変
更される。In FIG. 3B, when the ref1 signal is higher than the maximum level of the waveform of the equalized signal and there is no portion intersecting with the waveform of the equalized signal, the output (c) of the comparator 32a is fixed to the low level. Since the output (g) of the DFF 33a is set to "0", the offset control unit 34 performs offset control so as to lower the level of the ref1 signal. Further, when the ref3 signal is lower than the minimum level of the waveform of the equalized signal and there is no portion intersecting with the waveform of the equalized signal, the output (e) of the comparator 32c is fixed to the high level and the output (i) of the DFF 33c is " Since the state is set to 1 ″, the offset control unit 34 sets r
Offset control is performed so as to raise the level of the ef3 signal. As a result, the ref2 signal is also set and changed to an intermediate level between the ref1 signal and the ref3 signal whose offset is controlled.
【００２１】次に、図１の電力制御信号生成部６の構成
について図４を参照して説明する。図４は図１の電力制
御信号生成部６の構成を示す回路図である。電力制御信
号生成部６は、入力されたクロック信号を分周するため
の遅延フリップフロップで構成される８ビットのカウン
タ部６１と、遅延器６３および排他的論理和回路（ＥＸ
−ＯＲ）６４とからなるパルス生成部６２とで構成され
る。Next, the configuration of the power control signal generator 6 of FIG. 1 will be described with reference to FIG. FIG. 4 is a circuit diagram showing the configuration of the power control signal generator 6 of FIG. The power control signal generation unit 6 includes an 8-bit counter unit 61 including a delay flip-flop for dividing the input clock signal, a delay unit 63, and an exclusive OR circuit (EX.
-OR) 64 and the pulse generator 62.
【００２２】次に、図１の電力制御信号生成部６の動作
について図４、図５を参照して説明する。図５は、図４
の電力制御信号生成部から出力される電力制御信号の波
形を示すタイムチャートである。電力制御信号生成部６
に入力されるクロック信号をカウンタ部６１で２５６分
周している。この分周された信号と、遅延器６３により
識別レベル自動調整回路を間歇動作させたい時間だけ遅
らせた信号をＥＸ−ＯＲ６４に入力すると、図５に示す
ような遅延器６３で遅らせた時間だけ“１”となる電力
制御信号が生成される。この電力制御信号が“１”の時
のみ、図２の識別レベル自動調整回路を含むコンパレー
タ３２ａ，３２ｂ，３２ｃおよびＤＦＦ３３ａ，３３
ｂ，３３ｃに電源を供給する。これにより、識別レベル
自動調整回路が動作して識別レベルを最適なレベルに自
動調整する。また、電力制御信号が“０”の時は、識別
レベル自動調整回路を構成するコンパレータ３２ａ，３
２ｃおよびＤＦＦ３３ａ，３３ｃに電源を供給しないた
め、コンパレータ３２ｂおよびＤＦＦ３３ｂのみ動作す
る。このように電力制御信号が“０”の間は識別レベル
自動調整回路は動作せず、直前の電力制御信号が“１”
の間に識別レベル生成部３１でオフセット制御されたｒ
ｅｆ２信号の識別レベルで等化信号を識別することにな
る。Next, the operation of the power control signal generator 6 of FIG. 1 will be described with reference to FIGS. FIG. 5 shows FIG.
3 is a time chart showing a waveform of a power control signal output from the power control signal generation unit of FIG. Power control signal generator 6
The clock signal input to the counter is divided by the counter unit 61 by 256. When the frequency-divided signal and the signal delayed by the delay unit 63 for the time period during which the discrimination level automatic adjustment circuit is desired to be intermittently operated are input to the EX-OR 64, only the time delayed by the delay unit 63 as shown in FIG. A power control signal of 1 ″ is generated. Only when this power control signal is "1", the comparators 32a, 32b, 32c and the DFFs 33a, 33 including the discrimination level automatic adjustment circuit of FIG.
Power is supplied to b and 33c. As a result, the discrimination level automatic adjustment circuit operates to automatically adjust the discrimination level to the optimum level. Further, when the power control signal is "0", the comparators 32a and 3 which compose the discrimination level automatic adjustment circuit.
Since power is not supplied to 2c and DFFs 33a and 33c, only the comparator 32b and DFF 33b operate. As described above, while the power control signal is “0”, the discrimination level automatic adjustment circuit does not operate, and the power control signal immediately before is “1”.
R which is offset-controlled by the discrimination level generation unit 31 during
The equalized signal will be identified by the identification level of the ef2 signal.
【００２３】いま、図４の遅延器６３で遅延させた時間
を１６分周のパルス幅と同じとすると、電源を常に供給
した場合に比べ、識別レベル自動調整回路の消費電力を
（１６／２５６）×２＝１／８程度に低減することがで
きる。Now, assuming that the time delayed by the delay unit 63 in FIG. 4 is the same as the pulse width divided by 16, the power consumption of the discrimination level automatic adjustment circuit is (16/256) compared to the case where power is always supplied. ) × 2 = 1/8 can be reduced.
【００２４】なお、本実施の形態では、電力制御信号生
成部６のカウンタ部６１を８ビット構成としたが、一般
的にｎ（ｎ：１以上の自然数）ビット構成にすることが
できる。また、遅延器６３の遅延時間を変更することに
より、識別レベル自動調整回路を動作させる時間比率を
変えることができる。In the present embodiment, the counter section 61 of the power control signal generating section 6 has an 8-bit configuration, but it can generally have an n (n: natural number of 1 or more) bit configuration. Further, by changing the delay time of the delay unit 63, the time ratio for operating the discrimination level automatic adjustment circuit can be changed.
【００２５】[0025]
【発明の効果】以上説明したように、この発明によれ
ば、光ファイバから入力された光信号を光−電気変換部
で電気信号に変換し、この電気信号を等化増幅部で増幅
および波形整形して等化信号として出力し、等化信号を
もとにクロック抽出部でクロック信号を作成し、このク
ロック信号をカウンタ部で計数して所定の周期で一定時
間だけ電力制御信号を出力し、電力制御信号が出力され
ている間だけ識別レベル自動調整回路への電源を供給す
るようにして識別レベル自動調整回路を間歇動作させ、
一定周期で自動調整される識別レベルで等化信号を識別
し出力データを再生するようにしたので、識別レベル自
動調整回路の低消費電力化が可能となる。また、これに
伴ない本発明を適用した装置の小型化が可能になる。As described above, according to the present invention, the optical signal inputted from the optical fiber is converted into the electric signal by the optical-electrical conversion section, and this electric signal is amplified and waveformd by the equalization amplification section. Shaped and output as an equalized signal, based on the equalized signal, the clock extraction unit creates a clock signal, the counter unit counts this clock signal, and outputs the power control signal for a certain period of time at a predetermined cycle. , The discrimination level automatic adjustment circuit is intermittently operated by supplying power to the discrimination level automatic adjustment circuit only while the power control signal is output,
Since the equalized signal is identified and the output data is reproduced at the identification level that is automatically adjusted in a constant cycle, the power consumption of the identification level automatic adjustment circuit can be reduced. Along with this, it is possible to downsize the device to which the present invention is applied.
【図１】 この発明の一実施形態による識別レベル自動
調整回路を適用した光受信部の要部の構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a configuration of a main part of an optical receiving unit to which an identification level automatic adjustment circuit according to an embodiment of the present invention is applied.
【図２】 図１における識別レベル自動調整・識別再生
部の詳細を示す回路図である。FIG. 2 is a circuit diagram showing details of an identification level automatic adjustment / identification reproducing unit in FIG.
【図３】 図２における主要部の動作を示すタイムチャ
ートである。FIG. 3 is a time chart showing an operation of a main part in FIG.
【図４】 図１における電力制御信号生成部の詳細を示
す回路図である。FIG. 4 is a circuit diagram showing details of a power control signal generation unit in FIG.
【図５】 図４における出力信号を示すタイムチャート
である。5 is a time chart showing an output signal in FIG. 4. FIG.
１…光−電気変換部、２…等化増幅部、３…識別レベル
自動調整・識別再生部、４…クロック抽出部、５…信号
断検出部、６…電力制御信号生成部、３１…識別信号生
成部、３２ａ〜３２ｃ…コンパレータ、３３ａ〜３３ｃ
…遅延フリップフロップ（ＤＦＦ）、６１…カウンタ
部、６２…パルス生成部、６３…遅延器、６４…排他的
論理和回路（ＥＸ−ＯＲ）DESCRIPTION OF SYMBOLS 1 ... Optical-electrical conversion part, 2 ... Equalization amplification part, 3 ... Identification level automatic adjustment / identification reproduction part, 4 ... Clock extraction part, 5 ... Signal disconnection detection part, 6 ... Power control signal generation part, 31 ... Identification Signal generation unit, 32a to 32c ... Comparator, 33a to 33c
... delay flip-flop (DFF), 61 ... counter section, 62 ... pulse generating section, 63 ... delay device, 64 ... exclusive OR circuit (EX-OR)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/03 H04B 10/00 H04L 7/00 H04L 25/02 301 H04L 25/02 303 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H04L 25/03 H04B 10/00 H04L 7/00 H04L 25/02 301 H04L 25/02 303
Claims (5)
光−電気変換手段と、 前記電気信号を増幅および波形整形し等化信号を出力す
る等化増幅手段と、前記等化信号からクロック成分を抽
出しクロック信号を作成するクロック抽出手段と、前記
等化信号の識別レベルを自動的に調整する識別レベル自
動調整手段と、前記識別レベル自動調整手段からの参照
信号に基づいて等化信号から“１”、“０”のデータを
識別して再生する識別再生手段とを有する光受信部の識
別レベル自動調整回路において、 前記クロック信号を監視しクロック信号が所定のレベル
以下になったことを検出した場合にクロック断信号を出
力する信号断検出手段と、 前記クロック信号を計数し所定の周期で所定の時間だけ
電力制御信号を出力し前記クロック断信号で計数をリセ
ットする電力制御信号生成手段と、 を具備してなり、前記電力制御信号を受信している間の
み電力を供給され識別レベルの自動調整を行うことを特
徴とする識別レベル自動調整回路。1. An optical-electrical converting means for converting an input optical signal into an electric signal, an equalizing amplifying means for amplifying and waveform-shaping the electric signal and outputting an equalized signal, and a clock from the equalized signal. Clock extraction means for extracting a component to create a clock signal, identification level automatic adjustment means for automatically adjusting the identification level of the equalization signal, and an equalization signal based on a reference signal from the identification level automatic adjustment means In the automatic discriminating level adjusting circuit of the optical receiving section having the discriminating and reproducing means for discriminating and reproducing the data of "1" and "0", the clock signal is monitored, and the clock signal is below a predetermined level. Signal loss detection means for outputting a clock loss signal when detecting the power loss, and counting the clock signal, outputting a power control signal for a predetermined time at a predetermined cycle, and measuring the clock loss signal. A power level control signal generating unit for resetting the number, and a power level control circuit for automatically adjusting the power level while the power level is being supplied only while the power level control signal is being received.
ベル、ローレベルおよび前記ハイレベルとローレベルの
中間レベルの３つの前記参照信号を作成し、前記３つの
参照信号と前記等化信号をそれぞれ比較し、前記ハイレ
ベルの参照信号のレベルが前記等化信号の最高レベル以
上の場合にハイレベルを下げ、前記ローレベルの参照信
号のレベルが前記等化信号の最低レベル以下の場合にロ
ーレベルを上げ、前記新たなハイレベルおよびローレベ
ルを用いて新たな前記中間レベルを求めるようにオフセ
ット制御することを特徴とする請求項１に記載の識別レ
ベル自動調整回路。2. The automatic discrimination level adjusting means creates three reference signals of a high level, a low level and an intermediate level between the high level and the low level, and respectively generates the three reference signals and the equalization signal. In comparison, if the level of the high-level reference signal is higher than the highest level of the equalized signal, the high level is lowered, and if the level of the low-level reference signal is lower than the lowest level of the equalized signal, the low level is lowered. 2. The automatic discriminating level adjusting circuit according to claim 1, wherein the offset level is controlled so as to obtain the new intermediate level by using the new high level and the new low level.
力制御信号を受信している間は電力を供給され前記オフ
セット制御を行い、前記電力制御信号を受信していない
間は前記オフセット制御を停止し直前の前記オフセット
制御で設定された前記中間レベルを保持することを特徴
とする請求項１、２に記載の識別レベル自動調整回路。3. The automatic discrimination level adjustment means is supplied with power to perform the offset control while receiving the power control signal, and stops the offset control while not receiving the power control signal. 3. The discrimination level automatic adjustment circuit according to claim 1, wherein the intermediate level set by the offset control immediately before is held.
制御信号を供給する時間比率が可変であることを特徴と
する請求項１に記載の識別レベル自動調整回路。4. The automatic discriminating level adjustment circuit according to claim 1, wherein the power control signal generating means has a variable time ratio for supplying the power control signal.
と、前記計数手段の出力信号を可変の所定時間だけ遅延
させる遅延手段と、前記計数手段と前記遅延手段の出力
信号の排他的論理和演算を行う排他的論理和回路とで構
成されることを特徴とする請求項４に記載の識別レベル
自動調整回路。5. The power control signal generating means, counting means, delay means for delaying the output signal of the counting means by a variable predetermined time, and exclusive OR of the output signals of the counting means and the delay means. The automatic discriminating level adjusting circuit according to claim 4, which is configured by an exclusive OR circuit for performing an arithmetic operation.
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