JP3457503B2 - 絶縁ゲート型半導体素子 - Google Patents
絶縁ゲート型半導体素子Info
- Publication number
- JP3457503B2 JP3457503B2 JP13629797A JP13629797A JP3457503B2 JP 3457503 B2 JP3457503 B2 JP 3457503B2 JP 13629797 A JP13629797 A JP 13629797A JP 13629797 A JP13629797 A JP 13629797A JP 3457503 B2 JP3457503 B2 JP 3457503B2
- Authority
- JP
- Japan
- Prior art keywords
- insulated gate
- semiconductor device
- electrode
- inductance
- gate semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48092—Helix
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Coils Or Transformers For Communication (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、素子と電極とを加
圧接続した圧接タイプの絶縁ゲート型半導体素子に関す
る。
圧接続した圧接タイプの絶縁ゲート型半導体素子に関す
る。
【０００２】
【従来の技術】ＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor ）やＩＥＧＴ（Injection Enhanced Gate Tran
sistor）で代表される絶縁ゲート型半導体素子（以下素
子という）は、一般的に、絶縁基板上に素子が搭載さ
れ、その素子のエミッタ部分と端子部分である銅板とを
リード線で接続したボンディングタイプのものと素子の
エミッタ部分と端子部分である銅板とを加圧接続した圧
接タイプのものがある。
nsistor ）やＩＥＧＴ（Injection Enhanced Gate Tran
sistor）で代表される絶縁ゲート型半導体素子（以下素
子という）は、一般的に、絶縁基板上に素子が搭載さ
れ、その素子のエミッタ部分と端子部分である銅板とを
リード線で接続したボンディングタイプのものと素子の
エミッタ部分と端子部分である銅板とを加圧接続した圧
接タイプのものがある。
【０００３】そして、最近、素子の高電圧化が進み、耐
電圧が１．７ｋＶや２．５ｋＶといった高耐電圧のＩＧ
ＢＴも商品化されてきている。更に、耐電圧が３．３ｋ
ＶのＩＧＢＴや４．５ｋＶのＩＥＧＴといった高耐電圧
化の新しい素子も開発されるに至っている。
電圧が１．７ｋＶや２．５ｋＶといった高耐電圧のＩＧ
ＢＴも商品化されてきている。更に、耐電圧が３．３ｋ
ＶのＩＧＢＴや４．５ｋＶのＩＥＧＴといった高耐電圧
化の新しい素子も開発されるに至っている。
【０００４】しかしながら、これら高耐電圧の素子の電
流を遮断しようとすると、電流遮断時のｄｖ／ｄｔが非
常に激しく素子が破壊されてしまうことがある。また、
素子の高耐電圧化により、電圧Ｅが高くなった分、電流
の上昇率であるｄｉ／ｄｔ＝Ｅ／Ｌ（Ｌは回路の配線イ
ンダクタンスなど）も大きくなり、素子を並列接続した
場合、一部の素子に電流が集中して素子を破壊する別の
不具合現象も顕著になってきている。
流を遮断しようとすると、電流遮断時のｄｖ／ｄｔが非
常に激しく素子が破壊されてしまうことがある。また、
素子の高耐電圧化により、電圧Ｅが高くなった分、電流
の上昇率であるｄｉ／ｄｔ＝Ｅ／Ｌ（Ｌは回路の配線イ
ンダクタンスなど）も大きくなり、素子を並列接続した
場合、一部の素子に電流が集中して素子を破壊する別の
不具合現象も顕著になってきている。
【０００５】この不具合現象は、ボンディングタイプの
素子にはほとんど現れず、圧接タイプの素子に現れる。
その理由は以下の通りである。
素子にはほとんど現れず、圧接タイプの素子に現れる。
その理由は以下の通りである。
【０００６】上記不具合現象を解消する構成としては、
図８に示すように、素子のエミッタ部分Ｅに少量のイン
ダクタンスＩｎｄを接続して、そのインダクタンスＩｎ
ｄを含んだ位置からゲート用エミッタ端子Ｅｇを形成
し、ターンオフ時の遮断電流によってインダクタンスＩ
ｎｄに発生する電圧をゲート電圧緩和のために利用して
素子に印加されるｄｖ／ｄｔを緩和して素子の破壊を防
止する構成が考えられる。
図８に示すように、素子のエミッタ部分Ｅに少量のイン
ダクタンスＩｎｄを接続して、そのインダクタンスＩｎ
ｄを含んだ位置からゲート用エミッタ端子Ｅｇを形成
し、ターンオフ時の遮断電流によってインダクタンスＩ
ｎｄに発生する電圧をゲート電圧緩和のために利用して
素子に印加されるｄｖ／ｄｔを緩和して素子の破壊を防
止する構成が考えられる。
【０００７】このようにインダクタンスＩｎｄが挿入さ
れると電流が遮断される場合、図８に示す極性に電圧Ｌ
・（ｄｉ／ｄｔ）が発生して素子に実際に印加されるゲ
ート電圧ＶｇｅはＥｏｆｆではなく、（Ｅｏｆｆ−Ｌ・
（ｄｉ／ｄｔ））に減少してターンオフ電圧を緩和し
て、遮断現象が急激に発生しないのでターンオフ時のｄ
ｖ／ｄｔも緩やかになり、素子１の破壊を防止する効果
が得られる。また、大きな電流を遮断する時はｄｉ／ｄ
ｔが更に大きくなるので、自動的にオフ用ゲート電圧は
更に小さくなってｄｖ／ｄｔを更に緩和して素子の破壊
を防止する効果が得られる。
れると電流が遮断される場合、図８に示す極性に電圧Ｌ
・（ｄｉ／ｄｔ）が発生して素子に実際に印加されるゲ
ート電圧ＶｇｅはＥｏｆｆではなく、（Ｅｏｆｆ−Ｌ・
（ｄｉ／ｄｔ））に減少してターンオフ電圧を緩和し
て、遮断現象が急激に発生しないのでターンオフ時のｄ
ｖ／ｄｔも緩やかになり、素子１の破壊を防止する効果
が得られる。また、大きな電流を遮断する時はｄｉ／ｄ
ｔが更に大きくなるので、自動的にオフ用ゲート電圧は
更に小さくなってｄｖ／ｄｔを更に緩和して素子の破壊
を防止する効果が得られる。
【０００８】そして、図９に示すように、ボンディング
タイプの素子は、絶縁基板１上にチップ２，コレクタ端
子電極銅板３，エミッタ端子電極銅板４が搭載されてお
り、チップ２はゲート部Ｇ，コレクタ−エミッタ部ＣＥ
から構成されている。そして、コレクタ−エミッタ部Ｃ
Ｅのエミッタ部分とエミッタ端子電極銅板４とをリード
線５でボンディングすることで構成されている。このよ
うに構成されたボンディングタイプの素子は、直流電源
Ｅ１，Ｅ２とスイッチＳ１，Ｓ２と抵抗Ｒとから構成さ
れるゲート電源供給回路６からゲート部Ｇに給電される
ことにより、ゲート駆動制御されている。従って、ボン
ディングタイプの素子の場合は、コレクタ−エミッタ部
ＣＥのエミッタ部分とエミッタ端子電極銅板４とをリー
ド線５でボンディングされているため、このリード線５
がインダクタンス要素となっているためである。
タイプの素子は、絶縁基板１上にチップ２，コレクタ端
子電極銅板３，エミッタ端子電極銅板４が搭載されてお
り、チップ２はゲート部Ｇ，コレクタ−エミッタ部ＣＥ
から構成されている。そして、コレクタ−エミッタ部Ｃ
Ｅのエミッタ部分とエミッタ端子電極銅板４とをリード
線５でボンディングすることで構成されている。このよ
うに構成されたボンディングタイプの素子は、直流電源
Ｅ１，Ｅ２とスイッチＳ１，Ｓ２と抵抗Ｒとから構成さ
れるゲート電源供給回路６からゲート部Ｇに給電される
ことにより、ゲート駆動制御されている。従って、ボン
ディングタイプの素子の場合は、コレクタ−エミッタ部
ＣＥのエミッタ部分とエミッタ端子電極銅板４とをリー
ド線５でボンディングされているため、このリード線５
がインダクタンス要素となっているためである。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
たボンディングタイプの絶縁ゲート型半導体素子におい
ては、リード線によるインダクタンスで、電流遮断時で
のｄｖ／ｄｔを十分に抑制できるが、圧接タイプの絶縁
ゲート型半導体素子の場合には、素子のエミッタ部分と
エミッタ端子電極とは圧接構造により接続しているた
め、ボンディングタイプの絶縁ゲート型半導体素子のよ
うに、リード線により接続していないので、リード線５
自身をインダクタンス要素とすることができず、インダ
クタンス要素がほとんどない構造となっている。従っ
て、ボンディングタイプの絶縁ゲート型半導体素子に比
べ、圧接タイプの絶縁ゲート型半導体素子は、前述した
ｄｖ／ｄｔが更に厳しく高ｄｖ／ｄｔにより、素子を破
壊され易くなってしまう。また、圧接タイプの絶縁ゲー
ト型半導体素子において、インダクタンス要素を形成す
るために、素子を圧接する電極を厚くすることが考えら
れるが、この場合、素子として外形が大きくなるため、
圧接タイプの絶縁ゲート型半導体素子としてのスケール
メリットが発揮できない。
たボンディングタイプの絶縁ゲート型半導体素子におい
ては、リード線によるインダクタンスで、電流遮断時で
のｄｖ／ｄｔを十分に抑制できるが、圧接タイプの絶縁
ゲート型半導体素子の場合には、素子のエミッタ部分と
エミッタ端子電極とは圧接構造により接続しているた
め、ボンディングタイプの絶縁ゲート型半導体素子のよ
うに、リード線により接続していないので、リード線５
自身をインダクタンス要素とすることができず、インダ
クタンス要素がほとんどない構造となっている。従っ
て、ボンディングタイプの絶縁ゲート型半導体素子に比
べ、圧接タイプの絶縁ゲート型半導体素子は、前述した
ｄｖ／ｄｔが更に厳しく高ｄｖ／ｄｔにより、素子を破
壊され易くなってしまう。また、圧接タイプの絶縁ゲー
ト型半導体素子において、インダクタンス要素を形成す
るために、素子を圧接する電極を厚くすることが考えら
れるが、この場合、素子として外形が大きくなるため、
圧接タイプの絶縁ゲート型半導体素子としてのスケール
メリットが発揮できない。
【００１０】故に、上記課題を解決するために、本発明
は、圧接タイプの絶縁ゲート型半導体素子としてのスケ
ールメリットを生かしたまま、ｄｖ／ｄｔの緩和及び並
列接続時におけるターンオフ時の電流アンバランスを抑
制可能なインダクタンス要素を有する圧接タイプの絶縁
ゲート型半導体素子を提供する。
は、圧接タイプの絶縁ゲート型半導体素子としてのスケ
ールメリットを生かしたまま、ｄｖ／ｄｔの緩和及び並
列接続時におけるターンオフ時の電流アンバランスを抑
制可能なインダクタンス要素を有する圧接タイプの絶縁
ゲート型半導体素子を提供する。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１項記載の発明は、素子と電極とを加圧接続
した絶縁ゲート型半導体素子において、少なくとも前記
素子の一端と前記電極との間に円筒形状で且つらせん状
に形成されたインダクタンス要素を設けたことを特徴と
する。
に、請求項１項記載の発明は、素子と電極とを加圧接続
した絶縁ゲート型半導体素子において、少なくとも前記
素子の一端と前記電極との間に円筒形状で且つらせん状
に形成されたインダクタンス要素を設けたことを特徴と
する。
【００１２】また、請求項２項記載の発明は、素子と電
極とを加圧接続した絶縁ゲート型半導体素子において、
少なくとも前記素子の一端と前記電極との間に角筒形状
で且つらせん状に形成されたインダクタンス要素を設け
たことを特徴とする。
極とを加圧接続した絶縁ゲート型半導体素子において、
少なくとも前記素子の一端と前記電極との間に角筒形状
で且つらせん状に形成されたインダクタンス要素を設け
たことを特徴とする。
【００１３】更に、請求項３項記載の発明は、素子と電
極とを加圧接続した絶縁ゲート型半導体素子において、
少なくとも前記素子の一端と前記電極との間にコイル形
状に形成されたインダクタンス要素を設けたことを特徴
とする。
極とを加圧接続した絶縁ゲート型半導体素子において、
少なくとも前記素子の一端と前記電極との間にコイル形
状に形成されたインダクタンス要素を設けたことを特徴
とする。
【００１４】また、更に、請求項４項記載の発明は、素
子と電極とを加圧接続した絶縁ゲート型半導体素子にお
いて、前記素子の両端に熱緩衝板を設け、この熱緩衝板
を介して前記素子と前記電極及び前記素子と前記インダ
クタンス要素とを夫々接続したことを特徴とする。
子と電極とを加圧接続した絶縁ゲート型半導体素子にお
いて、前記素子の両端に熱緩衝板を設け、この熱緩衝板
を介して前記素子と前記電極及び前記素子と前記インダ
クタンス要素とを夫々接続したことを特徴とする。
【００１５】請求項５記載の発明は、インダクタンス要
素のターン間を絶縁処理したことを特徴とするまた、請
求項６記載の発明は、絶縁処理が、インダクタンス要素
のターン間に電気絶縁物を挿入することで成されたこと
を特徴とする。
素のターン間を絶縁処理したことを特徴とするまた、請
求項６記載の発明は、絶縁処理が、インダクタンス要素
のターン間に電気絶縁物を挿入することで成されたこと
を特徴とする。
【００１６】更に、請求項７記載の発明は、絶縁処理
が、インダクタンス要素のターン間を絶縁コーティング
することで成されたことを特徴とする。また、更に、請
求項８記載の発明は、インダクタンス要素を複数で並列
接続をしたことを特徴とする。請求項９記載の発明は、
電極と複数のインダクタンス要素とを一体で形成したこ
とを特徴とする。
が、インダクタンス要素のターン間を絶縁コーティング
することで成されたことを特徴とする。また、更に、請
求項８記載の発明は、インダクタンス要素を複数で並列
接続をしたことを特徴とする。請求項９記載の発明は、
電極と複数のインダクタンス要素とを一体で形成したこ
とを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。本実施の形態として平型Ｉ
ＥＧＴについて、図１乃至図３を用いて説明する。図１
は、平型ＩＥＧＴのパッケージの断面図で、碍囲器１０
の上下に蓋になる合金板１１で接合し、コレクタ電極及
びエミッタ電極となる塑性変形可能な導体である銅ポス
ト１２，１３を接合している。その銅ポスト１２，１３
の間に、通電による素子の熱変歪を抑える目的で、材質
がモリブデンの熱緩衝板１４をゲート部，コレクタ−エ
ミッタ部から構成されるチップ２の両端に配置して、図
１のＸ−Ｘ矢視図の図２に示す複数個の角筒形状にした
チップが挿入され、平型のＩＥＧＴを構成している。そ
して、エミッタ電極となる銅ポスト１３と熱緩衝板１４
の間にはインダクタンス要素として材質が銅のコイル１
５ａを挿入する。また、所定のチップ２の端部には、ゲ
ートピン１６が形成されている。
て、図面を用いて説明する。本実施の形態として平型Ｉ
ＥＧＴについて、図１乃至図３を用いて説明する。図１
は、平型ＩＥＧＴのパッケージの断面図で、碍囲器１０
の上下に蓋になる合金板１１で接合し、コレクタ電極及
びエミッタ電極となる塑性変形可能な導体である銅ポス
ト１２，１３を接合している。その銅ポスト１２，１３
の間に、通電による素子の熱変歪を抑える目的で、材質
がモリブデンの熱緩衝板１４をゲート部，コレクタ−エ
ミッタ部から構成されるチップ２の両端に配置して、図
１のＸ−Ｘ矢視図の図２に示す複数個の角筒形状にした
チップが挿入され、平型のＩＥＧＴを構成している。そ
して、エミッタ電極となる銅ポスト１３と熱緩衝板１４
の間にはインダクタンス要素として材質が銅のコイル１
５ａを挿入する。また、所定のチップ２の端部には、ゲ
ートピン１６が形成されている。
【００１８】そして、図３に示すように、コイル１５ａ
は、銅棒を円筒形状に機械加工し、更にその円筒に対し
て螺旋状に溝を切り、その螺旋溝にコイル間の絶縁とし
てノーメックス等の絶縁シート１７を挿入した構成であ
る。
は、銅棒を円筒形状に機械加工し、更にその円筒に対し
て螺旋状に溝を切り、その螺旋溝にコイル間の絶縁とし
てノーメックス等の絶縁シート１７を挿入した構成であ
る。
【００１９】このように、インダクタンス要素として円
筒形状のコイル１５ａを用いることにより、遮断時に発
生するコイル１５ａ両端の電圧Ｅは５０Ｖ以下であるの
で、絶縁シート１７に加わる電圧は上記電圧Ｅをコイル
１５ａのターン数で割った値となり、絶縁耐量的には全
く問題のない値となる。
筒形状のコイル１５ａを用いることにより、遮断時に発
生するコイル１５ａ両端の電圧Ｅは５０Ｖ以下であるの
で、絶縁シート１７に加わる電圧は上記電圧Ｅをコイル
１５ａのターン数で割った値となり、絶縁耐量的には全
く問題のない値となる。
【００２０】尚、コイル１５ａの値は５０ｎＨ以下に抑
える。その根拠としては、素子のゲートの限界耐電圧は
５０Ｖ程度であり、これ以上の電圧が印加されると絶縁
破壊を起こす可能性があるためである。従って、一般的
に高電圧の素子での遮断電流ｄｉ／ｄｔは１ｋＡ／μＳ
ｅｃ程度であることから、Ｌ＝Ｅ／（ｄｉ／ｄｔ）＝５
０Ｖ／１ｋＡ＝５０ｎＨとなる。例えば、安全率２とし
た２５ｎＨでのコイル１５ａの外形は、直径１０ｍｍ、
５ターン、長さ６ｍｍ程度に形成する。
える。その根拠としては、素子のゲートの限界耐電圧は
５０Ｖ程度であり、これ以上の電圧が印加されると絶縁
破壊を起こす可能性があるためである。従って、一般的
に高電圧の素子での遮断電流ｄｉ／ｄｔは１ｋＡ／μＳ
ｅｃ程度であることから、Ｌ＝Ｅ／（ｄｉ／ｄｔ）＝５
０Ｖ／１ｋＡ＝５０ｎＨとなる。例えば、安全率２とし
た２５ｎＨでのコイル１５ａの外形は、直径１０ｍｍ、
５ターン、長さ６ｍｍ程度に形成する。
【００２１】従って、本実施の形態によれば、コイルの
１５ａの材質を銅としたため、電極である銅ポスト１
２，１３を加圧することにより、コイル１５ａが塑性変
形を起こすので、寸法誤差を吸収でき、個々の素子の均
一な圧接力を確保することができる。また、特性面にお
いても、ボンディングタイプの素子と同様に、電流が遮
断されるときに電圧Ｌ・ｄｉ／ｄｔが発生して素子に実
際に印加されるゲート電圧ＶｇｅはＥｏｆｆではなく、
Ｅｏｆｆ−Ｌ・ｄｉ／ｄｔに減少してターンオフ電圧を
緩和するため、遮断現象が急激に発生しないので、ター
ンオフ時のｄｖ／ｄｔも緩やかになり、素子破壊を防止
することができる。更に、大きな電流を遮断する場合
は、ｄｉ／ｄｔが更に大きくなるのに伴ない、自動的に
オフ用ゲート電圧は小さくなるので、ｄｖ／ｄｔを更に
緩和して、より一層素子破壊を防止することができる。
１５ａの材質を銅としたため、電極である銅ポスト１
２，１３を加圧することにより、コイル１５ａが塑性変
形を起こすので、寸法誤差を吸収でき、個々の素子の均
一な圧接力を確保することができる。また、特性面にお
いても、ボンディングタイプの素子と同様に、電流が遮
断されるときに電圧Ｌ・ｄｉ／ｄｔが発生して素子に実
際に印加されるゲート電圧ＶｇｅはＥｏｆｆではなく、
Ｅｏｆｆ−Ｌ・ｄｉ／ｄｔに減少してターンオフ電圧を
緩和するため、遮断現象が急激に発生しないので、ター
ンオフ時のｄｖ／ｄｔも緩やかになり、素子破壊を防止
することができる。更に、大きな電流を遮断する場合
は、ｄｉ／ｄｔが更に大きくなるのに伴ない、自動的に
オフ用ゲート電圧は小さくなるので、ｄｖ／ｄｔを更に
緩和して、より一層素子破壊を防止することができる。
【００２２】また、本実施の形態によれば、ボンディン
グタイプの素子と同様に、素子の高耐電圧化に伴ない、
電圧Ｅが高くなった場合、逆に電流の上昇率であるｄｉ
／ｄｔ＝Ｅ／Ｌ（Ｌは回路の配線インダクタンスなど）
は小さくなるので、素子を並列接続した場合、一部の素
子に電流が集中して素子を破壊することも抑制できる。
尚、上記実施の形態に示されたインダクタンス要素の
変形例について、図４乃至図７を用いて説明する。
グタイプの素子と同様に、素子の高耐電圧化に伴ない、
電圧Ｅが高くなった場合、逆に電流の上昇率であるｄｉ
／ｄｔ＝Ｅ／Ｌ（Ｌは回路の配線インダクタンスなど）
は小さくなるので、素子を並列接続した場合、一部の素
子に電流が集中して素子を破壊することも抑制できる。
尚、上記実施の形態に示されたインダクタンス要素の
変形例について、図４乃至図７を用いて説明する。
【００２３】図４に示されたインダクタンス要素は、図
３に示した円筒形状コイル１５ａに対して、角筒形状に
したコイル１５ｂである。図３に示した円筒形状コイル
に比較し、通電断面積を大きくすることでき、電流容量
を増やすことができる。
３に示した円筒形状コイル１５ａに対して、角筒形状に
したコイル１５ｂである。図３に示した円筒形状コイル
に比較し、通電断面積を大きくすることでき、電流容量
を増やすことができる。
【００２４】また、この角筒形状のコイル１５ｂの場合
も、図３に示した円筒形状コイルと同様に、通常ゲート
エミッタ間の電圧耐量以下に制限する必要があるため、
遮断時に発生するコイル１５ｂ両端の電圧Ｅは５０Ｖ以
下である。従って、絶縁シート１６に加わる電圧は上記
電圧Ｅをコイル１５ｂのターン数で割った値となり、絶
縁耐量的には全く問題のない値となる。
も、図３に示した円筒形状コイルと同様に、通常ゲート
エミッタ間の電圧耐量以下に制限する必要があるため、
遮断時に発生するコイル１５ｂ両端の電圧Ｅは５０Ｖ以
下である。従って、絶縁シート１６に加わる電圧は上記
電圧Ｅをコイル１５ｂのターン数で割った値となり、絶
縁耐量的には全く問題のない値となる。
【００２５】尚、図５は、図３に示した円筒形状のコイ
ル１５ａと図４に示した角筒形状のコイル１５ｂの中心
断面図である。尚、本図に示したように、図３に示した
円筒形状のコイル１５ａ及び図４に示した角筒形状のコ
イル１５ｂにおけるゲート電極Ｅｇは、コイル１５ｂの
下部に設けた切欠部２０に電線を接続したバネ性のゲー
トピン２１を挿入し形成している。
ル１５ａと図４に示した角筒形状のコイル１５ｂの中心
断面図である。尚、本図に示したように、図３に示した
円筒形状のコイル１５ａ及び図４に示した角筒形状のコ
イル１５ｂにおけるゲート電極Ｅｇは、コイル１５ｂの
下部に設けた切欠部２０に電線を接続したバネ性のゲー
トピン２１を挿入し形成している。
【００２６】更に、図６は、上記円筒形状コイル１５ａ
にエポキシ等の絶縁コーティング３０を施したものであ
る。尚、この場合は、円筒形状コイル１５ａを対象とし
ているが、図４に示した角筒形状のコイル１５ｂにエポ
キシ等の絶縁コーティング３０を施しても同様の効果が
得られる。
にエポキシ等の絶縁コーティング３０を施したものであ
る。尚、この場合は、円筒形状コイル１５ａを対象とし
ているが、図４に示した角筒形状のコイル１５ｂにエポ
キシ等の絶縁コーティング３０を施しても同様の効果が
得られる。
【００２７】図７は、図６の中心断面であり、この絶縁
コーティング３０は螺旋溝加工を施したコイル１５ａ
を、予め加熱して流動浸漬法及び静電塗装法で行うこと
により、螺旋状の溝をコーティング絶縁している。コイ
ル１５ａの両端部に付着した絶縁コーティング３０は機
械加工で除去することにより電極が形成される。
コーティング３０は螺旋溝加工を施したコイル１５ａ
を、予め加熱して流動浸漬法及び静電塗装法で行うこと
により、螺旋状の溝をコーティング絶縁している。コイ
ル１５ａの両端部に付着した絶縁コーティング３０は機
械加工で除去することにより電極が形成される。
【００２８】この絶縁コーティング３０も前述した絶縁
シート１６同様に電気絶縁的耐量的には全く問題はな
い。尚、図示しないが、図１に示したコイル１５ａまた
は図４に示したコイル１５ａを複数個並列にし大電流化
を図る場合は、エミッタ電極となる銅ポスト１２，１３
と複数個の円筒形状コイル１５ａまたは角筒形状のコイ
ル１５ｂを複数個配置し構成する。この複数個の配置方
法としては、個々のコイル１５ａまたは１５ｂをエミッ
タ電極の銅ポスト１３に銀ロー付け等で接合するか、若
しくは個々のコイル１５ａまたは１５ｂとエミッタ電極
の銅ポスト１３とを一体にプレス成形または鋳造する。
その後、螺旋状の溝きり加工を施して、絶縁シート１６
の挿入及び絶縁コーティング３０を行なう。
シート１６同様に電気絶縁的耐量的には全く問題はな
い。尚、図示しないが、図１に示したコイル１５ａまた
は図４に示したコイル１５ａを複数個並列にし大電流化
を図る場合は、エミッタ電極となる銅ポスト１２，１３
と複数個の円筒形状コイル１５ａまたは角筒形状のコイ
ル１５ｂを複数個配置し構成する。この複数個の配置方
法としては、個々のコイル１５ａまたは１５ｂをエミッ
タ電極の銅ポスト１３に銀ロー付け等で接合するか、若
しくは個々のコイル１５ａまたは１５ｂとエミッタ電極
の銅ポスト１３とを一体にプレス成形または鋳造する。
その後、螺旋状の溝きり加工を施して、絶縁シート１６
の挿入及び絶縁コーティング３０を行なう。
【００２９】
【発明の効果】以上述べたように、本発明によれば、各
素子を均一に圧接可能なインダクタンス要素を設けるの
で、圧接タイプの絶縁ゲート型半導体素子としてのスケ
ールメリットを生かしたまま、ｄｖ／ｄｔの緩和及び並
列接続時におけるターンオフ時の電流アンバランスを抑
制可能な圧接タイプの絶縁ゲート型半導体素子を提供す
ることができる。
素子を均一に圧接可能なインダクタンス要素を設けるの
で、圧接タイプの絶縁ゲート型半導体素子としてのスケ
ールメリットを生かしたまま、ｄｖ／ｄｔの緩和及び並
列接続時におけるターンオフ時の電流アンバランスを抑
制可能な圧接タイプの絶縁ゲート型半導体素子を提供す
ることができる。
【図１】 本発明の実施の態様である平型ＩＥＧＴのパ
ッケージの断面図。
ッケージの断面図。
【図２】 図１のＸ一Ｘ矢視図。
【図３】 図１に示した円筒形状のコイル１５ａの斜視
図。
図。
【図４】 図１に示したインダクタンス要素としての角
筒状のコイルの斜視図。
筒状のコイルの斜視図。
【図５】 図３及び図４に示したコイルの中心断面図。
【図６】 図１に示した円筒形状コイル１５ａに対して
絶縁コーティングを施した斜視図。
絶縁コーティングを施した斜視図。
【図７】 図６に示した円筒形状コイル１５ａの中心断
面図。
面図。
【図８】 ボンディングタイプの絶縁ゲート型半導体素
子の概要構成図。
子の概要構成図。
【図９】 ボンディングタイプの絶縁ゲート型半導体素
子の回路図。
子の回路図。
２……チップ、１２，１３……電極、１４……熱緩衝
板、１５ａ，１５ｂ……コイル（インダクタンス要
素）、１７……絶縁シート、３０……絶縁コーティング
板、１５ａ，１５ｂ……コイル（インダクタンス要
素）、１７……絶縁シート、３０……絶縁コーティング
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 25/07
H01L 25/18
H01L 29/78
H01L 21/52
Claims (9)
- 【請求項１】 素子と電極とを加圧接続した絶縁ゲー
ト型半導体素子において、少なくとも前記素子の一端と
前記電極との間に円筒形状で且つらせん状に形成された
インダクタンス要素を設けたことを特徴とする絶縁ゲー
ト型半導体素子。 - 【請求項２】 素子と電極とを加圧接続した絶縁ゲー
ト型半導体素子において、少なくとも前記素子の一端と
前記電極との間に角筒形状で且つらせん状に形成された
インダクタンス要素を設けたことを特徴とする絶縁ゲー
卜型半導体素子。 - 【請求項３】 素子と電極とを加圧接続した絶縁ゲー
ト型半導体素子において、少なくとも前記素子の一端と
前記電極との間にコイル形状に形成されたインダクタン
ス要素を設けたことを特徴とする絶縁ゲー卜型半導体素
子。 - 【請求項４】 素子と電極とを加圧接続した絶縁ゲー
ト型半導体素子において、前記素子の両端に熱緩衝板を
設け、この熱緩衝板を介して前記素子と前記電極及び前
記素子と前記インダクタンス要素とを夫々接続したこと
を特徴とする請求項１乃至請求項３のいずれかに記載の
絶縁ゲート型半導体素子。 - 【請求項５】 前記インダクタンス要素のターン間を
絶縁処理したことを特徴とする請求項１乃至請求項３の
いずれかに記載の絶縁ゲート型半導体素子。 - 【請求項６】 前記絶縁処理が、前記インダクタンス
要素のターン間に電気絶縁物を挿入することで成された
ことを特徴とする請求項５記載の絶縁ゲート型半導体素
子。 - 【請求項７】 前記絶縁処理が、前記インダクタンス
要素のターン間を絶縁コーティングすることで成された
ことを特徴とする請求項５記載の絶縁ゲート型半導体素
子。 - 【請求項８】 前記インダクタンス要素を複数で並列
接続をしたことを特徴とする請求項１乃至請求項７のい
ずれかに記載の絶縁ゲート型半導体素子。 - 【請求項９】 前記電極と複数の前記インダクタンス
要素とを一体で形成したことを特徴とする請求項８記載
の絶縁ゲ一卜型半導体素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13629797A JP3457503B2 (ja) | 1997-05-27 | 1997-05-27 | 絶縁ゲート型半導体素子 |
| CA002232199A CA2232199C (en) | 1997-04-22 | 1998-03-16 | Power converter with voltage drive switching element |
| AU58436/98A AU712126B2 (en) | 1997-04-22 | 1998-03-17 | Power converter with voltage drive switching device monitored by device parameters and electric parameters |
| US09/042,576 US5929665A (en) | 1997-04-22 | 1998-03-17 | Power converter with voltage drive switching device monitored by device parameters and electric parameters |
| CN98115111A CN1065990C (zh) | 1997-04-22 | 1998-04-22 | 具有电压驱动开关元件的功率转换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13629797A JP3457503B2 (ja) | 1997-05-27 | 1997-05-27 | 絶縁ゲート型半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326861A JPH10326861A (ja) | 1998-12-08 |
| JP3457503B2 true JP3457503B2 (ja) | 2003-10-20 |
Family
ID=15171895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13629797A Expired - Fee Related JP3457503B2 (ja) | 1997-04-22 | 1997-05-27 | 絶縁ゲート型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3457503B2 (ja) |
-
1997
- 1997-05-27 JP JP13629797A patent/JP3457503B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10326861A (ja) | 1998-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5929665A (en) | Power converter with voltage drive switching device monitored by device parameters and electric parameters | |
| US5347158A (en) | Semiconductor device having a particular terminal arrangement | |
| US5345096A (en) | Turn-off high-power semiconductor component with low inductive housing | |
| US8582317B2 (en) | Method for manufacturing a semiconductor component and structure therefor | |
| US6127727A (en) | Semiconductor substrate subassembly with alignment and stress relief features | |
| KR100280168B1 (ko) | 전압구동형 전력용 반도체장치 | |
| JP3344552B2 (ja) | 圧接型半導体装置 | |
| EP0159797A2 (en) | Thyristor device and process for producing it | |
| US6967357B1 (en) | Voltage-driven power semiconductor device | |
| JP3457503B2 (ja) | 絶縁ゲート型半導体素子 | |
| JP3787037B2 (ja) | 半導体モジュール | |
| JP3220366B2 (ja) | 半導体装置 | |
| US6445013B1 (en) | Gate commutated turn-off semiconductor device | |
| JPH07254699A (ja) | 絶縁ゲート型半導体装置及びそれを用いた電力変換装置 | |
| JP2000323647A (ja) | モジュール型半導体装置及びその製造方法 | |
| JP3226088B2 (ja) | 半導体装置 | |
| JP2002064180A (ja) | 半導体モジュール | |
| AU727159B2 (en) | Power converter | |
| JP2559937B2 (ja) | 半導体装置 | |
| US6707144B2 (en) | Insulated high speed semiconductor switching device | |
| CN117238897B (zh) | Igbt器件结构及其制备方法 | |
| JP2536099B2 (ja) | Ｍｏｓゲ―ト形バイポ―ラトランジスタ | |
| JPH06342872A (ja) | 半導体装置 | |
| JP2680465B2 (ja) | スナバユニット | |
| JPS5980945A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |