JP3457277B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
造およびその製造方法、特に配線溝および配線間コンタ
クト用のホールに金属材料を同時に埋め込むデュアル・
ダマシン・プロセスを用いた半導体装置の製造方法に関
する。
望まれ、装置は微細化する傾向にある。しかしながら、
微細化によって高速化を図ろうとしても、配線遅延によ
り高速化が阻まれている。この配線遅延の問題を解決す
るために、従来のAl配線の代わりに低抵抗のCu配線
を用いることが提案されている。
l配線の形成時に行われているドライエッチング処理
を、Cu膜(または層)に対して行うことは困難であ
る。このため、Cu配線は、絶縁膜に設けられた溝にC
uを埋め込むダマシン工程で形成される。そして、配線
用の溝および配線間コンタクト用のホールを同時に埋め
込むデュアル・ダマシン・プロセスの出現によって、従
来のドライエッチングを用いたAl配線の形成工程より
も工程数を減らすことができるようになり、このため、
配線の製造コストを削減することができる。
を用いた一般的な半導体装置の製造方法の一部の工程に
ついて、図17〜図20を参照して簡単に説明する。
を用いた従来の半導体装置の製造工程図であり、図17
(E)は、図20のI−I線に沿って切った断面の切り口
を示している。図20は配線形成終了後の半導体装置の
上から見た平面図である。また、図18は、ホール形成
用のマスクの平面図であり、図19は配線パターン形成
用のマスクの平面図である。
2を形成した後、この下層酸化膜102上に窒化膜10
4を形成する。次に、窒化膜104上にレジストを設け
た後、図18のホール形成用のマスク106を用いてホ
トリソグラフィ処理を行う。マスク106には、ホール
形状の窓108が設けられている。これにより、ホール
形状に対応するレジストパターン110が形成される
(図17(A))。その後、このレジストパターン11
0をマスクとして用いて、窒化膜104を貫通するエッ
チングを行う。これにより、窒化膜104にホールパタ
ーン112が形成され、ホールパターン112からは下
層酸化膜102が露出される(図17(B))。次に、
残存する窒化膜104xおよび露出している下層酸化膜
102上に上層酸化膜114を設ける(図17
(C))。その後、上層酸化膜114上にレジストを設
けた後、図19の配線パターン形成用のマスク116を
用いたホトリソグラフィ処理を行う。このマスク116
には、配線パターン(ラインパターンとも称する。)形
状の窓118が設けられている。これにより、レジスト
パターン120が得られる。その後、このレジストパタ
ーン120をマスクとして用いて上層酸化膜114をエ
ッチングする。そして、このエッチングに続いて、残存
する窒化膜104xをマスクとして用いて、下層酸化膜
102をエッチングする。これにより、下層酸化膜10
2を貫通し、Si基板100の表面を露出させるコンタ
クトホール122が形成される。また、同時に、上層酸
化膜114にラインパターン形状の配線用溝124を形
成することができる(図17(D))。その後、スパッ
タ法もしくはメッキ法を用いてコンタクトホール122
内および配線用溝124内に配線金属126を埋め込む
(図17(E)および図20)。その後、CMP(化学
的機械研磨)処理により、埋め込んだ金属126の表面
を平坦にし、かつ上層酸化膜114の表面と実質的に同
等の高さになるまで研磨を行う。これにより、配線間の
コンタクトおよび配線を形成することができる。
化膜102に対するエッチングのマスクとして用いられ
た窒化膜104xは、一般的に誘電率が高く応力が大き
い膜であることが知られている。このため、エッチング
耐性を向上させるために窒化膜の膜厚を厚くしたり、ま
たは、半導体装置の製造工程の後工程で熱処理を行った
りすると、窒化膜にかかる応力が増加してしまう。これ
により、窒化膜にクラックが発生したり、窒化膜に形成
されたホールパターンが変形したりするという問題があ
る。また、窒化膜の膜厚が厚くなるのに伴って、配線遅
延の原因となる配線間容量が増加してしまうという問題
もある。
もしくは応力を低減させることができ、配線間容量の増
加を防ぐことのできる半導体装置の出現が望まれてい
た。また、製造中に窒化膜の応力の影響を回避できるよ
うな半導体装置の製造方法の出現が望まれていた。
導体装置によれば、下地と、下地上に形成されていて、
窒化膜パターン形成用溝を具えている下層酸化膜と、窒
化膜パターン形成用溝内のみに埋め込まれて、下層酸化
膜上に形成されている、ホールパターンを具えている窒
化膜パターンと、ホールパターン内から下層酸化膜を貫
通し、かつ下地の一部を露出するように形成されている
ホールと、窒化膜パターンを含む下層酸化膜上に形成さ
れている上層酸化膜と、上層酸化膜に、窒化膜パターン
の一部及びホールが露出するように形成されている配線
溝と、露出している窒化膜パターンの一部、ホール及び
配線溝を埋め込むように形成されている配線金属とを具
えた半導体装置において、窒化膜パターンは、その外形
が配線溝の外側を囲むような形状および大きさに形成さ
れており、かつ隣り合う窒化膜パターンとは離間してい
ることを特徴とする。
ターンは、その外形が配線溝の底部の外側を囲むような
形状および大きさに形成されている。そして、半導体装
置の構成上、配線溝およびホールを有する構造が離間し
て複数設けられている場合に、窒化膜パターンは、隣り
合う窒化膜パターン同士が接触しないような大きさおよ
び形状となっている。すなわち、窒化膜パターンの外形
は、1つの配線溝の底面の大きさよりも少し大きい程度
の大きさであるため、下層酸化膜の全上面の大きさより
はずっと小さくなる。よって、窒化膜の応力を従来より
も低減でき、かつ配線間容量の小さい半導体装置が得ら
れる。
施の形態につき説明する。なお、各図は発明を理解でき
る程度に各構成成分の形状、大きさおよび配置関係を概
略的に示してあるに過ぎず、したがってこの発明を図示
例に限定するものではない。また、図において、図を分
かり易くするために断面を示すハッチング(斜線)は一
部分を除き省略してある。
(1−5)工程を含むデュアル・ダマシン・プロセスを
用いて半導体装置を製造する例につき説明する。
の概略的な製造工程図であり、製造中の構造体の、配線
間コンタクト用のホールおよび配線用の溝の両方を有す
る位置で切った断面の切り口で示してある。また、図3
は、ホトリソグラフィで使用するマスクの概略的な構成
図である。
する(1−1工程)(図1(A))。
にCVD法を用いて、下層酸化膜12であるSiO2膜
を500〜800nmの厚さで形成する。
14を有する窒化膜パターン16を形成する(1−2工
程)(図1(A)〜図1(B))。
VD法により、窒化膜16xとしてSi3N4膜を150
〜300nmの厚さで形成する。その後、Si3N4膜1
6x上にレジスト膜を設けて、通常行われるホトリソグ
ラフィ技術を用いて窒化膜パターンに対応するレジスト
パターン18を形成する(図1(A))。
20の構成を図3に示す。このマスク20は、透明なマ
スク基板21と、このマスク基板21上に、後に設ける
配線(ライン)の幅W1よりも0.2〜1.0μm大き
い幅W2のラインパターン22と、配線間コンタクト用
のホールパターン24とを有している。ラインパターン
22は複数個あり、互いに平行に並んでいる。また、ホ
ールパターン24も、所要の個数設けられている。この
例では、配線幅W1を0.25〜1.0μmとし、ホー
ル径を0.1〜0.5μmとする。なお、ホール径が配
線幅W1よりも大きくなることはないようにする。
スト膜をエッチングすることにより、窒化膜パターン形
状に対応するレジストパターン18が形成される(図1
(A))。その後、このレジストパターン18をマスク
として用いてSi3N4膜16xに対してエッチングを行
うことにより、配線幅W1よりも0.2〜1.0μm大
きく、SiO2膜12の上面の大きさよりはずっと小さ
い、ホールパターン14を有する窒化膜パターン16が
得られる(図1(B))。
下層酸化膜12上に上層酸化膜26を形成する(1−3
工程)(図1(C))。
化膜26としてSiO2膜をCVD法を用いて、500
〜800nmの厚さに形成する(図1(C))。
ターン16を露出する配線溝28と、窒化膜パターン1
6をマスクとして用いて下層酸化膜12を貫通して下地
10の一部を露出するホール30とを、エッチング処理
によって連続形成する(1−4工程)(図2(A)〜図
2(B))。
iO2膜)26上にレジスト膜を形成した後、レジスト
膜をパターニングして、配線溝パターンが窓32となる
レジストパターン34を形成する。次に、レジストパタ
ーン34をマスクとして用いて、C4F8/O2/Arガ
ス系のガスによるドライエッチングによって、窓32か
ら露出する上層酸化膜26をエッチングする。また、こ
のドライエッチングは、中密度プラズマ(プラズマ密度
が1011〜1012cm-3)を用いた異方性エッチングと
する。上層酸化膜26のエッチングは、上層酸化膜26
と下層酸化膜12との間に介在している窒化膜パターン
16の表面が露出した時点で終了する(図2(A))。
これに続いて、上層酸化膜26の開口部の底面から露出
している窒化膜パターン16をマスクとして、ホールパ
ターン14から露出する下層酸化膜12をエッチングす
る。下層酸化膜12のエッチングは、ホールパターン1
4からSi基板10の表面が露出した時点で終了する。
これにより、配線溝28およびホール30が形成される
(図2(B))。
ーン16の一部の領域上および配線溝28内に配線金属
36を埋め込む(1−5工程:デュアル・ダマシン・プ
ロセス)(図2(C))。
CVD法によって、50nmの厚さでホール30および
溝28内に形成した後、続いてメッキ法によってCu3
6を、ホール30および配線溝28内に埋め込む。ま
た、バリアメタル層35によってホール30が埋め込ま
れてしまう場合には、配線溝28のみにCu36を埋め
込めばよいので、スパッタ法を用いて埋め込みを行って
も良い。また、この例では、配線容量を低減する目的か
ら配線金属36としてCuを用いたが、Al合金をメタ
ルとして用いて配線および配線間コンタクト部分を構成
することもできる。
P処理することによって、配線間コンタクトおよびメタ
ル配線を形成することができる(図2(C))。
に、窒化膜パターン16は、配線溝28の開口部よりも
0.2〜1.0μm大きくしたサイズで形成されてい
る。よって、窒化膜パターン16は、配線溝28および
ホール30を形成するエッチングでは、従来と同様に、
上層酸化膜26のエッチング終了後、ホールパターン1
4の内側以外の下層酸化膜12を露出させることなく、
この下層酸化膜12を保護するエッチングマスクとして
の役割を果たす。
2上の必要な部分にだけ設けており、このため従来より
も窒化膜パターン16の大きさは小さい。よって、窒化
膜パターン16の応力を従来よりも低減することができ
る。そして、これにより、応力に起因して窒化膜のクラ
ックが発生したり、形成されたホールが変形したりする
のを抑えることができる。
参考技術とは異なる方法で、窒化膜パターンを形成する
例につき説明する。
体装置の概略的な製造工程図であり、製造中の構造体
の、配線間コンタクト用のホールおよび配線用の溝の両
方を有する位置で切った断面の切り口で示してある。
し、参考技術と同様の点についてはその詳細な説明を省
略する。
する(2−1工程)(図4(A))。
基板10上にCVD法を用いてSiO2膜12を500
〜800nmの厚さで形成する。
ターン形成用溝42を形成する(2−2工程)(図4
(A)〜図4(B))。
ジスト膜を形成する。その後、図3のマスクの反転マス
クを用いて、ホトリソグラフィによってレジストパター
ン44を形成する(図4(A))。これにより得られる
レジストパターン44は、配線幅W1より0.2〜1.
0μm大きい幅を有するライン形状の窓46と、この窓
46内に形成されたホール形状の島48とを有してい
る。このレジストパターン44は、次のようにしても形
成できる。すなわち、SiO2膜12上にネガ型レジス
トを設けて、図3と同様のマスク20を用いてホトリソ
グラフィを行ってもよい(図4(A))。
として用いて、SiO2膜12に対してエッチングを行
い、100〜300nmの深さの窒化膜パターン形成用
溝42を形成する。このエッチングにより、窒化膜パタ
ーン形成用溝42内には、すなわちこの溝42に囲まれ
て、ホールパターン形状の島40が残存形成される(図
4(B))。
膜材料を埋め込んでホールパターン50xを有する窒化
膜パターン50を形成する(2−3工程)(図4
(C))。
窒化膜パターン形成用溝42に埋め込む。この後、この
窒化膜材料に対してCMP処理を行う。これにより、溝
42内に、ホールパターン50xを有し、配線幅W1よ
りも0.2〜1.0μm大きい窒化膜パターン50が形
成される(図4(C))。
膜12上に上層酸化膜26を形成する(2−4工程)
(図5(A))。
2上に上層酸化膜26としてSiO2膜をCVD法を用
いて500〜800nmの厚さに形成する(図5
(A))。
パターン50xを含む窒化膜パターン50の一部の領域
を露出する配線溝28と、ホールパターン50x内の下
層酸化膜12を貫通し、下地10の一部を露出するホー
ル30とを、同一のエッチング処理によって連続形成す
る(2−5工程)(図5(B))。
ーン50の一部の領域上および配線溝28内に配線金属
36を埋め込む(2−6)(図5(C))。
酸化膜26上に配線溝パターン形状の窓32を有するレ
ジストパターン34を形成した後、このレジストパター
ン34をマスクとして用いてドライエッチングを行う
(図5(B))。そして、このドライエッチングによっ
て形成されたホール30および配線溝28内にバリアメ
タル層35をCVD法によって形成した後、続いてこの
配線溝28およびホール30に配線金属36としてのC
uをメッキ法によって埋め込む。その後、配線溝から露
出するCu36の表面をCMP処理することによって、
Cu36の表面の高さを上層酸化膜26の上面の高さに
揃えることができる。そして、以上の工程を経ることに
より、配線間コンタクトおよびメタル配線を形成するこ
とができる(図5(C))。
に、参考技術と同様に、窒化膜パターン50を、パター
ンの外形が配線溝28を囲むような大きさに形成してい
る。より詳しくは、配線溝の開口径W1よりも0.2〜
1.0μm大きくしたサイズで形成している。よって、
窒化膜パターン50は、配線溝28およびホール30を
形成するエッチングでは、上層酸化膜26のエッチング
終了後、ホールパターン50x内以外の下層酸化膜12
を露出させることなく、従来と同様にこの下層酸化膜1
2を保護するエッチングマスクとしての役割を果たす。
ターン50を下層酸化膜12上の必要な部分にだけ設け
ているので、窒化膜パターンの大きさを従来よりも小さ
くすることができる。したがって、窒化膜パターン50
の応力を従来よりも低減することができる。そして、こ
れにより、応力に起因して窒化膜にクラックが発生した
り、形成されたホールが変形したりするのを抑えること
ができる。
参考技術および第1の実施の形態とは異なる方法で窒化
膜パターンを形成する例につき説明する。
体装置の概略的な製造工程図であり、製造中の構造体
の、配線間コンタクト用のホールおよび配線用の溝の両
方を有する位置で切った断面の切り口で示してある。
相違する点につき説明し、同様の点についてはその詳細
な説明を省略する。
する(3−1工程)(図6(A))。
形態と同様にして、Si基板10上にCVD法を用い
て、SiO2膜12を500〜800nmの厚さに形成
する。
線溝と同じ開口形状を有する溝52を形成する(3−2
工程)(図6(B))。
ジスト膜を形成する。その後、後に形成する配線溝と同
じ形状および大きさの窓パターンを有するマスクを用い
て、このレジスト膜に対してホトリソグラフィを行っ
て、レジストパターン54を形成する(図6(A))。
次に、このレジストパターン54をマスクとして用いて
SiO2膜12に対してエッチングを行い、100〜3
00nmの深さの溝52を形成する(図6(B))。
窒化膜56xを形成する(3−3工程)(図6
(C))。
膜を、溝52を含む下層酸化膜12上に、150〜30
0nmの厚さで形成する。
な形状および大きさで、かつ溝52の略中心の位置にホ
ールパターンが形成されるようにエッチングする。これ
により、ホールパターン64を有する窒化膜パターン5
6を形成する(3−4工程)(図6(C)〜図6
(D))。
膜56x上にレジスト膜を設け、図3と同様のマスクを
用いてホトリソグラフィ処理を行う。これにより、窒化
膜パターン形状に対応するレジストパターン58が得ら
れる。レジストパターン58は、後に設ける配線の幅W
1よりも0.2〜1.0μm大きい幅W2のラインパター
ン60を有し、かつ配線間コンタクト用のホールパター
ン62を有している(図6(C))。
して用いて、Si3N4膜56xに対してエッチングを行
うことにより、窒化膜パターン56が得られる(図6
(D))。このようにして得られた窒化膜パターン56
は、ホールパターン64を有し、かつ窒化膜パターン5
6の下に形成されている溝52の段差に起因して部分的
に厚く形成される。すなわち、下層酸化膜12に形成し
た溝52の側壁面周辺の(窒化膜パターンの)部分56
aの厚さは、溝52の底面上の(窒化膜パターンの)部
分56bの厚さよりも厚い。
膜12上に上層酸化膜26を形成する(3−5工程)
(図7(A))。
2膜)12上に上層酸化膜26としてSiO2膜をCVD
法を用いて500〜800nmの厚さに形成する。
ターン56のホールパターン64を含む一部の領域を露
出する配線溝28と、ホールパターン64内の下層酸化
膜12を貫通し、下地10の一部を露出するホール30
とを同一のエッチング処理によって形成する(3−6工
程)(図7(A)〜図7(B))。
1の実施の形態と同様にして、上層酸化膜26上に配線
溝パターン形状の窓32を有するレジストパターン34
を形成した後(図7(A))、このレジストパターン3
4をマスクとして用いてドライエッチングを行う。
6がエッチングされるが、形成される配線溝28の側壁
面周辺は、溝28の中央部分に比べてエッチングレート
が高い。このため、上層酸化膜26のエッチングが終了
した時点で、形成された配線溝28の側壁側の底面は過
剰にエッチングされる。また、上層酸化膜26のエッチ
ングは、窒化膜パターン56がストッパとして働いて終
了している。この例では、窒化膜パターン56を、配線
溝28の底面上の部分(中央付近)56bよりも側壁面
周辺の部分56aを厚く形成することができる。よっ
て、過剰なエッチングが行われても、窒化膜パターンの
領域56aの下側の下層酸化膜12を保護することがで
きる。また、過剰なエッチングとなる領域だけに部分的
に厚い窒化膜パターン56を設けているので、窒化膜パ
ターン56全体の厚さを厚くしないで済む。よって、製
造後の半導体装置の配線間容量を増大させるおそれはな
い(図7(B))。
ン56の一部の領域上および配線溝28内に配線金属3
6を埋め込む(3−7工程)(図7(C))。
成された配線溝28およびホール30にバリアメタル層
35をCVD法によって形成した後、続いてこの配線溝
28およびホール30に配線金属36としてのCuをメ
ッキ法によって埋め込む。その後、Cu36を埋め込ん
だ部分をCMP処理することによって、上層酸化膜26
およびCu36の露出した表面を平坦面にして、配線間
コンタクトおよびメタル配線を形成することができる
(図7(C))。
態と同様に、この実施の形態においても、窒化膜パター
ン56を配線溝28よりも0.2〜1.0μm大きくし
たサイズで形成しているので、配線溝28およびホール
30を形成するエッチングでは、上層酸化膜26のエッ
チング終了後、ホールパターン64内以外の下層酸化膜
12を露出させることなく、従来と同様に、この下層酸
化膜12を保護するエッチングマスクとしての役割を果
たす。
ターン56を下層酸化膜12上の必要な部分にだけ設け
る。これにより、従来よりも窒化膜パターンの大きさを
小さくすることができる。したがって、窒化膜パターン
56の応力を従来よりも低減することができる。そし
て、これにより、応力に起因して窒化膜のクラックが発
生したり、形成されたホールが変形したりするのを抑え
ることができる。
窒化膜パターンの端部にサイドウォールを形成する例に
つき説明する。
体装置の概略的な製造工程図であり、製造中の構造体
の、配線間コンタクト用のホールおよび配線用の溝の両
方を有する位置で切った断面の切り口で示してある。
態と相違する点につき説明し、同様の点についてはその
詳細な説明を省略する。
する(4−1工程)(図8(A))。
施の形態と同様にして、Si基板10上に、CVD法を
用いてSiO2膜12を500〜800nmの厚さに形
成する。
配線溝の外側を囲む領域に、ホールパターン14を有す
る窒化膜パターン16を形成する(4−2工程)(図8
(A)〜(図8(B))。
膜12上にCVD法により、窒化膜16xとしてSi3
N4膜を150〜300nmの厚さに形成する。その
後、Si3N4膜16x上にレジスト膜を設けて、ホトリ
ソグラフィ技術を用いて窒化膜パターンに対応するレジ
ストパターン18を形成する(図8(A))。その後、
レジスト膜パターン18をマスクとして用いてSi3N4
膜16xをエッチングすることによって、窒化膜パター
ン16を形成する。この実施の形態では、窒化膜パター
ン16を、後工程で設ける配線の幅W1よりも、0.2
〜1.0μm大きい幅W2のラインパターン16aと、
このラインパターン16a内に形成された配線間コンタ
クト用のホールパターン14とで構成されているものと
する。
て、窒化膜パターン16から露出する下層酸化膜12の
領域を、この領域の表面からこの下層酸化膜12の厚み
方向の一部分にわたってエッチングすることにより、少
なくともホールパターンから露出する下層酸化膜にサイ
ドウォール形成用溝を形成する(4−3工程)(図8
(B))。
として、ドライエッチングにより、下層酸化膜12の露
出部分を100〜300nmの深さにエッチングして、
サイドウォール形成用溝68を形成する。なお、溝68
の深さが100nmよりも浅くなると、エッチング制御
が困難となる。また、後に形成されるサイドウォールの
高さが低くなるために、エッチングストッパとしての効
果が不十分となってしまう。この点を考慮すると、溝6
8の深さは100〜300nmであるのが好ましい。サ
イドウォール形成用溝68は、窒化膜パターン16に設
けられたホールパターン14の内側の下層酸化膜の領域
66yに形成される。また、このエッチングにより、窒
化膜パターン16の外郭から外側の下層酸化膜の領域6
6xと窒化膜パターン16の上面との間に段差69が形
成される(図8(B))。
び窒化膜パターン16上にサイドウォール用膜70を形
成する(4−4工程)(図8(C))。
内、段差69上、窒化膜パターン16上および露出する
下層酸化膜12上に、CVD法によって、サイドウォー
ル用膜70としてのポリシリコン膜を、100〜300
nmの厚さに形成する(図8(C))。
窒化膜パターン16の表面を露出させるエッチングを行
うことにより、サイドウォール形成用溝68の側壁にサ
イドウォール72を形成する(4−5工程)(図8
(D))。
化膜パターン16の表面が露出するまで、Cl2ガス
(塩素ガス)を用いた異方性のドライエッチングを行
う。これにより、下層酸化膜12に形成されたサイドウ
ォール形成用溝68の側壁に、ポリシリコン膜のサイド
ウォール72が形成される。また、このドライエッチン
グにより段差69にもサイドウォール73が形成される
(図8(D))。
サイドウォール72および73から露出する下層酸化膜
12上および窒化膜パターン16上にわたって上層酸化
膜26を形成する(4−6工程)(図9(A))。
3上、サイドウォール72および73から露出する下層
酸化膜12上および窒化膜パターン16上に、上層酸化
膜26としてSiO2膜を500〜800nmの厚さに
形成する(図9(A))。この上層酸化膜26の形成は
CVD法により行う。
ルパターン14を含む窒化膜パターン16の一部の領域
を露出する配線溝28と、サイドウォール72から露出
する下層酸化膜12を貫通し、かつ下地10の一部を露
出するホール30とを同一のエッチング処理によって続
けて形成する(4−7工程)(図9(B))。
施の形態と同様にして、上層酸化膜26上にレジスト膜
を形成した後、このレジスト膜をパターニングして、配
線溝パターンが窓32となるレジストパターン34を形
成する。その後、このレジストパターン34をマスクと
して用いてドライエッチングを行うことにより、まず、
上層酸化膜26に配線溝28が形成される。配線溝28
の底面には窒化膜パターン16が露出している。これに
続いて、窒化膜パターン16とホールパターン14内に
形成されたサイドウォール72をマスクとして用いて、
サイドウォール72から露出する下層酸化膜12を、S
i基板10が露出するまでエッチングする。これによ
り、配線溝28と配線間コンタクト用のホール30が形
成される(図9(B))。
ール72上、露出した窒化膜パターン16の一部の領域
上および配線溝28内に配線金属36を埋め込む(4−
8工程)(図9(C))。
施の形態と同様にして、配線溝28およびホール30に
バリアメタル層35をCVD法によって形成した後、こ
の配線溝28およびホール30に、配線金属36として
のCuを、メッキ法によって埋め込む。その後、Cu3
6を埋め込んだ部分をCMP処理することによって、上
層酸化膜26およびCu36の露出した表面を平坦面に
して、配線間コンタクトおよびメタル配線を形成するこ
とができる(図9(C))。
の形態と同様に、この実施の形態においても、窒化膜パ
ターン16を、パターン16の外形が配線溝28の開口
径W1よりも0.2〜1.0μm大きくなるようなサイ
ズで形成しているので、配線溝28およびホール30を
形成するエッチングでは、上層酸化膜26のエッチング
終了後、ホールパターン14内以外の下層酸化膜12を
露出させることなく、この下層酸化膜12を保護するエ
ッチングマスクとしての役割を果たす。
ン16を下層酸化膜12上の必要な部分にだけ設けてい
る。このため、窒化膜パターンを従来よりも小さく形成
することができる。よって、窒化膜パターン16の応力
を従来よりも低減することができる。そして、これによ
り、応力に起因して窒化膜のクラックが発生したり、形
成されたホールが変形したりするのを抑えることができ
る。
層酸化膜12のエッチングの際、マスクとなる窒化膜パ
ターン16のエッチング耐性が低くなるホールパターン
14の端部(開口縁部分)周辺の下層酸化膜12の構造
に工夫をしてある。すなわち、窒化膜パターン16を形
成した直後に、この窒化膜パターン16をマスクとし
て、予め下層酸化膜12のホール形成予定領域にサイド
ウォール形成用溝68を形成しておく(図8(B)参
照)。そして、このサイドウォール形成用溝68に、窒
化膜に対してよりも、SiO2膜に対するエッチング選
択比が高いポリシリコン膜でサイドウォール72を形成
している(図8(D)参照)。このため、ホール30を
形成する時の下層酸化膜12のエッチングでは、サイド
ウォール72がマスクとなり、サイドウォール72から
露出している下層酸化膜12の領域がエッチングされ
る。このため、窒化膜パターン16の端部が過剰にエッ
チングされるおそれはない。また、例えば、窒化膜パタ
ーン16のホールパターン14のホール径を、ホトリソ
グラフィで形成できる限界の小さい径として設けた場
合、この径よりもさらに小さい径のホールを形成するこ
とができる。
て、第3の実施の形態とは異なる、サイドウォールを利
用した窒化膜パターンの形成例につき説明する。
半導体装置の概略的な製造工程図であり、製造中の構造
体の、配線間コンタクト用のホールおよび配線用の溝の
両方を有する位置で切った断面の切り口で示してある。
施の形態と相違する点につき説明し、同様の点について
はその詳細な説明を省略する。
する(5−1工程)(図10(A))。
3の実施の形態と同様にして、Si基板10上にCVD
法を用いてSiO2膜12を500〜800nmの厚さ
に形成する。
線溝と同じ開口形状を有する溝52を形成する(5−2
工程)(図10(A))。
て、後に設ける配線溝と同じ形状および大きさ(開口
径)の溝52を、ホトリソグラフィおよびこれに続くエ
ッチング処理によって、100〜300nmの深さに形
成する(図10(A))。この溝52の深さは、第3の
実施の形態と同様に、エッチング制御性および後に形成
されるサイドウォールの高さを考慮して決められる。
サイドウォール用膜74を形成する(5−3工程)(図
10(B))。
2上の全面に、サイドウォール用膜74としてポリシリ
コン膜をCVD法を用いて100〜300nmの厚さに
形成する(図10(B))。
層酸化膜12の表面を露出させるエッチングを行うこと
により、溝52の側壁にサイドウォール76を形成する
(5−4工程)(図10(C))。
て、溝52以外の下層酸化膜12の表面および溝52の
底面が露出するまで、Cl2ガスを用いた異方性のドラ
イエッチングを行う。これにより、溝52の側壁面にポ
リシリコン膜のサイドウォール76が形成される(図1
0(C))。
ール76から露出する溝52内およびこの溝の周辺の下
層酸化膜12上の領域にわたって、ホールパターン64
を有する窒化膜パターン56を形成する(5−5工程)
(図10(D)〜図11(A))。
含む溝52内および下層酸化膜12上に、CVD法を用
いて、窒化膜(Si3N4膜)56xを150〜300n
mの厚さに形成する(図10(D))。その後、このS
i3N4膜56x上にレジスト膜を設けて、ホトリソグラ
フィ技術を用いて窒化膜パターンに対応するレジストパ
ターン58を形成する。その後、レジストパターン58
をマスクとして用いてSi3N4膜56xをエッチングす
る。このエッチングによるSi3N4膜の残存部分が、窒
化膜パターン56を形成する。この窒化膜パターン56
は、溝52内と、この溝52の周辺部の、下層酸化膜1
2の領域面上に形成される。得られる窒化膜パターン5
6は、後工程で設けられる配線の幅W1よりも0.2〜
1.0μm大きい幅W2のラインパターンと、このライ
ンパターン内に形成された配線間コンタクト用のホール
パターン64とで構成されている(図11(A))。
膜12上に上層酸化膜26を形成する(5−6工程)
(図11(B))。
層酸化膜12上に、上層酸化膜26としてSiO2膜を
CVD法により500〜800nmの厚さに形成する
(図11(B))。この上層酸化膜26はCVD法によ
り形成する。
パターン64を含む窒化膜パターン56の一部の領域を
露出する配線溝28と、ホールパターン64内の下層酸
化膜12を貫通し、下地10の一部を露出するホール3
0とを同一のエッチング処理によって連続形成する(5
−7工程)(図11(C))。
3の実施の形態と同様にして、上層酸化膜26上にレジ
スト膜を形成した後、このレジスト膜をパターニングし
て、配線溝パターンが窓32となるレジストパターン3
4を形成する。その後、このレジストパターン34をマ
スクとして用いてドライエッチングを行うことにより、
まず、上層酸化膜26に配線溝28が形成される。配線
溝28の底面には窒化膜パターン56が露出している。
これに続いて、窒化膜パターン56をマスクとして用い
て、ホールパターン64から露出する下層酸化膜12
を、Si基板10が露出するまでエッチングする。これ
により、配線溝28と配線間コンタクト用のホール30
が形成される(図11(C))。
ーン56の一部の領域上および配線溝28内に配線金属
36を埋め込む(5−8工程)(図11(D))。
3の実施の形態と同様にして、配線溝28およびホール
30に、バリアメタル層35をCVD法によって形成し
た後、続いてこの配線溝28およびホール30に配線金
属36としてのCuをメッキ法によって埋め込む。その
後、Cu36を埋め込んだ部分をCMP処理することに
よって、上層酸化膜26およびCu36の露出した表面
を平坦面にして、配線間コンタクトおよびメタル配線を
形成することができる(図11(D))。
の実施の形態と同様に、この実施の形態においても、窒
化膜パターン56を、パターン56の外形が配線溝28
の開口径W1よりも0.2〜1.0μm大きくなるよう
に形成しているので、配線溝28およびホール30を形
成するエッチングでは、上層酸化膜26のエッチング終
了後、ホールパターン64内以外の下層酸化膜12を露
出させることなく、従来と同様に、この下層酸化膜12
を保護するエッチングマスクとしての役割を果たす。
ターン56を下層酸化膜12上の必要な部分にだけ設け
る。これにより、従来よりも窒化膜パターンの大きさを
小さくすることができる。したがって、窒化膜パターン
56の応力を従来よりも低減することができる。そし
て、これにより、応力に起因して窒化膜のクラックが発
生したり、形成されたホールが変形したりするのを抑え
ることができる。
化膜12上に上層酸化膜26が形成された後、上層酸化
膜26に配線溝28を形成し、これと同時に下層酸化膜
12に配線間コンタクト用のホール30を形成するエッ
チングを行う。このとき、上層酸化膜26上に配線溝形
状に対応するレジストパターン34を形成するが、レジ
ストパターン34を設ける位置にずれが生じても、形成
された配線溝28から露出する窒化膜パターン56の部
分は、その下にサイドウォール76が介在しているため
に、厚い膜となっている。このため、窒化膜パターン5
6の下に位置する下層酸化膜12の領域を好ましく保護
することができる。
て、参考技術の変形例につき説明する。
半導体装置の概略的な製造工程図であり、製造中の構造
体の、配線間コンタクト用のホールおよび配線用の溝の
両方を有する位置で切った断面の切り口で示してある。
また、図14は、ホトリソグラフィで使用するマスクの
概略的な構成図である。
4の実施の形態と相違する点につき説明し、同様の点に
ついてはその詳細な説明を省略する。
に下層酸化膜12を形成する(1−1工程と同様)(図
12(A))。この例では、下地10としてのSi基板
上にCVD法を用いて、下層酸化膜12であるSiO2
膜を500〜800nmの厚さで形成する。
14を有する窒化膜パターン16を形成する(1−2工
程と類似)(図12(A)〜図12(B))。
VD法により、窒化膜16xとしてSi3N4膜を50n
mの厚さで形成する。その後、Si3N4膜16x上にレ
ジスト膜を設けて、通常行われるホトリソグラフィ技術
を用いて窒化膜パターンに対応するレジストパターン8
0を形成する(図12(A))。
82の構成を図14に示す。このマスク82は、透明な
マスク基板84と、このマスク基板84上に、後に設け
る配線(ライン)の幅W1と実質的に同じ幅のラインパ
ターン86と、配線間コンタクト用のホールパターン8
8とを有している。ラインパターン86は複数個あり、
互いに平行に並んでいる。また、ホールパターン88
も、所要の個数設けられている。この例では、配線幅
(ライン幅)W1を0.25〜1.0μmとし、ホール
径を0.1〜0.5μmとする。なお、ホール径が配線
幅W1よりも大きくなることはないようにする。
スト膜をエッチングすることにより、窒化膜パターン形
状に対応するレジストパターン80が形成される(図1
2(A))。その後、このレジストパターン80をマス
クとして用いてSi3N4膜16xに対してエッチングを
行うことにより、配線幅W1と同じ大きさの外形でかつ
ホールパターン14を有する窒化膜パターン16が得ら
れる(図12(B))。
下層酸化膜12上に上層酸化膜26を形成する(1−3
工程と同様)(図12(C))。
化膜26としてSiO2膜をCVD法を用いて、500
〜800nmの厚さに形成する(図12(C))。
ターン16を露出する配線溝28と、窒化膜パターン1
6をマスクとして用いて下層酸化膜12を貫通して下地
10の一部を露出するホール30とを、同じエッチング
処理によって連続形成する(1−4工程の変形)(図1
3(A)〜図13(B))。
(SiO2膜)26上にレジスト膜を形成した後、レジ
スト膜をパターニングして、配線溝パターンが窓32と
なるレジストパターン34を形成する。次に、レジスト
パターン34をマスクとして用いて、CH2F2ガスが含
有させてある反応ガスを用いてドライエッチングを行
う。ここでは、C4F8/O2/Ar/CH2F2を20/
6/400/10sccmという流量比で含んでいるガスを
用いて、窓32から露出する上層酸化膜26をエッチン
グする。上層酸化膜26のエッチングは、上層酸化膜2
6と下層酸化膜12との間に介在している窒化膜パター
ン16の表面が露出した時点で終了する。反応ガス中に
CH2F2ガスが含まれていると、エッチングにより形成
される配線溝の内壁面から底部の窒化膜パターン16上
にかけて反応生成物が付着する。これにより、形成され
た配線溝28の内壁面はテーパー面となっている(図1
3(A))。これに続いて、上層酸化膜26の開口部の
底面から露出している窒化膜パターン16をマスクとし
て、ホールパターン14から露出する下層酸化膜12を
エッチングする。窒化膜パターン16上には上層酸化膜
26のエッチングによる反応生成物が付着しており(図
示せず)、これが保護膜の役割を果たす。よって、窒化
膜パターン16は、通常の厚さ(150〜300nm)
よりも薄い(50nm)が、上記保護膜が形成されてい
るために、マスクとして十分使用できる。下層酸化膜1
2のエッチングは、ホールパターン14からSi基板1
0の表面が露出した時点で終了する。これにより、配線
溝28およびホール30が形成される(図13
(B))。
パターン16の部分をエッチング除去する。この実施の
形態では、エッチングガスとして、CHF3/CF4の混
合ガスを用いる。そして、その下の下層酸化膜12をエ
ッチングすることのないよう、酸化膜に対する窒化膜の
エッチング選択比が高くなる条件でエッチングを行う。
よって、ここでは、CHF3およびCF4の混合比をCH
F3:CF4=3:1(流量比)とCHF3リッチとなる
ようにする。このような条件にすることによって、酸化
膜に対する窒化膜のエッチング選択比を5程度にするこ
とが可能である。これにより、配線溝28から露出して
いる窒化膜パターン16の部分16yを除去することが
できる(図13(C))。
金属36を埋め込む(1−5工程と同様:デュアル・ダ
マシン・プロセス)(図13(D))。
CVD法によって、50nmの厚さでホール30および
溝28内に形成した後、続いてメッキ法によってCu3
6を、ホール30および配線溝28内に埋め込む。ま
た、バリアメタル層35によってホール30が埋め込ま
れてしまう場合には、配線溝28のみにCu36を埋め
込めばよいので、スパッタ法を用いて埋め込みを行って
も良い。また、この例では、配線容量を低減する目的か
ら配線金属36としてCuを用いたが、Al合金をメタ
ルとして用いて配線および配線間コンタクト部分を構成
することもできる。
P処理することによって、配線間コンタクトおよびメタ
ル配線を形成することができる(図13(D))。
に、窒化膜パターン16は、配線溝28の開口径と同じ
サイズでしかも通常よりも薄く形成されている。そし
て、配線溝28およびホール30を形成するエッチング
では、CH2F2が含有されたガスを用いている。このた
め、形成後の配線溝28はテーパー状となり、上層酸化
膜26のエッチング終了後、ホールパターン14の内側
以外の下層酸化膜12を露出させることなく、この下層
酸化膜12を保護するエッチングマスクとしての役割を
果たす。
2上の必要な部分にだけ設けているので従来よりも窒化
膜パターン16の大きさは小さい。さらにその厚さも従
来より薄く形成されている。よって、窒化膜パターン1
6の応力を従来よりも低減することができる。そして、
これにより、応力に起因して窒化膜のクラックが発生し
たり、形成されたホールが変形したりするのを抑えるこ
とができる。
ホールを形成するエッチングに用いる反応ガスとしてC
4F8/O2/Ar/CH2F2の混合ガスを用いたが、C4
F8、O2、ArおよびCOのうちから3種類または4種
類を組み合わせた混合ガスにCH2F2ガスを含有させて
もよい。例えば、C4F8/O2/Ar/CO/CH2F2
や、C4F8/Ar/CO/CH2F2といった組み合わせ
が考えられる。
出する窒化膜パターンを除去するエッチングに、CHF
3/CF4の混合ガスを用いたが、フッ素系ガスとしてS
F6を用いることもできる。また、酸化膜に対する窒化
膜のエッチング選択比を高くするには、エッチングガス
中に添加されるO2ガスの添加量を少なくしてもよい。
ーン16の部分16yを除去する工程は、この実施の形
態でしか行っていないが、参考技術、第1、第2、第3
及び第4の実施の形態にも適用可能である。
る。図15を参照して、第5の実施の形態の変形例につ
き説明する。
概略的な製造工程図であり、製造中の構造体の、配線間
コンタクト用のホールおよび配線用の溝の両方を有する
位置で切った断面の切り口で示してある。
き説明し、同様の点についてはその詳細な説明を省略す
る。
地10上に下層酸化膜12を形成した後、下層酸化膜1
2上にホールパターン14を有する窒化膜パターン16
を形成する(図12(A)〜図12(B)参照)。その
後、窒化膜パターン16を覆うように、下層酸化膜12
上に上層酸化膜26を形成する(図12(C)参照)。
次に、上層酸化膜26を貫通して窒化膜パターン16を
露出する配線溝28と、窒化膜パターン16をマスクと
して用いて下層酸化膜12を貫通して下地10の一部を
露出するホール30とを、同じエッチング処理によって
連続形成する(図13(A)〜(図13(B)参照)。
ーン16の部分をエッチング除去する。この実施の形態
では、このエッチングをウエットエッチングにより行
う。その際、酸化膜に対する窒化膜のエッチング選択比
が高い条件で行う。そこで、エッチャントとして、この
例ではH3PO4を用いる。
うエッチング槽内に入れて、160℃になるまで加熱す
る。次に、図13(B)で示される状態にある構造体を
このエッチング槽内のH3PO4に浸漬する。この例で
は、窒化膜パターンの厚さが50nmである。また、H
3PO4による窒化膜のエッチングレートは約60nm/
分である。これより、浸漬時間は約1分間とする。その
後、純水で構造体を洗浄した後、乾燥処理を行う。
26との間に介在していた窒化膜パターン16をほとん
ど全て除去することができる(図15(A))。
ール30および配線溝に配線金属36を埋め込む。ま
ず、バリアメタル層35をCVD法によって、ホール3
0および配線溝28内に形成した後、続いてメッキ法に
よってCu36を、ホール30および配線溝28内に埋
め込む。その後、上層酸化膜26の上面が露出するまで
上層酸化膜26の上側からCMP処理を行うことによっ
て、配線間コンタクトおよびメタル配線を形成すること
ができる(図15(B))。
膜が除去されている。この構成であれば窒化膜のクラッ
クや窒化膜の応力に起因するホールの変形を防ぐことが
できる。また、窒化膜が介在していないので配線間容量
の大幅な低減が図れる。
ら露出する窒化膜パターン16を除去するエッチャント
としてH3PO4を用いたが、これに限られるものではな
く、酸化膜に対する窒化膜のエッチング選択比が高くな
るような条件を達成できるエッチャントであれば、他の
材料を用いてもよい。
ーン16をウエットエッチングによって除去する工程
は、この実施の形態でしか行っていないが、第1〜第5
の実施の形態に適用してもよい。
2、第3、第4、第5及び第6の実施の形態で形成され
る半導体装置の下地の上面に下層配線領域が形成されて
いるような構成の半導体装置を例に挙げて、以下に説明
する。
までの下地に対する処理工程図であり、断面の切り口で
示してある。
は下層配線領域90が形成されている。この下層配線領
域90は、下地10に設けられたコンタクトホール91
の内壁にバリアメタル92が設けられていて、このバリ
アメタル92上にコンタクトホール91を埋め込むよう
に配線金属94であるCuが形成されている。この例で
は、配線金属94の厚さを500〜600nmとする
(図16(A))。
て、拡散防止膜95を形成する。この例では、拡散防止
膜95をシリコン窒化膜とする。そして、CVD法を用
いて30〜50nmの厚さに形成する(図16
(B))。
ニングを行い、下地10の下層配線領域90上にのみ拡
散防止膜95xを残存させる。
に、下層配線領域90上を被覆するレジストパターン9
6を形成した後(図16(C))、このレジストパター
ン96をマスクとして用いて異方性のドライエッチング
により拡散防止膜95を除去する。エッチングガスとし
ては、例えばCHF3/COの混合ガスを用いる。
ことにより、下層配線領域90上のみに拡散防止膜95
xが設けられた下地10が得られる(図16(D))。
第3、第4、第5及び第6の実施の形態で説明したよう
に、拡散防止膜95xを含む下地10上に下層酸化膜を
形成する。
0が形成されている下地10の上面10aには、拡散防
止膜95xが下層配線領域90上のみに設けられている
ので、下地10とこの上に設けられる下層酸化膜との間
の容量を最低限に抑えることができる。このため、この
実施の形態と参考技術、第1、第2、第3、第4、第5
及び第6の実施の形態のうちのいずれかを組み合わせる
ことによって、半導体装置の全体的な配線容量の低減化
が図れる。また、窒化膜の応力の影響を従来よりも大幅
に低減することができる。
発明の半導体装置によれば、下地と、この下地上に形成
された下層酸化膜と、この下層酸化膜上に設けられたホ
ールパターンを有する窒化膜パターンと、上記下層酸化
膜を貫通するホールと、窒化膜パターンを覆うように下
層酸化膜上に設けられた上層酸化膜と、上層酸化膜に設
けられ、かつホールパターンを含む窒化膜パターンの一
部が露出する配線溝と、ホールおよび配線溝を埋め込ん
でいる配線金属とを具えた半導体装置であって、上記窒
化膜パターンは、配線溝の外側を囲むような形状および
大きさとなるように形成されている。また、この窒化膜
パターンは隣り合う窒化膜パターンとは接触しない。
来の窒化膜の大きさよりも小さいので、窒化膜の応力を
従来よりも低減でき、配線間容量の小さい半導体装置が
得られる。
具えた半導体装置を製造する方法は、以下の工程を含ん
でいる。下地上に下層酸化膜を形成する工程(1−
1)。下層酸化膜上にホールパターンを有する窒化膜パ
ターンを形成する工程(1−2)。窒化膜パターンを覆
うように下層酸化膜上に上層酸化膜を形成する工程(1
−3)。上層酸化膜を貫通して窒化膜パターンを露出す
る配線溝と、窒化膜パターンをマスクとして用いて下層
酸化膜を貫通して下地の一部を露出するホールとを同じ
エッチング処理によって連続形成する工程(1−4)。
ホール内、露出した窒化膜パターンの一部の領域上およ
び配線溝内に配線金属を埋め込む工程(1−5)。
の外側を囲む大きさおよび形状の外形を有する窒化膜パ
ターンを形成する。窒化膜パターンは、配線溝とホール
とを連続形成するとき(1−4工程)に、配線溝よりも
開口部の小さいホールを形成するためのマスクとして用
いられる。すなわち、窒化膜パターンは、ホール形成部
分以外の下層酸化膜の上面を覆うマスクである。このと
き、窒化膜パターンは、配線溝から露出する下層酸化膜
のホール形成領域以外の領域を被覆していればよい。よ
って、応力の大きい窒化膜パターンを最低限の被覆領域
に形成することにより、その応力を従来よりも低減する
ことができる。そして、応力に起因して窒化膜のクラッ
クが発生したり、形成されたホールが変形したりするの
を抑えることができる。
略的な製造工程図であり、構造体の断面の切り口で示し
てある。
造工程図である。
構成図である。
装置の概略的な製造工程図であり、構造体の断面の切り
口で示してある。
造工程図である。
装置の概略的な製造工程図であり、構造体の断面の切り
口で示してある。
造工程図である。
装置の概略的な製造工程図であり、構造体の断面の切り
口で示してある。
造工程図である。
体装置の概略的な製造工程図であり、構造体の断面の切
り口で示してある。
の製造工程図である。
体装置の概略的な製造工程図であり、構造体の断面の切
り口で示してある。
の製造工程図である。
な構成図である。
半導体装置の概略的な製造工程図であり、構造体の断面
の切り口で示してある。
体装置の概略的な製造工程図であり、構造体の断面の切
り口で示してある。
工程図である。
クの平面図である。
用のマスクの平面図である。
る。
ーン 16,50,56:窒化膜パターン 16a,22,60,86:ラインパターン 16x,56x,104:窒化膜(Si3N4膜) 16y:窒化膜パターンの部分 18,34,44,54,58,80,96,110,
120:レジストパターン 20,82:マスク 21,84:マスク基板 26,114:上層酸化膜(SiO2膜) 28:配線溝 30:ホール 32,46:窓 35:バリアメタル層 36,126:配線金属(Cu、メタル) 40:ホールパターン形状の島 42:窒化膜パターン形成用溝 48:島 52:溝 56a:側壁面周辺の部分 56b:底面上の部分 62:(レジストパターンの)ホールパターン 66x:窒化膜パターンの外郭から外側の下層酸化膜の
領域 66y:ホールパターンの内側の下層酸化膜の領域 68:サイドウォール形成用溝 69:段差 70,74:サイドウォール用膜(ポリシリコン膜) 72,73,76:サイドウォール 90:下層配線領域 91,122:コンタクトホール 92:バリアメタル 94:配線金属(Cu) 95:拡散防止膜 95x:拡散防止膜の残存部分 106:ホール形成用のマスク 108:ホール形状の窓 104x:残存する窒化膜 116:配線パターン形成用のマスク 118:配線パターン形状の窓 124:配線用溝
Claims (15)
- 【請求項1】 下地と、該下地上に形成されていて、窒
化膜パターン形成用溝を具えている下層酸化膜と、前記
窒化膜パターン形成用溝内のみに埋め込まれて、前記下
層酸化膜上に形成されている、ホールパターンを具えて
いる窒化膜パターンと、前記ホールパターン内から前記
下層酸化膜を貫通し、かつ前記下地の一部を露出するよ
うに形成されているホールと、前記窒化膜パターンを含
む前記下層酸化膜上に形成されている上層酸化膜と、該
上層酸化膜に、前記窒化膜パターンの一部及び前記ホー
ルが露出するように形成されている配線溝と、露出して
いる前記窒化膜パターンの一部、前記ホール及び前記配
線溝を埋め込むように形成されている配線金属とを具え
た半導体装置において、 前記窒化膜パターンは、その外形が前記配線溝の外側を
囲むような形状および大きさに形成されており、かつ隣
り合う窒化膜パターンとは離間していることを特徴とす
る半導体装置。 - 【請求項2】 下地と、該下地上に形成されていて、配
線溝と同じ開口形状を有する溝を具えている下層酸化膜
と、前記溝及び前記溝の側壁面を含む前記下層酸化膜上
に設けられていて、前記溝の略中心の位置に形成されて
いるホールパターンを具えている窒化膜パターンと、前
記ホールパターン内から前記下層酸化膜を貫通し、かつ
前記下地の一部を露出するように形成されているホール
と、前記窒化膜パターンを含む前記下層酸化膜上に形成
されている上層酸化膜と、該上層酸化膜に、前記ホール
パターンを含む前記窒化膜パターンの一部及び前記ホー
ルが露出するように形成されている配線溝と、露出して
いる前記窒化膜パターンの一部、前記ホール及び前記配
線溝を埋め込むように形成されている配線金属とを具え
た半導体装置において、 前記窒化膜パターンは、その外形が前記配線溝の外側を
囲むような形状および大きさに形成されており、かつ隣
り合う窒化膜パターンとは離間していることを特徴とす
る半導体装置。 - 【請求項3】 下地と、該下地上に形成されている下層
酸化膜と、該下層酸化膜上に形成された窒化膜をエッチ
ングすることにより形成されているラインパターン及び
該ラインパターン内に形成されているホールパターンを
有する窒化膜パターンと、前記ホールパターンから露出
する前記下層酸化膜に形成されているサイドウォール形
成用溝と、該サイドウォール形成用溝の側壁に形成され
るサイドウォールと、該サイドウォールから露出する下
層酸化膜を貫通し、かつ前記下地の一部を露出するよう
に形成されているホールと、前記窒化膜パターンを含む
前記下層酸化膜上に形成されている上層酸化膜と、該上
層酸化膜に、前記ホールパターンを含む前記窒化膜パタ
ーンの一部、前記サイドウォール及び前記ホールが露出
するように形成されている配線溝と、露出している前記
窒化膜パターンの一部、前記サイドウォール、前記ホー
ル及び前記配線溝を埋め込むように形成されている配線
金属とを具えた半導体装置において、 前記窒化膜パターンは、その外形が前記配線溝の外側を
囲むような形状および大きさに形成されており、かつ隣
り合う窒化膜パターンとは離間していることを特徴とす
る半導体装置。 - 【請求項4】 下地と、該下地上に形成されていて、配
線溝と同じ開口形状を有する溝を具えている下層酸化膜
と、前記溝の側壁に形成されているサイドウォールと、
該サイドウォール上及び前記下層酸化膜上にわたって形
成されていて、前記サイドウォールから露出している前
記溝内の前記下層酸化膜をさらに露出させるように形成
されているラインパターン及び該ラインパターン内に形
成されているホールパターンを有する窒化膜パターン
と、露出している前記溝内の前記下層酸化膜を貫通し、
かつ前記下地の一部を露出するように形成されているホ
ールと、前記窒化膜パターンを含む前記下層酸化膜上に
形成されている上層酸化膜と、該上層酸化膜に、前記ホ
ールパターンを含む前記窒化膜パターンの一部及び前記
ホールが露出するように形成されている配線溝と、露出
している前記窒化膜パターンの一部、前記ホール及び前
記配線溝を埋め込むように形成されている配線金属とを
具えた半導体装置において、 前記窒化膜パターンは、その外形が前記配線溝の外側を
囲むような形状および大きさに形成されており、かつ隣
り合う窒化膜パターンとは離間していることを特徴とす
る半導体装置。 - 【請求項5】 請求項1〜4のいずれか一項に記載の半
導体装置において、前記窒化膜パターンは、前記配線溝
の0.2〜1.0μm外側を囲むような形状および大き
さに形成されていることを特徴とする半導体装置。 - 【請求項6】 請求項1〜5のいずれか一項に記載の半
導体装置において、 前記下地の上面の一部の領域が下層配線領域であり、前
記ホールは下層配線領域に達していて、該ホールの外側
の前記下層配線領域上にのみ拡散防止膜が形成されてい
ることを特徴とする半導体装置。 - 【請求項7】 下地上に下層酸化膜を形成する工程と、 該下層酸化膜の領域内に窒化膜パターン形成用溝を形成
する工程と、 該窒化膜パターン形成用溝に窒化膜材料を埋め込んで、
ホールパターンを有する窒化膜パターンを形成する工程
と、 該窒化膜パターンを含む前記下層酸化膜上に上層酸化膜
を形成する工程と、 該上層酸化膜を貫通して、前記ホールパターンを含む前
記窒化膜パターンの一部の領域を露出する配線溝と、前
記ホールパターン内の前記下層酸化膜を貫通し、前記下
地の一部を露出するホールとを、エッチング処理によっ
て連続形成する工程と、 前記ホール内、露出した窒化膜パターンの一部の領域上
および前記配線溝内に配線金属を埋め込む工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項8】 下地上に下層酸化膜を形成する工程と、 該下層酸化膜に、後に形成する配線溝と同じ開口形状を
有する溝を形成する工程と、 該溝内を含む下層酸化膜上に窒化膜を形成する工程と、 該窒化膜をエッチングすることにより、前記溝の外側を
囲むような形状および大きさで、かつ前記溝の略中心の
位置にホールパターンを有する窒化膜パターンを形成す
る工程と、 該窒化膜パターンを含む前記下層酸化膜上に上層酸化膜
を形成する工程と、 該上層酸化膜を貫通し、前記ホールパターンを含む前記
窒化膜パターンの一部の領域を露出する配線溝と、前記
ホールパターン内の前記下層酸化膜を貫通し、前記下地
の一部を露出するホールとをエッチング処理によって連
続形成する工程と、 前記ホール内、露出する窒化膜パターンの一部の領域上
および前記配線溝内に配線金属を埋め込む工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項9】 下地上に下層酸化膜を形成する工程と、 該下層酸化膜上の、後に形成される配線溝の外側を囲む
領域に、ホールパターンを有する窒化膜パターンを形成
する工程と、 該窒化膜パターンをマスクにして、該窒化膜パターンか
ら露出する前記下層酸化膜の領域をエッチングすること
により、少なくとも前記ホールパターンから露出する下
層酸化膜にサイドウォール形成用溝を形成する工程と、 前記サイドウォール形成用溝内および前記窒化膜パター
ン上にサイドウォール用膜を形成する工程と、 該サイドウォール用膜に対して前記窒化膜パターンの表
面を露出させるエッチングを行うことにより、前記サイ
ドウォール形成用溝の側壁にサイドウォールを形成する
工程と、 該サイドウォール上、該サイドウォールから露出する下
層酸化膜上および前記窒化膜パターン上に上層酸化膜を
形成する工程と、 該上層酸化膜を貫通し、前記ホールパターンを含む前記
窒化膜パターンの一部の領域を露出する前記配線溝と、
前記サイドウォールから露出する下層酸化膜を貫通し、
前記下地の一部を露出するホールとを、エッチング処理
によって連続形成する工程と、 前記ホール内、露出したサイドウォール上、露出した窒
化膜パターンの一部の領域上および前記配線溝内に配線
金属を埋め込む工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項10】 下地上に下層酸化膜を形成する工程
と、 該下層酸化膜に、後に形成する配線溝と同じ開口形状を
有する溝を形成する工程と、 該溝内を含む下層酸化膜上にサイドウォール用膜を形成
する工程と、 該サイドウォール用膜に対して前記下層酸化膜の表面を
露出させるエッチングを行うことにより、溝の側壁にサ
イドウォールを形成する工程と、 該サイドウォール上、該サイドウォールから露出する溝
内および該溝周辺の前記下層酸化膜の領域にわたって、
ホールパターンを有する窒化膜パターンを形成する工程
と、 該窒化膜パターン上を含む前記下層酸化膜上に上層酸化
膜を形成する工程と、 該上層酸化膜を貫通して、前記ホールパターンを含む前
記窒化膜パターンの一部の領域を露出する配線溝と、前
記ホールパターン内の前記下層酸化膜を貫通し、前記下
地の一部を露出するホールとをエッチング処理によって
連続形成する工程と、 前記ホール内、露出した窒化膜パターンの一部の領域上
および前記配線溝内に配線金属を埋め込む工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項11】 請求項7〜10いずれか一項に記載の
半導体装置の製造方法において、 前記窒化膜パターンの外形を、前記配線溝より0.2〜
1.0μm外側を囲むような形状および大きさの外形と
することを特徴とする半導体装置の製造方法。 - 【請求項12】 請求項7〜11のいずれか一項に記載
の半導体装置の製造方法において、 前記配線溝とホールとを連続形成する工程後であって、
前記配線金属を埋め込む工程前に、少なくとも前記配線
溝から露出している窒化膜パターンの部分を、酸化膜に
対する窒化膜のエッチング選択比が大きい条件でエッチ
ング除去する工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項13】 請求項12に記載の半導体装置の製造
方法において、 前記エッチング除去は、フッ素系ガスを用いたドライエ
ッチングにより行われることを特徴とする半導体装置の
製造方法。 - 【請求項14】 請求項12に記載の半導体装置の製造
方法において、 前記エッチング除去は、ウエットエッチングにより行わ
れることを特徴とする半導体装置の製造方法。 - 【請求項15】 請求項7〜14のいずれか一項に記載
の半導体装置の製造方法において、 前記下層酸化膜を形成する工程の前に、 前記下地上面に拡散防止膜を形成する工程と、 該拡散防止膜に対してパターニングを行い、前記下地の
下層配線領域上にのみ拡散防止膜を残存させる工程とを
含むことを特徴半導体装置の製造方法。
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JP2009182181A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置 |
JP5242282B2 (ja) * | 2008-07-31 | 2013-07-24 | 株式会社東芝 | 半導体装置とその製造方法 |
US8637395B2 (en) * | 2009-11-16 | 2014-01-28 | International Business Machines Corporation | Methods for photo-patternable low-k (PPLK) integration with curing after pattern transfer |
CN103187265B (zh) * | 2011-12-31 | 2016-02-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
CN103295955B (zh) * | 2012-03-02 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
CN107591357B (zh) * | 2016-07-07 | 2020-09-04 | 中芯国际集成电路制造(北京)有限公司 | 互连结构及其制造方法 |
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Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
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US5612254A (en) * | 1992-06-29 | 1997-03-18 | Intel Corporation | Methods of forming an interconnect on a semiconductor substrate |
JPH06140396A (ja) * | 1992-10-23 | 1994-05-20 | Yamaha Corp | 半導体装置とその製法 |
JP2840228B2 (ja) | 1995-11-10 | 1998-12-24 | 松下電器産業株式会社 | 埋め込み配線形成方法 |
JPH09139429A (ja) * | 1995-11-10 | 1997-05-27 | Nippon Steel Corp | 半導体装置の製造方法 |
JPH09306988A (ja) * | 1996-03-13 | 1997-11-28 | Sony Corp | 多層配線の形成方法 |
JP4022954B2 (ja) * | 1997-01-29 | 2007-12-19 | ソニー株式会社 | 複合材料及びその製造方法、基体処理装置及びその作製方法、基体載置ステージ及びその作製方法、並びに基体処理方法 |
US5904565A (en) * | 1997-07-17 | 1999-05-18 | Sharp Microelectronics Technology, Inc. | Low resistance contact between integrated circuit metal levels and method for same |
JP3445495B2 (ja) * | 1997-07-23 | 2003-09-08 | 株式会社東芝 | 半導体装置 |
US5882996A (en) * | 1997-10-14 | 1999-03-16 | Industrial Technology Research Institute | Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer |
JPH11317451A (ja) | 1998-05-07 | 1999-11-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH11330046A (ja) | 1998-05-08 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
JP3186040B2 (ja) * | 1998-06-01 | 2001-07-11 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2000106396A (ja) * | 1998-09-29 | 2000-04-11 | Sharp Corp | 半導体装置の製造方法 |
JP2000150644A (ja) | 1998-11-10 | 2000-05-30 | Mitsubishi Electric Corp | 半導体デバイスの製造方法 |
US6316349B1 (en) * | 1998-11-12 | 2001-11-13 | Hyundai Electronics Industries Co., Ltd. | Method for forming contacts of semiconductor devices |
US6372636B1 (en) * | 2000-06-05 | 2002-04-16 | Chartered Semiconductor Manufacturing Ltd. | Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene |
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