JP3454467B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、単結晶シリコンな
どの半導体基板上やガラスなどの絶縁基板上などに形成
される半導体装置およびその製造方法に関するものであ
り、特に、その電極あるいは配線材料に使用される多結
晶シリコン膜に関するものである。

【０００２】

【従来の技術】近年、大型で高解像度の液晶表示装置
や、低コスト化のためドライバー回路を同一基板上に形
成したモノリシック型の液晶表示装置、高速で高解像度
の密着型イメージセンサー、三次元ＩＣなどへの実現に
向けて、ガラスなどの絶縁基板上や絶縁膜上に高性能な
半導体素子を形成する試みがなされている。通常、上述
の装置に用いられる半導体素子には、薄膜状のシリコン
半導体を用いるのが一般的である。そして、このような
薄膜状のシリコン半導体としては、アモルファスシリコ
ン半導体からなるものと結晶性を有するシリコン膜から
なるものとの２つに大別される。

【０００３】このアモルファスシリコン半導体は、作成
温度が低いために気相法で比較的容易に作成することが
可能であり、量産性に富むために最も一般的に用いられ
ている。しかしながら、アモルファス半導体は、結晶性
を有するシリコン半導体に比べて導電性などの物性が劣
るという問題を有していた。したがって、今後、上述し
たような装置のより高速特性を実現するために、上記結
晶性を有するシリコン半導体からなる薄膜状半導体装置
の製造方法の確立が強く求められていた。なお、結晶性
を有するシリコン半導体としては、多結晶シリコンおよ
び微結晶シリコンなどが知られている。

【０００４】そして、この多結晶シリコン薄膜は、各種
の電極、配線材料あるいは低抵抗体として、半導体デバ
イスの形成材料として重要な役割を担っており、例え
ば、メモリーデバイスにおける容量電極、ゲート電極、
あるいはデバイス活性層と配線層の埋設材料などに適用
されて、近年、液晶表示装置の液晶駆動素子の活性層と
して用いることも実用化されている。

【０００５】この多結晶シリコン薄膜を得る方法として
は、 （１）成膜時に結晶性を有する膜を直接成膜する。 （２）予め基板に成膜したアモルファスな半導体膜に強
い光エネルギーを照射することによって、アモルファス
半導体に結晶性を有せしめる。 （３）予め基板にアモルファスな半導体膜を成膜してお
き、これを加熱して熱エネルギーを加えることによっ
て、アモルファス半導体に結晶性を有せしめる。といっ
た主に３つの方法が知られている。

【０００６】しかしながら、上記（１）の方法では、成
膜工程と同時に結晶化が進行するので、大粒径の結晶性
シリコンを得るには厚膜化が不可欠であり、良好な半導
体物性を有する膜を基板上に全面にわたって成膜するこ
とが技術的に困難である。しかも、平均結晶粒径が小さ
いために低抵抗化が難しく、また、成膜温度が６００℃
以上と高いので、安価なガラス基板が使用できず、より
高価な基板を使用しなくてはならないというコストの問
題がある。

【０００７】これに対して、上記（２）の方法では、溶
融固化過程の結晶化現象を利用しているために、得られ
る結晶粒径は小さいものの、結晶粒界が良好に処理され
て、高品質な結晶性シリコンを得ることができる。しか
しながら、このような方法においては、現在最も一般的
に利用されているエキシマレーザーを使用する場合を例
に取ると、レーザー光の安定性が十分ではないので、大
面積基板の全面を均一に処理する際に、均一な結晶性を
有するシリコン膜を得ることが難しく、したがって、同
一基板上に均一な特性の複数の半導体素子を得ることが
困難であるという問題がある。さらにこの場合、レーザ
ー光の照射面積が小さいために、スループットが低いと
いう問題がある。

【０００８】また、上記（３）の方法は、上記（１）、
（２）の方法に比べると、大面積に対応できるという利
点があり、この方法で形成した多結晶シリコン膜を電極
材料に用いた例が、特開平６−３１４６６１号公報およ
び特開平６−９７１９４号公報などで提案されている。
しかしながら、この方法によれば、アモルファスシリコ
ンの結晶化にために、６００℃以上の高温で数十時間に
わたる加熱処理を必要としており、したがって、安価な
ガラス基板を使用して製造コストを削減し、かつスルー
プットを向上させるためには、加熱結晶化処理におい
て、処理温度を低下させて、かつ処理時間を短縮させる
という相反する問題点を同時に解決する必要がある。ま
た、この（３）の方法では、固相結晶化現象を利用して
いるために、結晶粒が基板面に平行に広がって、得られ
る結晶粒径は数μｍと比較的大きい粒径を持つものさえ
現れる。ところが、成長した粒径同士がぶつかり合って
粒界が形成されるため、その粒界はキャリアに対するト
ラップ準位として働いてＴＦＴの移動度を低下させる原
因となり、また、リン、ボロンなどの不純物も粒界に偏
析してしまうために低抵抗化の妨げになるという問題が
ある。

【０００９】このような上記（３）の方法を応用して、
より低温かつ短時間の加熱処理で、高品質で均一な結晶
性を有するシリコン膜を作成する方法が、特開平６−３
３３８２４号公報、特開平６−３３３８２５号公報およ
び特開平８−３３０６０２号公報などで提案されてい
る。これらの公報によれば、アモルファスシリコン膜の
表面に、ニッケルなどの金属元素を微量に導入し、その
後、加熱処理を行うことによって、６００℃以下の低い
処理温度で且つ数時間程度の短い処理時間でアモルファ
スシリコンの結晶化を行っている。

【００１０】上述の方法における結晶化のメカニズム
は、先ず金属元素を核とした結晶核の発生が早期に起こ
り、その後、その金属元素が触媒となって結晶成長を促
進して、結晶化が急激に進行することによると理解され
る。その意味で、以下このような機能を有する金属元素
を触媒元素と呼ぶものとする。これらの触媒元素を用い
て結晶化された結晶性シリコン膜は、通常の固相成長法
によって結晶化されたシリコン膜が双晶構造であるのに
対して、何本もの柱状結晶で構成されている。さらに、
それぞれの柱状結晶内部は単結晶に近い状態になってお
り、良好な結晶性を有している。

【００１１】

【発明が解決しようとする課題】上述したように、特開
平３−３１４６６１号公報および特開平６−９７１９４
号公報にもあるように、触媒元素無しでアモルファスシ
リコン膜に熱エネルギーを加えて結晶化させる場合に
は、６００℃以上の高温が必要である。この場合、高温
にするほど結晶化は速くなるものの、核発生密度が高く
なるため結晶粒径が小さくなってしまうため、結晶粒径
を大きくして低抵抗にするためには、結晶化が起きる最
低温度で長時間かけて結晶化する必要が生じてしまう。

【００１２】また、この特開平６−９７１９４号公報で
は、６００℃で３０時間の熱処理を行っており非常に処
理時間が長くなっている。さらに、成長した結晶粒同士
がぶつかり合って粒界が形成されるため、その粒界はキ
ャリアに対するトラップ準位として働き、また不純物の
偏析が起き活性化可能な不純物量が低下するために、低
抵抗化の妨げになってしまうという欠点を有している。
また、ガラス上に半導体デバイスを形成する際には、６
００℃以上の高温アニールができないことから、１００
０℃程度の高温アニールによって結晶性を向上させるこ
とは不可能である。

【００１３】さらに、特開平３−３１４６６１号公報に
も記載されているように、多結晶シリコン膜の膜厚が１
００ｎｍ以下にまで薄くなると抵抗率が高くなるという
傾向がある。特に膜厚が５０ｎｍ以下になると急激に抵
抗率が増加するため、高集積化した半導体デバイスの各
種電極材料に適用する際には大きな障害となってしま
う。この原因は、膜厚が薄くなるにつれて多結晶シリコ
ンの結晶粒径が小さくなり、結晶性の低下および粒界に
偏析する不純物量が増加して活性可能な不純物原子数が
不足するからであると考えられる。

【００１４】本発明は、上述したような問題点に鑑みて
なされたものであり、低温かつ短い処理時間で、低抵抗
な多結晶シリコン薄膜を薄い膜厚で提供することを目的
とするものである。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
基板上に島状に形成された第１の多結晶シリコン膜と、
該第１の多結晶シリコン膜を覆うように形成されたゲー
ト絶縁膜と、前記第１の多結晶シリコン膜においてＴＦ
Ｔのソースおよびドレインとして機能する領域以外の領
域に対応して前記ゲート絶縁膜上に２５ｎｍ以上、８０
ｎｍ以下の厚さを有して形成されており、アモルファス
シリコン膜に触媒元素を添加して加熱することにより結
晶化した第２の多結晶シリコン膜と、該第２の多結晶シ
リコン膜上に形成されたゲート電極とを具備し、前記第
１の多結晶シリコン膜には、ＴＦＴのソースおよびドレ
インとして機能する領域に接して、該領域よりも不純物
濃度が低いＬＤＤ領域がそれぞれ設けられており、前記
ゲート電極が、各ＬＤＤ領域に対応した部分が取り除か
れた状態になっていることを特徴としており、そのこと
により上記目的が達成される。

【００１６】前記第２の多結晶シリコン膜における前記
触媒元素の濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^−３
以上、１×１０^１９ａｔｏｍｓ／ｃｍ^−３以下であるこ
とが望ましい。

【００１７】また、本発明は、前記半導体装置の製造方
法であって、基板上に第１の多結晶シリコン膜を島状に
形成する工程と、該第１の多結晶シリコン膜を覆うよう
にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上
に、アモルファスシリコン膜に触媒元素を添加して加熱
することにより結晶化して第２の多結晶シリコン膜を形
成する工程と、該第２の多結晶シリコン膜上にアルミニ
ウム膜を形成する工程と、該アルミニウム膜および第２
の多結晶シリコン膜を、前記第１の多結晶シリコン膜に
おけるＴＦＴのソースおよびドレインとして機能する領
域以外の領域に対応して形成するパターニング工程と、
パターニングされた該アルミニウム膜をマスクとして前
記第１の多結晶シリコン膜に不純物を注入する工程と、
前記第１の多結晶シリコン膜においてＴＦＴのＬＤＤと
して機能する領域に対応する該アルミニウム膜部分を取
り除く工程と、該アルミニウム膜をマスクとして前記第
１の多結晶シリコン膜に不純物を注入する工程と、前記
アルミニウム膜を取り除いて、注入された不純物を活性
化した後に、前記第２の多結晶シリコン膜上にゲート電
極を形成する工程とを包含することを特徴としており、
そのことにより上記目的が達成される。

【００１８】前記第２の多結晶シリコン膜を形成する工
程において、前記触媒元素が回転塗布法により前記アモ
ルファスシリコン膜上に添加されることが望ましい。

【００１９】前記アモルファスシリコン膜上に添加され
る触媒元素は、ＮｉまたはＮｉを含む複数の元素である
ことが望ましい。

【００２０】

【００２１】前記触媒元素が添加された前記アモルファ
スシリコン膜を加熱する工程は、５００℃以上、６２０
℃以下の温度範囲内で行われることが望ましい。

【００２２】また、前記アモルファスシリコン膜は、２
５ｎｍ以上、８０ｎｍ以下の厚さを有することが望まし
い。

【００２３】

【００２４】前記パターニング工程は、ＢＣｌ_３、ＨＣ
ｌを含む塩素系ガスを用いるリアクティブイオンエッチ
ング法により行われることが望ましい。

【００２５】以下、本発明の作用について説明する。

【００２６】本発明は、半導体装置の電極材料、特にゲ
ート電極としてアモルファスシリコン膜を触媒元素によ
り結晶化した多結晶シリコンを用いるものである。な
お、この触媒元素により結晶化を行うメカニズムについ
て以下に説明する。

【００２７】まず、触媒元素とアモルファスシリコンと
の反応によって、触媒元素のシリサイドが形成される。
この触媒元素のシリサイドは、結晶化の初期において結
晶核として機能する。触媒元素は、その単独状態ではア
モルファスシリコン結晶化のための触媒として作用せ
ず、シリコンと結合してシリサイドを形成することによ
って触媒作用を有するようになると考えられる。この理
由は、触媒元素のシリサイドが有する結晶構造が、アモ
ルファスシリコンを結晶化する際の一種の鋳型のように
作用して結晶化を促進すると考えられるからである。

【００２８】この結晶核（触媒元素のシリサイド）を構
成している触媒元素は、アモルファスシリコン／結晶化
領域の境界に存在する。これは、ケミカルポテンシャル
の相違の点で、アモルファスシリコン／結晶化領域の境
界に存在することにより、最もエネルギー的に安定な状
態が得られるという理由による。

【００２９】アモルファスシリコンの結晶化が進行する
につれて、アモルファスシリコン／結晶化領域の境界は
移動し、同時に結晶核を構成する触媒元素も結晶核の周
りのアモルファス領域に結晶化を伴いながら移動する。
これにより、アモルファスシリコンの更なる結晶化が促
進され、シリコン膜の全面が結晶化されて、アモルファ
ス／結晶化領域の境界部がなくなると結晶化が終了す
る。

【００３０】これらの触媒元素により結晶化が助長され
て結晶成長した結晶性シリコン膜は、通常の固相成長法
で結晶化したシリコン膜が双晶構造であるのに対して、
何本もの柱状結晶で構成されており、それぞれの柱状結
晶内部は単結晶に近い状態となっている。

【００３１】一方、通常の固相成長法で結晶化した場合
は、成長した結晶粒同士がぶつかり合って粒界が形成さ
れるため、その粒界はキャリアに対するトラップ準位と
して働き、また、リン、ボロンなどの不純物も粒界に偏
析してしまうため、低抵抗化の妨げとなってしまうとい
う欠点を有している。このため、図４にも示すように、
触媒元素を用いた場合には結晶性が通常の固相成長法で
結晶化した多結晶シリコン膜よりも高く、より低抵抗な
多結晶シリコン膜を得ることが可能となる。

【００３２】また、触媒元素の濃度が低い場合にはシリ
コン膜全面を結晶化することができず、触媒元素の濃度
が高い場合には核発生密度が高くなって結晶粒径が小さ
くなってしまう。このため、触媒元素の濃度としては、
１×１０¹⁶ａｔｏｍｓ／ｃｍ^-3〜１×１０¹⁹ａｔｏｍｓ
／ｃｍ^-3の範囲内に収めることが望ましい。

【００３３】なお、触媒元素の添加については回転塗布
法により行うことで、簡便でかつ濃度制御を容易に行う
ことができる。このとき、触媒元素を溶かす溶液として
エタノールを用いることにより、大型の基板であっても
均一い添加することが可能となる。

【００３４】また、本発明の触媒元素としては、Ｎｉ、
Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａ
ｌ、Ｉｓ、Ｓｎ、Ａｌ、Ｓｄを利用することが可能であ
り、これらから選ばれた１種または複数の元素を用いる
ことで、微量で結晶化助長効果を得ることができる。さ
らに、これらの元素の中でも、特にＮｉ元素を用いるこ
とにより顕著な効果を得ることができる。この理由とし
て次のようなモデルが考えられる。触媒元素は単独では
作用せず、シリコンと結合してシリサイド化することで
結晶成長を助長する。そのときの結晶構造が、アモルフ
ァスシリコン膜結晶化時に一種の鋳型のように作用して
結晶化を促すといったモデルである。Ｎｉは２つのＳｉ
と化合してＮｉＳｉ₂で表されるシリサイドを形成す
る。ＮｉＳｉ₂は蛍石型の結晶構造を有し、単結晶シリ
コンのダイヤモンド構造と非常に類似している。しか
も、ＮｉＳｉ₂の格子定数は、５．４０６Ａであり、結
晶シリコンの格子定数（５．４３０Ａ）と非常に近い。
このため、ＮｉＳｉ₂はアモルファスシリコン膜を結晶
化させる際に最適な鋳型となり、本発明においても触媒
元素としてＮｉを用いることが最も望ましい。

【００３５】ここで、触媒元素を添加したアモルファス
シリコン膜を加熱処理で結晶化する際には、アモルファ
スシリコン膜の中で自然核発生が生じると、触媒元素に
より成長してきた結晶は自然核発生により生じた核と衝
突して、成長結晶の曲がりや分岐が生じ、結晶性が悪化
するとともに、その衝突位置に触媒元素がトラップされ
てしまう。そのため、シリコン膜の内部で触媒元素は拡
散するが、シリコン膜に自然核発生が生じないような温
度で加熱処理を行うことが望ましい。具体的には、５０
０〜６２０℃が好ましく、このため、ガラス基板などの
６００℃以下のプロセスが要求される材料についても適
用することが可能となる。

【００３６】また、本発明におけるアモルファスシリコ
ン膜は、２５〜８０ｎｍの膜厚であることが望ましい。
これは、アモルファスシリコン膜の膜厚が２５ｎｍより
も薄い場合には、アモルファスシリコンから十分な結晶
を得ることができず、また、膜厚が８０ｎｍよりも厚い
場合には、シリコン中の柱状結晶構造が２層構造となっ
てしまうため結晶性が悪化してしまうという問題が生じ
てしまうからである。

【００３７】また、多くの触媒元素はシリサイド化合物
としてシリコン中に存在しているので、シリコン膜、触
媒元素および触媒元素のシリサイド化合物が同時に除去
されることが望ましい。この方法としては、フッ化水素
酸と硝酸との混合液によるウエットエッチング除去法が
あるが、微細加工には不適切であることから、微細加工
に適したドライエッチングによる除去が望ましい。これ
は、塩素ガスやＢＣｌ₃、ＨＣｌを含む塩素系ガスを用
いたリアクティブ・イオン・エッチング（ＲＩＥ）法を
用いることにより、シリコン膜とともに触媒元素および
触媒元素のシリサイド化合物も同時にエッチングされ
て、除去領域における残渣のない洗浄な状態のエッチン
グ領域が得られる。

【００３８】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。

【００３９】（実施の形態１）本発明を用いた実施の形
態１について図面を用いて説明する。図１は、基板上に
ゲート電極を形成する際の工程を示した断面図であり、
（Ａ）〜（Ｅ）の順にしたがって工程が順次進行する。

【００４０】まず、図１（Ａ）に示すように、Ｓｉ基板
１０１を熱酸化して、該Ｓｉ基板上に１００ｎｍの膜厚
のゲート酸化膜１０２を形成する。

【００４１】次に、図１（Ｂ）に示すように、ゲート酸
化膜１０２上に、減圧ＣＶＤ装置を用いて２５〜８０ｎ
ｍのアモルファスシリコン膜１０３ａを成膜する。な
お、本実施の形態１では、このときの成膜条件として、
基板温度４７０℃、圧力０．１５Ｔｏｒｒ、反応ガスと
してＳｉ₂Ｈ₆を用いた。

【００４２】そして、このアモルファスシリコン膜１０
３ａの上面に、回転塗布法によりニッケル１０４を表面
濃度約１×１０¹²〜１×１０¹⁴ａｔｏｍｓ／ｃｍ²、本
実施の形態１では、３×１０¹²ａｔｏｍｓ／ｃｍ²で添
加した。このような表面濃度でニッケル１０４を添加す
ることにより、最終的な多結晶シリコン膜における触媒
元素の濃度は、１×１０¹⁶〜１×１０¹⁹ａｔｏｍｓ／ｃ
ｍ^-3となる。

【００４３】その後、図１（Ｃ）に示すように、この基
板を不活性雰囲気下で約５００〜６２０℃の温度で数時
間にわたって加熱処理を施すことにより、多結晶シリコ
ン膜１０３ｂを得る。なお、本実施の形態１では、窒素
雰囲気下で約５４０℃の温度で約２時間の熱処理を行っ
た。なお、この窒素雰囲気下で約５４０℃の温度で約２
時間の熱処理では、触媒元素なしでは結晶の核発生は起
こらず、全面触媒元素による結晶化が起こる。

【００４４】次に、図１（Ｄ）に示すように、基板に向
かってイオンドーピング法により、不純物（リン）１０
５をドーピングした。この工程においては、ドーピング
ガスとしてホスフィン（ＰＨ₃）を用い、加速電圧を約
６０〜９０ｋＶ、ドーズ量を８×１０¹⁵〜３×１０¹⁶ｃ
ｍ^-2として行うが、本実施の形態１では、加速電圧を約
８０ｋＶ、ドーズ量を２×１０¹⁶ｃｍ^-2として行った。

【００４５】そして、図１（Ｅ）に示すように、注入し
たリンの活性化およびイオンドーピングによるシリコン
膜ダメージの回復のために、９００℃、約１時間程度の
加熱処理を行うことにより、低抵抗多結晶シリコン薄膜
１０３ｃが得られる。

【００４６】上述したような方法によれば、結晶化の時
間を数十時間から２時間程度に短縮することができる。
また、結晶性は２５〜８０ｎｍが最もよいことから、１
００ｎｍ以下の薄膜であっても結晶粒界に偏析する不純
物は少なく、低抵抗な多結晶シリコン膜となっている。

【００４７】なお、この本実施の形態１により得られた
多結晶シリコン膜は、ゲート電極材料やデバイス活性層
と配線層とのコンタクト埋設材料として用いることが可
能である。

【００４８】本実施の形態１では、リン（Ｐ）のドープ
膜についてのみ説明したが、ドーパント不純物が砒素
（Ａｓ）あるいはボロン（Ｂ）であってもよい。

【００４９】（実施の形態２）本発明を用いた実施の形
態２について図面を用いて説明する。本実施の形態にお
いては、Ｎチャネル型ＴＦＴを備える半導体装置および
その製造方法について、より詳細には、画素用ＴＦＴを
備える液晶表示装置用アクティブマトリクス基板の製造
方法について、図２および図３を参照しながら説明す
る。Ｎチャネル型ＴＦＴを備える半導体装置のうち、特
に液晶表示用アクティブマトリクス基板は、基板上に数
十万から数百万のＮチャネル型ＴＦＴを均一に作製する
必要がある。なお、本実施の形態２で説明されるＴＦＴ
は、他のアクティブマトリクス型のドライバー回路、画
素部分、および薄膜集積回路を構成する素子などにも利
用可能である。

【００５０】図２（Ａ）〜（Ｃ）は、本実施の形態２に
おける画素用ＴＦＴを備える液晶表示用アクティブマト
リクス基板の製造工程を説明する概略部分平面図であ
り、図３（Ａ）〜（Ｆ）は、基板上にＮチャネル型ＴＦ
Ｔを作成する際の工程を示した概略部分断面図である。
なお、実際には、液晶表示用アクティブマトリクス基板
には、数十万個以上のＴＦＴが形成されるが、図１
（Ａ）〜（Ｃ）では、３行×４列の計１２個のＴＦＴに
ついて説明するものとする。

【００５１】まず、図３（Ａ）に示すように、ガラス基
板（コーニング１７３７）２０１の上面全体に、プラズ
マＣＶＤ法により厚さ約２５〜８０ｎｍ、本実施の形態
２では約３０ｎｍの真性（Ｉ型）のアモルファスシリコ
ン膜（ａ−Ｓｉ膜）２０２ａを成膜した。

【００５２】次に、図３（Ｂ）に示すように、ガラス基
板２０１に向かってレーザー光２０３を照射することに
より、多結晶シリコン膜２０２ｂを得た。このときのレ
ーザー光２０３としては、ＸｅＣｌエキシマレーザー
（波長３０８ｎｍ、パルス幅４０ｎｍ）を用い、レーザ
ー光２０３の照射条件としては、照射時にガラス基板２
０１を約２００〜４５０℃、本実施の形態２では４００
℃に加熱して、エネルギー密度約２５０〜４５０ｍＪ／
ｃｍ²、本実施の形態２では３６０ｍＪ／ｃｍ²で照射し
た。また、レーザー光２０３のビームサイズは、ガラス
基板２０１上で１５０ｍｍ×１ｍｍの長尺形状になるよ
うに成型されており、この長尺方向に対して垂直方向に
０．１ｍｍのステップ幅で順次走査を行った。

【００５３】次に、図３（Ｃ）および図２（Ａ）に示す
ように、ガラス基板２０１上の不要な部分の多結晶シリ
コン膜２０２ｂを除去して素子間の分離を行い、多結晶
シリコン膜２０２ｂを島状に形成した。その後、この島
状の多結晶シリコン２０２ｂを覆うようにゲート絶縁膜
として厚さ２０〜１５０ｎｍ、本実施の形態２では約１
００ｎｍの酸化シリコン膜２０４をプラズマＣＶＤ法に
より形成した。

【００５４】そして、この酸化シリコン膜２０４上に
は、プラズマＣＶＤ法により厚さ２５〜８０ｎｍ、本実
施の形態２では約６０ｎｍのリンドープのアモルファス
シリコン膜（ａ−Ｓｉ）２０５ａを成膜した。なお、こ
のときの反応ガスとしてはＰＨ₃とＳｉＨ₄との混合比が
１：２０の混合ガスおよびＨ₂を用いた。このリンドー
プアモルファスシリコン膜２０５ａ上にニッケル２０６
を回転塗布法により表面濃度約１×１０¹²〜１×１０¹⁴
ａｔｏｍｓ／ｃｍ²、本実施の形態２では５×１０¹²ａ
ｔｏｍｓ／ｃｍ²で添加した。このような表面濃度でニ
ッケル２０６を添加することにより、最終的な多結晶シ
リコン膜における触媒元素の濃度は、１×１０¹⁶〜１×
１０¹⁹ａｔｏｍｓ／ｃｍ^-3となる。

【００５５】その後、図３（Ｄ）および図２（Ｂ）に示
すように、この基板を不活性雰囲気下で約５００〜６２
０℃の温度で数時間にわたって加熱処理を施すことによ
り、多結晶シリコン膜２０５ｂを得る。なお、本実施の
形態２では、窒素雰囲気下で約５５０℃の温度で約３時
間の熱処理を行った。また、この窒素雰囲気下で約５５
０℃の温度で約３時間の熱処理では、触媒元素なしでは
結晶の核発生は起こらず、全面触媒元素による結晶化が
起こる。さらに、スパッタリング法によって、厚さ約４
００〜８００ｎｍ、本実施の形態２では６００ｎｍのア
ルミニウム膜２０７をパターニング形成することによっ
て、ゲート電極であるアルミニウム電極とゲートバスラ
インとを一体的に同時形成した。

【００５６】ここで、アルミニウム電極、多結晶シリコ
ン膜、触媒元素、およびシリサイド化合物がエッチング
されるように、塩素系のガスでドライエッチングを行っ
た。ここでは、まず２０ｍＴｏｒｒでＢＣｌ₃のみでエ
ッチングし、次いで、８ｍＴｏｒｒでＢＣｌ₃とＣｌ
₂（混合比１：４）でエッチングし、最後に、９０ｍＴ
ｏｒｒでＣＦ₄とＯ₂（混合比１：１０）でエッチングを
行った。

【００５７】この状態で、イオンドーピング法によりア
ルミニウム膜２０７をマスクとして、基板上面から不純
物（リン）２０８を注入した。これにより、図３（Ｄ）
に示すように、不純物が注入された領域２０９、２１０
と、不純物が注入されていない領域とが形成され、この
不純物が注入された領域２０９および２１０は、ＴＦＴ
のソース／ドレイン領域として機能する。なお、このド
ーピング工程においては、ドーピングガスとしてホスフ
ィン（ＰＨ₃）を用い、加速電圧を約５〜２０ｋＶ、本
実施の形態２では１０ｋＶ、ドーズ量を約１×１０¹⁵〜
８×１０¹⁵ｃｍ^-2、本実施の形態２では約２×１０¹⁵ｃ
ｍ^-2として行った。さらに、図示していないが、このア
ルミニウム膜２０７を陽極酸化して表面に酸化物層を形
成した。この陽極酸化は酒石酸が１〜５％含まれたエチ
レングリコール溶液中で、まず一定電流の下で約２２０
Ｖまで電圧を上昇させ、その状態を約１時間保持して行
った。このようにして得られた酸化物層は約２００ｎｍ
の厚さを有していた。その後、アルミニウム膜２０７の
陽極酸化膜の部分を取り除いた。

【００５８】次に、図３（Ｅ）に示すように、イオンド
ーピング法によりアルミニウム膜２０７をマスクとし
て、基板上面から不純物（リン）２１２を注入した。こ
れにより、図３（Ｅ）に示すように、不純物が注入され
た領域２０９、２１０と比較して不純物濃度が低いＬＤ
Ｄ領域２１３、２１４が形成される。なお、上述したア
ルミニウム膜２０７の陽極酸化膜厚がＬＤＤ領域２１
３、２１４を形成する長さになることから、ＬＤＤ領域
２１３、２１４の長さについては上述した陽極酸化工程
により制御することが可能である。また、このドーピン
グ工程においては、ドーピングガスとしてホスフィン
（ＰＨ₃）を用い、加速電圧を約６０〜１００ｋＶ、本
実施の形態２では９０ｋＶ、ドーズ量を約５×１０¹²〜
１×１０¹⁴ｃｍ^-2、本実施の形態２では約１×１０¹³ｃ
ｍ^-2として行った。

【００５９】続いて、アルミニウム膜２０７を取り除
き、基板を６００℃で約８時間の加熱処理を行って、不
純物（リン）を活性化した。そして、再度多結晶シリコ
ン膜２０５ｂ上にアルミニウム膜２０７をゲート電極と
して形成した。

【００６０】次に、図３（Ｆ）に示すように、プラズマ
ＣＶＤ法によって、酸化シリコン膜または窒化シリコン
膜を厚さ約６００ｎｍで基板上面に成膜して、層間絶縁
膜２１５を形成した。そして、この層間絶縁膜２１５に
コンタクトホールを形成して、このコンタクトホールを
含む層間絶縁膜２１５上に金属材料、例えば窒化チタン
とアルミニウムの２層膜からなるＴＦＴのソース電極配
線２１６を形成した。また、このＴＦＴは画素電極をス
イッチングする素子であるため、ＴＦＴの一方のドレイ
ン電極配線２１６には透明電極であるＩＴＯなどにより
画素電極２１７を形成した。

【００６１】最後に、１気圧の水素雰囲気下で温度約４
１０℃、約６０分間のアニールを行って、図２（Ｃ）お
よび図３（Ｆ）に示すようなＴＦＴ基板を作製した。な
お、このＴＦＴを保護するために、ＴＦＴ上に窒化シリ
コンなどからなる保護膜を必要に応じて形成してもよ
い。

【００６２】以上、本実施の形態２では、基板上に画素
電極をスイッチングする素子の作製例について説明した
が、本発明は上述した実施の形態に限定されるものでは
なく、本発明の技術的思想に基づく各種の変形が可能で
あり、例えばアクティブマトリクス型の液晶周辺回路や
一般の薄膜集積回路を形成するＮ型ＴＦＴとＰ型ＴＦＴ
とを相補的に構成したＣＭＯＳ構造の回路を基板上に作
製するような場合にも適用することが可能である。

【００６３】また、本実施の形態２では、ゲート電極用
のアモルファスシリコン膜をデポする際に不純物（リ
ン）の混合ガスとしてドープしているが、例えば実施の
形態１に記載したように、イオンドーピング法によって
不純物をドーピングすることも可能である。その際に
は、ソース・ドレイン領域を形成するための不純物ドー
プの工程を兼ねることにより、工程数を増やすことなく
不純物をドープすることが可能になる。また、逆に実施
の形態１における電極用アモルファスシリコンをデポす
る際に不純物（リン）の混合ガスとしてドープすること
も可能である。

【００６４】

【発明の効果】本発明によれば、結晶性が良好で、かつ
不純物が結晶粒界に偏析しにくい多結晶シリコン膜を電
極材料として用いた半導体装置を簡便な製造プロセス、
低コストで実現することが可能となる。

【図面の簡単な説明】

【図１】図１（Ａ）〜（Ｅ）は、本実施の形態１におけ
る基板上にゲート電極を形成する際の工程を示した断面
図である。

【図２】図２（Ａ）〜（Ｃ）は、本実施の形態２におけ
る画素用ＴＦＴを備える液晶表示用アクティブマトリク
ス基板の製造工程を説明する概略部分平面図である。

【図３】図３（Ａ）〜（Ｆ）は、基板上にＮチャネル型
ＴＦＴを作成する際の工程を示した概略部分断面図であ
る。

【図４】図４は、本発明における多結晶シリコン膜中の
不純物濃度と抵抗率との関係を示した図面である。

【符号の説明】

１０１ シリコン基板 １０２ 熱酸化膜 １０３ａ アモルファスシリコン膜 １０３ｂ 多結晶シリコン膜 １０３ｃ ゲート電極 １０４ 触媒元素（ニッケル） １０５ 不純物（リン） ２０１ ガラス基板 ２０２ａ アモルファスシリコン膜 ２０２ｂ 多結晶シリコン膜 ２０３ レーザー光 ２０４ シリコン酸化膜 ２０５ａ リンドープアモルファスシリコン膜 ２０５ｂ リンドープ多結晶シリコン膜 ２０６ 触媒元素（ニッケル） ２０７ アルミニウム膜 ２０８ 不純物（リン） ２０９ ソース領域 ２１０ ドレイン領域 ２１２ 不純物（リン） ２１３ ＬＤＤ領域 ２１４ ＬＤＤ領域 ２１５ 層間絶縁膜 ２１６ ソース電極配線 ２１７ 画素電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１６Ａ (56)参考文献 特開 平10−303129（ＪＰ，Ａ) 特開 平３−248434（ＪＰ，Ａ) 特開 平10−326898（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/28 H01L 29/40

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 基板上に島状に形成された第１の多結晶
   シリコン膜と、 該第１の多結晶シリコン膜を覆うように形成されたゲー
   ト絶縁膜と、 前記第１の多結晶シリコン膜においてＴＦＴのソースお
   よびドレインとして機能する領域以外の領域に対応して
   前記ゲート絶縁膜上に２５ｎｍ以上、８０ｎｍ以下の厚
   さを有して形成されており、アモルファスシリコン膜に
   触媒元素を添加して加熱することにより結晶化した第２
   の多結晶シリコン膜と、 該第２の多結晶シリコン膜上に形成されたゲート電極と
   を具備し、 前記第１の多結晶シリコン膜には、ＴＦＴのソースおよ
   びドレインとして機能する領域に接して、該領域よりも
   不純物濃度が低いＬＤＤ領域がそれぞれ設けられてお
   り、 前記ゲート電極が、各ＬＤＤ領域に対応した部分が取り
   除かれた状態になっていることを特徴とする半導体装
   置。
2. 【請求項２】 前記第２の多結晶シリコン膜における前
   記触媒元素の濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ
   ^−３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^−３以下であ
   ることを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 請求項１に記載された半導体装置の製造
   方法であって、 基板上に第１の多結晶シリコン膜を島状に形成する工程
   と、 該第１の多結晶シリコン膜を覆うようにゲート絶縁膜を
   形成する工程と、 該ゲート絶縁膜上に、アモルファスシリコン膜に触媒元
   素を添加して加熱することにより結晶化して第２の多結
   晶シリコン膜を形成する工程と、 該第２の多結晶シリコン膜上にアルミニウム膜を形成す
   る工程と、 該アルミニウム膜および第２の多結晶シリコン膜を、前
   記第１の多結晶シリコン膜におけるＴＦＴのソースおよ
   びドレインとして機能する領域以外の領域に対応して形
   成するパターニング工程と、 パターニングされた該アルミニウム膜をマスクとして前
   記第１の多結晶シリコン膜に不純物を注入する工程と、 前記第１の多結晶シリコン膜においてＴＦＴのＬＤＤと
   して機能する領域に対応する該アルミニウム膜部分を取
   り除く工程と、 該アルミニウム膜をマスクとして前記第１の多結晶シリ
   コン膜に不純物を注入する工程と、 前記アルミニウム膜を取り除いて、注入された不純物を
   活性化した後に、前記第２の多結晶シリコン膜上にゲー
   ト電極を形成する工程とを包含することを特徴とする半
   導体装置の製造方法。
4. 【請求項４】 前記第２の多結晶シリコン膜を形成する
   工程において、前記触媒元素が回転塗布法により前記ア
   モルファスシリコン膜上に添加されることを特徴とする
   請求項３に記載の半導体装置の製造方法。
5. 【請求項５】 前記アモルファスシリコン膜上に添加さ
   れる触媒元素は、ＮｉまたはＮｉを含む複数の元素であ
   ることを特徴とする請求項３または４に記載の半導体装
   置の製造方法。
6. 【請求項６】 前記触媒元素が添加された前記アモルフ
   ァスシリコン膜を加熱する工程は、５００℃以上、６２
   ０℃以下の温度範囲内で行われることを特徴とする請求
   項５に記載の半導体装置の製造方法。
7. 【請求項７】 前記アモルファスシリコン膜は、２５ｎ
   ｍ以上、８０ｎｍ以下の厚さを有することを特徴とする
   請求項３〜６のいずれかに記載の半導体装置の製造方
   法。
8. 【請求項８】 前記パターニング工程は、ＢＣｌ_３、Ｈ
   Ｃｌを含む塩素系ガスを用いるリアクティブイオンエッ
   チング法により行われることを特徴とする請求項３〜７
   のいずれかに記載の半導体装置の製造方法。