JP3450369B2 - フィードフォワード予知アナログ・デジタル変換器 - Google Patents
フィードフォワード予知アナログ・デジタル変換器Info
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- JP3450369B2 JP3450369B2 JP07249393A JP7249393A JP3450369B2 JP 3450369 B2 JP3450369 B2 JP 3450369B2 JP 07249393 A JP07249393 A JP 07249393A JP 7249393 A JP7249393 A JP 7249393A JP 3450369 B2 JP3450369 B2 JP 3450369B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
- H03M1/208—Increasing resolution using an n bit system to obtain n + m bits by prediction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明はアナログ・デジタル変換
器（ＡＤＣｓ）に関し、特に予知機能を有するＡＤＣｃ
に関する。予知機能により予知された入力信号値は実際
の入力信号と比較されエラー信号が発生し、そのエラー
信号は予知された値と結合され出力を発生する。
器（ＡＤＣｓ）に関し、特に予知機能を有するＡＤＣｃ
に関する。予知機能により予知された入力信号値は実際
の入力信号と比較されエラー信号が発生し、そのエラー
信号は予知された値と結合され出力を発生する。
【０００２】
【従来の技術】ＡＤＣｓは電圧や電流などのアナログ量
をデジタルワードに変換する。数多くのＡＤＣ構成が工
夫されており、一般的なその主要処理は Grebeneによる
バイポーラ及びＭＯＳアナログ集積回路設計（ Greben
e, Bipolar and MOS Analog Int egrated Circuit Desig
n, John Wiley & Sons, chapter 15, pages 825-879(19
84)）に示されている。本発明の目的に関する２つの主
要設計形式は、サンプル・ホールド回路又はその回路対
を使用するマルチパス・サブレンジング変換器(multi-p
ass sub-ranging converter)と、差動パルスコード変調
（ＤＰＣＭ）線形予知コーダ(linear predictive code
r) である。
をデジタルワードに変換する。数多くのＡＤＣ構成が工
夫されており、一般的なその主要処理は Grebeneによる
バイポーラ及びＭＯＳアナログ集積回路設計（ Greben
e, Bipolar and MOS Analog Int egrated Circuit Desig
n, John Wiley & Sons, chapter 15, pages 825-879(19
84)）に示されている。本発明の目的に関する２つの主
要設計形式は、サンプル・ホールド回路又はその回路対
を使用するマルチパス・サブレンジング変換器(multi-p
ass sub-ranging converter)と、差動パルスコード変調
（ＤＰＣＭ）線形予知コーダ(linear predictive code
r) である。
【０００３】サンプル・ホールド回路を使用するマルチ
パスＡＤＣは、Harrisによる”広いダイナミックレンジ
Ａ・Ｄ変換器 帯域制限された予知校正回路ＤＰＣＭア
ルゴリズム”（Harris, "A Wide Dynamic Range A-to-D
Converter Using a Band Limited Predictor-Correcto
r DPCM Algorithm", IEEE Int'l Conf. on Comm., June
8-10, 1907 ）に説明されており、同様な回路を図１に
示す。入力アナログ信号はサンプル・ホールド回路２に
供給され、この回路２は入力信号の予知アナログサンプ
ルを得る。各サンプルは量子化回路Ｑ１に提供され、こ
の回路Ｑ１はデジタル化されたサンプルの粗い表現を、
デジタル・アナログ変換器（ＡＤＣ）４及び加算点６の
両方に提供する。ＤＡＣ ４はサンプルをアナログ形式
に変換して戻し、それを他の加算点８に送る。
パスＡＤＣは、Harrisによる”広いダイナミックレンジ
Ａ・Ｄ変換器 帯域制限された予知校正回路ＤＰＣＭア
ルゴリズム”（Harris, "A Wide Dynamic Range A-to-D
Converter Using a Band Limited Predictor-Correcto
r DPCM Algorithm", IEEE Int'l Conf. on Comm., June
8-10, 1907 ）に説明されており、同様な回路を図１に
示す。入力アナログ信号はサンプル・ホールド回路２に
供給され、この回路２は入力信号の予知アナログサンプ
ルを得る。各サンプルは量子化回路Ｑ１に提供され、こ
の回路Ｑ１はデジタル化されたサンプルの粗い表現を、
デジタル・アナログ変換器（ＡＤＣ）４及び加算点６の
両方に提供する。ＤＡＣ ４はサンプルをアナログ形式
に変換して戻し、それを他の加算点８に送る。
【０００４】サンプル・ホールド回路２からの入力信号
サンプルは、好適に第２サンプル・ホールド回路１０を
介して更に加算点８に伝送される。この第２サンプル・
ホールド回路を使用して、システムは両方のサンプル・
ホールドに２フェーズ(phase) のクロックを使用するこ
とでスピードアップを計ることができるが、これは重大
なことではない。サンプルされた入力信号からＤＡＣ出
力を加算点８で減算することで、量子化回路Ｑ１及びＤ
ＡＣ ４の複合変換エラーを示す信号を生成する（ＤＡ
Ｃは一般にエラーはないと考えられる）。このエラー信
号はアンプＡ１の係数Ａにより拡大され、１〜２ボルト
ピーク・ツー・ピーク(peak-to-peak)の第２量子化回路
Ｑ２のフルスケールまで増幅される。Ｑ２による量子化
の後、増幅されたデジタルエラー信号はデジタル・デバ
イダ(digital divider) １２の係数Ａにより縮小され、
実際スケールのデジタルエラー信号を生成する。出力加
算点６はＱ１からのデジタル化された粗い入力サンプル
をデジタルデバイダＡからの信号と結合する。デジタル
デバイダＡはＱ１からの粗い信号に関するエラーを示
す。それ故、出力ライン１４上の結果的な出力デジタル
信号は、入力アナログ信号の更に正確な表現であり、そ
れは入力を簡単に量子化することにより得られた信号で
ある。
サンプルは、好適に第２サンプル・ホールド回路１０を
介して更に加算点８に伝送される。この第２サンプル・
ホールド回路を使用して、システムは両方のサンプル・
ホールドに２フェーズ(phase) のクロックを使用するこ
とでスピードアップを計ることができるが、これは重大
なことではない。サンプルされた入力信号からＤＡＣ出
力を加算点８で減算することで、量子化回路Ｑ１及びＤ
ＡＣ ４の複合変換エラーを示す信号を生成する（ＤＡ
Ｃは一般にエラーはないと考えられる）。このエラー信
号はアンプＡ１の係数Ａにより拡大され、１〜２ボルト
ピーク・ツー・ピーク(peak-to-peak)の第２量子化回路
Ｑ２のフルスケールまで増幅される。Ｑ２による量子化
の後、増幅されたデジタルエラー信号はデジタル・デバ
イダ(digital divider) １２の係数Ａにより縮小され、
実際スケールのデジタルエラー信号を生成する。出力加
算点６はＱ１からのデジタル化された粗い入力サンプル
をデジタルデバイダＡからの信号と結合する。デジタル
デバイダＡはＱ１からの粗い信号に関するエラーを示
す。それ故、出力ライン１４上の結果的な出力デジタル
信号は、入力アナログ信号の更に正確な表現であり、そ
れは入力を簡単に量子化することにより得られた信号で
ある。
【０００５】図１に示す回路１は優れた変換精度を提供
するが、これはサンプル・ホールド回路及びＤＡＣの特
性が極めて線形であることが要求され、更に加算点６及
び８への入力信号が同一のサンプルであることを保証す
るために非常に複雑なタイミング・シーケンスが要求さ
れる。サンプル・ホールド回路のスイッチング特性も
又、入力信号の増幅度及び周波数について厳しい制限を
生じる。この制限は許容できない歪み成分を発生しない
ために必要なものである。この設計によるビデオ帯域２
経路ＡＤＣｓは２つのサンプル・ホールド回路を必要と
する。
するが、これはサンプル・ホールド回路及びＤＡＣの特
性が極めて線形であることが要求され、更に加算点６及
び８への入力信号が同一のサンプルであることを保証す
るために非常に複雑なタイミング・シーケンスが要求さ
れる。サンプル・ホールド回路のスイッチング特性も
又、入力信号の増幅度及び周波数について厳しい制限を
生じる。この制限は許容できない歪み成分を発生しない
ために必要なものである。この設計によるビデオ帯域２
経路ＡＤＣｓは２つのサンプル・ホールド回路を必要と
する。
【０００６】予知機能を使用して拡張されたダイナミッ
クレンジを従来のＡＤＣに提供するフィードバックＤＰ
ＣＭ ＡＤＣを図２に示す。この回路の説明は一般に出
力ライン１６から始まる。このライン１６は回路のデジ
タル出力信号を伝送する。出力信号はＡＤＣ機能のサン
プリング周波数で周期的に更新され、各出力は又、予知
回路１８に供給される。この回路１８は次の周期的入力
信号を最も現在に近い以前の出力信号の値に基づいて変
換する。デジタル形式の予知された信号値は、出力加算
点２０及びＤＡＣ ２２に供給される。予知されたアナ
ログ形式の次の信号を示すＤＡＣの出力は、加算点２４
の実際の入力アナログ信号と比較され、実際の値から予
知された値が減算され、アナログエラー信号を生成す
る。エラー信号は係数Ａにより増幅され、エラーはアン
プＡ２内でＱ３のフルスケール範囲内に増幅され、量子
化回路Ｑ３内でデジタル形式に変換され、デジタルデバ
イダ２６内の係数Ａにより縮小され、Ａ２の増幅度が補
償される。デバイダ２６の出力に生じる結果的なデジタ
ルエラー信号は出力加算点２０内で予知回路１８からの
予知された予知信号と結合され、最終的な変換出力が得
られる。
クレンジを従来のＡＤＣに提供するフィードバックＤＰ
ＣＭ ＡＤＣを図２に示す。この回路の説明は一般に出
力ライン１６から始まる。このライン１６は回路のデジ
タル出力信号を伝送する。出力信号はＡＤＣ機能のサン
プリング周波数で周期的に更新され、各出力は又、予知
回路１８に供給される。この回路１８は次の周期的入力
信号を最も現在に近い以前の出力信号の値に基づいて変
換する。デジタル形式の予知された信号値は、出力加算
点２０及びＤＡＣ ２２に供給される。予知されたアナ
ログ形式の次の信号を示すＤＡＣの出力は、加算点２４
の実際の入力アナログ信号と比較され、実際の値から予
知された値が減算され、アナログエラー信号を生成す
る。エラー信号は係数Ａにより増幅され、エラーはアン
プＡ２内でＱ３のフルスケール範囲内に増幅され、量子
化回路Ｑ３内でデジタル形式に変換され、デジタルデバ
イダ２６内の係数Ａにより縮小され、Ａ２の増幅度が補
償される。デバイダ２６の出力に生じる結果的なデジタ
ルエラー信号は出力加算点２０内で予知回路１８からの
予知された予知信号と結合され、最終的な変換出力が得
られる。
【０００７】図２の回路はサンプル・ホールド回路を使
用しないので、サンプル・ホールドに付随するダイナミ
ックレンジの制限は解消され、又図１の回路内の２つの
量子化回路と異なり単一の量子化回路のみを使用する
が、そのことは大きな効果をもっていない。
用しないので、サンプル・ホールドに付随するダイナミ
ックレンジの制限は解消され、又図１の回路内の２つの
量子化回路と異なり単一の量子化回路のみを使用する
が、そのことは大きな効果をもっていない。
【０００８】
【発明が解決しようとする課題】図２の回路において、
入力がＤＡＣのフルスケール容量に対して過大の場合、
ＤＡＣ出力には大きなエラーが生じる。このエラーは予
知回路の設計入力帯域を超える高い周波数成分を含む。
これら帯域外では、プラスのフィードバックループ内で
大幅な増幅が行われ、結果的に出力はプラス及びマイナ
スの供給電圧間で発振する。他のソースから回路に混入
した過大量子化エラー及びノイズスパークなどの高周波
数信号からも同様に不安定となる。このシステムは不安
定な動作状態を検出する能力に加え、不安定性が検出さ
れるとリセット能力を持たなければならない。リセット
に要する時間は、あるレーダーシステムの場合のように
ＡＤＣが接続されているシステムの総合的な許容限界を
超えている。
入力がＤＡＣのフルスケール容量に対して過大の場合、
ＤＡＣ出力には大きなエラーが生じる。このエラーは予
知回路の設計入力帯域を超える高い周波数成分を含む。
これら帯域外では、プラスのフィードバックループ内で
大幅な増幅が行われ、結果的に出力はプラス及びマイナ
スの供給電圧間で発振する。他のソースから回路に混入
した過大量子化エラー及びノイズスパークなどの高周波
数信号からも同様に不安定となる。このシステムは不安
定な動作状態を検出する能力に加え、不安定性が検出さ
れるとリセット能力を持たなければならない。リセット
に要する時間は、あるレーダーシステムの場合のように
ＡＤＣが接続されているシステムの総合的な許容限界を
超えている。
【０００９】予知回路及びサンプルホールド機能を有す
るＡＤＣｃは、前述した Harrisの項目部分でSpeiser
等による特許 Ｎｏ．４，７９２，７８７、及び McKni
ght 等の”アナログ・デジタル変換器のダイナミックレ
ンジを向上するための技術開発”（"Debelopments in t
he Techniques for Enhancing the Dynamic Rangeof An
alog to Digital Comverters", PROC. ICASSP, 1988）
に説明されている。これらの回路は直接の入力アナログ
信号ではなく、アナログ・エラー信号についてサンプル
・ホールドを行い、それにより図１に関するダイナミッ
クレンジの限界の大部分を避けている。しかし、それら
は過大入力又は入力が超高速に変化したときは不安定に
なる。
るＡＤＣｃは、前述した Harrisの項目部分でSpeiser
等による特許 Ｎｏ．４，７９２，７８７、及び McKni
ght 等の”アナログ・デジタル変換器のダイナミックレ
ンジを向上するための技術開発”（"Debelopments in t
he Techniques for Enhancing the Dynamic Rangeof An
alog to Digital Comverters", PROC. ICASSP, 1988）
に説明されている。これらの回路は直接の入力アナログ
信号ではなく、アナログ・エラー信号についてサンプル
・ホールドを行い、それにより図１に関するダイナミッ
クレンジの限界の大部分を避けている。しかし、それら
は過大入力又は入力が超高速に変化したときは不安定に
なる。
【００１０】
【課題を解決するための手段と作用】本発明目的は、１
６ビット以上の非常に高いダイナミックレンジをビデオ
帯域で実現するＡＤＣを提供し、また、サンプル・ホー
ルド回路を使用しないのでサンプル・ホールド回路に関
する非常に高い線形性を必要とせず、及び予知回路を具
備する従来のＡＤＣｃの不安定性の問題を避けるために
十分なフィードフォワード(feed forward)構造を使用す
ることである。
６ビット以上の非常に高いダイナミックレンジをビデオ
帯域で実現するＡＤＣを提供し、また、サンプル・ホー
ルド回路を使用しないのでサンプル・ホールド回路に関
する非常に高い線形性を必要とせず、及び予知回路を具
備する従来のＡＤＣｃの不安定性の問題を避けるために
十分なフィードフォワード(feed forward)構造を使用す
ることである。
【００１１】上記目的を達成するために、本フィードフ
ォワード回路には、デジタル及びアナログの予知信号を
生成する回路が設けられる。これらの信号は入力アナロ
グ信号の予知された次の値を示す。アナログの予知され
た信号と実際の次の値のアナログ入力信号との間の差を
示すデジタル・エラー信号が得られる。デジタル予知信
号は後段に供給され、デジタルエラー信号と結合され、
アナログ入力信号に対応するデジタル出力信号を発生す
る。サンプル・ホールド回路は使用されず、回路のフィ
ードフォワード特性により、フィードバックに起因する
不安定性は解消される。フィードフォワード動作によ
り、パイプライン機能(pipelining function) によるフ
ィードバックシステムより高速なデータ転送を可能とす
る。
ォワード回路には、デジタル及びアナログの予知信号を
生成する回路が設けられる。これらの信号は入力アナロ
グ信号の予知された次の値を示す。アナログの予知され
た信号と実際の次の値のアナログ入力信号との間の差を
示すデジタル・エラー信号が得られる。デジタル予知信
号は後段に供給され、デジタルエラー信号と結合され、
アナログ入力信号に対応するデジタル出力信号を発生す
る。サンプル・ホールド回路は使用されず、回路のフィ
ードフォワード特性により、フィードバックに起因する
不安定性は解消される。フィードフォワード動作によ
り、パイプライン機能(pipelining function) によるフ
ィードバックシステムより高速なデータ転送を可能とす
る。
【００１２】好適実施例において、入力アナログ信号を
量子化するために接続される第１量子化回路と、デジタ
ル予知信号を量子化回路の出力より発生する予知回路、
及びアナログ予知信号をデジタル予知信号から発生する
ＤＡＣによって、デジタル及びアナログの予知信号が発
生される。入力信号の実際の値と予知された次の値との
間の差を示すアナログエラー信号が先ず得られ、第２量
子化回路はその信号を所望のデジタルエラー信号に変換
する。第１及び第２量子化回路及び予知動作のタイミン
グは同期がとられ、それにより正しい信号が互いに比較
されエラー信号が得られ、量子化されたエラー信号は正
しいデジタル予知信号と結合される。又デジタル信号格
納手段が予知回路と出力信号結合器との間のインターフ
ェースを行い、予知されたデジタル信号を格納し、それ
を適当な時間に結合器に提供する。
量子化するために接続される第１量子化回路と、デジタ
ル予知信号を量子化回路の出力より発生する予知回路、
及びアナログ予知信号をデジタル予知信号から発生する
ＤＡＣによって、デジタル及びアナログの予知信号が発
生される。入力信号の実際の値と予知された次の値との
間の差を示すアナログエラー信号が先ず得られ、第２量
子化回路はその信号を所望のデジタルエラー信号に変換
する。第１及び第２量子化回路及び予知動作のタイミン
グは同期がとられ、それにより正しい信号が互いに比較
されエラー信号が得られ、量子化されたエラー信号は正
しいデジタル予知信号と結合される。又デジタル信号格
納手段が予知回路と出力信号結合器との間のインターフ
ェースを行い、予知されたデジタル信号を格納し、それ
を適当な時間に結合器に提供する。
【００１３】従来回路のように、アナログエラー信号は
量子化の前に増幅され、量子化回路のフルレンジを十分
に使用し、そして量子化の後で縮小される。本発明によ
れば、縮小出力は増幅及び縮小構造との間の不整合を補
償するために調節され、また出力信号結合器にオフセッ
ト調整が施され、量子化されたエラー信号内のオフセッ
トを補償する。
量子化の前に増幅され、量子化回路のフルレンジを十分
に使用し、そして量子化の後で縮小される。本発明によ
れば、縮小出力は増幅及び縮小構造との間の不整合を補
償するために調節され、また出力信号結合器にオフセッ
ト調整が施され、量子化されたエラー信号内のオフセッ
トを補償する。
【００１４】その結果ＡＤＣは１６ビットを超える非常
に高いダイナミックレンジを有し、従来回路に関する前
述した問題が回避される。本発明の他の特徴及び利点は
以下に示す詳細な説明及び添付図面を参照することで、
当業者には明白に理解される。
に高いダイナミックレンジを有し、従来回路に関する前
述した問題が回避される。本発明の他の特徴及び利点は
以下に示す詳細な説明及び添付図面を参照することで、
当業者には明白に理解される。
【００１５】
【実施例】図３は本発明による完全フィードフォワード
のダイナミックレンジ拡大線形予知ＡＤＣのブロック図
である。入力ライン２８上の入力アナログ信号は、粗い
アナログ・デジタル量子化回路ＱＣ及び加算点３０の両
方に供給される。量子化回路ＱＣとしては数多くの構成
が可能で、その中には図３に示すような一般的なＡＤＣ
が含まれる。第１の評価基準は、量子化回路は所望程度
の精度を示す適当な数のビットを有し、デジタル形式に
変換される信号に対する遅延量は許容できる範囲内にあ
るということで、これら両方のファクターを以下に説明
する。
のダイナミックレンジ拡大線形予知ＡＤＣのブロック図
である。入力ライン２８上の入力アナログ信号は、粗い
アナログ・デジタル量子化回路ＱＣ及び加算点３０の両
方に供給される。量子化回路ＱＣとしては数多くの構成
が可能で、その中には図３に示すような一般的なＡＤＣ
が含まれる。第１の評価基準は、量子化回路は所望程度
の精度を示す適当な数のビットを有し、デジタル形式に
変換される信号に対する遅延量は許容できる範囲内にあ
るということで、これら両方のファクターを以下に説明
する。
【００１６】量子化回路ＱＣのデジタル出力は予知回路
３２に供給される。予知回路３２は前記量子化回路によ
って得られる現在に最も近い以前の幾つかのサンプルの
値に基づいて、次のサンプルの値を予知する。この目的
のために数多くのデジタル線形予知回路形式を使用でき
るが、この装置は横断設計(transversal disign)で最も
容易に実施できる。横断タイプの予知回路の係数に関す
る理論及び設計技術は一般に知られており、又それは入
力信号の条件によって変化する。この一例としては、与
えられたオーバーサンプルレート、タップ(tap) の数、
入力信号周波数、及び予知回路入力データ量子化レベル
について上記 McKnight 文献がある。GEC Plessey Co
mpany によるＰＤＳＰ１６２５６プログラマブルＦＩＲ
(finiteimpulse response) フィルタは、この予知機能
に適しており、最高で１２８のタップを含み、最大デー
タレートは約３ＭＨｚである。Texas Instruments Cor
p.のＴＭＳ ３２０ＤＰＳ(digital signal prosessor)
はこれに適しており、プログラムによって予知機能を実
行する。
３２に供給される。予知回路３２は前記量子化回路によ
って得られる現在に最も近い以前の幾つかのサンプルの
値に基づいて、次のサンプルの値を予知する。この目的
のために数多くのデジタル線形予知回路形式を使用でき
るが、この装置は横断設計(transversal disign)で最も
容易に実施できる。横断タイプの予知回路の係数に関す
る理論及び設計技術は一般に知られており、又それは入
力信号の条件によって変化する。この一例としては、与
えられたオーバーサンプルレート、タップ(tap) の数、
入力信号周波数、及び予知回路入力データ量子化レベル
について上記 McKnight 文献がある。GEC Plessey Co
mpany によるＰＤＳＰ１６２５６プログラマブルＦＩＲ
(finiteimpulse response) フィルタは、この予知機能
に適しており、最高で１２８のタップを含み、最大デー
タレートは約３ＭＨｚである。Texas Instruments Cor
p.のＴＭＳ ３２０ＤＰＳ(digital signal prosessor)
はこれに適しており、プログラムによって予知機能を実
行する。
【００１７】予知回路３２の出力はＤＡＣ ３４及びク
ロック入力デジタル遅延レジスタ３６に供給される。Ｄ
ＡＣにはクロックを入力すべきではなく、遅延はできる
限り少ないほうが良い。使用できるタイプの中の１つ
は、Analog Devices, Inc のＰＭＩ ＤＡＣ ３２１で
ある。レジスタ３６はいかなるデジタル遅延回路でもよ
いが、マスタースレーブ・フリップフロプ(master-slav
e flip-flops) のバンク(bank)により最も効果的に構成
できる。バンクのサイズは予知回路３２から受信するワ
ードサイズに依存する。
ロック入力デジタル遅延レジスタ３６に供給される。Ｄ
ＡＣにはクロックを入力すべきではなく、遅延はできる
限り少ないほうが良い。使用できるタイプの中の１つ
は、Analog Devices, Inc のＰＭＩ ＤＡＣ ３２１で
ある。レジスタ３６はいかなるデジタル遅延回路でもよ
いが、マスタースレーブ・フリップフロプ(master-slav
e flip-flops) のバンク(bank)により最も効果的に構成
できる。バンクのサイズは予知回路３２から受信するワ
ードサイズに依存する。
【００１８】ＤＡＣ ３４のアナログ出力は加算点３０
内でアナログ信号から減算され、その差はアンプ３８に
供給される。このアンプは受信信号を増幅係数Ａで増幅
する。アンプのトポロジー(topology)は、入出力される
信号が電流か電圧かに依存する。加算点３０及びアンプ
３８の機能は単一の差動アンプとして統合できる。増幅
されたアナログ信号は詳細量子化回路Ｑｆによってデジ
タル形式に変換される。Sony Corporationの８ビットフ
ラッシュ変換器は両方の量子化に適している。
内でアナログ信号から減算され、その差はアンプ３８に
供給される。このアンプは受信信号を増幅係数Ａで増幅
する。アンプのトポロジー(topology)は、入出力される
信号が電流か電圧かに依存する。加算点３０及びアンプ
３８の機能は単一の差動アンプとして統合できる。増幅
されたアナログ信号は詳細量子化回路Ｑｆによってデジ
タル形式に変換される。Sony Corporationの８ビットフ
ラッシュ変換器は両方の量子化に適している。
【００１９】量子化回路Ｑｆからのデジタル出力は、デ
ジタルデバイダ回路４０の係数Ａで割られる。数多くの
デバイダ回路を使用できるが、アンプ３８が２のべき数
装置、即ちＡ＝２k （ｋは整数）であれば、デバイダ４
０は簡単なビットシフト構成の装置として最も効果的に
実施できる。しかし本発明は２のべき数装置のアンプ３
８に限られるものではない。
ジタルデバイダ回路４０の係数Ａで割られる。数多くの
デバイダ回路を使用できるが、アンプ３８が２のべき数
装置、即ちＡ＝２k （ｋは整数）であれば、デバイダ４
０は簡単なビットシフト構成の装置として最も効果的に
実施できる。しかし本発明は２のべき数装置のアンプ３
８に限られるものではない。
【００２０】デジタル・ゲイン調節乗算器４２がデジタ
ルデバイダ４０の出力を調節してアンプ３８とデバイダ
４０の間の不整合を処理するために提供される。これら
後者装置は同一係数Ａにより各々乗算され除算される
が、アンプ３８はアナログ装置であるからエラーを有
し、一方デバイダ４０はデジタルであるからエラーを含
まないように設計できる。以下に示すゲイン調節装置４
４は適当な調節機能を乗算器４２に与える。
ルデバイダ４０の出力を調節してアンプ３８とデバイダ
４０の間の不整合を処理するために提供される。これら
後者装置は同一係数Ａにより各々乗算され除算される
が、アンプ３８はアナログ装置であるからエラーを有
し、一方デバイダ４０はデジタルであるからエラーを含
まないように設計できる。以下に示すゲイン調節装置４
４は適当な調節機能を乗算器４２に与える。
【００２１】出力のデジタル加算点４６はレジスタ３６
と乗算器４２からのデジタル出力を受信し、そして加算
し、回路出力をライン４８に発生する。オフセット調節
機構５０（ゲイン調節装置４４と共に後述される）は加
算点４６に追加入力を与え、ＤＡＣ３４、アンプ３８又
は量子化回路Ｑｆに生じることのあるオフセットを補償
する。
と乗算器４２からのデジタル出力を受信し、そして加算
し、回路出力をライン４８に発生する。オフセット調節
機構５０（ゲイン調節装置４４と共に後述される）は加
算点４６に追加入力を与え、ＤＡＣ３４、アンプ３８又
は量子化回路Ｑｆに生じることのあるオフセットを補償
する。
【００２２】クロック５２は様々の回路要素の動作を調
節する。それは周期的クロック信号を２つの量子化回路
Ｑｃ及びＱｆ、予知回路３２及びデジタルレジスタ３６
に供給し、代表的周期は１５６ ns である。発明に重要
ではないが、共通クロック信号は２つの量子化回路Ｑｃ
及びＱｆ、レジスタ３６に第１クロック出力ライン５４
を介して供給され、遅延クロック信号は遅延回路５６を
介して予知回路３２に供給され、遅延回路５６はライン
５４から分岐されている。
節する。それは周期的クロック信号を２つの量子化回路
Ｑｃ及びＱｆ、予知回路３２及びデジタルレジスタ３６
に供給し、代表的周期は１５６ ns である。発明に重要
ではないが、共通クロック信号は２つの量子化回路Ｑｃ
及びＱｆ、レジスタ３６に第１クロック出力ライン５４
を介して供給され、遅延クロック信号は遅延回路５６を
介して予知回路３２に供給され、遅延回路５６はライン
５４から分岐されている。
【００２３】動作において、アナログ信号はフィルタに
よって特定の設計に関する帯域に制限された低帯域信号
であって、ＡＤＣアナログライン２８に入力され、粗い
量子化回路Ｑｃ及びアナログ加算点３０に供給される。
量子化回路Ｑｃは１／Ｔに等しいサンプリング周波数
で、時刻ｔ1 においてクロックが入力される。ここでＴ
は連続するサンプル間の周期である。量子化回路Ｑｃが
クロックで入力したアナログ信号に対応するデジタル出
力に定まる間の無効データ間隔ｔa （ｔa はＴより遥か
に短い）の後に、結果のデジタルワードが予知回路３２
にクロック入力される。ここで、予知回路３８は幾つか
の以前のサンプルを使用して、次のクロックパルスがｔ
2 ＝ｔ1 ＋Ｔに到達するとき、Ｑｃに現れるアナログ入
力の予知を発生する。
よって特定の設計に関する帯域に制限された低帯域信号
であって、ＡＤＣアナログライン２８に入力され、粗い
量子化回路Ｑｃ及びアナログ加算点３０に供給される。
量子化回路Ｑｃは１／Ｔに等しいサンプリング周波数
で、時刻ｔ1 においてクロックが入力される。ここでＴ
は連続するサンプル間の周期である。量子化回路Ｑｃが
クロックで入力したアナログ信号に対応するデジタル出
力に定まる間の無効データ間隔ｔa （ｔa はＴより遥か
に短い）の後に、結果のデジタルワードが予知回路３２
にクロック入力される。ここで、予知回路３８は幾つか
の以前のサンプルを使用して、次のクロックパルスがｔ
2 ＝ｔ1 ＋Ｔに到達するとき、Ｑｃに現れるアナログ入
力の予知を発生する。
【００２４】予知された信号値はＮビットのワードサイ
ズに短縮され、ＤＡＣ ３４及びデジタルレジスタ３６
に送られる。ＤＡＣ ３４は予知された信号をシステム
の設計方針に依存してアナログ電圧又は電流に変換し、
その結果は加算点３０でのアナログ入力信号と比較さ
れ、その入力信号を減算し、エラー信号を発生する。エ
ラー信号はアナログ入力信号の実際の値と、予知回路３
２によって発生されＤＡＣ ３４によってアナログ変換
された予知の値との差に等しい。このエラー信号はアン
プ３８によって増幅される。
ズに短縮され、ＤＡＣ ３４及びデジタルレジスタ３６
に送られる。ＤＡＣ ３４は予知された信号をシステム
の設計方針に依存してアナログ電圧又は電流に変換し、
その結果は加算点３０でのアナログ入力信号と比較さ
れ、その入力信号を減算し、エラー信号を発生する。エ
ラー信号はアナログ入力信号の実際の値と、予知回路３
２によって発生されＤＡＣ ３４によってアナログ変換
された予知の値との差に等しい。このエラー信号はアン
プ３８によって増幅される。
【００２５】ＤＡＣ ３４の出力は”ホールドされた”
信号、つまり適当な時間Ｔの間、一定値を維持する信号
であって、この一定値は量子化回路Ｑｃが以前にクロッ
ク入力された時点での入力アナログ信号の値に対応す
る。この信号は加算点３０に供給される入力信号とは対
称的である。この入力信号は帯域制限されているがアナ
ログ信号として変化する信号である。量子化回路Ｑｆの
入力における差信号は従ってアナログ信号で、アナログ
入力信号と共に連続的に変化する。本システムは、予知
回路３２、ＤＡＣ ３４及び加算アンプ３８を介した総
合伝播遅延及びセトリング時間がＴ−ｔa より短くなる
ように設計される。従って、詳細量子化回路Ｑｆは、入
力アナログ信号及びその信号の予知された値との差の正
確な値を、時間ｔ2 ＝ｔ1 ＋Ｔでサンプルする。
信号、つまり適当な時間Ｔの間、一定値を維持する信号
であって、この一定値は量子化回路Ｑｃが以前にクロッ
ク入力された時点での入力アナログ信号の値に対応す
る。この信号は加算点３０に供給される入力信号とは対
称的である。この入力信号は帯域制限されているがアナ
ログ信号として変化する信号である。量子化回路Ｑｆの
入力における差信号は従ってアナログ信号で、アナログ
入力信号と共に連続的に変化する。本システムは、予知
回路３２、ＤＡＣ ３４及び加算アンプ３８を介した総
合伝播遅延及びセトリング時間がＴ−ｔa より短くなる
ように設計される。従って、詳細量子化回路Ｑｆは、入
力アナログ信号及びその信号の予知された値との差の正
確な値を、時間ｔ2 ＝ｔ1 ＋Ｔでサンプルする。
【００２６】ｔa のデータ無効セトリング間隔の後、詳
細量子化回路Ｑｆからのサンプルはデジタルデバイダ４
０に供給される。このデバイダ４０はアンプの有効ゲイ
ンＡを、Ａで割ることにより取り除き、それによりエラ
ー信号をその実際のサイズで量子化した値に回復する。
デバイダ４０及び信号乗算器４２内のゲイン調節を介し
た僅かな（Ｔに比べて）伝播遅延の後、エラー信号は出
力加算点４６に供給される。
細量子化回路Ｑｆからのサンプルはデジタルデバイダ４
０に供給される。このデバイダ４０はアンプの有効ゲイ
ンＡを、Ａで割ることにより取り除き、それによりエラ
ー信号をその実際のサイズで量子化した値に回復する。
デバイダ４０及び信号乗算器４２内のゲイン調節を介し
た僅かな（Ｔに比べて）伝播遅延の後、エラー信号は出
力加算点４６に供給される。
【００２７】デジタルレジスタ３６の説明に戻るが、遅
延回路５６を介してクロック信号が予知回路３２に到達
する前に、そのクロック信号はこのレジスタに供給され
る。レジスタ３６が入力信号を獲得するのに必要な時間
は、予知回路３２がクロック入力後に新たな出力予知信
号を発生するのに必要な時間の約１／１０のみの時間で
あることから、又、予知回路のクロック入力の遅延によ
り、レジスタは予知された信号の値を、予知回路に直前
に入力されたクロック時刻での値として獲得する。従っ
て、レジスタは予知された信号値を出力加算点４６に発
生し、同時に、予知された信号の実際の値に対応するエ
ラー信号がゲイン調節乗算器４２から加算点４６に供給
される。この動作シーケンスの処理を通して、レジスタ
３６からの予知された入力信号の値は、ゲイン調節乗算
器４２からの同一入力信号に関するエラー信号と共に、
各クロックサイクルＴの実質的なオーバーラップの期間
の間に、出力加算点４６に供給される。
延回路５６を介してクロック信号が予知回路３２に到達
する前に、そのクロック信号はこのレジスタに供給され
る。レジスタ３６が入力信号を獲得するのに必要な時間
は、予知回路３２がクロック入力後に新たな出力予知信
号を発生するのに必要な時間の約１／１０のみの時間で
あることから、又、予知回路のクロック入力の遅延によ
り、レジスタは予知された信号の値を、予知回路に直前
に入力されたクロック時刻での値として獲得する。従っ
て、レジスタは予知された信号値を出力加算点４６に発
生し、同時に、予知された信号の実際の値に対応するエ
ラー信号がゲイン調節乗算器４２から加算点４６に供給
される。この動作シーケンスの処理を通して、レジスタ
３６からの予知された入力信号の値は、ゲイン調節乗算
器４２からの同一入力信号に関するエラー信号と共に、
各クロックサイクルＴの実質的なオーバーラップの期間
の間に、出力加算点４６に供給される。
【００２８】増幅・分割の係数Ａの選択を以下に説明す
る。あらゆる予知回路３２について、入力アナログ信号
の帯域及びサンプリングレート（１／Ｔ）に対する予知
される最大エラー信号を判断できる。粗い量子化回路Ｑ
ｃは、その得られたエラーの大きさがそのＬＳＢ(most
significant bit)に対応するように好適に選択される。
そしてエラー信号はアンプ３８によって拡大され、詳細
量子化回路Ｑｆの全ビット容量が十分に使用され、そし
てデバイダ４０によって元の大きさに回復される。この
拡大及び次の縮小がなければ、更に大きな量子化エラー
がＱｆから予知されるであろう。
る。あらゆる予知回路３２について、入力アナログ信号
の帯域及びサンプリングレート（１／Ｔ）に対する予知
される最大エラー信号を判断できる。粗い量子化回路Ｑ
ｃは、その得られたエラーの大きさがそのＬＳＢ(most
significant bit)に対応するように好適に選択される。
そしてエラー信号はアンプ３８によって拡大され、詳細
量子化回路Ｑｆの全ビット容量が十分に使用され、そし
てデバイダ４０によって元の大きさに回復される。この
拡大及び次の縮小がなければ、更に大きな量子化エラー
がＱｆから予知されるであろう。
【００２９】アンプ３８に与えられたエラー信号はアナ
ログで、ＤＡＣ ３４からの信号が更新される前に、比
較的大きな値に変化することが十分有り得るので、アン
プが飽和する危険性がある。従ってアンプはゲインスイ
ッチングアンプとして実施される。このアンプのゲイン
は、詳細量子化回路Ｑｆが増幅されたアナログ信号を能
動的に獲得しない期間中、減少するか又はキャンセルさ
れる。ゲインスイッチングアンプは幾つか知られてお
り、それ自体は本発明の重要な部分ではない。詳細量子
化回路Ｑｆのクロック入力の直前から量子化回路Ｑｆが
増幅された信号を獲得するのに必要な時間の間、ゲイン
スイッチングアンプは最大増福値Ａにセットされる。こ
の期間は使用される量子化回路のタイプに依存して変更
でき、別のクロック信号をそのアンプのサイクリング制
御に使用できる。このようにして、アンプ３８の飽和及
び詳細量子化回路Ｑｆのオーバーラップは避けられる。
ログで、ＤＡＣ ３４からの信号が更新される前に、比
較的大きな値に変化することが十分有り得るので、アン
プが飽和する危険性がある。従ってアンプはゲインスイ
ッチングアンプとして実施される。このアンプのゲイン
は、詳細量子化回路Ｑｆが増幅されたアナログ信号を能
動的に獲得しない期間中、減少するか又はキャンセルさ
れる。ゲインスイッチングアンプは幾つか知られてお
り、それ自体は本発明の重要な部分ではない。詳細量子
化回路Ｑｆのクロック入力の直前から量子化回路Ｑｆが
増幅された信号を獲得するのに必要な時間の間、ゲイン
スイッチングアンプは最大増福値Ａにセットされる。こ
の期間は使用される量子化回路のタイプに依存して変更
でき、別のクロック信号をそのアンプのサイクリング制
御に使用できる。このようにして、アンプ３８の飽和及
び詳細量子化回路Ｑｆのオーバーラップは避けられる。
【００３０】ここでＮはＱｆのビット精度で、Ａは所望
の加算アンプゲインであり、デジタル・デバイダ４０の
出力でのエラー信号の有効ダイナミックレンジはＮ＋ｌ
ｏｇ2 Ａである。この精度がゲイン調節乗算器４２及び
出力加算アンプ４６を通して維持されると仮定すると、
出力ライン４８上の回路出力も又Ｎ＋ｌｏｇ2 Ａビット
に対応する精度を有することになる。この出力精度を維
持するため、ＤＡＣ３４も又Ｎ＋ｌｏｇ2 Ａビットまで
線形でなければならず、そうでなければ歪みが生じるで
あろう。
の加算アンプゲインであり、デジタル・デバイダ４０の
出力でのエラー信号の有効ダイナミックレンジはＮ＋ｌ
ｏｇ2 Ａである。この精度がゲイン調節乗算器４２及び
出力加算アンプ４６を通して維持されると仮定すると、
出力ライン４８上の回路出力も又Ｎ＋ｌｏｇ2 Ａビット
に対応する精度を有することになる。この出力精度を維
持するため、ＤＡＣ３４も又Ｎ＋ｌｏｇ2 Ａビットまで
線形でなければならず、そうでなければ歪みが生じるで
あろう。
【００３１】ゲイン調節機構４４は適当な校正アルゴリ
ズム又は他の技術により実施され、ゲイン調節因数を判
断する。この因数は前もって、あるいはオンラインで計
算して、この目的のために割り付けられたＡＤＣへの入
力と共にＡＤＣの外部に格納することができる。デジタ
ル化された線形ランプ信号をＤＡＣ ３４で実行し、デ
バイダ４０からの出力信号を観察し、最小二乗適合ルー
チン(least squares fit routine) を結果的出力信号ラ
ンプのスロープを判断するために実行することで、適当
な調節因数を決定できる。このスロープの均一からのず
れは、ゲイン調節機構４４によって校正された不整合エ
ラーを反映する。出力ランプが原点からオフセットした
位置でｙ軸と交差する場合、オフセット調節機構５０は
このオフセットを補償するようにプログラムできる。ゲ
イン調節信号は少なくともＮ＋ｌｏｇ2 Ａビットの精度
があるのが望ましい。
ズム又は他の技術により実施され、ゲイン調節因数を判
断する。この因数は前もって、あるいはオンラインで計
算して、この目的のために割り付けられたＡＤＣへの入
力と共にＡＤＣの外部に格納することができる。デジタ
ル化された線形ランプ信号をＤＡＣ ３４で実行し、デ
バイダ４０からの出力信号を観察し、最小二乗適合ルー
チン(least squares fit routine) を結果的出力信号ラ
ンプのスロープを判断するために実行することで、適当
な調節因数を決定できる。このスロープの均一からのず
れは、ゲイン調節機構４４によって校正された不整合エ
ラーを反映する。出力ランプが原点からオフセットした
位置でｙ軸と交差する場合、オフセット調節機構５０は
このオフセットを補償するようにプログラムできる。ゲ
イン調節信号は少なくともＮ＋ｌｏｇ2 Ａビットの精度
があるのが望ましい。
【００３２】実行される動作シーケンスを図４のタイミ
ング図に示す。この図において、矢印５８は量子化回路
Ｑｃ及びＱｆへのライン５４を伝播する周期的クロック
信号を示し、トレース６０は量子化Ｑｃの出力を示し、
トレース６２は予知回路３２の出力を示し、矢印６４は
予知回路３２に関する遅延されたクロック信号を示し、
トレース６６はＤＡＣ ３４及びアンプ３８（このアン
プの処理時間は極小と仮定する）の出力を示し、トレー
ス６８は量子化回路Ｑｆの出力を示し、トレース７０は
デジタルレジスタ３６の出力を示す。
ング図に示す。この図において、矢印５８は量子化回路
Ｑｃ及びＱｆへのライン５４を伝播する周期的クロック
信号を示し、トレース６０は量子化Ｑｃの出力を示し、
トレース６２は予知回路３２の出力を示し、矢印６４は
予知回路３２に関する遅延されたクロック信号を示し、
トレース６６はＤＡＣ ３４及びアンプ３８（このアン
プの処理時間は極小と仮定する）の出力を示し、トレー
ス６８は量子化回路Ｑｆの出力を示し、トレース７０は
デジタルレジスタ３６の出力を示す。
【００３３】量子化回路への最初のクロックパルスは時
刻ｔ1 に発生すると仮定する。この時点で、このクロッ
ク信号が受信され、量子化回路Ｑｃはデジタル値Ｑｃ０
を出力しており、この値はクロック信号直前の時点での
入力信号値に対応する。時刻ｔ1 でそのクロック信号を
受信すると、Ｑｃはその瞬間でのライン２８上の入力ア
ナログ信号値を獲得し、無効間隔ｔa の後、新たなデジ
タル値Ｑｃ１を出力する。この値は時刻ｔ1 での入力ア
ナログ信号のデジタル化された値に等しい。つまり、Ｑ
ｃに関するデータ無効間隔が終了した後、遅延されたク
ロック信号７２が発生され、そして予知回路３２に供給
される。このクロック信号が受信された時点で、予知回
路は信号Ｐ１を出力している。このＰ１は時刻ｔ1 での
アナログ入力信号の予知された値に対応する。伝播遅延
及びセトリング時間ｔc の後、予知回路は新たなデジタ
ル値Ｐ２を出力する。この値はＱｃ１及び先行する出力
Ｑｃに基づいており、次の入力アナログ信号サンプルを
予知する値である。
刻ｔ1 に発生すると仮定する。この時点で、このクロッ
ク信号が受信され、量子化回路Ｑｃはデジタル値Ｑｃ０
を出力しており、この値はクロック信号直前の時点での
入力信号値に対応する。時刻ｔ1 でそのクロック信号を
受信すると、Ｑｃはその瞬間でのライン２８上の入力ア
ナログ信号値を獲得し、無効間隔ｔa の後、新たなデジ
タル値Ｑｃ１を出力する。この値は時刻ｔ1 での入力ア
ナログ信号のデジタル化された値に等しい。つまり、Ｑ
ｃに関するデータ無効間隔が終了した後、遅延されたク
ロック信号７２が発生され、そして予知回路３２に供給
される。このクロック信号が受信された時点で、予知回
路は信号Ｐ１を出力している。このＰ１は時刻ｔ1 での
アナログ入力信号の予知された値に対応する。伝播遅延
及びセトリング時間ｔc の後、予知回路は新たなデジタ
ル値Ｐ２を出力する。この値はＱｃ１及び先行する出力
Ｑｃに基づいており、次の入力アナログ信号サンプルを
予知する値である。
【００３４】ＤＡＣ ３４及び加算点３０を介して信号
は伝送され、アンプ３８の出力は予知された値Ｐ１に基
づく第１アナログ状態（Ａ１）から、（セトリング遅延
の後）予知された信号値Ｐ２に基づく新たなアナログ状
態（Ａ２）に遷移する。図４では簡単のため水平線Ａ１
及びＡ２が使用されているが、実際のアンプ出力は入力
信号に追従して時間と共に変化するアナログ信号であ
る。
は伝送され、アンプ３８の出力は予知された値Ｐ１に基
づく第１アナログ状態（Ａ１）から、（セトリング遅延
の後）予知された信号値Ｐ２に基づく新たなアナログ状
態（Ａ２）に遷移する。図４では簡単のため水平線Ａ１
及びＡ２が使用されているが、実際のアンプ出力は入力
信号に追従して時間と共に変化するアナログ信号であ
る。
【００３５】量子化回路Ｑｆにより発生した信号は、予
知された値Ｐ２に基づく新たなエラー信号を受信してい
るが、その信号に即座に応答してはいない。なぜなら、
Ｑｆはその入力アナログ信号値をＱｃのクロック入力と
同時に時刻ｔ1 で獲得しているからである。データ無効
間隔ｔa の後、Ｑｆの出力は先行するエラー信号に基づ
く値（Ｑｆ０）から、エラー信号Ａ１に基づく新たな値
（Ｑｆ１）にスイッチする。この量子化されたエラー信
号Ｑｆ１は次の量子化クロック信号ｔ2 が発生するまで
保持される。従って、（無視できるぼど僅かな所要時間
と仮定される増幅及びゲイン調節の後）量子化されたエ
ラー信号Ｑｆ１は、ｔ1 ＋ｔa からｔ2＋ｔb までの時
間、出力加算点４６に現れる。
知された値Ｐ２に基づく新たなエラー信号を受信してい
るが、その信号に即座に応答してはいない。なぜなら、
Ｑｆはその入力アナログ信号値をＱｃのクロック入力と
同時に時刻ｔ1 で獲得しているからである。データ無効
間隔ｔa の後、Ｑｆの出力は先行するエラー信号に基づ
く値（Ｑｆ０）から、エラー信号Ａ１に基づく新たな値
（Ｑｆ１）にスイッチする。この量子化されたエラー信
号Ｑｆ１は次の量子化クロック信号ｔ2 が発生するまで
保持される。従って、（無視できるぼど僅かな所要時間
と仮定される増幅及びゲイン調節の後）量子化されたエ
ラー信号Ｑｆ１は、ｔ1 ＋ｔa からｔ2＋ｔb までの時
間、出力加算点４６に現れる。
【００３６】次にレジスタ３６（トレース７０）を参照
する。この要素は時刻ｔ1 でクロック信号に応答して、
時刻ｔ1 で予知回路３２の出力に存在する信号を獲得す
る。しかし、周期的クロック信号は遅延されており、常
にレジスタは予知回路より遥かに高速に動作するので、
レジスタは予知回路が新たな出力レベルＰ２に変化する
前に予知回路出力信号Ｐ１を獲得する。従って、時刻ｔ
1 でのクロック信号に続く短い時間後に、レジスタは新
たな信号Ｒ１を保持する。このＲ１は時刻ｔ1で予知さ
れたアナログ入力信号（Ｐ１）に対応する。Ｒ１のこの
値は全クロック間隔Ｔの間、保持される。検査トレース
６８及び７０から分かるように、出力加算点に対する２
つの入力Ｑｆ１及びＲ１の間には実質的なオーバーラッ
プがある。これらの信号は各々、時刻ｔ1 での入力アナ
ログ信号に関するエラー信号とそのアナログ信号の予知
された値を示す。出力信号はこのオーバーラップの期間
中、いつでもその回路から獲得できる。ライン４８上の
出力が無効となる比較的短い時間間隔は図４のハッチン
グ領域で示される。
する。この要素は時刻ｔ1 でクロック信号に応答して、
時刻ｔ1 で予知回路３２の出力に存在する信号を獲得す
る。しかし、周期的クロック信号は遅延されており、常
にレジスタは予知回路より遥かに高速に動作するので、
レジスタは予知回路が新たな出力レベルＰ２に変化する
前に予知回路出力信号Ｐ１を獲得する。従って、時刻ｔ
1 でのクロック信号に続く短い時間後に、レジスタは新
たな信号Ｒ１を保持する。このＲ１は時刻ｔ1で予知さ
れたアナログ入力信号（Ｐ１）に対応する。Ｒ１のこの
値は全クロック間隔Ｔの間、保持される。検査トレース
６８及び７０から分かるように、出力加算点に対する２
つの入力Ｑｆ１及びＲ１の間には実質的なオーバーラッ
プがある。これらの信号は各々、時刻ｔ1 での入力アナ
ログ信号に関するエラー信号とそのアナログ信号の予知
された値を示す。出力信号はこのオーバーラップの期間
中、いつでもその回路から獲得できる。ライン４８上の
出力が無効となる比較的短い時間間隔は図４のハッチン
グ領域で示される。
【００３７】前述された回路の出力は通常に記録され、
更なる信号処理のために送出される。ライン４８からの
出力を受け取る受信レジスタはＡＤＣの外部にあり、そ
れは図３には示されていない。しかし、出力加算点４６
に存在する信号間のオーバーラップの有効期間内の所望
の時点で出力信号を獲得できるように、加算点４６は周
期的にクロック入力することができる。
更なる信号処理のために送出される。ライン４８からの
出力を受け取る受信レジスタはＡＤＣの外部にあり、そ
れは図３には示されていない。しかし、出力加算点４６
に存在する信号間のオーバーラップの有効期間内の所望
の時点で出力信号を獲得できるように、加算点４６は周
期的にクロック入力することができる。
【００３８】以上、従来の予知回路の不安定性及び従来
のマルチパス・サブレンジングＡＤＣに必要なサンプル
・ホールド回路を排除する完全フィードフォワードの拡
大したダイナミックレンジ線形予知ＡＤＣが説明され
た。当業者には数多くの変更及び代替え実施例を考える
ことができるが、この発明は本願の特許請求の範囲によ
って定義される。
のマルチパス・サブレンジングＡＤＣに必要なサンプル
・ホールド回路を排除する完全フィードフォワードの拡
大したダイナミックレンジ線形予知ＡＤＣが説明され
た。当業者には数多くの変更及び代替え実施例を考える
ことができるが、この発明は本願の特許請求の範囲によ
って定義される。
【図１】従来のＡＤＣ回路を示すブロック図。
【図２】従来のＡＤＣ回路を示すブロック図。
【図３】本発明によるＡＤＣ回路を示すブロック図。
【図４】図３に示す回路のタイミング図。
２・１０…サンプル・ホールド回路、４・２２・３４…
デジタル・アナログ変換器、１２・２６…除算器、１８
・３２…予知回路、５６…遅延回路、３６…レジスタ、
４４…ゲイン調節装置、５０…オフセット調節装置、４
２…乗算器。
デジタル・アナログ変換器、１２・２６…除算器、１８
・３２…予知回路、５６…遅延回路、３６…レジスタ、
４４…ゲイン調節装置、５０…オフセット調節装置、４
２…乗算器。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ハワード・エス・ナッスバウム
アメリカ合衆国、カリフォルニア州
90049、ロサンゼルス、キャッシュミア
ー・テラス 516
(72)発明者 キクオ・イチロク
アメリカ合衆国、カリフォルニア州
90405、サンタ・モニカ、クロバーフィ
ールド・ブールバード 2414
(72)発明者 ベンジャミン・フェルダー
アメリカ合衆国、カリフォルニア州
91350、ソーガス、アリバ・ドライブ
22557
(72)発明者 ウイリアム・ピー・ポセイ
アメリカ合衆国、カリフォルニア州
90293、プラヤ・デル・レイ、ナンバー
408、タスカニー・アベニュー 8600
(56)参考文献 特開 平１−279634（ＪＰ，Ａ)
特開 平４−123523（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 アナログ・デジタル変換器であって、 アナログ 入力信号を受信して前記アナログ入力信号をデ
ジタル形式に周期的に量子化する第１量子化回路と、 前記第１量子化回路からのデジタル出力に応答して、前
記アナログ入力信号に対して予知される次の値に対応す
るデジタル出力を発生する信号予知手段と、なお、前記
予知手段は前記第１量子化回路から受信された幾つかの
最近のサンプルの値に基づいて次のサンプルの値を予知
し、そして前記信号予知手段は横断設計により形成さ
れ、 前記予知手段の出力をアナログ形式に変換するデジタル
・アナログ変換器手段と、 前記アナログ形式の予知手段の出力と前記入力されたア
ナログ信号の実際の次の値とを比較して、前記実際の値
と予知され値との間の差を示すアナログエラー信号を得
る手段と、 前記アナログエラー信号をデジタル形式に量子化する第
２量子化回路と、 前記信号予知手段からのデジタル出力と前記量子化され
たエラー信号を結合して、前記アナログ入力信号に対応
するデジタル出力信号を得る手段と、前記第２量子化回路による量子化の前に、前記アナログ
エラー信号を増幅する手段と、 前記第２量子化回路からのデジタル出力を、前記増幅を
補償する量により縮小する手段と、 なお、前記エラー信号は前記入力信号に関して予知され
る範囲の値を有し、前記増幅する手段は最大の予知され
たエラー信号が前記第２量子化回路の全ビット容量を実
質的に使用するように前記アナログエラー信号を増幅
し、前記第１及び第２量子化回路は各々複数のビット容
量を有し、前記予知されたエラー信号の最大値は前記第
１量子化回路のＬＳＢ以下であり、 前記増幅する手段はゲインスイッチングアンプとして実
施され、この増幅する手段のゲインは前記第２量子化回
路が増幅されたアナログ信号を能動的に獲得しない期間
中は減少するか又はキャンセルされ、 前記増幅する手段と前記縮小する手段の間の不整合を補
償するために前記縮小する手段の出力を調節する手段
と、なお、前記調節する手段は適切な校正アルゴリズム
により実行され、 前記入力アナログ信号の予知された次の値が、前記入力
アナログ信号の実際の次の値が前記比較手段に提供され
る時とオーバーラップする期間中に、前記比較手段にア
ナログ形式で提供されるように、前記第１量子化回路及
び前記予知手段の動作を制御するタイミング制御手段
と、 なお、前記タイミング制御手段は又、前記次の入力アナ
ログ信号に関する前記量子化されたエラー信号が、前記
次の入力アナログ信号に対応する前記信号予知手段から
のデジタル出力と共に、実質的にオーバーラップする期
間中に前記結合手段に提供されるように、前記第２量子
化回路の動作を制御し、 前記予知手段のデジタル出力を格納し前記予知手段と前
記結合手段の間を連結して前記格納された信号を前記結
合手段に提供するデジタル信号格納手段と、 前記予知手段からのデジタル出力が更新される前に前記
格納手段に格納された信号を更新する手段と、 前記信号結合手段にオフセット調節信号を供給し、前記
量子化されたエラー信号内のオフセットを補償する手段
と を具備することを特徴とするアナログ・デジタル変換
器。 - 【請求項２】前記タイミング制御手段は、前記第１及び
第２量子化回路に実質的に同時にクロックを信号を与え
ることを特徴とする請求項１記載のアナログ・デジタル
変換器。
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