JP3449750B2 - Active matrix liquid crystal display device with built-in pulse level conversion circuit - Google Patents
Active matrix liquid crystal display device with built-in pulse level conversion circuitInfo
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- Electronic Switches (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明はパルスレベル変換回路を
内蔵したアクティブマトリクス型液晶表示装置に関す
る。より詳しくは、薄膜トランジスタ集積回路装置から
なるアクティブマトリクス型液晶表示装置に内蔵されそ
のクロックインターフェースとして機能し、低振幅の入
力パルスを高振幅の出力パルスに変換するパルスレベル
変換回路構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device incorporating a pulse level conversion circuit. More specifically, the present invention relates to a pulse level conversion circuit configuration which is incorporated in an active matrix type liquid crystal display device including a thin film transistor integrated circuit device and functions as a clock interface thereof to convert a low amplitude input pulse into a high amplitude output pulse.
【０００２】[0002]
【従来の技術】図５に従来のパルスレベル変換回路の一
例を示す。このパルスレベル変換回路は薄膜トランジス
タ（ＴＦＴ）集積回路装置に内蔵され、そのクロックイ
ンターフェースとして機能する。パルスレベル変換回路
は一対の駆動トランジスタｍｎ１，ｍｎ２及び一対の負
荷トランジスタｍｐ１，ｍｐ２とを含むカレントミラー
回路からなる。各駆動トランジスタはＮチャネル電界効
果型のＴＦＴである。又、各負荷トランジスタはＰチャ
ネル電界効果型のＴＦＴである。一対の駆動トランジス
タｍｎ１，ｍｎ２のゲートには互いに逆相の入力クロッ
クパルスΦ，Φ-が夫々供給される。カレントミラー回
路は電源電圧ＶＤＤの供給を受け、入力クロックパルス
Φ，Φ- に応答して、振幅増幅された出力クロックパル
スを出力ノードＡに供給する。この出力クロックパルス
は薄膜トランジスタ集積回路装置の動作用内部クロック
信号として用いられる。一般に、薄膜トランジスタ集積
回路装置は比較的高い動作電圧を有し、電源電圧ＶＤＤ
は例えば１１Ｖ〜１４Ｖ程度である。一方、一対の入力
クロックパルスΦ，Φ- は外部のタイミングジェネレー
タから供給される。タイミングジェネレータは通常シリ
コンチップに形成されたＣＭＯＳゲートアレイからな
り、その電源電圧は比較的低い。2. Description of the Related Art FIG. 5 shows an example of a conventional pulse level conversion circuit. This pulse level conversion circuit is built in a thin film transistor (TFT) integrated circuit device and functions as a clock interface thereof. The pulse level conversion circuit is composed of a current mirror circuit including a pair of drive transistors mn1 and mn2 and a pair of load transistors mp1 and mp2. Each drive transistor is an N-channel field effect TFT. Each load transistor is a P-channel field effect type TFT. Input clock pulses Φ and Φ − having mutually opposite phases are supplied to the gates of the pair of drive transistors mn1 and mn2, respectively. The current mirror circuit is supplied with the power supply voltage VDD and supplies the amplitude-amplified output clock pulse to the output node A in response to the input clock pulses Φ and Φ − . This output clock pulse is used as an internal clock signal for operating the thin film transistor integrated circuit device. Generally, a thin film transistor integrated circuit device has a relatively high operating voltage,
Is, for example, about 11V to 14V. On the other hand, the pair of input clock pulses Φ and Φ − are supplied from an external timing generator. The timing generator is usually composed of a CMOS gate array formed on a silicon chip, and its power supply voltage is relatively low.
【０００３】[0003]
【発明が解決しようとする課題】図６を参照して発明が
解決しようとする課題を簡潔に説明する。図６の（１）
は一方の駆動トランジスタｍｎ１に流れる貫通電流の経
時変化を表わすグラフであり、（２）は低振幅入力クロ
ックパルスΦ及び高振幅出力クロックパルスの経時変化
を表わすグラフである。先ず最初に（２）を参照する
と、入力クロックパルスΦは例えば５Ｖ程度の振幅を有
し、ローレベルからハイレベルに立ち上がると一方の駆
動トランジスタｍｎ１が導通する。この結果一対の負荷
トランジスタｍｐ１，ｍｐ２は導通状態に切り換わる。
他方の駆動トランジスタｍｎ２には逆相の入力クロック
パルスΦ- が印加されており非導通状態に保持されてい
る。従って、負荷トランジスタｍｐ２と駆動トランジス
タｍｎ２の中間に位置する出力ノードＡの電位が電源電
圧ＶＤＤ近傍まで立ち上がり高振幅出力クロックパルス
が得られる。所定時間経過後、入力クロックパルスΦが
立ち下がると負荷トランジスタｍｐ２が非導通状態とな
り出力クロックパルスが立ち下がる。Problems to be solved by the invention will be briefly described with reference to FIG. (1) of FIG.
6A is a graph showing a change over time of a through current flowing through one drive transistor mn1, and FIG. 6B is a graph showing a change over time of a low amplitude input clock pulse Φ and a high amplitude output clock pulse. First, referring to (2), the input clock pulse Φ has an amplitude of, for example, about 5 V, and when rising from a low level to a high level, one drive transistor mn1 becomes conductive. As a result, the pair of load transistors mp1 and mp2 are switched to the conductive state.
An opposite-phase input clock pulse Φ − is applied to the other drive transistor mn2 and is held in a non-conductive state. Therefore, the potential of the output node A located between the load transistor mp2 and the drive transistor mn2 rises to near the power supply voltage VDD, and a high-amplitude output clock pulse is obtained. When the input clock pulse Φ falls after a lapse of a predetermined time, the load transistor mp2 becomes non-conductive and the output clock pulse falls.
【０００４】図６の（１）に示す様に、出力クロックパ
ルスがハイレベルに保持されている間、負荷トランジス
タｍｐ１及び駆動トランジスタｍｎ１は導通状態にあ
り、大量の貫通電流が持続的にｍｎ１に流れる事にな
る。この為、従来のパルスレベル変換回路は消費電流の
増大をもたらすという欠点を有しており、特に入力クロ
ックパルスが比較的低速でパルス幅が長いとこれに比例
して貫通電流も増大し消費電流が極端に大きくなるので
解決すべき課題となっている。As shown in (1) of FIG. 6, while the output clock pulse is held at a high level, the load transistor mp1 and the drive transistor mn1 are in a conductive state, and a large amount of shoot-through current is continuously applied to mn1. It will flow. For this reason, the conventional pulse level conversion circuit has a drawback that it causes an increase in current consumption. Especially, when the input clock pulse is relatively slow and the pulse width is long, the through current increases in proportion to this and the current consumption increases. Is an extremely large issue, which is a problem to be solved.
【０００５】[0005]
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は出力クロックパルスの劣化をもたら
す事なく消費電流の低減化が可能なパルスレベル変換回
路を内蔵したアクティブマトリクス型液晶表示装置を提
供する事を目的とする。かかる目的を達成する為に以下
の手段を講じた。即ち、本発明はマトリクス状に配列し
た液晶画素及びこれを駆動する薄膜トランジスタを含む
アクティブマトリクス表示部と、外部から入力されたパ
ルスのレベルを変換する第１のパルスレベル変換回路
と、外部から入力されたパルスのレベルを変換する第２
のパルスレベル変換回路と、該第１のパルスレベル変換
回路からの出力信号に応じて動作し該アクティブマトリ
クス表示部を駆動する垂直周辺駆動回路部と、該第２の
パルスレベル変換回路からの出力信号に応じて動作し該
アクティブマトリクス表示部を駆動する水平周辺駆動回
路部とを内蔵したアクティブマトリクス型液晶表示装置
において、前記第１のパルスレベル変換回路からの出力
信号は、前記第２のパルスレベル変換回路からの出力信
号より低速であるとともに、前記第１のパルスレベル変
換回路は、中点ノードを介して互いに直列接続された第
１駆動素子及び第１負荷素子と、両素子間に挿入された
スイッチ素子と、出力ノードを介して互いに直列接続さ
れた第２駆動素子及び第２負荷素子と、該出力ノードに
接続された遅延素子とを有する。前記第１駆動素子は、
低振幅の入力パルスに応答して動作し該中点ノードを介
して第１負荷素子とともに第２負荷素子を導通させる事
により、該出力ノードに高振幅の出力パルスを立ち上げ
る。前記第２駆動素子は出力パルスの立ち上げ時反転入
力パルスに応答して非導通状態に保持される。前記スイ
ッチ素子は出力パルスの立ち上げ後該遅延素子を介して
フィードバックされる遅延出力パルスに応答して非導通
状態に切り換わり、該第１駆動素子に流れる貫通電流を
遮断する。上述した第１のパルスレベル変換回路を構成
する各素子は絶縁ゲート電界効果型の薄膜トランジスタ
からなる。又、前記遅延素子は例えば少なくとも一個の
インバータから構成されている。かかる構成を有する前
記第１のパルスレベル変換回路は、外部からパルスを供
給するタイミングジェネレータと内部でパルスの供給を
受ける該垂直周辺駆動回路との間でクロックインターフ
ェースとして機能する。In view of the above-mentioned problems of the prior art, the present invention is an active matrix type liquid crystal having a built-in pulse level conversion circuit capable of reducing current consumption without causing deterioration of output clock pulses. The purpose is to provide a display device. The following measures have been taken in order to achieve this object. That is, according to the present invention, an active matrix display unit including liquid crystal pixels arranged in a matrix and thin film transistors for driving the liquid crystal pixels, and a pattern input from the outside.
First pulse level conversion circuit for converting the level of a pulse
And second to convert the level of the pulse input from the outside
Pulse level conversion circuit and the first pulse level conversion circuit
The active matrix operates according to the output signal from the circuit.
And a vertical peripheral drive circuit section for driving the second display section,
It operates according to the output signal from the pulse level conversion circuit,
Horizontal peripheral drive circuit that drives the active matrix display
An output from the first pulse level conversion circuit in an active matrix type liquid crystal display device including a channel section.
The signal is the output signal from the second pulse level conversion circuit.
The first pulse level conversion circuit has a speed lower than that of the signal, and the first pulse level conversion circuit includes a first drive element and a first load element connected in series with each other via a midpoint node, and a switch element inserted between both elements. It has a second drive element and a second load element connected in series with each other via an output node, and a delay element connected to the output node. The first driving element is
It operates in response to a low-amplitude input pulse, and conducts the first load element and the second load element through the midpoint node to raise a high-amplitude output pulse to the output node. The second driving element is held in a non-conducting state in response to the inverted input pulse when the output pulse rises. The switch element switches to a non-conductive state in response to the delayed output pulse fed back through the delay element after the rise of the output pulse, and interrupts the through current flowing through the first drive element. Each element constituting the first pulse level conversion circuit described above is formed of an insulated gate field effect thin film transistor. The delay element is composed of, for example, at least one inverter. The first pulse level converter circuit having such a configuration functions as a clock interface between the vertical peripheral driver circuit supplied with a pulse by the timing generator and the internal supplying pulses from outside.
【０００６】[0006]
【作用】本発明によれば、中点ノードを介して互いに直
列接続された第１駆動素子及び第１負荷素子の間に、ス
イッチ素子が挿入されている。このスイッチ素子は出力
パルスの立ち上げ後遅延素子を介してフィードバックさ
れる遅延出力パルスに応答して非導通状態に切り換わ
る。従って、従来第１駆動素子が導通状態の時流れ続け
ていた貫通電流を、所定の遅延時間経過後遮断する事が
可能となり、消費電流の低減化が図れる。出力ノードの
電位が十分に高く立ち上がるまでに必要な遅延時間を設
定する事により、高振幅出力パルスの劣化を防止する事
が可能である。According to the present invention, the switch element is inserted between the first drive element and the first load element which are connected in series with each other via the midpoint node. The switching element switches to the non-conducting state in response to the delayed output pulse fed back through the delay element after the rise of the output pulse. Therefore, it is possible to cut off the through current, which has continued to flow when the first drive element is in the conductive state, after a lapse of a predetermined delay time, so that the current consumption can be reduced. By setting the delay time required for the potential of the output node to rise sufficiently high, it is possible to prevent deterioration of the high-amplitude output pulse.
【０００７】[0007]
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるアクティブマト
リクス型液晶表示装置に内蔵されるパルスレベル変換回
路の第１実施例を示す回路図である。図示する様に、本
パルスレベル変換回路は中点ノードＣを介して互いに直
列接続された第１駆動素子及び第１負荷素子とを含んで
いる。本例では第１駆動素子はＮチャネル型の駆動トラ
ンジスタｍｎ１で構成されている。同様に、第１負荷素
子はＰチャネル型の負荷トランジスタｍｐ１からなる。
両トランジスタｍｎ１，ｍｐ１の間にはスイッチ素子が
挿入されている。本例では、このスイッチ素子はＰチャ
ネル型のトランジスタｍｐ３からなる。さらに、出力ノ
ードＡを介して互いに直列接続された第２駆動素子及び
第２負荷素子を含んでいる。第２駆動素子はＮチャネル
型のトランジスタｍｎ２からなり、第２負荷素子はＰチ
ャネル型のトランジスタｍｐ２からなる。さらに、出力
ノードＡに接続された遅延素子を備えている。本例で
は、この遅延素子は２段に直列接続されたインバータＩ
ＮＶ１，ＩＮＶ２からなる。上述した各素子は全て絶縁
ゲート電界効果型の薄膜トランジスタ（ＴＦＴ）から構
成されている。図１の構成から理解される様に、本パル
スレベル変換回路はカレントミラー型の構成を有する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a circuit diagram showing a first embodiment of a pulse level conversion circuit incorporated in an active matrix type liquid crystal display device according to the present invention. As shown in the figure, the pulse level conversion circuit includes a first drive element and a first load element that are connected in series via a midpoint node C. In this example, the first drive element is composed of an N-channel drive transistor mn1. Similarly, the first load element is a P-channel type load transistor mp1.
A switch element is inserted between the transistors mn1 and mp1. In this example, the switch element is a P-channel type transistor mp3. Further, it includes a second drive element and a second load element connected in series with each other via the output node A. The second driving element is an N-channel type transistor mn2, and the second load element is a P-channel type transistor mp2. Further, it has a delay element connected to the output node A. In this example, the delay elements are inverters I connected in series in two stages.
It consists of NV1 and INV2. Each of the above-mentioned elements is composed of an insulated gate field effect type thin film transistor (TFT). As can be understood from the configuration of FIG. 1, this pulse level conversion circuit has a current mirror type configuration.
【０００８】第１駆動トランジスタｍｎ１は低振幅の入
力パルスΦに応答して動作し、中点ノードＣを介して第
１負荷トランジスタｍｐ１とともに第２負荷トランジス
タｍｐ２を導通させる事により、出力ノードＡに高振幅
の出力パルスを立ち上げる。他方、第２駆動トランジス
タｍｎ２は、出力パルスの立ち上げ時反転入力パルスΦ
- に応答して非導通状態に保持される。スイッチトラン
ジスタｍｐ３は出力パルスの立ち上げ後インバータＩＮ
Ｖ２の遅延出力ノードＢを介してフィードバックされる
遅延出力パルスに応答して非導通状態に切り換わり、第
１駆動トランジスタｍｎ１を流れる貫通電流を遮断す
る。The first drive transistor mn1 operates in response to the low-amplitude input pulse Φ, and the second load transistor mp2 is turned on together with the first load transistor mp1 through the midpoint node C, so that the output node A is connected to the output node A. Raise high-amplitude output pulse. On the other hand, the second driving transistor mn2 has an inverted input pulse Φ when the output pulse rises.
- are held in the nonconductive state in response to. The switch transistor mp3 is the inverter IN after the rise of the output pulse.
In response to the delayed output pulse fed back via the delayed output node B of V2, it switches to the non-conducting state, and cuts off the through current flowing through the first drive transistor mn1.
【０００９】引き続き図２を参照して図１に示したパル
スレベル変換回路の動作を詳細に説明する。図２の
（１）は貫通電流の時間変化を示すグラフであり、
（２）は各ノードに表われる電圧波形の時間変化を示す
グラフである。（２）に示す様に、入力クロックパルス
Φは、例えば０．５μｓ程度のパルス幅を有し５Ｖ程度
の振幅でデューティ比は１対１である。なお、図示しな
いが、反転入力クロックパルスΦ- は位相が逆の関係に
なっている。入力クロックパルスΦが立ち上がると第１
駆動トランジスタｍｎ１は導通状態になる。この時、ス
イッチトランジスタｍｐ３のゲートは遅延出力ノードＢ
を介してローレベルに保持されているので導通状態にあ
る。従って、中点ノードＣの電位は接地レベルまで低下
し、一対の負荷トランジスタｍｐ１，ｍｐ２はともに導
通状態となる。一方第２駆動トランジスタｍｎ２のゲー
トは反転入力クロックパルスΦ- によりローレベルとな
っているので非導通状態にある。この結果、出力ノード
Ａの電位は１２Ｖ程度に設定されている電源電圧ＶＤＤ
近傍まで上昇し、出力クロックパルスが立ち上がる。出
力ノードＡにおける電位上昇は一対のインバータＩＮＶ
１，ＩＮＶ２を介して遅延出力ノードＢに伝達され、遅
延出力パルスも立ち上がる。本例では入力クロックパル
スΦの立ち上がりから遅延出力パルスの立ち上がりまで
約０．１μｓの遅延時間が設定されている。なおこの遅
延時間はインバータの直列接続個数を適宜選択する事に
より調整可能である。遅延出力パルスがハイレベルに切
り換わるとスイッチトランジスタｍｐ３は非導通状態に
なる。従って、ともに導通状態にあった第１駆動トラン
ジスタｍｎ１及び第１負荷トランジスタｍｐ１の直列接
続を流れていた貫通電流は遮断される。貫通電流が流れ
ていた時間は略前述した遅延時間に対応しており、本例
では０．１μｓである。仮に、貫通電流を遮断しないと
入力クロックパルスΦがハイレベルに維持されている
０．５μｓの間貫通電流が流れ続ける事になり消費電流
の増大化を招く。The operation of the pulse level conversion circuit shown in FIG. 1 will be described in detail with reference to FIG. (1) of FIG. 2 is a graph showing the time change of the through current,
(2) is a graph showing the time change of the voltage waveform appearing at each node. As shown in (2), the input clock pulse Φ has a pulse width of, for example, about 0.5 μs, an amplitude of about 5 V, and a duty ratio of 1: 1. Although not shown, the inverted input clock pulse Φ − has a phase opposite relationship. First when the input clock pulse Φ rises
The drive transistor mn1 becomes conductive. At this time, the gate of the switch transistor mp3 has a delay output node B
Since it is held at a low level via the, it is in a conductive state. Therefore, the potential of the midpoint node C drops to the ground level, and the pair of load transistors mp1 and mp2 are both rendered conductive. On the other hand, the gate of the second drive transistor mn2 is at the low level due to the inverted input clock pulse Φ −, and thus is in the non-conductive state. As a result, the potential of the output node A is set to about 12V
It rises to the vicinity and the output clock pulse rises. The potential increase at the output node A is caused by the pair of inverters INV
The signal is transmitted to the delayed output node B via 1, INV2, and the delayed output pulse also rises. In this example, a delay time of about 0.1 μs is set from the rising edge of the input clock pulse Φ to the rising edge of the delayed output pulse. The delay time can be adjusted by appropriately selecting the number of inverters connected in series. When the delayed output pulse switches to the high level, the switch transistor mp3 becomes non-conductive. Therefore, the shoot-through current flowing through the series connection of the first drive transistor mn1 and the first load transistor mp1 which are both conductive is cut off. The time during which the through-current has flowed corresponds to the delay time described above, and is 0.1 μs in this example. If the through current is not interrupted, the through current will continue to flow for 0.5 μs during which the input clock pulse Φ is maintained at the high level, resulting in an increase in current consumption.
【００１０】入力クロックパルスΦがハイレベルからロ
ーレベルに立ち下がると同時に、反転入力クロックパル
スΦ- はローレベルからハイレベルに立ち上がる。従っ
て第２駆動トランジスタｍｎ２が導通状態となり、出力
ノードＡの電位は接地レベルまで引き下げられる。この
結果、出力クロックパルスはハイレベルからローレベル
に立ち下がる。その後遅延出力ノードＢの電位もローレ
ベルに立ち下がる事になる。At the same time that the input clock pulse Φ falls from the high level to the low level, the inverted input clock pulse Φ − rises from the low level to the high level. Therefore, the second drive transistor mn2 becomes conductive, and the potential of the output node A is lowered to the ground level. As a result, the output clock pulse falls from the high level to the low level. After that, the potential of the delayed output node B also falls to the low level.
【００１１】図３は、本発明にかかるアクティブマトリ
クス型液晶表示装置に内蔵されるパルスレベル変換回路
の第２実施例を示す回路図である。基本的には、図１に
示した第１実施例と同一の構成を有しており、対応する
部分には対応する参照符号を付して理解を容易にしてい
る。異なる点は、スイッチトランジスタｍｎ３がＰチャ
ネル型ではなくＮチャネル型となっている事である。こ
の関係で、スイッチトランジスタｍｎ３のゲートは前段
側のインバータＩＮＶ１の遅延出力ノードＢに接続され
ている。出力ノードＡがローレベルにある時遅延出力ノ
ードＢはハイレベルであり、従ってスイッチトランジス
タｍｎ３は導通状態に保持されている。この時入力クロ
ックパルスΦがハイレベルに立ち上がると第１駆動トラ
ンジスタｍｎ１が導通し中点ノードＣを介して第２負荷
トランジスタｍｐ２が導通状態になる。従って出力ノー
ドＡが電源電圧ＶＤＤ側に引き上げられる。この時、所
定の遅延時間を伴なって遅延出力ノードＢの電位がロー
レベルに反転してスイッチトランジスタｍｎ３が非導通
状態に切り換わり貫通電流を遮断できる。FIG. 3 is a circuit diagram showing a second embodiment of the pulse level conversion circuit incorporated in the active matrix type liquid crystal display device according to the present invention. Basically, it has the same configuration as that of the first embodiment shown in FIG. 1, and corresponding parts are given corresponding reference numerals to facilitate understanding. The difference is that the switch transistor mn3 is an N-channel type instead of a P-channel type. In this relation, the gate of the switch transistor mn3 is connected to the delay output node B of the inverter INV1 on the preceding stage side. When the output node A is at the low level, the delayed output node B is at the high level, and therefore the switch transistor mn3 is held in the conductive state. At this time, when the input clock pulse Φ rises to the high level, the first drive transistor mn1 becomes conductive and the second load transistor mp2 becomes conductive via the midpoint node C. Therefore, the output node A is pulled up to the power supply voltage VDD side. At this time, the potential of the delay output node B is inverted to the low level with a predetermined delay time, the switch transistor mn3 is switched to the non-conductive state, and the through current can be interrupted.
【００１２】最後に、図４を参照して本発明にかかるパ
ルスレベル変換回路を内蔵したアクティブマトリクス型
液晶表示装置を説明する。本例では、パルスレベル変換
回路はアクティブマトリクス型液晶表示装置１に内蔵さ
れ、外部のタイミングジェネレータ（ＴＧ）２に対する
クロックインターフェースとして機能する。図示する様
に、アクティブマトリクス型液晶表示装置１はアクティ
ブマトリクス表示部を有し、マトリクス状に配列した多
数の液晶画素ＬＣとこれを駆動するＴＦＴとを含んでい
る。なお、個々の液晶画素ＬＣの両端には付加容量ＣＳ
が並列接続されている。各ＴＦＴのドレインは対応する
液晶画素ＬＣの一端を構成する画素電極に接続され、ソ
ースは信号ライン３に接続され、ゲートはゲートライン
４に接続されている。又、各液晶画素ＬＣの他端は共通
の対向電極ＣＯＭに接続されている。複数のゲートライ
ン４は垂直シフトレジスタ５に接続されており選択信号
の供給を受ける。複数の信号ライン３は夫々サンプリン
グスイッチＳＷを介して共通のデータライン６に接続さ
れており画像信号Ｖｓｉｇの供給を受ける。各サンプリ
ングスイッチＳＷは対応するゲート回路７を介して水平
シフトレジスタ８に接続されている。これらシフトレジ
スタ５，８等は周辺駆動回路部を構成する。Finally, an active matrix type liquid crystal display device incorporating the pulse level conversion circuit according to the present invention will be described with reference to FIG. In this example, the pulse level conversion circuit is built in the active matrix liquid crystal display device 1 and functions as a clock interface to an external timing generator (TG) 2. As shown in the figure, the active matrix type liquid crystal display device 1 has an active matrix display part and includes a large number of liquid crystal pixels LC arranged in a matrix and TFTs for driving the liquid crystal pixels LC. It should be noted that the additional capacitance CS is provided at both ends of each liquid crystal pixel LC.
Are connected in parallel. The drain of each TFT is connected to the pixel electrode that constitutes one end of the corresponding liquid crystal pixel LC, the source is connected to the signal line 3, and the gate is connected to the gate line 4. The other end of each liquid crystal pixel LC is connected to a common counter electrode COM. The plurality of gate lines 4 are connected to the vertical shift register 5 and supplied with a selection signal. Each of the plurality of signal lines 3 is connected to a common data line 6 via a sampling switch SW and receives the supply of the image signal Vsig. Each sampling switch SW is connected to the horizontal shift register 8 via the corresponding gate circuit 7. These shift registers 5 and 8 form a peripheral drive circuit section.
【００１３】垂直シフトレジスタ５は線順次でゲートラ
イン３を選択する。一方、水平シフトレジスタ８はゲー
ト回路７を介して順次サンプリングスイッチＳＷを導通
させ、画像信号Ｖｓｉｇを各信号ライン３に分配する。
１本のゲートライン４が選択されると、当該ライン上の
ＴＦＴが一斉に導通状態となる。この導通したＴＦＴを
介して、各信号ライン３からサンプリングされた画像信
号Ｖｓｉｇが液晶画素ＬＣに書き込まれる。当該ゲート
ラインの選択が解除されると、液晶画素ＬＣに書き込ま
れた画像信号は、次の選択動作までそのまま保持され
る。The vertical shift register 5 selects the gate lines 3 line by line. On the other hand, the horizontal shift register 8 sequentially turns on the sampling switch SW via the gate circuit 7 to distribute the image signal Vsig to each signal line 3.
When one gate line 4 is selected, the TFTs on that line are simultaneously turned on. The image signal Vsig sampled from each signal line 3 is written in the liquid crystal pixel LC via the conductive TFT. When the selection of the gate line is released, the image signal written in the liquid crystal pixel LC is held as it is until the next selection operation.
【００１４】水平シフトレジスタ８は水平スタートパル
スＨＳＴにより起動し、互いに逆相の水平クロックパル
スＨＣＫ１，ＨＣＫ２に同期して水平スタートパルスＨ
ＳＴを順次転送し、サンプリングスイッチＳＷを駆動す
る。又、垂直シフトレジスタ５は垂直スタートパルスＶ
ＳＴに応じて起動し、互いに逆相の垂直クロックパルス
ＶＣＫ１，ＶＣＫ２に同期して垂直スタートパルスＶＳ
Ｔを転送し、複数のゲートライン４を線順次で選択す
る。これら水平スタートパルスＨＳＴ、水平クロックパ
ルスＨＣＫ１，ＨＣＫ２、垂直スタートパルスＶＳＴ、
垂直クロックパルスＶＣＫ１，ＶＣＫ２は、夫々パルス
レベル変換回路１１〜１４により内部的に形成される。
これらのパルスレベル変換回路１１〜１４は、具体的に
は図１又は図３に示した回路構成を有する。但し、単相
のクロックパルスを出力する図１又は図３の回路構成を
用いて、一対の水平クロックパルスＨＣＫ１，ＨＣＫ２
又は垂直クロックパルスＶＣＫ１，ＶＣＫ２を形成する
場合には、内部的に反転信号を作成する為のインバータ
が必要になる。これらのパルスレベル変換回路１１〜１
４には、外部のタイミングジェネレータ２から夫々適切
に調整された周期及び位相を有する入力クロックパルス
が供給される。本発明にかかるパルスレベル変換回路は
特に低速のクロックパルスに適用した場合消費電流低減
効果が大きい。従って、例えば水平クロックパルスに比
べて低速の垂直クロックパルスを生成するパルスレベル
変換回路１４等に適用した場合顕著な効果が得られる。
即ち、低速のクロックパルスは比較的長いパルス幅を有
する。この為、貫通電流を遮断するまでの時間を規定す
る遅延時間は相対的にクロックパルス幅に比べて小さく
なり、貫通電流を大幅に抑制できる。The horizontal shift register 8 is activated by a horizontal start pulse HST, and the horizontal start pulse H is synchronized with horizontal clock pulses HCK1 and HCK2 having opposite phases.
ST is sequentially transferred and the sampling switch SW is driven. The vertical shift register 5 has a vertical start pulse V
The vertical start pulse VS is activated in response to ST and is synchronized with the vertical clock pulses VCK1 and VCK2 having opposite phases.
T is transferred to select a plurality of gate lines 4 line-sequentially. These horizontal start pulse HST, horizontal clock pulses HCK1 and HCK2, vertical start pulse VST,
The vertical clock pulses VCK1 and VCK2 are internally formed by the pulse level conversion circuits 11 to 14, respectively.
These pulse level conversion circuits 11 to 14 specifically have the circuit configuration shown in FIG. 1 or 3. However, by using the circuit configuration of FIG. 1 or FIG. 3 that outputs a single-phase clock pulse, a pair of horizontal clock pulses HCK1, HCK2
Alternatively, when forming the vertical clock pulses VCK1 and VCK2, an inverter for internally creating an inverted signal is required. These pulse level conversion circuits 11 to 1
An input clock pulse having an appropriately adjusted period and phase is supplied to the external clock generator 4 from the external timing generator 2. The pulse level conversion circuit according to the present invention has a great effect of reducing current consumption, especially when applied to low-speed clock pulses. Therefore, for example, a remarkable effect can be obtained when applied to the pulse level conversion circuit 14 or the like that generates a vertical clock pulse that is slower than a horizontal clock pulse.
That is, the slow clock pulse has a relatively long pulse width. Therefore, the delay time that defines the time until the shoot-through current is cut off is relatively smaller than the clock pulse width, and the shoot-through current can be greatly suppressed.
【００１５】[0015]
【発明の効果】以上説明した様に、本発明によれば、中
点ノードを介して互いに直列接続された駆動素子及び負
荷素子の間にスイッチ素子が挿入されている。このスイ
ッチ素子は出力パルスの立ち上げ後遅延素子を介してフ
ィードバックされる遅延出力パルスに応答して非導通状
態に切り換わり、駆動素子に流れる貫通電流を遮断する
事ができ、パルスレベル変換回路の消費電流を大幅に減
少する事が可能になるという効果が得られる。又、出力
パルスを立ち上げるのに十分な遅延時間を設定する事に
より、出力パルスの劣化を防止する事ができるという効
果がある。As described above, according to the present invention, the switch element is inserted between the drive element and the load element which are connected in series with each other through the midpoint node. This switch element switches to the non-conducting state in response to the delayed output pulse fed back through the delay element after the rise of the output pulse, and can cut off the shoot-through current flowing in the drive element. The effect that the current consumption can be significantly reduced can be obtained. Further, by setting a delay time sufficient to raise the output pulse, it is possible to prevent deterioration of the output pulse.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明にかかるアクティブマトリクス型液晶表
示装置に内蔵されるパルスレベル変換回路の第１実施例
を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of a pulse level conversion circuit incorporated in an active matrix type liquid crystal display device according to the present invention.
【図２】図１に示した実施例のシミュレーション結果を
示す波形図である。FIG. 2 is a waveform chart showing a simulation result of the embodiment shown in FIG.
【図３】本発明にかかるアクティブマトリクス型液晶表
示装置に内蔵されるパルスレベル変換回路の第２実施例
を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the pulse level conversion circuit incorporated in the active matrix type liquid crystal display device according to the present invention.
【図４】本発明にかかるパルスレベル変換回路を内蔵し
たアクティブマトリクス型液晶表示装置を示すブロック
図である。FIG. 4 is a block diagram showing an active matrix type liquid crystal display device incorporating a pulse level conversion circuit according to the present invention.
【図５】従来のパルスレベル変換回路を示す回路図であ
る。FIG. 5 is a circuit diagram showing a conventional pulse level conversion circuit.
【図６】従来のパルスレベル変換回路の動作を説明する
為の波形図である。FIG. 6 is a waveform diagram for explaining the operation of a conventional pulse level conversion circuit.
ｍｎ１ 第１駆動トランジスタ ｍｎ２ 第２駆動トランジスタ ｍｐ１ 第１負荷トランジスタ ｍｐ２ 第２負荷トランジスタ ｍｐ３ スイッチトランジスタ ＩＮＶ１ インバータ ＩＮＶ２ インバータ Ａ 出力ノード Ｂ 遅延出力ノード Ｃ 中点ノード mn1 first drive transistor mn2 second drive transistor mp1 first load transistor mp2 second load transistor mp3 switch transistor INV1 inverter INV2 inverter A output node B Delay output node C midpoint node
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−35412（ＪＰ，Ａ) 特開 昭56−48725（ＪＰ，Ａ) 特表 平５−503621（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continued front page (56) Reference JP-A-4-35412 (JP, A) JP-A-56-48725 (JP, A) Tokuyo Hira 5-503621 (JP, A)
Claims (4)
れを駆動する薄膜トランジスタを含むアクティブマトリ
クス表示部と、外部から入力されたパルスのレベルを変
換する第１のパルスレベル変換回路と、外部から入力さ
れたパルスのレベルを変換する第２のパルスレベル変換
回路と、該第１のパルスレベル変換回路からの出力信号
に応じて動作し該アクティブマトリクス表示部を駆動す
る垂直周辺駆動回路部と、該第２のパルスレベル変換回
路からの出力信号に応じて動作し該アクティブマトリク
ス表示部を駆動する水平周辺駆動回路部とを内蔵したア
クティブマトリクス型液晶表示装置において、前記第１のパルスレベル変換回路からの出力信号は、前
記第２のパルスレベル変換回路からの出力信号より低速
であるとともに、 前記第１のパルスレベル変換回路は、中点ノードを介し
て互いに直列接続された第１駆動素子及び第１負荷素子
と、両素子間に挿入されたスイッチ素子と、出力ノード
を介して互いに直列接続された第２駆動素子及び第２負
荷素子と、該出力ノードに接続された遅延素子とを有し
ており、 前記第１駆動素子は、低振幅の入力パルスに応答して動
作し該中点ノードを介して第１負荷素子とともに第２負
荷素子を導通させる事により該出力ノードに高振幅の出
力パルスを立ち上げ、 前記第２駆動素子は出力パルスの立ち上げ時反転入力パ
ルスに応答して非導通状態に保持され、 前記スイッチ素子は出力パルスの立ち上げ後該遅延素子
を介してフィードバックされる遅延出力パルスに応答し
て非導通状態に切り換わり、該第１駆動素子に流れる貫
通電流を遮断するものであることを特徴とするアクティ
ブマトリクス型液晶表示装置。1. A liquid crystal pixel and a liquid crystal pixel arranged in a matrix.
Active matrix including thin film transistor for driving it
Display area,Change the level of the pulse input from the outside.
The first pulse level conversion circuit for conversion and the external input
Second pulse level conversion for converting the level of the generated pulse
Circuit and output signal from the first pulse level conversion circuit
To drive the active matrix display section according to
A vertical peripheral drive circuit section and a second pulse level conversion circuit
The active matrix depending on the output signal from the path.
Horizontal peripheral drive circuit that drives the displayWith built-in
In the active matrix type liquid crystal display device,The output signal from the first pulse level conversion circuit is
Lower speed than the output signal from the second pulse level conversion circuit
And The aboveFirstThe pulse level conversion circuit is connected via the midpoint node.
Drive element and first load element connected in series with each other
And the switch element inserted between both elements and the output node
A second driving element and a second negative element connected in series with each other via
A load element and a delay element connected to the output node
And The first drive element operates in response to a low amplitude input pulse.
The second negative with the first load element through the midpoint node
A high-amplitude output is output to the output node by making the load element conductive.
Power pulse, The second driving element is an inverting input power at the time of rising of the output pulse.
Is held in a non-conductive state in response to Ruth, The switch element is the delay element after the rise of the output pulse.
In response to a delayed output pulse that is fed back through
Switch to the non-conducting state and the current flowing through the first drive element
Actuator characterized by cutting off the current flow
Bus matrix type liquid crystal display device.
薄膜トランジスタから構成されていることを特徴とする
請求項１記載のアクティブマトリクス型液晶表示装置。2. The active matrix type liquid crystal display device according to claim 1, wherein each of the elements is composed of an insulated gate field effect type thin film transistor.
ータからなることを特徴とする請求項１記載のアクティ
ブマトリクス型液晶表示装置。3. The active matrix type liquid crystal display device according to claim 1, wherein the delay element comprises at least one inverter.
部からパルスを供給するタイミングジェネレータと内部
でパルスの供給を受ける該垂直周辺駆動回路との間で、
これらのクロックインターフェースとして機能すること
を特徴とする請求項１記載のアクティブマトリクス型液
晶表示装置。Wherein said first pulse level conversion circuit, in between the vertical peripheral driver circuit receiving the pulses supplied by the timing generator and the internal supplying pulses from outside,
The active matrix type liquid crystal display device according to claim 1, which functions as a clock interface for these.
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