JP3449054B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
造方法に係り、特にしきい値の異なるMOSトランジス
タを集積形成し、更にこれらのMOSトランジスタと共
に容量素子や抵抗素子を集積形成する半導体装置の製造
方法に関する。
体集積回路は、素子の微細化による大規模化と高速化が
ますます進んでいる。ディジタル回路とアナログ回路を
1チップに混載する集積回路技術も種々提案されてい
る。しかし、通常MOSトランジスタのみで構成される
ディジタル回路と、MOSトランジスタの他に抵抗素子
や容量素子を必要とするアナログ回路とでは、製造プロ
セスが大きく異なり、これらを1チップに集積形成する
ためには一般に複雑なプロセスが必要となる。
メント(E)型MOSトランジスタとデプレション
(D)型MOSトランジスタの組み合わせ、あるいはし
きい値の異なるE型MOSトランジスタの組み合わせに
よりデータ記憶を行う。従ってマスクROMでは、MO
Sトランジスタのしきい値を制御するチャネルイオン注
入工程が必要である。この様なしきい値制御を必要とす
るマスクROMと、そのデータを処理するためのディジ
タル回路やアナログ回路とを1チップ化しようとする
と、更にプロセスは複雑になる。
が余りに複雑になれば、歩留まりは低下し、コストも高
くなる。従って実際には、コストの面から異種回路につ
いては別チップとすることが多いのが現状である。本出
願人は先に、MOSトランジスタと共に、抵抗素子や容
量素子を比較的簡単なプロセスで集積形成する方法を提
案している(特開平6−61423号)。しかしこの先
願においては、しきい値の異なるMOSトランジスタを
集積形成することは考慮に入れていない。
ンジスタを比較的簡単なプロセスで集積形成することを
可能とした半導体装置の製造方法を提供することを目的
とする。この発明はまた、しきい値の異なるMOSトラ
ンジスタと共に、抵抗素子や容量素子を比較的簡単なプ
ロセスで集積形成することを可能とした半導体装置の製
造方法を提供することを目的とする。
異なる二種のMOSトランジスタを集積形成する半導体
装置の製造方法であって、半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にポリシリコン
膜によるゲート電極と、ポリシリコン膜と高融点金属シ
リサイド膜の積層構造からなるポリサイドゲート電極と
をパターン形成する工程と、前記ポリシリコンゲート電
極及びポリサイドゲート電極をマスクとして不純物をイ
オン注入して、ソース、ドレイン不純物層及び、前記ポ
リシリコンゲート電極を突き抜けたイオンによるチャネ
ル不純物層を同時に形成する工程とを有することを特徴
としている。
MOSトランジスタを集積形成する半導体装置の製造方
法であって、半導体基板にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜が形成された基板上にポリシリコ
ン膜及びマスク用絶縁膜を順次堆積する工程と、前記マ
スク用絶縁膜を第1のMOSトランジスタのゲート領域
上部に残すようにパターニングする工程と、前記マスク
用絶縁膜がパターン形成されたポリシリコン膜上全面に
高融点金属シリサイド膜を堆積する工程と、前記高融点
金属シリサイド膜の第2のMOSトランジスタのゲート
領域上部にエッチングマスクを形成して前記高融点金属
シリサイド膜を選択エッチングし、引き続き露出した前
記ポリシリコン膜を選択エッチングして、第1のMOS
トランジスタ領域にポリシリコンゲート電極を形成する
と同時に、前記第2のMOSトランジスタ領域に前記ポ
リシリコン膜と高融点金属シリサイド膜の積層構造から
なるポリサイドゲート電極を形成する工程と、前記ポリ
シリコンゲート電極及びポリサイドゲート電極をマスク
として不純物をイオン注入して、前記第1及び第2のM
OSトランジスタのソース、ドレイン不純物層及び、前
記ポリシリコンゲート電極を突き抜けたイオンによる前
記第1のMOSトランジスタのチャネル不純物層を同時
に形成する工程とを有することを特徴としている。
MOSトランジスタと共に、抵抗素子及び容量素子を集
積形成する半導体装置の製造方法であって、フィールド
絶縁膜が形成された半導体基板の素子形成領域にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜が形成され
た基板上に第1層ポリシリコン膜、絶縁膜及び第2層ポ
リシリコン膜を順次堆積する工程と、前記第2層ポリシ
リコン膜上の第1のMOSトランジスタのゲート領域上
部、前記フィールド絶縁膜上の容量素子領域上部及び抵
抗素子領域上部を覆うように第1のレジストマスクをパ
ターン形成する工程と、前記第1のレジストマスクを用
いて前記第2層ポリシリコン膜及びその下の絶縁膜を選
択エッチングする工程と、パターニングされた第2層ポ
リシリコン膜及び露出した第1層ポリシリコン膜上に高
融点金属シリサイド膜を堆積する工程と、前記高融点金
属シリサイド膜の第2のMOSトランジスタのゲート領
域及び容量素子領域を覆うように第2のレジストマスク
を形成して前記高融点金属シリサイド膜及び第2層ポリ
シリコン膜を選択エッチングし、引き続き前記第2のレ
ジストマスクと絶縁膜をマスクとして前記第1層ポリシ
リコン膜を選択エッチングして、前記第1のMOSトラ
ンジスタ領域にポリシリコンゲート電極、前記第2のM
OSトランジスタ領域に前記第1層ポリシリコン膜と前
記高融点金属シリサイド膜の積層構造からなるポリサイ
ドゲート電極、前記第1層ポリシリコン膜による抵抗素
子、及び第1層ポリシリコン膜/絶縁膜/第2層ポリシ
リコン膜/高融点金属シリサイド膜の積層構造からなる
容量素子を形成する工程と、前記ポリシリコンゲート電
極及びポリサイドゲート電極をマスクとして不純物をイ
オン注入して、前記第1及び第2のMOSトランジスタ
のソース、ドレイン不純物層、及び前記ポリシリコンゲ
ート電極を突き抜けたイオンによる前記第1のMOSト
ランジスタのチャネル不純物層を形成する工程とを有す
ることを特徴としている。
リシリコンゲート電極)と、ポリシリコン膜と高融点金
属シリサイド膜の積層構造からなるゲート電極(ポリサ
イドゲート電極)をパターン形成して、ソース,ドレイ
ン形成のためのイオン注入を行うと、イオン注入条件に
より、ポリシリコンゲート電極部はイオンの突き抜けが
起こってチャネル不純物層が形成され、ポリサイドゲー
ト電極部はイオン突き抜けが起こらないようにすること
ができる。従ってこの発明によると、ポリシリコンゲー
ト電極部はDタイプ、ポリサイドゲート電極部はEタイ
プという、しきい値の異なるMOSトランジスタを簡単
に形成することができる。また、チャネルへのイオン突
き抜け量がゲート電極膜で制御されるから、共にEタイ
プであってしきい値が異なる二種のMOSトランジスタ
を作ることも可能である。以上により、ソース,ドレイ
ンの不純物イオン注入工程とは別にチャネルイオン注入
工程を行うことなく、しきい値の異なる二種のMOSト
ランジスタを含む回路、例えばマスクROM等を容易に
形成することができる。
ンジスタ製造プロセスを基本として、フィールド領域に
は、第1層ポリシリコン膜による抵抗素子及び第1層ポ
リシリコン膜/絶縁膜/第2層ポリシリコン膜/高融点
金属シリサイド膜の積層構造からなる容量素子(即ち、
ポリシリコン電極/絶縁膜/ポリサイド電極構造の容量
素子)を簡単に作ることができる。抵抗素子はポリシリ
コン単層膜により作られるから、ポリサイド膜を用いた
場合に比べて抵抗値のばらつきが少ないものとなる。ま
た二種のMOSトランジスタの一方のゲート電極及び容
量素子の上部電極はポリサイド膜であって、低抵抗特性
が得られる。以上により、マスクROMと共に、抵抗素
子と容量素子を含むアナログ回路、及びEタイプMOS
トランジスタによるディジタル回路を集積形成すること
が可能になる。
の実施例を説明する。図1〜図7は、一実施例による集
積回路の要部製造工程であり、最終的に図7に示すよう
に、第1のMOSトランジスタであるDタイプMOSト
ランジスタQ1と第2のMOSトランジスタであるEタ
イプMOSトランジスタQ2、抵抗素子R及び容量素子
Cを含む回路が作られる。
素子形成領域には熱酸化によるゲート酸化膜3を形成
し、フィールド領域には例えば通常のLOCOS工程に
よってフィールド酸化膜2を形成する。次いで、図2に
示すように、基板全面に第1層ポリシリコン膜4を堆積
してこれにリン等を一様に拡散した後、更に絶縁膜5及
び第2層ポリシリコン膜6を順次堆積形成する。第1層
ポリシリコン膜4は、MOSトランジスタのゲート電
極、抵抗素子、及び容量素子の下部電極として用いられ
る。絶縁膜5は、容量素子Cの絶縁膜(キャパシタ絶縁
膜)になると同時に、抵抗素子R及びMOSトランジス
タQ1のゲート電極をパターン形成するためのマスク用
絶縁膜としても用いられるものであり、例えばシリコン
酸化膜またはシリコン酸化膜とシリコン窒化膜の積層膜
とする。
トランジスタのゲート領域、抵抗素子Rの領域及び容量
素子Cの領域を覆うように第1のレジストマスク7をパ
ターン形成する。このレジストマスク7を用いて第2層
ポリシリコン膜6及びその下の絶縁膜5を選択エッチン
グする。このエッチング工程では好ましくは、第2層ポ
リシリコン膜6のエッチングにはドライエッチングを用
い、絶縁膜5のエッチングにはポリシリコンとのエッチ
ング選択比が大きい緩衝フッ酸等のウェットエッチング
法を用いる。これにより、第1層ポリシリコン膜4をエ
ッチング除去することなく、第2層ポリシリコン膜6と
絶縁膜5の積層膜をパターニングし、且つ第1層ポリシ
リコン膜4の表面を清浄化することができる。
に示すように全面に、WSi等の高融点金属シリサイド
膜8を堆積形成する。このシリサイド膜8は、Eタイプ
MOSトランジスタQ2の領域では第1層ポリシリコン
膜4との積層構造によるゲート電極(ポリサイドゲート
電極)として、また容量素子Cでは第2層ポリシリコン
膜6との積層構造による上部ポリサイド電極として用い
られるものである。
示すように、EタイプMOSトランジスタQ2のゲート
領域及び容量素子Cの領域を覆うように第2のレジスト
マスク9をパターン形成する。そして第2のレジストマ
スク9を用いて高融点金属シリサイド膜8、その下の第
2層ポリシリコン膜6、更に露出した第1層ポリシリコ
ン膜4を選択エッチングする。このとき、絶縁膜5がエ
ッチングストッパーとなるエッチング法を用いることに
より、DタイプMOSトランジスタQ1の領域、抵抗素
子Rの領域、及び容量素子Cの領域では、第2層ポリシ
リコン膜6がエッチングされると絶縁膜5が露出し、こ
の絶縁膜5をマスクとして更に第1層ポリシリコン膜4
が選択エッチングされることになる。
タQ1の領域には第1層ポリシリコンで膜4によるゲー
ト電極(ポリシリコンゲート電極)G1がパターン形成
され、同時にEタイプMOSトランジスタQ2の領域に
は第1層ポリシリコン膜4とシリサイド膜8の積層構造
からなるポリサイドゲート電極G2がパターン形成され
る。またフィールド領域には、第1層ポリシリコン膜4
による抵抗素子Rがパターン形成され、第1層ポリシリ
コン膜4を下部電極L1、第2層ポリシリコン膜6と高
融点金属シリサイド膜8の積層構造を上部電極L2とす
る容量素子C(即ち、ポリシリコン電極/絶縁膜/ポリ
サイド電極構造の容量素子)が得られる。
ート電極G1,G2をマスクとしてLDD構造を作るた
めの第1回目のイオン注入を行う。MOSトランジスタ
Q1,Q2がnチャネルの場合はリンをイオン注入し、
pチャネルの場合はボロンをイオン注入する。このとき
イオン注入条件を選んで、DタイプMOSトランジスタ
Q1側はポリシリコンゲート電極G1をイオンが突き抜
け、EタイプMOSトランジスタQ2側のポリサイドゲ
ート電極G2は突き抜けないようにすることにより、ソ
ース,ドレイン領域にイオン注入層11が形成されると
同時に、ポリシリコンゲート電極G1直下のチャネル領
域に浅いイオン注入層12が形成される。
厚を0.1μm 、高融点金属シリサイド膜8の膜厚を
0.15μm としたとき、イオン注入条件を、加速電圧
80KeV、ドーズ量1×1013/cm2 程度に設定す
れば、ポリシリコンゲート電極G1部は突き抜け、ポリ
サイドゲート電極G2部は突き抜けないようにする事が
できる。
積し、これをエッチバックして、図6に示すように、各
ゲート電極側壁にサイドスペーサ10を形成する。そし
て、ソース、ドレイン領域に高濃度層を形成するための
2回目のイオン注入を行う。このときイオン注入条件
を、第1回目のイオン注入に対して低加速電圧で高ドー
ズ量とすることにより、いずれのゲート電極でも突き抜
けを起こすことなく、ソース、ドレイン領域にイオン注
入層13を形成することができる。
することにより、図7に示すように、チャネルに接する
低濃度のソース,ドレイン不純物層16とチャネルから
離れた高濃度のソース,ドレイン不純物層15を持つL
DD構造のMOSトランジスタQ1,Q2が得られる。
MOSトランジスタQ1側はチャネル領域にチャネル不
純物層(反転層)17を持つDタイプとなり、MOSト
ランジスタQ2側はEタイプとなる。最後にCVDシリ
コン酸化膜14を全面に堆積し、これにコンタクトホー
ルを形成して、各素子の端子にコンタクトする電極配線
18を形成する。
リコンゲート構造とポリサイドゲート構造を併用して、
イオン注入条件を設定することにより、EタイプMOS
トランジスタとDタイプMOSトランジスタを比較的簡
単に作ることができる。またこれらMOSトランジスタ
のゲート構造を作るプロセスをほぼそのまま利用して、
フィールド領域には抵抗素子や容量素子を作ることがで
きる。従ってこの実施例によれば、DタイプMOSトラ
ンジスタとEタイプMOSトランジスタを必要とするマ
スクROMと、抵抗素子や容量素子を必要とするアナロ
グ回路、更に必要なら他のディジタル回路を1チップに
共存させることが、プロセスを複雑化する事なく、従っ
てそれほどのコスト高を招くことなく、可能となる。
はない。実施例では、容量素子の上部電極として第2層
ポリシリコン膜と高融点金属尻再度膜との積層膜を用い
たが、大きな容量を必要としない場合には、第2層ポリ
シリコン膜を堆積する工程を削除してもよい。また実施
例ではディジタル/アナログ混載について説明したが、
抵抗素子や容量素子を除いて、EタイプMOSトランジ
スタとDタイプMOSトランジスタを集積する場合のみ
に適用しても十分な意味を有する。また、EタイプとD
タイプの組み合わせに限らず、互いに異なるしいき値を
持つEタイプMOSトランジスタの組み合わせ等、広く
しきい値が異なるMOSトランジスタを集積形成する場
合にこの発明は有効である。
ート構造の組み合わせとイオン注入条件の設定により、
しきい値の異なるMOSトランジスタを簡単に集積形成
することができる。更にこのMOSトランジスタと共に
フィールド領域には抵抗素子や容量素子をもつアナログ
/ディジタル混載集積回路を簡単なプロセスでコスト高
を招くことなく実現することができる。
る。
断面図である。
グの工程断面図である。
程断面図である。
Dイオン注入工程の断面図である。
工程の断面図である。
酸化膜、4…第1層ポリシリコン膜、5…絶縁膜(キャ
パシタ絶縁膜兼マスク用絶縁膜)、6…第2層ポリシリ
コン膜、7…第1のレジストマスク、8…高融点金属シ
リサイド膜、9…第2のレジストマスク、10…サイド
スペーサ、11,12,13…イオン注入層、14…シ
リコン酸化膜、15…高濃度不純物層、16…低濃度不
純物層、17…反転層、18…電極配線、Q1…Dタイ
プMOSトランジスタ、Q2…EタイプMOSトランジ
スタ、R…抵抗素子、C…容量素子、G1…ポリシリコ
ンゲート電極、G2…ポリサイドゲート電極、L1…下
部電極、L2…上部電極。
Claims (3)
- 【請求項1】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上にポリシリコン膜によるゲート電極
と、ポリシリコン膜と高融点金属シリサイド膜の積層構
造からなるポリサイドゲート電極とをパターン形成する
工程と、 前記ポリシリコンゲート電極及びポリサイドゲート電極
をマスクとして不純物をイオン注入して、ソース、ドレ
イン不純物層及び、前記ポリシリコンゲート電極を突き
抜けたイオンによるチャネル不純物層を同時に形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項2】 半導体基板にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜が形成された基板上にポリシリコン膜
及びマスク用絶縁膜を順次堆積する工程と、 前記マスク用絶縁膜を第1のMOSトランジスタのゲー
ト領域上部に残すようにパターニングする工程と、 前記マスク用絶縁膜がパターン形成されたポリシリコン
膜上全面に高融点金属シリサイド膜を堆積する工程と、 前記高融点金属シリサイド膜の第2のMOSトランジス
タのゲート領域上部にエッチングマスクを形成して前記
高融点金属シリサイド膜を選択エッチングし、引き続き
露出した前記ポリシリコン膜を選択エッチングして、第
1のMOSトランジスタ領域にポリシリコンゲート電極
を形成すると同時に、前記第2のMOSトランジスタ領
域に前記ポリシリコン膜と高融点金属シリサイド膜の積
層構造からなるポリサイドゲート電極を形成する工程
と、 前記ポリシリコンゲート電極及びポリサイドゲート電極
をマスクとして不純物をイオン注入して、前記第1及び
第2のMOSトランジスタのソース、ドレイン不純物層
及び、前記ポリシリコンゲート電極を突き抜けたイオン
による前記第1のMOSトランジスタのチャネル不純物
層を同時に形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項3】 フィールド絶縁膜が形成された半導体基
板の素子形成領域にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜が形成された基板上に第1層ポリシリ
コン膜、絶縁膜及び第2層ポリシリコン膜を順次堆積す
る工程と、 前記第2層ポリシリコン膜上の第1のMOSトランジス
タのゲート領域上部、前記フィールド絶縁膜上の容量素
子領域上部及び抵抗素子領域上部を覆うように第1のレ
ジストマスクをパターン形成する工程と、 前記第1のレジストマスクを用いて前記第2層ポリシリ
コン膜及びその下の絶縁膜を選択エッチングする工程
と、 パターニングされた第2層ポリシリコン膜及び露出した
第1層ポリシリコン膜上に高融点金属シリサイド膜を堆
積する工程と、 前記高融点金属シリサイド膜の第2のMOSトランジス
タのゲート領域及び容量素子領域を覆うように第2のレ
ジストマスクを形成して前記高融点金属シリサイド膜及
び第2層ポリシリコン膜を選択エッチングし、引き続き
前記第2のレジストマスクと絶縁膜をマスクとして前記
第1層ポリシリコン膜を選択エッチングして、前記第1
のMOSトランジスタ領域にポリシリコンゲート電極、
前記第2のMOSトランジスタ領域に前記第1層ポリシ
リコン膜と前記高融点金属シリサイド膜の積層構造から
なるポリサイドゲート電極、前記第1層ポリシリコン膜
による抵抗素子、及び第1層ポリシリコン膜/絶縁膜/
第2層ポリシリコン膜/高融点金属シリサイド膜の積層
構造からなる容量素子を形成する工程と、 前記ポリシリコンゲート電極及びポリサイドゲート電極
をマスクとして不純物をイオン注入して、前記第1及び
第2のMOSトランジスタのソース、ドレイン不純物
層、及び前記ポリシリコンゲート電極を突き抜けたイオ
ンによる前記第1のMOSトランジスタのチャネル不純
物層を形成する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21680195A JP3449054B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体装置の製造方法 |
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JP21680195A JP3449054B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JPH0945867A JPH0945867A (ja) | 1997-02-14 |
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