JP3447941B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP3447941B2
JP3447941B2 JP00040598A JP40598A JP3447941B2 JP 3447941 B2 JP3447941 B2 JP 3447941B2 JP 00040598 A JP00040598 A JP 00040598A JP 40598 A JP40598 A JP 40598A JP 3447941 B2 JP3447941 B2 JP 3447941B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method.

【０００２】[0002]

【従来の技術】シリコン基板の表面から裏面に貫通する
スルーホール内に配線を形成し、この配線を介して基板
上に形成された素子と他の基板上に形成された素子とを
電気的に接続することにより、積層された複数の基板間
で信号の送受を行う技術が開発されている。スルーホー
ル内への配線の形成は、基板を貫くスルーホールを形成
した後、スルーホール側壁表面に絶縁膜を形成し、その
後配線となる金属を埋め込むことによって行われる。2. Description of the Related Art Wiring is formed in a through hole penetrating from a front surface to a back surface of a silicon substrate, and an element formed on a substrate and an element formed on another substrate are electrically connected through the wiring. A technique has been developed in which signals are transmitted and received between a plurality of stacked substrates by connecting them. The wiring is formed in the through hole by forming a through hole penetrating the substrate, forming an insulating film on the side wall surface of the through hole, and then burying a metal to be a wiring.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、スルーホール配線は抵抗率の高い基板材
料によって取り囲まれることになる。したがって、スル
ーホール内に形成された配線が十分に遮蔽されないた
め、配線間でのクロストーク、外部からのノイズ、基板
電位の揺らぎなどによって信号が乱されるという問題が
あった。However, in the above-mentioned conventional structure, the through-hole wiring is surrounded by the substrate material having a high resistivity. Therefore, since the wiring formed in the through hole is not sufficiently shielded, there is a problem that the signal is disturbed by crosstalk between the wiring, noise from the outside, fluctuation of the substrate potential, and the like.

【０００４】本発明は上記従来の課題に対してなされた
ものであり、スルーホール配線に対する電気的な遮蔽効
果を高めることが可能な半導体装置及びその製造方法を
提供することを目的としている。The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor device and a manufacturing method thereof capable of enhancing the electrical shielding effect for through-hole wiring.

【０００５】[0005]

【課題を解決するための手段】本発明は、半導体基板を
貫くスルーホールの内側に側壁絶縁膜を介してスルーホ
ール配線が形成された半導体装置において、前記スルー
ホールの側壁となる半導体基板と前記側壁絶縁膜との間
に側壁導電体層が形成されていることを特徴とする（請
求項１）。The present invention provides a semiconductor device in which a through-hole wiring is formed inside a through-hole penetrating a semiconductor substrate via a sidewall insulating film, and A sidewall conductor layer is formed between the sidewall insulating film and the sidewall insulating film (claim 1).

【０００６】前記発明によれば、側壁導電体層を設けた
ことにより、外部からの電気的雑音の抑制やスルーホー
ル配線間の結合容量の抑制といった電気的な遮蔽効果を
高めることが可能となる。なお、電気的な遮蔽効果を高
めるという観点からは、側壁導電体層の導電率がスルー
ホール側壁部の半導体基板の導電率よりも高いことが望
ましい。According to the above invention, by providing the side wall conductor layer, it is possible to enhance an electric shielding effect such as suppression of external electrical noise and suppression of coupling capacitance between the through-hole wirings. . From the viewpoint of enhancing the electrical shielding effect, it is desirable that the sidewall conductor layer has a higher conductivity than the semiconductor substrate of the side wall of the through hole.

【０００７】前記半導体装置に係る発明の好ましい態様
としては、以下のものをあげることができる。Preferred embodiments of the invention relating to the semiconductor device are as follows.

【０００８】前記側壁導電体層は所定の電位に保持され
たウエル領域又は所定の電位に保持された配線に接続さ
れている（請求項２、３）。The side wall conductor layer is connected to a well region held at a predetermined potential or a wiring held at a predetermined potential (claims 2 and 3).

【０００９】前者では、側壁導電体層とウエルとが直接
接続されるため、接続のための面積を低減することがで
きる。後者では、側壁導電体層とウエルとを直接接続す
ることが困難な場合（レイアウト上の制限がある場合、
側壁導電体層から基板中への不純物拡散を抑えるために
側壁導電体層とウエルとを直接接触させることができな
い場合等）でも、側壁導電体層の電位を配線を介してウ
エル電位等に固定することが可能となり、レイアウト上
の自由度を上げることができる。In the former case, since the sidewall conductor layer and the well are directly connected, the area for connection can be reduced. In the latter case, when it is difficult to directly connect the sidewall conductor layer and the well (when there are layout restrictions,
Even if the sidewall conductor layer and the well cannot be in direct contact with each other to suppress the diffusion of impurities from the sidewall conductor layer into the substrate), the potential of the sidewall conductor layer is fixed to the well potential etc. via the wiring. It is possible to increase the degree of freedom in layout.

【００１０】前記側壁導電体層は、当該側壁導電体層の
内側に形成されたスルーホール配線が接続される素子が
形成されたウエル領域と同一のウエル領域に接続されて
いてもよいし、異なるウエル領域に接続されていてもよ
い（請求項４、５）。The sidewall conductor layer may be connected to the same well region as the well region in which the element to which the through-hole wiring formed inside the sidewall conductor layer is connected is formed, or different. It may be connected to the well region (claims 4 and 5).

【００１１】前記側壁導電体層は、複数のスルーホール
配線に対応して複数設けられ、これら複数の側壁導電体
層は同一導電型のウエル領域に接続されている（請求項
６）。A plurality of side wall conductor layers are provided corresponding to a plurality of through hole wirings, and the plurality of side wall conductor layers are connected to well regions of the same conductivity type (claim 6).

【００１２】側壁導電体層を異なる導電型のウエルに接
続すると、何らかの原因でウエル間に電位差が生じた場
合に、側壁導電体層間に電位差が生じ、また側壁導電体
層間で容量結合が生じることとなるが、各側壁導電体層
をすべて同一導電型のウエル領域に接続することで、こ
のような問題を回避することができる。When the sidewall conductor layers are connected to wells of different conductivity types, if a potential difference occurs between the wells for some reason, a potential difference occurs between the sidewall conductor layers and a capacitive coupling occurs between the sidewall conductor layers. However, such a problem can be avoided by connecting all the sidewall conductor layers to the well regions of the same conductivity type.

【００１３】前記側壁導電体層は、複数のスルーホール
配線に対応して複数設けられ、これら複数の側壁導電体
層は半導体基板本体の導電型と同一の導電型のウエル領
域に接続されている（請求項７）。A plurality of side wall conductor layers are provided corresponding to a plurality of through hole wirings, and the plurality of side wall conductor layers are connected to a well region of the same conductivity type as that of the semiconductor substrate body. (Claim 7).

【００１４】このように、各側壁導電体層を半導体基板
と同一の導電型のウエル領域に接続することにより、側
壁導電体層、半導体基板及びウエルを同電位に固定する
ことができ、より一層電気的遮蔽効果を増すことができ
る。Thus, by connecting each sidewall conductor layer to the well region of the same conductivity type as the semiconductor substrate, the sidewall conductor layer, the semiconductor substrate and the well can be fixed at the same potential. The electrical shielding effect can be increased.

【００１５】前記側壁導電体層は、複数のスルーホール
配線に対応して複数設けられ、これら複数の側壁導電体
層は単一のウエル領域に接続されている（請求項８）。A plurality of side wall conductor layers are provided corresponding to a plurality of through hole wirings, and the plurality of side wall conductor layers are connected to a single well region (claim 8).

【００１６】このように、各側壁導電体層を単一のウエ
ル領域に接続すれば、基板の導電型やウエルの並び方等
によらず、すべての側壁導電体層を同電位に固定するこ
とができ、良好な遮蔽効果を得ることができる。By connecting each sidewall conductor layer to a single well region in this way, all sidewall conductor layers can be fixed at the same potential regardless of the conductivity type of the substrate, the arrangement of the wells, and the like. Therefore, a good shielding effect can be obtained.

【００１７】前記側壁導電体層は、金属、金属化合物、
不純物が添加された半導体又は金属シリサイドによって
形成されている（請求項９）。The sidewall conductor layer is made of metal, metal compound,
It is formed of a semiconductor or a metal silicide to which impurities are added (claim 9).

【００１８】金属或いは金属化合物を用いる場合（例え
ば、多層配線の金属膜を用いる場合）には、スパッタや
ＣＶＤ等、多くの方法で側壁導電体層を形成することが
でき、プロセスの自由度を上げることができる。また、
リフロースパッタを用いれば、高アスペクトのスルーホ
ールに対してもカバレッジよく薄膜を堆積することがで
きる。不純物が添加された半導体を用いる場合（例え
ば、ゲートとなる不純物含有ポリシリコンを用いる場
合）には、その導電型を添加不純物によって制御するこ
とができ、側壁導電体層が接続されるウエルと同一導電
型のものを容易に形成することができる。シリサイドを
用いる場合（例えば、ゲート及びソース・ドレインにシ
リサイドを用いる場合）には、Ｓｉ等の基板材料との固
相反応を利用できるため、安定で密着性のよい導電体層
を形成することができる。When a metal or a metal compound is used (for example, when a metal film for multi-layer wiring is used), the side wall conductor layer can be formed by many methods such as sputtering and CVD, and the process flexibility is increased. Can be raised. Also,
If reflow sputtering is used, a thin film can be deposited with good coverage even on a high aspect through hole. When a semiconductor to which an impurity is added is used (for example, when impurity-containing polysilicon that serves as a gate is used), its conductivity type can be controlled by the added impurity, and it is the same as the well to which the sidewall conductor layer is connected. A conductive type can be easily formed. When silicide is used (for example, when the silicide is used for the gate and the source / drain), a solid-phase reaction with a substrate material such as Si can be used, so that a stable and adhesive conductor layer can be formed. it can.

【００１９】なお、多層配線に用いる金属としては、ア
ルミニウム（Ａｌ）、銅（Ｃｕ）、チタニウム（Ｔ
ｉ）、窒化チタニウム（ＴｉＮ）、タングステン
（Ｗ）、ニオブ（Ｎｂ）等を用いることができる。ま
た、側壁絶縁膜には、シリコン酸化膜、シリコン窒化
膜、ＳｉＯＦ膜等を用いることができる。また、スルー
ホール配線には、金属ペースト（例えばＮｉペースト）
を焼成して得られたもの、メッキによって得られたもの
等を用いることができる。The metals used for the multilayer wiring are aluminum (Al), copper (Cu), titanium (T).
i), titanium nitride (TiN), tungsten (W), niobium (Nb), or the like can be used. Moreover, a silicon oxide film, a silicon nitride film, a SiOF film, or the like can be used for the sidewall insulating film. In addition, a metal paste (for example, Ni paste) is used for the through-hole wiring.
It is possible to use the one obtained by firing, the one obtained by plating, and the like.

【００２０】本発明に係る半導体装置の製造方法は、半
導体基板を貫くスルーホールを形成する工程と、このス
ルーホールの側壁に側壁導電体層を形成する工程と、こ
の側壁導電体層の内側に側壁絶縁膜を形成する工程と、
この側壁絶縁膜の内側にスルーホール配線を形成する工
程とを有することを特徴とする（請求項１０）。A method of manufacturing a semiconductor device according to the present invention comprises a step of forming a through hole penetrating a semiconductor substrate, a step of forming a sidewall conductor layer on a sidewall of the through hole, and an inside of the sidewall conductor layer. A step of forming a sidewall insulating film,
And forming a through-hole wiring inside the sidewall insulating film (claim 10).

【００２１】前記半導体装置の製造方法に係る発明の好
ましい態様としては、以下のものをあげることができ
る。Preferred embodiments of the invention relating to the method for manufacturing a semiconductor device include the following.

【００２２】前記側壁導電体層を形成する工程は、半導
体装置の他の導電体層を形成する工程と同時に行われる
（請求項１１）。The step of forming the sidewall conductor layer is performed simultaneously with the step of forming another conductor layer of the semiconductor device (claim 11).

【００２３】代表的には、配線となる層を形成する工程
（例えば、選択ＣＶＤ等で多層配線の金属膜を形成する
工程）、ゲート及びソース・ドレインのシリサイド化工
程、ゲートやソース・ドレインの不純物注入工程等をあ
げることができる。Typically, a step of forming a layer to be a wiring (for example, a step of forming a metal film of a multilayer wiring by selective CVD or the like), a silicidation step of a gate and a source / drain, a gate / source / drain An impurity injection process or the like can be included.

【００２４】また、側壁導電体層の形成方法としては、
スパッタリング、ＣＶＤ、イオン注入、気相拡散、固相
拡散、メッキ、塗布等、種々の方法を用いることが可能
である。例えば、Ｗ等の選択ＣＶＤを用いて側壁導電体
層を形成すれば、スルーホールの側壁に選択的に側壁導
電体層を形成することができ、均一な膜厚を得ることが
できる。また、イオン注入を用いて不純物をスルーホー
ル側壁の半導体に導入すれば、側壁導電体層の導電型を
接触するウエルの導電型に応じて適宜選択することがで
きる。また、ＣＶＤにより不純物含有ポリシリコンをス
ルーホールの側壁に堆積すれば、比較的低温で側壁導電
体層を形成することができる。As a method of forming the sidewall conductor layer,
Various methods such as sputtering, CVD, ion implantation, vapor phase diffusion, solid phase diffusion, plating and coating can be used. For example, if the side wall conductor layer is formed by using selective CVD such as W, the side wall conductor layer can be selectively formed on the side wall of the through hole, and a uniform film thickness can be obtained. Further, if impurities are introduced into the semiconductor on the sidewall of the through hole by using ion implantation, the conductivity type of the sidewall conductor layer can be appropriately selected according to the conductivity type of the contacting well. If the impurity-containing polysilicon is deposited on the sidewall of the through hole by CVD, the sidewall conductor layer can be formed at a relatively low temperature.

【００２５】前記側壁絶縁膜を形成する工程は、半導体
装置の他の絶縁膜を形成する工程と同時に行われる（請
求項１２）。The step of forming the sidewall insulating film is performed simultaneously with the step of forming another insulating film of the semiconductor device (claim 12).

【００２６】代表的には、層間絶縁膜となるシリコン酸
化膜等の堆積工程、ゲート側壁膜となるシリコン窒化膜
の堆積工程等をあげることができる。Typical examples include a step of depositing a silicon oxide film or the like to be an interlayer insulating film, a step of depositing a silicon nitride film to be a gate sidewall film, and the like.

【００２７】このように、側壁導電体層や側壁絶縁膜を
他の工程と兼用することにより、工程の短縮化をはかる
ことができる。As described above, the sidewall conductor layer and the sidewall insulating film are also used for other steps, so that the steps can be shortened.

【００２８】[0028]

【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【００２９】まず、本発明の第１の実施形態について、
図１〜図１０を参照して説明する。図１〜図１０は、多
層配線構造の半導体集積回路装置に本発明を適用したと
きの製造工程を示した工程断面図である。First, regarding the first embodiment of the present invention,
This will be described with reference to FIGS. 1 to 10 are process cross-sectional views showing a manufacturing process when the present invention is applied to a semiconductor integrated circuit device having a multilayer wiring structure.

【００３０】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１１の表面側にシリコン酸化膜からなるＳＴＩ
構造の素子分離絶縁膜１２を形成する。続いて、図１
（ｂ）に示すように、ｐウエル領域１３ａ及びｎウエル
領域１３ｂを形成する。First, as shown in FIG. 1A, the STI formed of a silicon oxide film is formed on the surface of the p-type silicon substrate 11.
An element isolation insulating film 12 having a structure is formed. Then, Fig. 1
As shown in (b), the p well region 13a and the n well region 13b are formed.

【００３１】次に、図２（ｃ）に示すように、基板表面
にシリコン酸化膜からなるゲート絶縁膜１４を形成す
る。次に、図２（ｄ）に示すように、全面にポリシリコ
ン膜１５を形成し、さらにこのポリシリコン膜１５上に
レジスト１６を形成する。Next, as shown in FIG. 2C, a gate insulating film 14 made of a silicon oxide film is formed on the surface of the substrate. Next, as shown in FIG. 2D, a polysilicon film 15 is formed on the entire surface, and a resist 16 is further formed on the polysilicon film 15.

【００３２】次に、図３（ｅ）に示すように、レジスト
１６を用いてポリシリコン膜１５をエッチングし、ゲー
ト電極の構造を形成する。続いて、レジスト１６を剥離
した後、ゲート電極となるポリシリコン膜１５をマスク
としてイオン注入を行い、ソース・ドレインとなる不純
物拡散層１７ａを形成する。次に、図３（ｆ）に示すよ
うに、全面にシリコン窒化膜１８を堆積する。Next, as shown in FIG. 3E, the polysilicon film 15 is etched using the resist 16 to form a gate electrode structure. Then, after removing the resist 16, ion implantation is performed using the polysilicon film 15 which will be a gate electrode as a mask to form an impurity diffusion layer 17a which will be a source / drain. Next, as shown in FIG. 3F, a silicon nitride film 18 is deposited on the entire surface.

【００３３】次に、図４（ｇ）に示すように、基板の表
面側から裏面側に貫通するスルーホール１９を以下のよ
うにして形成する。まず、シリコン窒化膜１８上に、マ
スクとなるメタル膜（例えばアルミニウム膜）を形成
し、このメタル膜上にスルーホールに対応した開口を有
するレジストパターンを形成する。続いて、このレジス
トパターンをマスクとしてメタル膜をパターニングし、
パターニングされたメタル膜を用いてシリコン窒化膜、
素子分離絶縁膜及びシリコン基板をエッチングして、ス
ルーホール１９を形成する。その後、メタル膜を剥離す
る。Next, as shown in FIG. 4G, a through hole 19 penetrating from the front surface side to the back surface side of the substrate is formed as follows. First, a metal film (for example, an aluminum film) serving as a mask is formed on the silicon nitride film 18, and a resist pattern having openings corresponding to through holes is formed on the metal film. Subsequently, the metal film is patterned using this resist pattern as a mask,
Silicon nitride film using patterned metal film,
The element isolation insulating film and the silicon substrate are etched to form through holes 19. Then, the metal film is peeled off.

【００３４】次に、図４（ｈ）に示すように、ＲＩＥ等
の異方性エッチングによりシリコン窒化膜１８をエッチ
ングし、ゲート電極となるポリシリコン膜１５の側壁に
のみゲート側壁膜として残置させる。続いて、このゲー
ト側壁膜をマスクとしてイオン注入を行い、ソース・ド
レインとなる不純物拡散層１７ｂを形成する。このと
き、同時にポリシリコン膜１５にも不純物がドーピング
される。Next, as shown in FIG. 4 (h), the silicon nitride film 18 is etched by anisotropic etching such as RIE to leave it as a gate side wall film only on the side wall of the polysilicon film 15 serving as a gate electrode. . Subsequently, ion implantation is performed using the gate sidewall film as a mask to form an impurity diffusion layer 17b to be a source / drain. At this time, the polysilicon film 15 is simultaneously doped with impurities.

【００３５】次に、図５（ｉ）に示すように、全面に下
地金属膜としてＴｉ／ＴｉＮ膜２０を形成する。このと
き、Ｔｉ／ＴｉＮ膜２０はスルーホール１９の内壁にも
形成される。次に、図５（ｊ）に示すように、熱処理に
よりＴｉ／ＴｉＮ膜２０とその下のシリコンとを反応さ
せ、シリサイドを形成する。すなわち、スルーホールの
内壁となる基板シリコンとの反応によりシリサイド２１
ａを、不純物拡散層との反応によりシリサイド２１ｂ
を、ゲート電極となるポリシリコン膜との反応によりシ
リサイド２１ｃを形成する。シリサイド２１ａはｐウエ
ル領域と接し、側壁導電体層となる。その後、未反応の
Ｔｉ／ＴｉＮ膜２０をＨ2 ＳＯ4 とＨ2 Ｏ2 との混合溶
液等を用いて除去する。Next, as shown in FIG. 5I, a Ti / TiN film 20 is formed as a base metal film on the entire surface. At this time, the Ti / TiN film 20 is also formed on the inner wall of the through hole 19. Next, as shown in FIG. 5J, the Ti / TiN film 20 is reacted with the underlying silicon by heat treatment to form a silicide. That is, the silicide 21 is formed by the reaction with the substrate silicon which is the inner wall of the through hole.
a is converted into a silicide 21b by the reaction with the impurity diffusion layer.
To form a silicide 21c by reacting with a polysilicon film which will be a gate electrode. The silicide 21a is in contact with the p well region and becomes the sidewall conductor layer. Then, the unreacted Ti / TiN film 20 is removed using a mixed solution of H 2 SO 4 and H 2 O 2 .

【００３６】次に、図６（ｋ）に示すように、全面に層
間絶縁膜となるＴＥＯＳ膜２２ａ及びＢＰＳＧ膜２２ｂ
を形成する。このとき、スルーホール内にもＴＥＯＳ膜
２２ａ及びＢＰＳＧ膜２２ｂが形成される。次に、図６
（ｌ）に示すように、ＴＥＯＳ膜２２ａ及びＢＰＳＧ膜
２２ｂからなる層間絶縁膜（側壁絶縁膜）２２で覆われ
たスルーホール内にメタルペースト（Ｎｉ、Ａｌ等のペ
ースト）を埋め込んでベーキングした後、ＣＭＰにより
余剰のメタルペーストを除去する。これにより、スルー
ホール内にスルーホール配線２３が形成されることにな
る。Next, as shown in FIG. 6 (k), a TEOS film 22a and a BPSG film 22b to be an interlayer insulating film are formed on the entire surface.
To form. At this time, the TEOS film 22a and the BPSG film 22b are also formed in the through holes. Next, FIG.
As shown in (l), after the metal paste (paste of Ni, Al, etc.) is embedded in the through hole covered with the interlayer insulating film (sidewall insulating film) 22 made of the TEOS film 22a and the BPSG film 22b and baked, , The excess metal paste is removed by CMP. As a result, the through hole wiring 23 is formed in the through hole.

【００３７】次に、図７（ｍ）に示すように、リソグラ
フィ及びＲＩＥにより層間絶縁膜２２を加工し、コンタ
クトホール及び配線溝を形成する。続いて、図７（ｎ）
に示すように、全面に下地金属膜としてＴｉ／ＴｉＮ膜
２４を堆積する。Next, as shown in FIG. 7M, the interlayer insulating film 22 is processed by lithography and RIE to form contact holes and wiring grooves. Then, FIG. 7 (n)
As shown in, a Ti / TiN film 24 is deposited as a base metal film on the entire surface.

【００３８】次に、図８（ｏ）に示すように、ＣＶＤ法
により全面にＷ膜２５を形成した後、余剰のＴｉ／Ｔｉ
Ｎ膜２４及びＷ膜２５をＣＭＰ、ＲＩＥ、ＣＤＥ等によ
って除去する。その結果、層間絶縁膜２２に形成された
コンタクトホール及び配線溝は、Ｔｉ／ＴｉＮ膜２４及
びＷ膜２５によって埋め込まれる。続いて、図８（ｐ）
に示すように、全面に層間絶縁膜２６としてＴＥＯＳ膜
を形成する。Next, as shown in FIG. 8 (o), after forming a W film 25 on the entire surface by a CVD method, excess Ti / Ti is formed.
The N film 24 and the W film 25 are removed by CMP, RIE, CDE or the like. As a result, the contact hole and the wiring groove formed in the interlayer insulating film 22 are filled with the Ti / TiN film 24 and the W film 25. Then, FIG. 8 (p)
As shown in, a TEOS film is formed as an interlayer insulating film 26 on the entire surface.

【００３９】次に、図９（ｑ）に示すように、層間絶縁
膜２６を加工してビアホール及び配線溝を形成する。続
いて、図９（ｒ）に示すように、全面に下地金属膜２７
としてＴｉ、Ｎｂ等を堆積する。Next, as shown in FIG. 9Q, the interlayer insulating film 26 is processed to form via holes and wiring grooves. Subsequently, as shown in FIG. 9R, the base metal film 27 is formed on the entire surface.
Then, Ti, Nb, etc. are deposited.

【００４０】次に、図１０（ｓ）に示すように、全面に
Ａｌ膜２８を形成する。その後、図１０（ｓ）に示すよ
うに、余剰の下地金属膜２７及びＡｌ膜２８を除去し、
層間絶縁膜２６に形成されたコンタクトホール及び配線
溝を下地金属膜２７及びＡｌ膜２８によって埋め込む。Next, as shown in FIG. 10 (s), an Al film 28 is formed on the entire surface. Thereafter, as shown in FIG. 10 (s), the excess underlying metal film 27 and Al film 28 are removed,
The contact hole and the wiring groove formed in the interlayer insulating film 26 are filled with the base metal film 27 and the Al film 28.

【００４１】以上のようにして、多層配線構造を有する
半導体集積回路装置が作製される。本実施形態では、ス
ルーホール配線２３の外側に側壁絶縁膜２２を介して側
壁導電体層となるシリサイド２１ａが形成されている。
このシリサイド２１ａの導電率はその外側のｐウエル領
域の導電率よりも低い値を有するものである。したがっ
て、側壁導電体層２１ａを設けたことにより、スルーホ
ール配線２３に対する電気的な遮蔽効果を高めることが
できる。As described above, a semiconductor integrated circuit device having a multilayer wiring structure is manufactured. In the present embodiment, the silicide 21a serving as the sidewall conductor layer is formed outside the through hole wiring 23 with the sidewall insulating film 22 interposed therebetween.
The conductivity of the silicide 21a has a value lower than that of the p-well region outside the silicide 21a. Therefore, by providing the side wall conductor layer 21a, the effect of electrically shielding the through-hole wiring 23 can be enhanced.

【００４２】なお、本実施形態においては、以下のよう
な変更が可能である。図４（ｈ）の工程で不純物拡散層
１７ｂをイオン注入で形成するとき、通常は同時にゲー
トとなるポリシリコン膜１５にも不純物のイオン注入が
行われる。このイオン注入工程において、スルーホール
１９側壁のシリコン基板にも同時に不純物をイオン注入
して、このイオン注入された基板領域を側壁導電体層と
して用いるようにしてもよい。The following modifications can be made in this embodiment. When the impurity diffusion layer 17b is formed by ion implantation in the step of FIG. 4H, the ion implantation of impurities is usually performed at the same time as the polysilicon film 15 serving as the gate. In this ion implantation step, impurities may be simultaneously ion-implanted into the silicon substrate on the sidewall of the through hole 19 and the ion-implanted substrate region may be used as the sidewall conductor layer.

【００４３】次に、本発明の第２の実施形態について、
図１１〜図２０を参照して説明する。図１１〜図１９
は、多層配線構造の半導体集積回路装置に本発明を適用
したときの製造工程を示した工程断面図であり、図２０
はその一部の工程を変更した場合の製造工程断面図であ
る。Next, regarding the second embodiment of the present invention,
This will be described with reference to FIGS. 11 to 20. 11 to 19
20 is a process cross-sectional view showing a manufacturing process when the present invention is applied to a semiconductor integrated circuit device having a multilayer wiring structure.
FIG. 7 is a manufacturing step sectional view when a part of the steps is changed.

【００４４】なお、途中の工程までは第１の実施形態
（図１（ａ）〜図３（ｆ）の工程）と同様であるため、
これらについては第１の実施形態を参照することとし、
詳細な説明は省略する。Since the steps up to the middle are the same as those in the first embodiment (steps of FIGS. 1A to 3F),
For these, refer to the first embodiment,
Detailed description is omitted.

【００４５】図３（ｆ）に示す工程の後、図１１（ｇ）
の工程を行う。すなわち、ＲＩＥ等の異方性エッチング
によりシリコン窒化膜１８をエッチングし、ゲート電極
となるポリシリコン膜１５の側壁にのみゲート側壁膜と
して残置させる。続いて、このゲート側壁膜をマスクと
してイオン注入を行い、ソース・ドレインとなる不純物
拡散層１７ｂを形成する。次に、図１１（ｈ）に示すよ
うに、全面に下地金属膜としてＴｉ／ＴｉＮ膜２０を形
成する。After the step shown in FIG. 3F, the step shown in FIG.
Process. That is, the silicon nitride film 18 is etched by anisotropic etching such as RIE, and left as the gate sidewall film only on the sidewall of the polysilicon film 15 which will be the gate electrode. Subsequently, ion implantation is performed using the gate sidewall film as a mask to form an impurity diffusion layer 17b to be a source / drain. Next, as shown in FIG. 11H, a Ti / TiN film 20 is formed as a base metal film on the entire surface.

【００４６】次に、図１２（ｉ）に示すように、熱処理
によりＴｉ／ＴｉＮ膜２０とその下のシリコンとを反応
させ、シリサイドを形成する。すなわち、不純物拡散層
との反応によりシリサイド２１ｂを、ゲート電極となる
ポリシリコン膜との反応によりシリサイド２１ｃを形成
する。その後、未反応のＴｉ／ＴｉＮ膜２０をＨ2 ＳＯ
4 とＨ2 Ｏ2 との混合溶液等を用いて除去する。次に、
図１２（ｊ）に示すように、全面に層間絶縁膜となるＴ
ＥＯＳ膜３０ａ及びＢＰＳＧ膜３０ｂを形成する。Next, as shown in FIG. 12 (i), the Ti / TiN film 20 and the underlying silicon are reacted by heat treatment to form a silicide. That is, the silicide 21b is formed by the reaction with the impurity diffusion layer, and the silicide 21c is formed by the reaction with the polysilicon film serving as the gate electrode. Then, the unreacted Ti / TiN film 20 is replaced with H 2 SO.
It is removed using a mixed solution of 4 and H 2 O 2 . next,
As shown in FIG. 12 (j), T which becomes an interlayer insulating film is formed on the entire surface.
The EOS film 30a and the BPSG film 30b are formed.

【００４７】次に、図１３（ｋ）に示すように、ＴＥＯ
Ｓ膜３０ａ及びＢＰＳＧ膜３０ｂからなる層間絶縁膜３
０上に、メタル膜３１（例えばアルミニウム膜）を形成
し、このメタル膜３１上にスルーホールに対応した開口
を有するレジスト３２を形成する。続いて、このレジス
ト３２をマスクとしてメタル膜３１をパターニングす
る。次に、図１３（ｌ）に示すように、メタル膜３１等
をマスクに用いて層間絶縁膜、素子分離絶縁膜及びシリ
コン基板をエッチングして、スルーホール１９を形成す
る。Next, as shown in FIG. 13 (k), TEO
Interlayer insulating film 3 including S film 30a and BPSG film 30b
A metal film 31 (for example, an aluminum film) is formed on the metal film 0, and a resist 32 having an opening corresponding to a through hole is formed on the metal film 31. Subsequently, the metal film 31 is patterned using the resist 32 as a mask. Next, as shown in FIG. 13L, the through hole 19 is formed by etching the interlayer insulating film, the element isolation insulating film and the silicon substrate using the metal film 31 or the like as a mask.

【００４８】次に、図１４（ｍ）に示すように、メタル
膜等を剥離する。続いて、図１４（ｎ）に示すように、
全面に高融点金属膜３３を堆積する。このとき、スルー
ホール１９の側壁にも高融点金属膜３３が堆積する。な
お、高融点金属膜の代わりに不純物をドープしたシリコ
ン膜を堆積するようにしてもよい。Next, as shown in FIG. 14 (m), the metal film or the like is peeled off. Then, as shown in FIG.
A refractory metal film 33 is deposited on the entire surface. At this time, the refractory metal film 33 is also deposited on the sidewall of the through hole 19. Instead of the refractory metal film, a silicon film doped with impurities may be deposited.

【００４９】次に、図１５（ｏ）に示すように、ＲＩＥ
等の異方性エッチングにより高融点金属膜３３をエッチ
ングし、スルーホールの内壁にのみ高融点金属膜３３を
残置させ、側壁導電体膜とする。続いて、図１５（ｐ）
に示すように、全面に側壁絶縁膜となるシリコン酸化膜
３４を形成する。このとき、スルーホール内にもシリコ
ン酸化膜３４が形成され、このシリコン酸化膜３４によ
って側壁導電体膜３３は覆われることになる。Next, as shown in FIG. 15 (o), RIE
The refractory metal film 33 is etched by anisotropic etching such as to leave the refractory metal film 33 only on the inner wall of the through hole to form a sidewall conductor film. Then, FIG. 15 (p)
As shown in, a silicon oxide film 34 to be a sidewall insulating film is formed on the entire surface. At this time, the silicon oxide film 34 is also formed in the through hole, and the sidewall conductor film 33 is covered with this silicon oxide film 34.

【００５０】次に、図１６（ｑ）に示すように、シリコ
ン酸化膜３４が形成されたスルーホール内にメタルペー
スト（Ｎｉ、Ａｌ等のペースト）を埋め込んでベーキン
グした後、ＣＭＰにより余剰のメタルペーストを除去す
る。これにより、スルーホール内にスルーホール配線２
３が形成される。続いて、図１６（ｒ）に示すように、
コンタクトホール形成用のレジスト３５ａを形成し、こ
のレジスト３５ａをマスクとしてシリコン酸化膜３４等
をＲＩＥ等でエッチングし、コンタクトホールを形成す
る。Next, as shown in FIG. 16 (q), a metal paste (paste of Ni, Al, etc.) is embedded in the through hole in which the silicon oxide film 34 is formed and baked, and then excess metal is deposited by CMP. Remove the paste. As a result, the through hole wiring 2
3 is formed. Then, as shown in FIG.
A resist 35a for forming a contact hole is formed, and the silicon oxide film 34 and the like are etched by RIE or the like using the resist 35a as a mask to form a contact hole.

【００５１】次に、図１７（ｓ）に示すように、レジス
ト３５ａを剥離した後、配線溝形成用のレジスト３５ｂ
を形成し、このレジスト３５ｂをマスクとしてシリコン
酸化膜３４をＲＩＥ等でエッチングし、配線溝を形成す
る。次に、図１７（ｔ）に示すように、レジスト３５ｂ
を剥離した後、全面に下地金属膜としてＴｉ／ＴｉＮ膜
２４を形成し、さらのその上にＷ膜２５を形成する。そ
の後、余剰のＴｉ／ＴｉＮ膜２４及びＷ膜２５を除去
し、コンタクトホール及び配線溝をＴｉ／ＴｉＮ膜２４
及びＷ膜２５をによって埋め込む。Ｔｉ／ＴｉＮ膜２４
及びＷ膜２５の除去にはＣＭＰ、ＲＩＥ、ＣＤＥ等を用
いればよい。Next, as shown in FIG. 17 (s), after removing the resist 35a, a resist 35b for forming a wiring groove is formed.
Then, the silicon oxide film 34 is etched by RIE or the like using the resist 35b as a mask to form a wiring groove. Next, as shown in FIG. 17 (t), the resist 35b
After peeling off, a Ti / TiN film 24 is formed on the entire surface as a base metal film, and a W film 25 is further formed thereon. After that, the surplus Ti / TiN film 24 and the W film 25 are removed, and the contact hole and the wiring groove are covered with the Ti / TiN film 24.
And the W film 25 is embedded by. Ti / TiN film 24
CMP, RIE, CDE, or the like may be used to remove the W film 25 and the W film 25.

【００５２】次に、図１８（ｕ）に示すように、全面に
層間絶縁膜３６としてシリコン酸化膜を形成する。続い
て、図１８（ｖ）に示すように、層間絶縁膜３６を加工
してビアホール及び配線溝を形成する。Next, as shown in FIG. 18 (u), a silicon oxide film is formed as an interlayer insulating film 36 on the entire surface. Subsequently, as shown in FIG. 18V, the interlayer insulating film 36 is processed to form a via hole and a wiring groove.

【００５３】次に、図１９（ｗ）に示すように、全面に
下地金属膜３８としてＴｉ、Ｎｂ等を、さらにその上に
Ａｌ膜３９を堆積する。その後、余剰の下地金属膜３８
及びＡｌ膜３９を除去し、層間絶縁膜３６に形成された
ビアホール及び配線溝を下地金属膜３８及びＡｌ膜３９
によって埋め込む。Next, as shown in FIG. 19 (w), Ti, Nb, etc. are deposited as a base metal film 38 on the entire surface, and an Al film 39 is further deposited thereon. After that, the excess base metal film 38
And the Al film 39 are removed, and the via hole and the wiring groove formed in the interlayer insulating film 36 are connected to the base metal film 38 and the Al film 39.
Embed by.

【００５４】以上のようにして、多層配線構造を有する
半導体集積回路装置が作製される。本実施形態では、ス
ルーホール配線の外側に側壁絶縁膜を介して側壁導電体
層となる高融点金属膜が形成されている。この高融点金
属膜の導電率はその外側のｐウエル領域の導電率よりも
低い値を有するものである。したがって、側壁導電体層
を設けたことにより、スルーホール配線に対する電気的
な遮蔽効果を高めることができる。As described above, a semiconductor integrated circuit device having a multilayer wiring structure is manufactured. In the present embodiment, a refractory metal film serving as a sidewall conductor layer is formed outside the through-hole wiring via a sidewall insulating film. The conductivity of this refractory metal film has a lower value than the conductivity of the p-well region outside thereof. Therefore, by providing the side wall conductor layer, the effect of electrically shielding the through hole wiring can be enhanced.

【００５５】なお、上記の例では、図１７（ｓ）の工程
において配線溝をスルーホール配線２３と離して形成
し、図１７（ｔ）の工程において配線溝に埋め込まれた
Ｗ膜等がスルーホール配線２３に接触しないようにして
いるが、図２０（ｓ´）及び図２０（ｔ´）に示すよう
にしてもよい。すなわち、図２０（ｓ´）の工程で配線
溝をスルーホール配線２３にかかるように形成し、図２
０（ｔ´）の工程でＷ膜２５等を配線溝に埋め込むこと
により、Ｗ膜等とスルーホール配線とを接続するように
してもよい。In the above example, the wiring groove is formed separately from the through-hole wiring 23 in the step of FIG. 17 (s), and the W film or the like embedded in the wiring groove in the step of FIG. 17 (t) is through. Although it is not contacted with the hole wiring 23, it may be arranged as shown in FIG. 20 (s ′) and FIG. 20 (t ′). That is, in the process of FIG. 20 (s ′), a wiring groove is formed so as to cover the through hole wiring 23, and
The W film 25 or the like may be connected to the through-hole wiring by embedding the W film 25 or the like in the wiring groove in the step of 0 (t ′).

【００５６】次に、本発明の第３の実施形態について、
図２１〜図２６を参照して説明する。図２１〜図２５
は、多層配線構造の半導体集積回路装置に本発明を適用
したときの製造工程を示した工程断面図であり、図２６
はその一部の工程を変更した場合の製造工程断面図であ
る。Next, regarding the third embodiment of the present invention,
This will be described with reference to FIGS. 21 to 26. 21 to 25
FIG. 26 is a process cross-sectional view showing the manufacturing process when the present invention is applied to a semiconductor integrated circuit device having a multilayer wiring structure.
FIG. 7 is a manufacturing step sectional view when a part of the steps is changed.

【００５７】なお、途中の工程までは第１の実施形態
（図１（ａ）〜図３（ｆ）の工程）と類似しており、こ
れらについては第１の実施形態を参照することとし、詳
細な説明は省略する。It is to be noted that the steps up to the middle are similar to those of the first embodiment (steps of FIGS. 1A to 3F), and the first embodiment will be referred to for these. Detailed description is omitted.

【００５８】図３（ｆ）に示す工程の後、図２１（ｇ）
の工程を行う。すなわち、ＲＩＥ等の異方性エッチング
によりシリコン窒化膜１８をエッチングし、ゲート電極
となるポリシリコン膜１５の側壁にのみゲート側壁膜と
して残置させる。続いて、このゲート側壁膜をマスクと
してイオン注入を行い、ソース・ドレインとなる不純物
拡散層１７ｂを形成する。次に、全面に下地金属膜とし
てＴｉ／ＴｉＮ膜を形成した後、熱処理によりＴｉ／Ｔ
ｉＮ膜とその下のシリコンとを反応させ、シリサイドを
形成する。すなわち、不純物拡散層との反応によりシリ
サイド２１ｂを、ゲート電極となるポリシリコン膜との
反応によりシリサイド２１ｃを形成する。その後、未反
応のＴｉ／ＴｉＮ膜を除去する。なお、図に示すよう
に、本実施形態では素子分離絶縁膜１２上にもゲート構
造と類似した構造が形成されており（これは配線として
機能する）、この部分にもシリサイド等が形成される。
次に、全面に層間絶縁膜４０を堆積する。After the step shown in FIG. 3F, FIG.
Process. That is, the silicon nitride film 18 is etched by anisotropic etching such as RIE, and left as the gate sidewall film only on the sidewall of the polysilicon film 15 which will be the gate electrode. Subsequently, ion implantation is performed using the gate sidewall film as a mask to form an impurity diffusion layer 17b to be a source / drain. Next, after forming a Ti / TiN film as a base metal film on the entire surface, a Ti / TN film is formed by heat treatment.
The iN film and the underlying silicon are reacted to form a silicide. That is, the silicide 21b is formed by the reaction with the impurity diffusion layer, and the silicide 21c is formed by the reaction with the polysilicon film serving as the gate electrode. Then, the unreacted Ti / TiN film is removed. As shown in the figure, in this embodiment, a structure similar to the gate structure is formed on the element isolation insulating film 12 (this functions as a wiring), and silicide or the like is also formed on this portion. .
Next, the interlayer insulating film 40 is deposited on the entire surface.

【００５９】次に、図２１（ｈ）に示すように、基板の
表面側から裏面側に貫通するスルーホール１９を以下の
ようにして形成する。まず、層間絶縁膜４０上にマスク
となるメタル膜（例えばアルミニウム膜）を形成し、こ
のメタル膜上にスルーホールに対応した開口を有するレ
ジストパターンを形成する。続いて、このレジストパタ
ーンをマスクとしてメタル膜をパターニングし、パター
ニングされたメタル膜を用いてシリサイド、ポリシリコ
ン膜、素子分離絶縁膜及びシリコン基板をエッチングし
て、スルーホール１９を形成する。その後、メタル膜を
剥離する。Next, as shown in FIG. 21H, a through hole 19 penetrating from the front surface side to the back surface side of the substrate is formed as follows. First, a metal film (for example, an aluminum film) serving as a mask is formed on the interlayer insulating film 40, and a resist pattern having openings corresponding to through holes is formed on this metal film. Subsequently, the metal film is patterned using this resist pattern as a mask, and the silicide, the polysilicon film, the element isolation insulating film and the silicon substrate are etched using the patterned metal film to form the through holes 19. Then, the metal film is peeled off.

【００６０】次に、図２２（ｉ）に示すように、リソグ
ラフィ及びＲＩＥにより層間絶縁膜４０を加工し、コン
タクトホール及び配線溝を形成する。続いて、図２２
（ｊ）に示すように、全面に下地金属膜としてＴｉ／Ｔ
ｉＮ膜４１及びＷ膜４２を堆積した後、余剰のＴｉ／Ｔ
ｉＮ膜４１及びＷ膜４２を除去する。その結果、層間絶
縁膜４０に形成されたコンタクトホール及び配線溝は、
Ｔｉ／ＴｉＮ膜４１及びＷ膜４２によって埋め込まれ
る。また、スルーホール１９の内壁にもＴｉ／ＴｉＮ膜
４１及びＷ膜４２からなる側壁導電体膜が形成され、こ
れが素子分離絶縁膜上のポリシリコン膜１５及びシリサ
イド２１ｃからなる配線と接触することになる。Next, as shown in FIG. 22I, the interlayer insulating film 40 is processed by lithography and RIE to form contact holes and wiring grooves. Then, in FIG.
As shown in (j), Ti / T is formed as a base metal film on the entire surface.
After depositing the iN film 41 and the W film 42, excess Ti / T
The iN film 41 and the W film 42 are removed. As a result, the contact hole and the wiring groove formed in the interlayer insulating film 40 are
It is filled with the Ti / TiN film 41 and the W film 42. Further, a sidewall conductor film made of the Ti / TiN film 41 and the W film 42 is also formed on the inner wall of the through hole 19, and this comes into contact with the wiring made of the polysilicon film 15 and the silicide 21c on the element isolation insulating film. Become.

【００６１】次に、図２３（ｋ）に示すように、全面に
層間絶縁膜となるシリコン酸化膜４３を形成する。この
とき、スルーホール内にもシリコン酸化膜４３が形成さ
れ、このシリコン酸化膜４３によって側壁導電体膜は覆
われることになる。次に、図２３（ｌ）に示すように、
シリコン酸化膜４３が形成されたスルーホール内にメタ
ルペースト（Ｎｉ、Ａｌ等のペースト）を埋め込んでベ
ーキングした後、ＣＭＰにより余剰のメタルペーストを
除去する。これにより、スルーホール内にスルーホール
配線４４が形成される。Next, as shown in FIG. 23K, a silicon oxide film 43 to be an interlayer insulating film is formed on the entire surface. At this time, the silicon oxide film 43 is also formed in the through hole, and the sidewall oxide film is covered with this silicon oxide film 43. Next, as shown in FIG.
After the metal paste (paste of Ni, Al, etc.) is embedded in the through hole in which the silicon oxide film 43 is formed and baked, the excess metal paste is removed by CMP. As a result, the through hole wiring 44 is formed in the through hole.

【００６２】次に、図２４（ｍ）に示すように、層間絶
縁膜４３を加工してビアホール及び配線溝を形成する。
続いて、図２４（ｎ）に示すように、全面に下地金属膜
４５としてＴｉ、Ｎｂ等を、さらにその上にＡｌ膜４６
を堆積する。その後、余剰の下地金属膜４５及びＡｌ膜
４６を除去し、層間絶縁膜４３に形成されたビアホール
及び配線溝を下地金属膜４５及びＡｌ膜４６によって埋
め込む。Next, as shown in FIG. 24 (m), the interlayer insulating film 43 is processed to form via holes and wiring grooves.
Subsequently, as shown in FIG. 24 (n), Ti, Nb, etc. are formed as the underlying metal film 45 on the entire surface, and the Al film 46 is further formed thereon.
Deposit. After that, the excess base metal film 45 and the Al film 46 are removed, and the via holes and the wiring grooves formed in the interlayer insulating film 43 are filled with the base metal film 45 and the Al film 46.

【００６３】次に、図２５（ｏ）に示すように、層間絶
縁膜４７としてシリコン酸化膜を堆積し、これを加工し
てビアホール及び配線溝を形成する。続いて、全面に下
地金属膜４８としてＴｉ、Ｎｂ等を、さらにその上にＡ
ｌ膜４９を堆積する。その後、余剰の下地金属膜４８及
びＡｌ膜４９を除去し、層間絶縁膜４７に形成されたビ
アホール及び配線溝を下地金属膜４８及びＡｌ膜４９に
よって埋め込む。Next, as shown in FIG. 25 (o), a silicon oxide film is deposited as an interlayer insulating film 47, and this is processed to form a via hole and a wiring groove. Then, Ti, Nb, etc. are formed as the base metal film 48 on the entire surface, and A and A
1 film 49 is deposited. After that, the excess base metal film 48 and the Al film 49 are removed, and the via holes and the wiring grooves formed in the interlayer insulating film 47 are filled with the base metal film 48 and the Al film 49.

【００６４】以上のようにして、多層配線構造を有する
半導体集積回路装置が作製される。本実施形態では、ス
ルーホール配線の外側に側壁絶縁膜を介して側壁導電体
層となる金属膜が形成され、これが１層目の配線に接触
している。この金属膜の導電率はその外側のｐウエル領
域の導電率よりも低い値を有するものであるため、側壁
導電体層を設けたことにより、スルーホール配線に対す
る電気的な遮蔽効果を高めることができる。As described above, the semiconductor integrated circuit device having the multilayer wiring structure is manufactured. In this embodiment, a metal film to be a sidewall conductor layer is formed on the outside of the through-hole wiring via a sidewall insulating film, and this metal film is in contact with the first-layer wiring. Since the conductivity of this metal film has a lower value than the conductivity of the p-well region on the outside thereof, providing the sidewall conductor layer can enhance the electrical shielding effect on the through-hole wiring. it can.

【００６５】なお、上記の例では、図２１（ｈ）の工程
においてスルーホールを形成する際に、シリサイド２１
ｃ、ポリシリコン膜１５及びシリコン窒化膜１８をエッ
チング除去しているが、図２６（ｈ´）に示すようにし
てもよい。図２６（ｈ´）の工程では、スルーホールを
形成する際に、シリサイド２１ｃ及びシリコン窒化膜１
８に対して選択的にシリコン基板のエッチングを行うよ
うにしている。この場合の最終的な構造（図２５（ｏ）
に対応する構造）は、図２６（ｏ´）のようになる。In the above example, the silicide 21 is formed when the through hole is formed in the step of FIG.
Although c, the polysilicon film 15 and the silicon nitride film 18 are removed by etching, they may be removed as shown in FIG. In the process of FIG. 26 (h ′), the silicide 21c and the silicon nitride film 1 are formed when the through hole is formed.
8 is selectively etched with respect to silicon substrate 8. The final structure in this case (Fig. 25 (o))
26 (o ').

【００６６】なお、以上説明した各実施形態は、以下の
ような変更が可能である。The respective embodiments described above can be modified as follows.

【００６７】第１〜第３の実施形態では、側壁絶縁膜が
接続されるウエル（第１〜第３の実施形態ではｐウエ
ル）とその側壁絶縁膜の内側に形成されたスルーホール
配線が接続されるウエル（第１〜第３の実施形態ではｎ
ウエル）とは異なっていたが、両者を同一のウエルに接
続するようにしてもよい。例えば、第１の実施形態の場
合に、図２７に示すように接続してもよい。In the first to third embodiments, the well to which the sidewall insulating film is connected (p well in the first to third embodiments) is connected to the through hole wiring formed inside the sidewall insulating film. Wells (n in the first to third embodiments)
Well), but both may be connected to the same well. For example, in the case of the first embodiment, the connections may be made as shown in FIG.

【００６８】また、集積回路装置では通常スルーホール
配線及び側壁導電体層を複数設けることになるが、側壁
導電体層は図２８及び図２９に示すような接続の仕方を
することも可能である。図２８及び図２９において、６
１はシリコン基板本体、６２ａはｐウエル、６２ｂはｎ
ウエル、６３は側壁導電体層、６４は側壁導電体層とウ
エルとの接続点、６５は基板上部の配線を示している。Further, in an integrated circuit device, a plurality of through-hole wirings and side wall conductor layers are usually provided, but the side wall conductor layers can be connected as shown in FIGS. 28 and 29. . 28 and 29, 6
1 is a silicon substrate body, 62a is a p well, and 62b is an n well.
A well, 63 is a sidewall conductor layer, 64 is a connecting point between the sidewall conductor layer and the well, and 65 is a wiring on the upper part of the substrate.

【００６９】図２８では、各側壁導電体層６３をすべて
同一導電型のウエル（図ではｐウエル６２ａ）に接続す
る例と、各側壁導電体層６３をすべてシリコン基板６１
の導電型（図ではｐ型）と同一の導電型のウエル（図で
はｐウエル６２ａ）に接続する例とを併せて示してい
る。側壁導電体層を異なる導電型のウエルに接続する
と、何らかの原因でウエル間に電位差が生じた場合に、
側壁導電体層間に電位差が生じ、また側壁導電体層間で
容量結合が生じることとなるが、各側壁導電体層をすべ
て同一導電型のウエル領域に接続することで、このよう
な問題を回避することができる。また、各側壁導電体層
を基板と同一の導電型のウエル領域に接続することによ
り、側壁導電体層、基板及びウエルを同電位に固定する
ことができ、電気的遮蔽効果を増すことができる。In FIG. 28, an example in which each side wall conductor layer 63 is connected to a well of the same conductivity type (p well 62a in the figure) and each side wall conductor layer 63 is entirely formed on the silicon substrate 61.
Of the same conductivity type (p-type in the figure) and the same conductivity type well (p-well 62a in the figure) are also shown. If the sidewall conductor layers are connected to wells of different conductivity types, if a potential difference occurs between the wells for some reason,
A potential difference occurs between the sidewall conductor layers, and capacitive coupling occurs between the sidewall conductor layers. By connecting each sidewall conductor layer to the well region of the same conductivity type, such a problem can be avoided. be able to. Further, by connecting each sidewall conductor layer to the well region of the same conductivity type as the substrate, the sidewall conductor layer, the substrate and the well can be fixed at the same potential, and the electrical shielding effect can be increased. .

【００７０】図２９では、側壁導電体層６３を単一のウ
エル領域（図ではｐウエル６２ａ）に接続する例を示し
ている。このように、各側壁導電体層を単一のウエル領
域に接続すれば、基板の導電型やウエルの並び方等によ
らず、すべての側壁導電体層を同電位に固定することが
でき、良好な遮蔽効果を得ることができる。FIG . 29 shows an example in which the sidewall conductor layer 63 is connected to a single well region (p well 62a in the figure). In this way, by connecting each sidewall conductor layer to a single well region, all sidewall conductor layers can be fixed at the same potential regardless of the conductivity type of the substrate, the arrangement of wells, and the like. It is possible to obtain various shielding effects.

【００７１】以上、各実施形態及びその変更例等につい
て説明したが、本発明はこれらに限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施可能である。Although the respective embodiments and modified examples thereof have been described above, the present invention is not limited to these and can be variously modified and implemented without departing from the spirit thereof.

【００７２】[0072]

【発明の効果】本発明によれば、側壁導電体層を設けた
ことにより、外部からの電気的雑音の抑制やスルーホー
ル配線間の結合容量の抑制といった電気的な遮蔽効果を
高めることが可能となる。According to the present invention, by providing the side wall conductor layer, it is possible to enhance the electric shielding effect such as suppression of external electrical noise and suppression of coupling capacitance between through-hole wirings. Becomes

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。FIG. 1 is a manufacturing step sectional view showing a part of a method of manufacturing a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。FIG. 2 is a manufacturing step sectional view showing a part of the method of manufacturing the semiconductor device according to the first embodiment of the invention.

【図３】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。FIG. 3 is a sectional view of a manufacturing step showing part of the method of manufacturing the semiconductor device according to the first embodiment of the invention.

【図４】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。FIG. 4 is a sectional view of a manufacturing step showing part of the method of manufacturing the semiconductor device according to the first embodiment of the invention.

【図５】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。FIG. 5 is a manufacturing step sectional view showing a part of the method of manufacturing the semiconductor device according to the first embodiment of the invention.

【図６】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。FIG. 6 is a sectional view of a manufacturing step showing part of the method of manufacturing the semiconductor device according to the first embodiment of the invention.

【図７】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。FIG. 7 is a manufacturing process sectional view showing a part of the method of manufacturing a semiconductor device according to the first embodiment of the present invention;

【図８】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。FIG. 8 is a manufacturing process sectional view showing a part of the method of manufacturing a semiconductor device according to the first embodiment of the invention;

【図９】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。FIG. 9 is a manufacturing step cross-sectional view showing a part of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図１０】本発明の第１の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 10 is a manufacturing step sectional view showing a part of the method of manufacturing the semiconductor device according to the first embodiment of the invention.

【図１１】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 11 is a sectional view of a manufacturing step showing part of the method of manufacturing the semiconductor device according to the second embodiment of the invention.

【図１２】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 12 is a sectional view of a manufacturing step showing part of the method of manufacturing the semiconductor device according to the second embodiment of the invention.

【図１３】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 13 is a manufacturing step sectional view showing a part of the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１４】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 14 is a sectional view of a manufacturing step showing part of the method of manufacturing the semiconductor device according to the second embodiment of the invention.

【図１５】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 15 is a manufacturing step sectional view showing a part of the method of manufacturing a semiconductor device according to the second embodiment of the present invention.

【図１６】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 16 is a sectional view of a manufacturing step showing part of the method of manufacturing the semiconductor device according to the second embodiment of the invention.

【図１７】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 17 is a manufacturing step sectional view showing a part of the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１８】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 18 is a manufacturing process sectional view showing a part of the method for manufacturing a semiconductor device according to the second embodiment of the present invention;

【図１９】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 19 is a manufacturing step sectional view showing a part of the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図２０】本発明の第２の実施形態に係る半導体装置の
製造方法についてその一部の工程を変更した場合の断面
図。FIG. 20 is a cross-sectional view of the method of manufacturing a semiconductor device according to the second embodiment of the present invention when some of the steps are changed.

【図２１】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 21 is a manufacturing step sectional view showing a part of the method for manufacturing the semiconductor device according to the third embodiment of the present invention.

【図２２】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 22 is a manufacturing process sectional view showing a part of the manufacturing method of the semiconductor device according to the third embodiment of the present invention;

【図２３】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 23 is a manufacturing process sectional view showing a part of the method of manufacturing a semiconductor device according to the third embodiment of the present invention;

【図２４】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 24 is a manufacturing process sectional view showing a part of the manufacturing method of the semiconductor device according to the third embodiment of the present invention;

【図２５】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。FIG. 25 is a manufacturing step sectional view showing a part of the method for manufacturing the semiconductor device according to the third embodiment of the present invention.

【図２６】本発明の第３の実施形態に係る半導体装置の
製造方法についてその一部の工程を変更した場合の断面
図。FIG. 26 is a cross-sectional view of the method of manufacturing a semiconductor device according to the third embodiment of the present invention when some of the steps are changed.

【図２７】本発明の他の実施形態に係る半導体装置を示
した断面図。FIG. 27 is a sectional view showing a semiconductor device according to another embodiment of the present invention.

【図２８】本発明の他の実施形態について示した説明
図。FIG. 28 is an explanatory view showing another embodiment of the present invention.

【図２９】本発明の他の実施形態について示した説明
図。FIG. 29 is an explanatory diagram showing another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１１…シリコン基板 １２…素子分離絶縁膜 １３ａ…ｐウエル領域 １３ｂ…ｎウエル領域 １４…ゲート絶縁膜 １５…ポリシリコン膜 １６…レジスト １７ａ、１７ｂ…不純物拡散層 １８…シリコン窒化膜 １９…スルーホール ２０、２４、２７、３８、４１、４５、４８…下地金属
膜 ２１ａ、２１ｂ、２１ｃ…シリサイド ２２、２６、３０、３６、４０、４３、４７…層間絶縁
膜 ２３、４４…スルーホール配線 ２５、４２…Ｗ膜 ２８、３９、４６、４９…Ａｌ膜 ３１…メタル膜 ３２、３５ａ、３５ｂ、３７…レジスト ３３…高融点金属膜 ３４…シリコン酸化膜 ６１…シリコン基板 ６２ａ…ｐウエル ６２ｂ…ｎウエル ６３…側壁導電体層 ６４…接続点 ６５…配線11 ... Silicon substrate 12 ... Element isolation insulating film 13a ... P well region 13b ... N well region 14 ... Gate insulating film 15 ... Polysilicon film 16 ... Resists 17a, 17b ... Impurity diffusion layer 18 ... Silicon nitride film 19 ... Through hole 20 , 24, 27, 38, 41, 45, 48 ... Base metal films 21a, 21b, 21c ... Silicide 22, 26, 30, 36, 40, 43, 47 ... Interlayer insulating films 23, 44 ... Through-hole wirings 25, 42 ... W film 28, 39, 46, 49 ... Al film 31 ... Metal film 32, 35a, 35b, 37 ... Resist 33 ... Refractory metal film 34 ... Silicon oxide film 61 ... Silicon substrate 62a ... P well 62b ... N well 63 ... Side wall conductor layer 64 ... Connection point 65 ... Wiring

フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 21/3205 Front page continuation (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/768 H01L 21/3205

Claims (12)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】半導体基板を貫くスルーホールの内側に側
壁絶縁膜を介してスルーホール配線が形成された半導体
装置において、前記スルーホールの側壁となる半導体基
板と前記側壁絶縁膜との間に側壁導電体層が形成されて
いることを特徴とする半導体装置。1. A semiconductor device in which a through-hole wiring is formed inside a through-hole penetrating a semiconductor substrate with a sidewall insulating film interposed between the semiconductor substrate and the sidewall insulating film, which is a sidewall of the through-hole. A semiconductor device having a conductor layer formed thereon. 【請求項２】前記側壁導電体層は所定の電位に保持され
たウエル領域に接続されていることを特徴とする請求項
１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the sidewall conductor layer is connected to a well region held at a predetermined potential. 【請求項３】前記側壁導電体層は所定の電位に保持され
た配線に接続されていることを特徴とする請求項１に記
載の半導体装置。3. The semiconductor device according to claim 1, wherein the sidewall conductor layer is connected to a wiring held at a predetermined potential. 【請求項４】前記側壁導電体層は当該側壁導電体層の内
側に形成された前記スルーホール配線が接続される素子
が形成されたウエル領域と同一のウエル領域に接続され
ていることを特徴とする請求項２に記載の半導体装置。4. The sidewall conductor layer is connected to the same well region as the well region in which the element to which the through hole wiring formed inside the sidewall conductor layer is connected is formed. The semiconductor device according to claim 2. 【請求項５】前記側壁導電体層は当該側壁導電体層の内
側に形成された前記スルーホール配線が接続される素子
が形成されたウエル領域とは異なったウエル領域に接続
されていることを特徴とする請求項２に記載の半導体装
置。5. The side wall conductor layer is connected to a well region different from a well region in which an element connected to the through hole wiring formed inside the side wall conductor layer is formed. The semiconductor device according to claim 2, wherein the semiconductor device is a semiconductor device. 【請求項６】前記側壁導電体層は複数の前記スルーホー
ル配線に対応して複数設けられ、これら複数の側壁導電
体層は同一導電型のウエル領域に接続されていることを
特徴とする請求項２に記載の半導体装置。6. A plurality of said sidewall conductor layers are provided corresponding to said plurality of through-hole wirings, and these plurality of sidewall conductor layers are connected to well regions of the same conductivity type. Item 2. The semiconductor device according to item 2. 【請求項７】前記側壁導電体層は複数の前記スルーホー
ル配線に対応して複数設けられ、これら複数の側壁導電
体層は前記半導体基板本体の導電型と同一の導電型のウ
エル領域に接続されていることを特徴とする請求項２に
記載の半導体装置。7. A plurality of side wall conductor layers are provided corresponding to a plurality of the through hole wirings, and the plurality of side wall conductor layers are connected to a well region of the same conductivity type as that of the semiconductor substrate body. The semiconductor device according to claim 2, wherein the semiconductor device is provided. 【請求項８】前記側壁導電体層は複数の前記スルーホー
ル配線に対応して複数設けられ、これら複数の側壁導電
体層は単一のウエル領域に接続されていることを特徴と
する請求項２に記載の半導体装置。8. The side wall conductor layer is provided in a plurality corresponding to the plurality of through hole wirings, and the plurality of side wall conductor layers are connected to a single well region. 2. The semiconductor device according to item 2. 【請求項９】前記側壁導電体層は金属、金属化合物、不
純物が添加された半導体又は金属シリサイドによって形
成されていることを特徴とする請求項１乃至８のいずれ
かに記載の半導体装置。9. The semiconductor device according to claim 1, wherein the sidewall conductor layer is formed of a metal, a metal compound, a semiconductor to which impurities are added, or a metal silicide. 【請求項１０】半導体基板を貫くスルーホールを形成す
る工程と、このスルーホールの側壁に側壁導電体層を形
成する工程と、この側壁導電体層の内側に側壁絶縁膜を
形成する工程と、この側壁絶縁膜の内側にスルーホール
配線を形成する工程とを有することを特徴とする半導体
装置の製造方法。10. A step of forming a through hole penetrating a semiconductor substrate, a step of forming a sidewall conductor layer on a sidewall of the through hole, and a step of forming a sidewall insulating film inside the sidewall conductor layer. And a step of forming a through hole wiring inside the sidewall insulating film. 【請求項１１】前記側壁導電体層を形成する工程は、前
記半導体装置の他の導電体層を形成する工程と同時に行
われることを特徴とする請求項１０に記載の半導体装置
の製造方法。11. The method of manufacturing a semiconductor device according to claim 10, wherein the step of forming the sidewall conductor layer is performed simultaneously with the step of forming another conductor layer of the semiconductor device. 【請求項１２】前記側壁絶縁膜を形成する工程は、前記
半導体装置の他の絶縁膜を形成する工程と同時に行われ
ることを特徴とする請求項１０に記載の半導体装置の製
造方法。12. The method of manufacturing a semiconductor device according to claim 10, wherein the step of forming the sidewall insulating film is performed simultaneously with the step of forming another insulating film of the semiconductor device.
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