JP2697649B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
- Publication number
- JP2697649B2 JP2697649B2 JP6327574A JP32757494A JP2697649B2 JP 2697649 B2 JP2697649 B2 JP 2697649B2 JP 6327574 A JP6327574 A JP 6327574A JP 32757494 A JP32757494 A JP 32757494A JP 2697649 B2 JP2697649 B2 JP 2697649B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- film
- interlayer insulating
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に電極配線用のコンタクト孔部の構造
およびその形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a structure of a contact hole for electrode wiring and a method of forming the same.
【０００２】[0002]
【従来の技術】半導体素子の微細化及び高密度化は依然
として精力的に進められ、現在では０．２５μｍの寸法
基準で設計された２５６メガビットＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリー）等の超高集積の
半導体デバイスが開発試作されている。このような半導
体デバイスの高集積化に伴い、半導体素子構造の形成に
必須となっているフォトリソグラフィー工程でのマスク
の目合わせマージンの更なる縮小化あるいは不要化が強
く要求されるようになってきた。2. Description of the Related Art Miniaturization and densification of semiconductor devices are still being vigorously pursued, and at present, ultra-high-density devices such as 256-megabit DRAMs (dynamic random access memories) designed on the basis of 0.25 .mu.m are used. Integrated semiconductor devices have been developed and prototyped. With the high integration of such semiconductor devices, there is a strong demand for further reduction or elimination of a mask alignment margin in a photolithography process, which is essential for forming a semiconductor element structure. Was.
【０００３】通常、半導体デバイスの製造では、半導体
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、フォトリソグラフィー工程において、前工
程で形成した下層のパターンにマスクの目合わせをし、
次の上層パターンを形成することが要求される。しかし
このフォトリソグラフィ−工程で上層／下層パターン間
の位置合わせズレが発生する。そこで、当位置合わせズ
レを見込してマスク上のパターン間隔に余裕をもたせ、
パターン間隔にマージンを設定することが必要とされ
る。しかし、当マージンはパターンの高密度化の阻害要
因となる。そこで、特に配線の多層化においてはコンタ
クト孔と配線のパターン間のマージン不要化が必須にな
ってきている。Usually, in the manufacture of a semiconductor device, patterns formed of various materials such as a metal film, a semiconductor film, and an insulator film are sequentially laminated on a semiconductor substrate to form a semiconductor device having a fine structure. When laminating a pattern for this semiconductor element, in a photolithography step, a mask is aligned with a lower layer pattern formed in a previous step,
It is required to form the next upper layer pattern. However, misalignment between the upper layer pattern and the lower layer pattern occurs in this photolithography process. Therefore, in consideration of this misalignment, allow a margin for the pattern interval on the mask,
It is necessary to set a margin for the pattern interval. However, this margin becomes a hindrance factor for increasing the pattern density. Therefore, in particular, in the case of multi-layered wiring, it is essential to eliminate the need for a margin between the contact hole and the wiring pattern.
【０００４】以下に、従来の技術によるコンタクト孔部
と配線との位置合わせ及び接続方法について説明する。
図７は従来のコンタクト孔と配線の製造工程順の断面図
であり、図８はこの従来方法で形成したコンタクト孔と
配線との接続関係を示す。[0004] A method of positioning and connecting a contact hole and a wiring according to a conventional technique will be described below.
FIG. 7 is a sectional view of a conventional contact hole and a wiring in the order of manufacturing steps, and FIG. 8 shows a connection relationship between the contact hole and the wiring formed by the conventional method.
【０００５】図７（ａ）に示すように、シリコン基板１
０１の表面部に拡散層１０２が形成される。そして、こ
のシリコン基板１０１表面を被覆するようにして、層間
絶縁膜１０３が堆積される。さらに、公知のフォトリソ
グラフィー技術により形成したレジストマスク１０４を
用いたドライエッチングにより層間絶縁膜１０３が加工
される。このようにしてコンタクト孔１０５が形成され
る。[0005] As shown in FIG.
The diffusion layer 102 is formed on the surface portion of the substrate 01. Then, an interlayer insulating film 103 is deposited so as to cover the surface of the silicon substrate 101. Further, the interlayer insulating film 103 is processed by dry etching using a resist mask 104 formed by a known photolithography technique. Thus, the contact hole 105 is formed.
【０００６】次に、図７（ｂ）に示すように減圧のＣＶ
Ｄ（化学的気相成長）法によりリン不純物の添加された
ポリシリコン膜１０６が、コンタクト孔１０５内および
層間絶縁膜１０３上に堆積される。[0006] Next, as shown in FIG.
A polysilicon film 106 doped with a phosphorus impurity is deposited in the contact hole 105 and on the interlayer insulating film 103 by a D (chemical vapor deposition) method.
【０００７】次に、図７（ｃ）に示すようにドライエッ
チングにより、前述のリン添加したポリシリコン膜１０
６はエッチバックされ、コンタクト孔１０５内にポリシ
リコンでコンタクトプラグ１０７が形成される。このよ
うにして更に金属膜１０８がスパッタあるいはメタルＣ
ＶＤ法等で堆積される。ここで、この金属膜１０８は、
タングステン、チタン等の高融点金属またはこれら高融
点金属シリサイドあるいはアルミ金属の薄膜である。Next, as shown in FIG. 7C, the above-mentioned phosphorus-added polysilicon film 10 is dry-etched.
6 is etched back to form a contact plug 107 of polysilicon in the contact hole 105. In this way, the metal film 108 is further formed by sputtering or metal C.
It is deposited by a VD method or the like. Here, this metal film 108
It is a thin film of a refractory metal such as tungsten or titanium, or a refractory metal silicide or aluminum metal.
【０００８】次に、図７（ｄ）に示すようにフォトリソ
グラフィー技術で、配線用レジストマスク１０９を形成
する。そして、これをドライエッチングのマスクにし
て、金属膜１０８が加工され配線１１０が形成される。
この配線用レジストマスク１０９の形成工程で、下層の
コンタクトプラグ１０７にマスクの目合わせが必要にな
る。ここで、この目合わせの精度が悪いと、前述したよ
うにパターン間のズレが生じる。このような場合に、こ
の配線用レジストマスク１０９をエッチングマスクにし
て金属膜１０８を加工するとコンタクトプラグ１０７の
一部でドライエッチングされることが生じる。。Next, as shown in FIG. 7D, a resist mask 109 for wiring is formed by photolithography. Then, using this as a mask for dry etching, the metal film 108 is processed to form the wiring 110.
In the step of forming the wiring resist mask 109, it is necessary to align the mask with the lower contact plug 107. Here, if the accuracy of the alignment is poor, a shift between the patterns occurs as described above. In such a case, when the metal film 108 is processed using the wiring resist mask 109 as an etching mask, dry etching occurs at a part of the contact plug 107. .
【０００９】そして、このドライエッチング後は、図８
に示すようにコンタクトプラグ１０７と配線１１０はコ
ンタクトプラグ接触部１０７ａでのみ電気接続される。
ここで、コンタクトプラグ１０７には、配線と電気接続
しないコンタクトプラグ非接触部１０７ｂが形成され
る。Then, after this dry etching, FIG.
As shown in FIG. 7, the contact plug 107 and the wiring 110 are electrically connected only at the contact plug contact portion 107a.
Here, a contact plug non-contact portion 107b that is not electrically connected to the wiring is formed in the contact plug 107.
【００１０】[0010]
【発明が解決しようとする課題】現在のフォトリソグラ
フィー工程で用いられる露光装置の目合わせ精度は、７
０ｎｍ〜１００ｎｍである。従って、０．２５μｍの寸
法基準で設計される半導体デバイスの製造においては、
先述の従来技術の方法では目合わせズレによりコンタク
ト孔と配線用レジストマスクとが重ならずに位置ズレす
ることが多発する。この位置ズレした状態で配線のドラ
イエッチングを行うと、エッチング中にコンタクト孔の
上部が露出しコンタクトプラグがエッチングガスに曝さ
れることになる。そして、この配線のエッチング工程で
コンタクトプラグの一部がエッチングされ、コンタクト
孔内に空洞が生じるようになる。このようにして発生す
る空洞は、コンタクト孔部での配線の断線あるいは配線
の信頼性の低下を引き起すようになる。The alignment accuracy of the exposure apparatus used in the current photolithography process is 7
It is 0 nm to 100 nm. Therefore, in the manufacture of a semiconductor device designed on the basis of a dimension of 0.25 μm,
In the prior art method described above, misalignment often causes the contact hole and the resist mask for wiring to be misaligned without overlapping. If the wiring is dry-etched in this misaligned state, the upper part of the contact hole is exposed during the etching, and the contact plug is exposed to the etching gas. Then, a part of the contact plug is etched in the wiring etching step, so that a cavity is formed in the contact hole. The cavity generated in this way causes disconnection of the wiring at the contact hole or lowers the reliability of the wiring.
【００１１】そこで、コンタクト孔のパターンと配線の
パターンの目合わせマージンを大きくすることが必要に
なる。そして、半導体素子の微細化が難しくなり、半導
体デバイスの高密度化あるいは半導体装置の高集積化が
阻害されるようになる。Therefore, it is necessary to increase the alignment margin between the contact hole pattern and the wiring pattern. Then, miniaturization of a semiconductor element becomes difficult, and high density of a semiconductor device or high integration of a semiconductor device is hindered.
【００１２】更に、前述したフォトリソグラフィー工程
で目合わせズレが生じると、図８で示したようにコンタ
クトプラグ１０７と配線とはコンタクトプラグ接触部１
０７ａでのみ電気接続され、電気接続されないコンタク
トプラグ非接触部１０７ｂが形成される。そして、この
コンタクトプラグと配線との接触抵抗が増大する。この
接触抵抗の増大は、微細化した半導体装置の性能に対し
より大きな悪影響を及すようになる。Further, when misalignment occurs in the above-described photolithography process, the contact plug 107 and the wiring are brought into contact with the contact plug contact portion 1 as shown in FIG.
A contact plug non-contact portion 107b that is electrically connected only at 07a and is not electrically connected is formed. Then, the contact resistance between the contact plug and the wiring increases. This increase in contact resistance has a greater adverse effect on the performance of miniaturized semiconductor devices.
【００１３】本発明の目的は、上述のような問題を解決
し、半導体素子の微細化および高密度化を容易にし半導
体装置の高集積化を促進するとともに、これらの半導体
装置の高品質化を容易にするものである。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems, facilitate miniaturization and high density of semiconductor elements, promote high integration of semiconductor devices, and improve the quality of these semiconductor devices. It is to make it easier.
【００１４】[0014]
【問題を解決するための手段】このために本発明の半導
体装置では、半導体基板の表面に形成された拡散層と前
記拡散層上の層間絶縁膜を介して形成された配線との接
続あるいは層間絶縁膜を挟んで形成された多層配線の下
層の配線と上層の配線の接続において、前記層間絶縁膜
上の前記配線の側壁部を覆い前記層間絶縁膜の材質とは
異なり、かつ、前記配線および前記層間絶縁膜と高いエ
ッチング選択比を有する絶縁薄膜が形成され、前記層間
絶縁膜および前記層間絶縁膜上の前記配線を貫通する１
つの孔が形成され、更に、前記孔に導電体材が充填され
て、前記拡散層と前記配線とがあるいは前記下層の配線
と前記上層の配線とが前記導電体材を介して電気的接続
される。For this purpose, in the semiconductor device of the present invention, a connection or an interlayer between a diffusion layer formed on the surface of a semiconductor substrate and a wiring formed via an interlayer insulating film on the diffusion layer is provided. in connection of the lower wiring and the upper wiring of the multilayer wiring formed by sandwiching an insulating film, Ri <br/> different from the material of the interlayer insulating film covering the side wall of the wiring on the interlayer insulating film, In addition, the wiring and the interlayer insulating film have a high
An insulating thin film having a switching selectivity is formed, and the insulating thin film is formed through the interlayer insulating film and the wiring on the interlayer insulating film.
Two holes are further formed, and the hole is filled with a conductive material, and the diffusion layer and the wiring or the lower wiring and the upper wiring are electrically connected via the conductive material. You.
【００１５】ここで、前記配線の材質とは異種の導電体
材が、前記配線に形成された前記孔に埋設される。Here, a conductor material different from the material of the wiring is buried in the hole formed in the wiring.
【００１６】本発明の半導体装置の製造方法は、前記層
間絶縁膜上に前記配線を配設する工程と、前記配設した
配線の間隙に前記層間絶縁膜の材質とは異種の絶縁膜を
埋設する工程と、前記配線の所定の領域をエッチングし
更に前記所定の領域直下の前記層間絶縁膜をエッチング
して前記孔を形成する工程と、前記孔に導電体材を埋設
する工程とを含む。In the method of manufacturing a semiconductor device according to the present invention, the step of arranging the wiring on the interlayer insulating film and the step of burying an insulating film different from the material of the interlayer insulating film in a gap between the arranged wirings. Forming a hole in the wiring by etching a predetermined region of the wiring and further etching the interlayer insulating film immediately below the predetermined region, and embedding a conductive material in the hole.
【００１７】ここで、前記層間絶縁膜はシリコン酸化
膜、ＢＰＳＧ膜（ボロンガラスとリンガラスを含有する
シリコン酸化膜）または有機系絶縁膜であり、前記異種
の絶縁膜はシリコンオキシナイトライド膜あるいはシリ
コン窒化膜である。Here, the interlayer insulating film is a silicon oxide film, a BPSG film (a silicon oxide film containing boron glass and phosphorus glass) or an organic insulating film, and the different insulating film is a silicon oxynitride film or a silicon oxynitride film. It is a silicon nitride film.
【００１８】あるいは、前記配線および前記導電体材が
多結晶シリコンで構成され、前記孔に導電体材を埋設し
た後に前記多結晶シリコン表面上に金属膜を被着させる
工程と、前記多結晶シリコンと前記金属膜を反応させシ
リサイド層を形成する工程とを含む。Alternatively, the wiring and the conductive material are made of polycrystalline silicon, and the conductive material is embedded in the hole.
Comprising the a step of depositing a metal film on the polycrystalline silicon surface after, a step of forming said polycrystalline silicon is reacted with the metal film silicide layer.
【００１９】さらには、前記下層の配線を配設する工程
と、前記配設した前記下層の配線の間隙にシリコンオキ
シナイトライド膜あるいはシリコン窒化膜を埋設する工
程と、前記下層の配線および前記シリコンオキシナイト
ライド膜あるいはシリコン窒化膜を被覆する前記層間絶
縁膜を形成する工程と、前記層間絶縁膜上に前記上層の
配線を配設する工程とを含む。Further, the step of arranging the lower layer wiring, the step of burying a silicon oxynitride film or a silicon nitride film in a gap between the lower layer wirings provided, the step of arranging the lower layer wiring and the silicon Forming an interlayer insulating film covering the oxynitride film or the silicon nitride film; and arranging the upper wiring on the interlayer insulating film.
【００２０】[0020]
【実施例】次に、本発明について図面に基づいて説明す
る。図１及び図２は本発明の第１の実施例を説明する工
程順の断面図である。図１（ａ）に示すように、シリコ
ン基板１の表面の所定の領域に拡散層２が形成される。
そして、このシリコン基板１上に第１層間絶縁膜３がＣ
ＶＤ法で形成される。ここで、この第１層間絶縁膜は膜
厚が５００ｎｍ程度のシリコン酸化膜である。このよう
にした後、ＣＶＤ法によリ膜厚が２００ｎｍ程度のポリ
シリコン薄膜が成膜される。次にフォトリソグラフィー
技術およびドライエッチング技術により、前述のポリシ
リコン薄膜が微細加工され、線幅が０．３μｍ程度のポ
リシリコン配線４が形成される。Next, the present invention will be described with reference to the drawings. 1 and 2 are sectional views in the order of steps for explaining a first embodiment of the present invention. As shown in FIG. 1A, a diffusion layer 2 is formed in a predetermined region on the surface of a silicon substrate 1.
Then, the first interlayer insulating film 3 is formed on the silicon substrate 1 with C
It is formed by the VD method. Here, the first interlayer insulating film is a silicon oxide film having a thickness of about 500 nm. After this, a polysilicon thin film having a thickness of about 200 nm is formed by the CVD method. Next, the aforementioned polysilicon thin film is finely processed by a photolithography technique and a dry etching technique, and a polysilicon wiring 4 having a line width of about 0.3 μm is formed.
【００２１】次に、図１（ｂ）に示すように絶縁薄膜５
がポリシリコン配線４および第１層間絶縁膜３を被覆す
るようにしてプラズマＣＶＤ法で堆積される。ここで、
この絶縁薄膜５は膜厚が２５０ｎｍのＳｉＯＮ（シリコ
ンオキシナイトライド）膜である。次に、ＣＭＰ（化学
的機械研磨）法でこのＳｉＯＮ膜は研磨され、図１
（ｃ）に示すようにポリシリコン配線４間に第１配線間
絶縁膜６が形成される。Next, as shown in FIG.
Is deposited by a plasma CVD method so as to cover the polysilicon wiring 4 and the first interlayer insulating film 3. here,
This insulating thin film 5 is a 250 nm thick SiON (silicon oxynitride) film. Next, this SiON film is polished by a CMP (Chemical Mechanical Polishing) method.
As shown in FIG. 1C, a first inter-wiring insulating film 6 is formed between the polysilicon wirings 4.
【００２２】次に、図１（ｄ）に示すようにコンタクト
孔形成用のレジストマスク７が公知のフォトリソグラフ
ィー技術で形成される。そして、このレジストマスク７
をドライエッチングマスクとして、ポリシリコン配線４
および第１層間絶縁膜３が順次にドライエッチングさ
れ、その口径寸法が０．２５μｍのコンタクト孔８が前
述の拡散層２上に形成される。Next, as shown in FIG. 1D, a resist mask 7 for forming a contact hole is formed by a known photolithography technique. Then, this resist mask 7
Using polysilicon wiring 4 as a dry etching mask
Then, the first interlayer insulating film 3 is sequentially dry-etched, and a contact hole 8 having a diameter of 0.25 μm is formed on the diffusion layer 2.
【００２３】ここで、ポリシリコン配線４のドライエッ
チングにおいては、図１（ｄ）に示されるように、レジ
ストマスク７に位置ズレが生じ第１配線間絶縁膜６が露
出してもこの第１配線間絶縁膜６はエッチングされない
ようにする必要がある。このために、このポリシリコン
配線４のドライエッチングでは反応ガスとしてＣｌ2、
ＨＢｒおよびＯ2 の混合ガスが用いられる。更に、第１
層間絶縁膜３のドライエッチングの場合にも第１配線間
絶縁膜６はエッチングされないようにする必要がある。
このために、この第１層間絶縁膜３のドライエッチング
での反応ガスとしてＣ4 Ｆ8 とＣＯの混合ガスが用いら
れる。Here, in the dry etching of the polysilicon wiring 4, as shown in FIG. 1 (d), even if the resist mask 7 is misaligned and the first inter-wiring insulating film 6 is exposed, the first It is necessary to prevent the inter-wiring insulating film 6 from being etched. Therefore, in the dry etching of the polysilicon wiring 4, Cl 2 ,
A mixed gas of HBr and O 2 is used. Furthermore, the first
In the case of dry etching of the interlayer insulating film 3, it is necessary to prevent the first inter-wiring insulating film 6 from being etched.
For this purpose, a mixed gas of C 4 F 8 and CO is used as a reaction gas in the dry etching of the first interlayer insulating film 3.
【００２４】次に、図２（ａ）に示すように、リン添加
したポリシリコン膜９が全面を被覆するように堆積され
る。ここで、このポリシリコン膜９はＣＶＤ法で形成さ
れその膜厚は５００ｎｍ程度に設定される。このように
した後、ＣＭＰ法でこのポリシリコン膜９が研磨され、
先に形成されたコンタクト孔８に埋設される。このよう
にして図２（ｂ）に示すようにポリシリコンプラグ１０
が形成される。Next, as shown in FIG. 2A, a polysilicon film 9 doped with phosphorus is deposited so as to cover the entire surface. Here, the polysilicon film 9 is formed by a CVD method, and its thickness is set to about 500 nm. After this, the polysilicon film 9 is polished by the CMP method,
It is buried in the previously formed contact hole 8. In this way, as shown in FIG.
Is formed.
【００２５】次に、図２（ｂ）に示すように全面にチタ
ン薄膜１１が形成される。ここで、このチタン薄膜１１
はスパッタ法で堆積され、その膜厚は１００ｎｍに設定
される。そして、６００℃程度の熱処理が施され、チタ
ン薄膜１１とポリシリコン配線４およびポリシリコンプ
ラグ１０表面とがシリサイド反応してチタンシリサイド
が形成される。このようにした後、未反応のチタン薄膜
１１は、例えばＮＨ4ＯＨとＨ2 Ｏ2 の混合した化学薬
液で選択的にエッチング除去される。このようにして、
図２（ｃ）に示すようにシリサイド配線１２が形成され
る。Next, as shown in FIG. 2B, a titanium thin film 11 is formed on the entire surface. Here, this titanium thin film 11
Is deposited by a sputtering method, and its film thickness is set to 100 nm. Then, a heat treatment at about 600 ° C. is performed, and the titanium thin film 11 and the surfaces of the polysilicon wiring 4 and the polysilicon plug 10 undergo silicide reaction to form titanium silicide. After this, the unreacted titanium thin film 11 is selectively etched away by a chemical solution of a mixture of, for example, NH 4 OH and H 2 O 2 . In this way,
As shown in FIG. 2C, a silicide wiring 12 is formed.
【００２６】以上のようにして形成されたコンタクト孔
部と配線の平面図を図３に示す。図３に示されるよう
に、ポリシリコンプラグ１０とシリサイド配線１２と
は、前述したような目合わせズレが生じた場合でも、互
いに整合して形成される。すなわち、ポリシリコンプラ
グ１０のパターンはシリサイド配線１２のパターンに対
し自己整合的に形成される。FIG. 3 is a plan view of the contact hole and the wiring formed as described above. As shown in FIG. 3, the polysilicon plug 10 and the silicide wiring 12 are formed in alignment with each other even when the misalignment occurs as described above. That is, the pattern of the polysilicon plug 10 is formed in a self-aligned manner with respect to the pattern of the silicide wiring 12.
【００２７】本実施例では、第１配線間絶縁膜６として
ＳｉＯＮ膜が用いられる場合について説明した。これ以
外に第１配線間絶縁膜として、第１層間絶縁膜３および
ポリシリコン配線４とドライエッチングの選択比がとれ
る絶縁膜が使用される。例えばこのような絶縁膜とし
て、シリコン窒化膜あるいは過剰シリコンを含むシリコ
ン酸化膜が用いられる。ここで、このポリシリコン配線
４にはリンあるいはヒ素等の不純物が添加されていても
よい。In this embodiment, the case where the SiON film is used as the first inter-wiring insulating film 6 has been described. In addition, as the first inter-wiring insulating film, an insulating film having a selectivity of dry etching with respect to the first interlayer insulating film 3 and the polysilicon wiring 4 is used. For example, a silicon nitride film or a silicon oxide film containing excess silicon is used as such an insulating film. Here, an impurity such as phosphorus or arsenic may be added to the polysilicon wiring 4.
【００２８】また、図２（ｃ）においてシリサイド配線
の材料としてチタンシリサイドの場合を説明した。これ
以外にタングステンシリサイド、モリブデンシリサイ
ド、タンタルシリサイドあるいはコバルトシリサイドで
も、本発明への適用は有効になることに言及しておく。In FIG. 2C, the case of using titanium silicide as the material of the silicide wiring has been described. It should be noted that the application to the present invention is also effective with tungsten silicide, molybdenum silicide, tantalum silicide, or cobalt silicide.
【００２９】次に、第２の実施例について図４と図５に
基づいて説明する。図４は本発明の第２の実施例を工程
順に示す断面図である。また、図５はこの実施例で形成
された配線とコンタクトプラグとの関係を示す斜視断面
図である。Next, a second embodiment will be described with reference to FIGS. FIG. 4 is a sectional view showing the second embodiment of the present invention in the order of steps. FIG. 5 is a perspective sectional view showing the relationship between the wiring formed in this embodiment and the contact plug.
【００３０】図４（ａ）に示すように、第１層間絶縁膜
３上にポリシリコン配線４およびシリサイド配線１２が
形成され、さらに、第１配線間絶縁膜６が形成される。
そして、これらを被覆するようにして、第２層間絶縁膜
１３が形成される。ここで、この第２層間絶縁膜１３
は、膜厚が８００ｎｍのシリコン酸化膜である。次に、
アルミ薄膜がスパッタ法で形成される。このアルミ薄膜
の膜厚は５００ｎｍである。そして、公知のフォトリソ
グラフィー技術と微細加工技術によりこのアルミ薄膜は
加工され、アルミ配線１４が形成される。ここで、この
アルミ配線１４の線幅は０．３５μｍ程度に設定され
る。As shown in FIG. 4A, a polysilicon wiring 4 and a silicide wiring 12 are formed on the first interlayer insulating film 3, and further, a first inter-wiring insulating film 6 is formed.
Then, the second interlayer insulating film 13 is formed so as to cover them. Here, the second interlayer insulating film 13
Is a silicon oxide film having a thickness of 800 nm. next,
An aluminum thin film is formed by a sputtering method. The thickness of this aluminum thin film is 500 nm. Then, the aluminum thin film is processed by a known photolithography technique and a fine processing technique, and an aluminum wiring 14 is formed. Here, the line width of the aluminum wiring 14 is set to about 0.35 μm.
【００３１】次に、第１の実施例で説明した第１配線間
絶縁膜と同様にして、図４（ｂ）に示すように、第２配
線間絶縁膜１５が形成される。ここで、この第２配線間
絶縁膜１５はＳｉＯＮ膜であり、その製法は第１の実施
例で説明したのと同じである。次に、図４（ｃ）に示す
ようにレジストマスク１６が公知のフオトリソグラフィ
ー技術により形成される。この場合も第１の実施例と同
様に目合わせズレが生じているものとする。Next, as shown in FIG. 4B, a second inter-wiring insulating film 15 is formed in the same manner as the first inter-wiring insulating film described in the first embodiment. Here, the second inter-wiring insulating film 15 is a SiON film, and its manufacturing method is the same as that described in the first embodiment. Next, as shown in FIG. 4C, a resist mask 16 is formed by a known photolithography technique. In this case as well, it is assumed that misalignment has occurred as in the first embodiment.
【００３２】このレジストマスク１６をドライエッチン
グのマスクにして、前述のアルミ配線１４および第２層
間絶縁膜１３が順次にドライエッチングされる。ここ
で、アルミ配線１４のエッチング工程で第２配線間絶縁
膜１５のエッチングが生じないようにする必要がある。
このために、このドライエッチングの反応ガスはＢＣｌ
3 、Ｃｌ2 とＣＦ4 の混合ガスが用いられる。Using the resist mask 16 as a dry etching mask, the above-described aluminum wiring 14 and the second interlayer insulating film 13 are sequentially dry-etched. Here, it is necessary to prevent the etching of the second inter-wiring insulating film 15 from occurring in the etching process of the aluminum wiring 14.
For this reason, the reaction gas of this dry etching is BCl
3. A mixed gas of Cl 2 and CF 4 is used.
【００３３】次に、第２層間絶縁膜１３がドライエッチ
ングされる。この場合も第２配線間絶縁膜１５のエッチ
ングが進まないようにドライエッチングの条件を設定す
る必要がある。このために、このドライエッチング工程
での反応ガスには、Ｃ4 Ｆ8とＣＯの混合ガスが使用さ
れる。このように反応ガスを設定することで、第２配線
間絶縁膜であるＳｉＯＮ膜のエッチングは防止される。
なお、第２層間絶縁膜１３のエッチングが終了し第１配
線間絶縁膜６およびシリサイド配線１２が露出しても、
これらの第１配線間絶縁膜６とシリサイド配線１２のエ
ッチングは進行しない。このようにして、コンタクト孔
８が第２層間絶縁膜１３に形成されることになる。ここ
で、このコンタクト孔８の口径寸法は０．３μｍ程度に
設定される。Next, the second interlayer insulating film 13 is dry-etched. Also in this case, it is necessary to set dry etching conditions so that the etching of the second inter-wiring insulating film 15 does not proceed. For this reason, a mixed gas of C 4 F 8 and CO is used as a reaction gas in this dry etching step. By setting the reaction gas in this manner, the etching of the SiON film as the second inter-wiring insulating film is prevented.
Even if the etching of the second interlayer insulating film 13 is completed and the first inter-wiring insulating film 6 and the silicide wiring 12 are exposed,
The etching of the first inter-wiring insulating film 6 and the silicide wiring 12 does not proceed. In this way, the contact holes 8 are formed in the second interlayer insulating film 13. Here, the diameter of the contact hole 8 is set to about 0.3 μm.
【００３４】次に、レジストマスク１６を除去した後、
図４（ｄ）に示すようにコンタクトプラグが形成され
る。このコンタクトプラグは、第１導電体材１７と第２
導電体材１８とで構成される。ここで、第１導電体材は
チタン薄膜に窒化チタンを積層した膜であり、第２導電
体材はタングステン金属膜である。Next, after removing the resist mask 16,
A contact plug is formed as shown in FIG. This contact plug is formed between the first conductive material 17 and the second conductive material 17.
And a conductor member 18. Here, the first conductor material is a film in which titanium nitride is laminated on a titanium thin film, and the second conductor material is a tungsten metal film.
【００３５】次に、このように形成されるアルミ配線１
４とコンタクトプラグの関係を、図５で説明する。図５
に示されるように、コンタクトプラグの上部では、コン
タクトプラグを形成する第１導電体材１７および第２導
電体材１８は共に、アルミ配線１４に埋込まれるように
して形成される。このために、アルミ配線１４と第１導
電体材１７との接触部は、図５に示すシリンダー形状の
コンタクトプラグ側面部１７ａとなり、その接触面積は
図８で説明した接触部１０７ａの面積より大きくするこ
とが容易になる。このため、先述したようなコンタクト
プラグと配線の接触抵抗が大幅に低減するようになる。Next, the aluminum wiring 1 thus formed is formed.
The relationship between 4 and the contact plug will be described with reference to FIG. FIG.
As shown in (1), both the first conductor material 17 and the second conductor material 18 forming the contact plug are formed so as to be embedded in the aluminum wiring 14 above the contact plug. For this reason, the contact portion between the aluminum wiring 14 and the first conductive material 17 becomes a cylindrical contact plug side surface portion 17a shown in FIG. 5, and the contact area is larger than the area of the contact portion 107a described in FIG. It becomes easier to do. Therefore, the contact resistance between the contact plug and the wiring as described above is greatly reduced.
【００３６】以上この実施例では、第２層間絶縁膜１３
がシリコン酸化膜の場合について説明した。しかし、こ
の他にＢＰＳＧ（ボロンガラス、リンガラスを含むシリ
コン酸化物）膜あるいはポリイミド等の有機絶縁膜の適
用も有効であることに言及しておく。また配線の材料と
してアルミ金属以外にタングステン等の高融点金属ある
いは銅等の金属の適用も可能であることに触れておく。In this embodiment, the second interlayer insulating film 13
Is a silicon oxide film. However, it is noted that the application of a BPSG (silicon oxide containing boron glass or phosphorus glass) film or an organic insulating film such as polyimide is also effective. It should be noted that a metal having a high melting point such as tungsten or a metal such as copper can be used as a material for the wiring, in addition to the aluminum metal.
【００３７】次に、第３の実施例について図６に基づい
て説明する。この実施例は、コンタクト孔用のレジスト
マスクの１パターンで複数のコンタクト孔を形成する場
合についてのものである。ここで、図６（ａ）は前述の
レジストマスクのパターンを説明する平面図であり、図
６（ｂ）はコンタクト孔を形成した場合の図６（ａ）の
Ａ−Ｂで切断した断面図である。Next, a third embodiment will be described with reference to FIG. This embodiment relates to a case where a plurality of contact holes are formed by one pattern of a resist mask for contact holes. Here, FIG. 6A is a plan view illustrating a pattern of the above-described resist mask, and FIG. 6B is a cross-sectional view taken along a line AB in FIG. 6A when a contact hole is formed. It is.
【００３８】この実施例では、基本的には第１の実施例
と同様に配線およびコンタクトプラグが形成されるもの
とする。この実施例の第１の実施例との相違は、前述の
コンタクト孔用のレジストマスクの形成方法にある。す
なわち、第１の実施例で示した図１（ｄ）の工程におい
て、図６（ａ）に示すように、複数のポリシリコン配線
４と複数の第１配線間絶縁膜６に跨がるコンタクト孔用
のレジストマスク７が形成される。そして、図６（ａ）
に示すコンタクト開口７’が形成される。このようなレ
ジストマスク７を用いて、先述したようにして複数のポ
リシリコン配線４および第１層間絶縁膜３がドライエッ
チングされ、複数のコンタクト孔８が形成される。In this embodiment, wirings and contact plugs are basically formed in the same manner as in the first embodiment. This embodiment differs from the first embodiment in the method of forming the above-described resist mask for the contact hole. That is, in the step of FIG. 1D shown in the first embodiment, as shown in FIG. 6A, a contact extending over a plurality of polysilicon wirings 4 and a plurality of first inter-wiring insulating films 6 is formed. A resist mask 7 for holes is formed. Then, FIG.
Is formed as shown in FIG. Using such a resist mask 7, the plurality of polysilicon wirings 4 and the first interlayer insulating film 3 are dry-etched as described above, and a plurality of contact holes 8 are formed.
【００３９】このようにした後、このコンタクト孔への
ポリシリコンプラグの埋設あるいはシリサイド配線は第
１の実施例で説明したと同一に形成される。After this, the polysilicon plug is buried in the contact hole or the silicide wiring is formed in the same manner as described in the first embodiment.
【００４０】この実施例では、コンタクト孔と配線の目
合わせ精度は大幅に緩和される。更に、図６（ｂ）に示
されるように、前述のポリシリコンプラグ１０は最終的
にはシリシド配線１２に自己整合的に形成されるように
なる。このようにして、更に高密度化された多層の配線
形成が容易になる。In this embodiment, the alignment accuracy between the contact hole and the wiring is greatly reduced. Further, as shown in FIG. 6B, the aforementioned polysilicon plug 10 is finally formed in a self-aligned manner on the silicide wiring 12. In this way, it is easy to form a multi-layered wiring with a higher density.
【００４１】以上の本発明の実施例において、配線間絶
縁膜として単層の絶縁膜が形成される場合について説明
した。この配線間絶縁膜は、積層して形成された複数の
絶縁膜で構成されてもよいことに言及しておく。In the above embodiment of the present invention, the case where a single-layer insulating film is formed as the inter-wiring insulating film has been described. It should be noted that this inter-wiring insulating film may be constituted by a plurality of insulating films formed by lamination.
【００４２】[0042]
【発明の効果】以上に説明したように本発明では、コン
タクト孔形成時のフォトリソグラフィー工程において目
合わせズレが生じたとしても、コンタクト孔形成のドラ
イエッチングの際に、配線間に存在する配線間絶縁膜が
エッチングのマスクとしての役割を果す。このために、
コンタクト孔あるいはコンタクトプラグは配線のパター
ン内のみに形成される。As described above, according to the present invention, even if misalignment occurs in the photolithography process at the time of forming the contact hole, the wiring existing between the wirings during the dry etching for forming the contact hole can be obtained. The insulating film serves as a mask for etching. For this,
The contact holes or contact plugs are formed only in the wiring pattern.
【００４３】このような構造になるために、コンタクト
孔パターンと配線用レジストマスクとが目合わせズレし
てしまい、この目合わせズレした状態で配線のドライエ
ッチングを行った場合でも、この配線のエッチング工程
でコンタクトプラグの一部がエッチングされて、コンタ
クト孔内に空洞が生じるようなことは全く生じなくな
る。そして、コンタクト孔部での配線の断線あるいは配
線の信頼性の低下は発生しなくなる。Because of such a structure, the contact hole pattern and the resist mask for wiring are misaligned. Even if dry etching is performed on the wiring in the misaligned state, the etching of the wiring is not performed. In the process, a part of the contact plug is etched so that a cavity is not generated in the contact hole at all. Further, disconnection of the wiring at the contact hole or reduction in the reliability of the wiring does not occur.
【００４４】このようにして、コンタクト孔のパターン
と配線のパターンの目合わせマージンは不要になり、半
導体素子の微細化により半導体デバイスの高密度化ある
いは半導体装置の高集積化はより促進される。In this way, the alignment margin between the contact hole pattern and the wiring pattern becomes unnecessary, and the miniaturization of the semiconductor element further promotes higher density of the semiconductor device or higher integration of the semiconductor device.
【００４５】更に、コンタクトプラグの上部では、コン
タクトプラグを形成する導電体材が配線に埋込まれるよ
うにして形成される。このために、配線とコンタクトプ
ラグとの接触部はシリンダー形状になり、その接触面積
は従来の技術の図８で説明したコンタクトプラグ接触部
１０７ａの面積より大きくなる。そして、先述したよう
なコンタクトプラグと配線の接触抵抗が大幅に低減す
る。Further, a conductor material forming the contact plug is formed above the contact plug so as to be embedded in the wiring. Therefore, the contact portion between the wiring and the contact plug has a cylindrical shape, and the contact area is larger than the area of the contact plug contact portion 107a described with reference to FIG. Then, the contact resistance between the contact plug and the wiring as described above is significantly reduced.
【００４６】このように本発明は、半導体素子の微細化
および高密度化を容易にし半導体装置の高集積化を促進
するとともに、これらの半導体装置の高品質化を容易に
するものである。As described above, the present invention facilitates miniaturization and high density of a semiconductor element, promotes high integration of a semiconductor device, and facilitates high quality of these semiconductor devices.
【図１】本発明の第１の実施例を工程順に説明する略断
面図である。FIG. 1 is a schematic sectional view illustrating a first embodiment of the present invention in the order of steps.
【図２】本発明の第１の実施例を工程順に説明する略断
面図である。FIG. 2 is a schematic sectional view for explaining a first embodiment of the present invention in the order of steps.
【図３】本発明の第１の実施例を説明するための平面図
である。FIG. 3 is a plan view for explaining the first embodiment of the present invention.
【図４】本発明の第２の実施例を工程順に説明する略断
面図である。FIG. 4 is a schematic sectional view illustrating a second embodiment of the present invention in the order of steps.
【図５】本発明の第２の実施例を説明するための斜視断
面図である。FIG. 5 is a perspective sectional view for explaining a second embodiment of the present invention.
【図６】本発明の第３の実施例を説明するための平面図
とその断面図である。FIG. 6 is a plan view and a sectional view for explaining a third embodiment of the present invention.
【図７】従来の方法を工程順に示した断面図である。FIG. 7 is a sectional view showing a conventional method in the order of steps.
【図８】従来の方法を説明するための斜視断面図であ
る。FIG. 8 is a perspective sectional view for explaining a conventional method.
１，１０１ シリコン基板 ２，１０２ 拡散層 ３ 第１層間絶縁膜 ４ ポリシリコン配線 ５ 絶縁薄膜 ６ 第１配線間絶縁膜 ７，１６，１０４ レジストマスク ７’ コンタクト開口 ８，１０５ コンタクト孔 ９，１０６ ポリシリコン膜 １０ ポリシリコンプラグ １１ チタン薄膜 １２ シリサイド配線 １３ 第２層間絶縁膜 １４ アルミ金属配線 １５ 第２配線間絶縁膜 １７ 第１導電体材 １７ａ コンタクトプラグ側面部 １８ 第２導電体材 １０３ 層間絶縁縁膜 １０７ コンタクトプラグ １０７ａ コンタクトプラグ接触部 １０７ｂ コンタクトプラグ非接触部 １０８ 金属膜 １０９ 配線用レジストマスク １１０ 配線 DESCRIPTION OF SYMBOLS 1, 101 Silicon substrate 2, 102 Diffusion layer 3 1st interlayer insulating film 4 Polysilicon wiring 5 Insulating thin film 6 1st inter-wiring insulating film 7, 16, 104 Resist mask 7 'Contact opening 8, 105 Contact hole 9, 106 Poly Silicon film 10 Polysilicon plug 11 Titanium thin film 12 Silicide wiring 13 Second interlayer insulating film 14 Aluminum metal wiring 15 Second wiring insulating film 17 First conductive material 17a Contact plug side surface 18 Second conductive material 103 Interlayer insulating edge Film 107 Contact plug 107a Contact plug contact portion 107b Contact plug non-contact portion 108 Metal film 109 Wiring resist mask 110 Wiring
Claims (6)
前記拡散層上の層間絶縁膜を介して形成された配線との
接続あるいは層間絶縁膜を挟んで形成された多層配線の
下層の配線と上層の配線の接続において、前記層間絶縁
膜上の前記配線の側壁部を覆い前記層間絶縁膜の材質と
は異なり、かつ、前記配線および前記層間絶縁膜と高い
エッチング選択比を有する絶縁薄膜が形成され、前記層
間絶縁膜および前記層間絶縁膜上の前記配線を貫通する
１つの孔が形成され、更に、前記孔に導電体材が充填さ
れて、前記拡散層と前記配線とがあるいは前記下層の配
線と前記上層の配線とが前記導電体材を介して電気的接
続されていることを特徴とした半導体装置。1. A connection between a diffusion layer formed on a surface of a semiconductor substrate and a wiring formed via an interlayer insulating film on the diffusion layer, or a lower wiring of a multilayer wiring formed with an interlayer insulating film interposed therebetween. and in the connection of the upper wiring, the Unlike the material of the interlayer insulating film covering the side wall of the wiring on the interlayer insulating film, and, as high as the wiring and the interlayer insulating film
An insulating thin film having an etching selectivity is formed, one hole penetrating the interlayer insulating film and the wiring on the interlayer insulating film is formed, and a conductive material is filled in the hole, and the diffusion layer is formed. a semiconductor device wherein the wiring and is a is or the upper layer and the lower wiring lines was characterized by being electrically connected through the conductive material.
前記配線に形成された前記孔に埋設されていることを特
徴とした請求項１記載の半導体装置。2. A conductor material different from a material of the wiring,
2. The semiconductor device according to claim 1, wherein the semiconductor device is buried in the hole formed in the wiring.
工程と、前記配設した配線の間隙に前記層間絶縁膜の材
質とは異種の絶縁膜を埋設する工程と、前記配線の所定
の領域をエッチングし更に前記所定の領域直下の前記層
間絶縁膜をエッチングして前記孔を形成する工程と、前
記孔に導電体材を埋設する工程とを含むことを特徴とし
た請求項１または請求項２記載の半導体装置の製造方
法。3. A step of arranging the wiring on the interlayer insulating film, a step of burying an insulating film different from a material of the interlayer insulating film in a gap between the arranged wirings, A step of forming the hole by etching the region and further etching the interlayer insulating film immediately below the predetermined region; and burying a conductive material in the hole. A method for manufacturing a semiconductor device according to claim 2.
ＳＧ膜（ボロンガラスとリンガラスを含有するシリコン
酸化膜）または有機系絶縁膜であり、前記異種の絶縁膜
がシリコンオキシナイトライド膜あるいはシリコン窒化
膜であることを特徴とした請求項３記載の半導体装置の
製造方法。4. The method according to claim 1, wherein the interlayer insulating film is a silicon oxide film, BP
4. The film according to claim 3, wherein the insulating film is an SG film (a silicon oxide film containing boron glass and phosphorus glass) or an organic insulating film, and the different insulating film is a silicon oxynitride film or a silicon nitride film. A method for manufacturing a semiconductor device.
リコンで構成され、前記孔に導電体材を埋設した後に前
記多結晶シリコン表面上に金属膜を被着させる工程と、
前記多結晶シリコンと前記金属膜を反応させシリサイド
層を形成する工程とを含むことを特徴とした請求項３ま
たは請求項４記載の半導体装置の製造方法。5. A step of depositing a metal film on the surface of the polycrystalline silicon after the wiring and the conductive material are made of polycrystalline silicon, and after burying the conductive material in the holes, ,
5. The method according to claim 3, further comprising the step of forming a silicide layer by reacting the polycrystalline silicon with the metal film.
配設した前記下層の配線の間隙にシリコンオキシナイト
ライド膜あるいはシリコン窒化膜を埋設する工程と、前
記下層の配線および前記シリコンオキシナイトライド膜
あるいはシリコン窒化膜を被覆する前記層間絶縁膜を形
成する工程と、前記層間絶縁膜上に前記上層の配線を配
設する工程とを含むことを特徴とした請求項４記載の半
導体装置の製造方法。6. A step of arranging the lower wiring, a step of burying a silicon oxynitride film or a silicon nitride film in a gap between the lower wiring, and a step of arranging the lower wiring and the silicon oxynitride film. 5. The semiconductor device according to claim 4, further comprising: forming the interlayer insulating film covering the nitride film or the silicon nitride film; and arranging the upper wiring on the interlayer insulating film. Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327574A JP2697649B2 (en) | 1994-12-28 | 1994-12-28 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327574A JP2697649B2 (en) | 1994-12-28 | 1994-12-28 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186171A JPH08186171A (en) | 1996-07-16 |
| JP2697649B2 true JP2697649B2 (en) | 1998-01-14 |
Family
ID=18200586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327574A Expired - Fee Related JP2697649B2 (en) | 1994-12-28 | 1994-12-28 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697649B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567043B1 (en) * | 1998-10-27 | 2006-06-16 | 주식회사 하이닉스반도체 | Plug formation method of semiconductor device |
| KR100376977B1 (en) * | 2000-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | A manufacturing method of semiconductor device |
| KR101100625B1 (en) * | 2003-10-02 | 2012-01-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Wiring substrate and method of manufacturing thereof, and thin film transistor and method of manufacturing thereof |
| JP4597627B2 (en) * | 2003-10-02 | 2010-12-15 | 株式会社半導体エネルギー研究所 | Wiring board manufacturing method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268952A (en) * | 1988-09-02 | 1990-03-08 | Toshiba Corp | Semiconductor device and manufacture thereof |
-
1994
- 1994-12-28 JP JP6327574A patent/JP2697649B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08186171A (en) | 1996-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3022744B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2791768B2 (en) | Method for forming metal wiring of semiconductor device | |
| JPH11195706A (en) | Semiconductor device and manufacture thereof | |
| JP2720796B2 (en) | Method for manufacturing semiconductor device | |
| US6352920B1 (en) | Process of manufacturing semiconductor device | |
| US5895961A (en) | Semiconductor device with a planarized interconnect with poly-plug and self-aligned contacts | |
| JP2697649B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6150241A (en) | Method for producing a transistor with self-aligned contacts and field insulation | |
| JP2008147300A (en) | Semiconductor device and manufacturing method therefor | |
| KR950001838B1 (en) | Wiring layer of semiconductor device and fabricating method thereof | |
| JP4550685B2 (en) | Manufacturing method of semiconductor device | |
| JP2616706B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3534589B2 (en) | Multilayer wiring device and method of manufacturing the same | |
| JP4232215B2 (en) | Manufacturing method of semiconductor device | |
| JP3256946B2 (en) | Contact formation method | |
| JPH10242269A (en) | Manufacture of semiconductor device | |
| JP2005197700A (en) | Method for forming metal pattern of semiconductor element | |
| JP3172229B2 (en) | Method for manufacturing semiconductor device | |
| JPH10340953A (en) | Semiconductor device | |
| US20020074665A1 (en) | Metal contact structure in semiconductor device and method for forming the same | |
| JP2000294629A (en) | Semiconductor device and manufacture of the same | |
| US6117768A (en) | Void-free tungsten-plug contact for ULSI interconnection | |
| JP2738358B2 (en) | Method for manufacturing semiconductor device | |
| JPH0547756A (en) | Manufacture of semiconductor device | |
| JP2828089B2 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |
|
| LAPS | Cancellation because of no payment of annual fees |