JP3447906B2 - セル分解/組立装置 - Google Patents
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】マルチメディア通信における
セルを用いたATM交換網において、一定通信スピード
のデータを転送するセル分解/組立(CLAD)装置に
関する。 【0002】 【従来の技術】図9に示すように、ATM交換網は、電
話機40が収容された複数の構内交換装置(PBX)3
0をセル分解/組立(ATM−CLAD)装置10を介
してATM交換網のATM交換スイッチ(ATM−S
W)20に対向して接続して構成される。ATM−CL
AD装置10は、PBX30からの音声通信のような通
信スピードが一定のディジタルデータのビット列にヘッ
ダを付与してセルに分解してATM交換網に送信し、ま
た、ATM交換網から受信したセルからヘッダを取り除
いてディジタルデータのビット列に組立してPBX30
へ送出する装置である。電話機40aからの音声データ
は、PBX30aでディジタルデータビット列に変換さ
れATM−CLAD装置10aに転送される。ATM−
CLAD装置10aではディジタルデータビット列を4
8バイト毎に区切りヘッダを付与して53バイトのセル
に組み立て、ATMスイッチ(ATM−SW)20を介
して相手先ATM−CLAD装置10bに伝送する。相
手先ATM−CLAD装置10bでは、受信したセルを
ディジタルデータビット列に分解してPBX30に転送
する。ディジタルデータビット列は、PBX30bで音
声データに変換されて電話機40bに送られる。 【0003】セルを一定の速度で送信するATM交換網
においては、伝送路状況などの条件によって、CLAD
装置においてセルを受信する時に多少の揺らぎを生じ
る。従来のATM交換網では、ATM−CLAD装置
に、通信相手の通信スピードに対応したセル受信バッフ
ァを設け、受信したセルを揺らぎ保証時間分受信バッフ
ァに蓄積した後、一定通信スピードでデータを送出する
ことによってデータ転送におけるセル揺らぎを吸収して
いた。この方式は、次セルの受信を契機に蓄積したデー
タ送出をするので、最低でも2セル受信する必要があ
る。すなわち、受信したデータを送出するに当たって2
セルを受信するに必要な時間だけデータ送出遅延が発生
する。2セル分の遅延量は、64Kbpsの音声データで
あれば6msec程度の遅延となるので問題ないが、音
声を8Kbpsで圧縮した場合は48msecの遅延が発
生し、品質の低下を招き問題となる。また、従来は、通
信開始時、揺らぎ保証時間分のセル受信後接続通信装置
に対し通信を開始していたが、音声通信においては音声
圧縮時に第1セル受信から第2セル受信までの時間間隔
がありすぎるため、揺らぎは吸収出来てもデータ遅延が
発生した。このように低速セル通信においてセル単位で
の蓄積は、出来ない。 【0004】 【発明が解決しようとする課題】本発明は、ATM交換
網での圧縮技術等による低速の伝送において、データ遅
延を最小限にしてセルの受信揺らぎを吸収するセル分解
/組立装置を提供することを課題とする。 【0005】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、ATM交換網に設置したATM−CLA
D装置に設けた受信バッファに通信開始の最初のセル受
信したとき、該受信バッファに揺らぎ保証時間分のダミ
ーデータを格納した後に受信データを続けて格納するよ
うにした。また、本発明は、ATM−CLAD装置にお
いて、接続通信装置からの通信スピードが一定のビット
列を格納するセル分解時宛先ごとの通信スピードに対応
したバッファを設け、第1受信セルデータを格納する前
に揺らぎ保証時間に対応するダミーデータをバッファに
格納する手段により、セルの揺らぎ受信を吸収し、接続
通信装置に対し通信スピードが一定のデータビット列に
復元してセル揺らぎを吸収するようにした。さらに、本
発明は、制御回路が、通信開始時第1セル受信時、接続
通信装置への送信用データバッファに現在出力している
アドレスをモニターし、揺らぎ保証時間分の後のアドレ
スからデータを格納することによって、第2セルを待た
ずに通信を開始できようにして、データ遅延を最少にで
きるとともに、揺らぎの保証を可能とした。 【0006】 【作用】本発明によれば、通信開始の第一番目のセル受
信時に揺らぎ保証時間分に対応するダミーデータを受信
バッファに格納してあるので、以降に受信したセルに揺
らぎがあってもこのダミーデータによって遅延を回避す
ることができる。このことによって、受信するセルに揺
らぎ発生してもダミーデータ分のデータを送出し続ける
ことができ、データの連続性を保つことができる。さら
に、本発明によれば、ダミーデータの量を増減すること
によって、揺らぎ保証時間および遅延時間を容易に調整
することができる。 【0007】 【発明の実施の形態】図1を用いて、本発明にかかるA
TM−CLAD装置10のハードウェアのブロック構成
を説明する。ATM−CLAD装置10は、既存インタ
フェース(既存I/F)部11と、セル分解/組立(C
LAD)部12と、ATMインタフェース(ATMI/
F)部13と、PLL部14と、制御部15とを有して
構成され、第1の8Mbpsハイウェイ16および第2の
8Mbpsのハイウェイ17ならびに制御用バス18によ
って互いに接続されている。ATM−CLAD装置10
は、既存I/F部11を介してPBX30のインタフェ
ースと、ATM−I/F部13を介してATMスイッチ
20のインタフェースに接続され、さらに、ダムターミ
ナル19と接続されている。 【0008】既存I/F部11は、PBX30のインタ
フェースからのディジタルデータ列を受信して第1の8
Mbpsハイウェイ16を経由してCLAD部12へ転送
する一方、CLAD部12からのディジタルデータ列を
第1の8Mbpsハイウェイ16経由で受信してPBX3
0へ送信する。 【0009】CLAD部12は、既存I/F部11から
のディジタルデータ列を48バイト毎に区切り5バイト
のヘッダを付与してセルに組み立て、第2の8Mbpsハ
イウェイ17を経由してATM−I/F部13に転送す
る。また、CLAD部12は、ATM−I/F13から
第2の8Mbpsハイウェイ17を経由して受信したセル
を分解してディジタルデータ列に変換し、第1の8Mbp
sハイウェイ16を経由して既存I/F部11へ転送す
る。 【0010】ATM−I/F部13は、CLAD部12
からのセルを第2の8Mbpsハイウェイ17経由で受信
し、ATM−SW20へ転送する一方、ATM−SW2
0からのセルを受信して第2の8Mbpsハイウェイ17
を経由してCLAD部12に転送する。 【0011】PLL部14は、第1の8Mbpsハイウェ
イ16および第2の8Mbpsハイウェイ17用のフレー
ム信号およびクロックを生成し、制御用バス18を経由
して既存I/F部11と、CLAD部12と、ATM−
I/F部13に供給する。 【0012】制御部15は、ダムターミナル19からの
構成情報を受信し、制御用バス18を経由して、既存I
/F部11と、CLAD部12と、ATM−I/F部1
3と、PLL部14へ構成情報を転送する。 【0013】ATM−CLAD装置10内に設けるセル
分解/組立(CLAD)部12の構成および機能を図2
を用いて説明する。CLAD部12は、シリアルデータ
を8ビットパラレルデータに変換する既存I/F側シリ
アル/パラレル(S/P)変換回路121Aと、ATM
−SW側シリアル/パラレル(S/P)変換回路121
Bと、データを一端蓄積する受信用データバッファ12
2、送信用データバッファ128と、制御回路123
と、セルを一端蓄積する送信用セルバッファ124と、
受信用セルバッファ127と、8ビットパラレルデータ
をシリアルデータに変換する既存I/F側パラレル/シ
リアル(P/S)変換回路125Aと、ATM−SW側
パラレル/シリアル(P/S)変換回路125Bと、ヘ
ッダ誤り制御子(HEC)からセルヘッダを検出するセ
ル同期回路126と、アドレス生成回路129とから構
成される。 【0014】まず、第1の8Mbpsハイウェイ16を介
して受信したシリアルデータをセルに組み立てて第2の
8Mbpsハイウェイ17へ送出する時のCLAD部12
の動作を説明する。第1の8Mbpsハイウェイ16から
8.192Kbpsのディジタルデータが受信データ線1
61経由で既存I/F側S/P変換回路121Aに受信
される。既存I/F側S/P変換回路121Aは、受信
したシリアルデータを8ビットパラレルデータに変換
し、受信用データバッファ122に転送する。 【0015】アドレス生成回路129は、PLL部14
からのフレーム信号181およびクロック182を受信
してタイムスロット位置を検出し、タイムスロット位置
に対応するデータバッファのアドレスを生成する。さら
に、アドレス生成回路129におけるこのアドレス生成
は、受信用データバッファ122がNフレーム分のデー
タを格納するリングバッファとなるようにアドレスが生
成される。 【0016】ここで、第1の8Mbpsハイウエイ16上
における、フレーム信号181と、クロック182と、
受信データ161と、送信データ162と、タイムスロ
ット(TS)の構成とそれぞれのタイミング関係を図3
および図4を用いて説明する。図3は、第1の8Mbps
ハイウェイ16上の受信データ161または送信データ
162と1フレームとの間のタイムスロットの位置関係
を示し、図4は、第1の8Mbpsハイウェイ16上のフ
レーム信号181とクロック182と受信データ161
または送信データ162のタイミング関係を示す図であ
る。第1の8Mbpsハイウェイ16上における受信デー
タ161および送信データ162は、ST1〜ST12
8のタイムスロット(TS)を有して、125μsec
の長さを有するフレームを構成している。各タイムスロ
ットは、8ビットで構成される。フレームの1番目のタ
イムスロットTS1に、フレームの開始を示す8ビット
のフレーム信号181が設けられている。 【0017】以下、図5(A)を用いて、受信用データ
バッファ122または送信用データバッファ128の構
造とデータの書き込みおよび読み出し方法を説明する。
受信用データバッファ122または送信用データバッフ
ァ128は、タイムスロットTS1〜TS128の8ビ
ットのパラレルデータからなるフレームをnフレーム分
書き込めるよう構成されている。データが書き込まれる
バッファのタイムスロットは、当該データの転送先(ル
ート)に対応して設定される。これらのデータバッファ
は、アドレス生成回路129からのアドレスが指定する
位置にデータを書き込み、アドレス生成回路129から
のアドレスが指定する位置からデータを読み出すことが
できるバッファとして構成される。 【0018】例えば、転送先がR1のATMセルがバッ
ファのタイムスロットTS1に相当するときには、制御
回路123は、nフレームを書き込みできる送信用デー
タバッファ128に、アドレス生成回路129からのア
ドレス信号によって、R1のATMセル#1のデータを
第1フレーム目から第53フレーム目のタイムスロット
TS1に順次書き込んでゆき、R1のATMセル#2の
データを第54フレーム目から第106フレーム目のタ
イムスロットTS1に書き込む。このようにして、転送
先がR1のATMセルデータが第nフレーム目のタイム
スロットTS1まで書き込まれると、第1フレーム目に
戻り、再度第1フレームから第nフレームまでのタイム
スロットTS1の8ビットに順次データを上書きしてゆ
く。同様に、転送先がR2のATMセルがバッファのタ
イムスロットTS2に相当するときには、制御回路12
3は、送信用データバッファ128に、アドレス生成回
路129からのアドレス信号によって、R2のATMセ
ル#1のデータを第1フレーム目から第53フレーム目
のタイムスロットTS2に順次書き込んでゆき、R2の
ATMセル#2のデータを第54フレーム目から第10
6フレーム目のタイムスロットTS2に書き込む。この
ようにして、転送先がR2のATMセルデータが第nフ
レーム目のタイムスロットTS2まで書き込まれると、
第1フレーム目に戻り、再度第1フレームから第nフレ
ームまでのタイムスロットTS2に順次データを上書き
してゆく。このようにして、制御回路123は、ATM
セルの宛先ごとに異なるタイムスロットTSにデータを
書き込んでゆく。 【0019】すなわち、受信したパラレル変化されたデ
ータは、第1フレーム目から第53フレーム目のタイム
スロットTS1に、宛先R1の一番目のATMセル#1
の1オクテット目から53オクテット目となるデータが
書き込まれ、第54フレームから第106フレームのタ
イムスロットTS1に2番目のATMセル#2の1オク
テット目から53オクテット目となるデータが書き込ま
れる。以下、同様に3番目以降のATMセルによって伝
送されるデータが、受信用データバッファ122に順次
書き込まれ、n番目のフレームタイムスロットTS1ま
で書込みが済むと、1番目のフレームのタイムスロット
TS1に新たにデータが上書きされる。このことによっ
て、リングバッファが構成される。 【0020】制御回路123は、制御用バス18からの
タイムスロット番号とセルヘッダにセットするバーチャ
ルパス識別子(VPI)および宛先を指定するアドレス
を示すバーチャルチャネル識別子(VCI)の対応の構
成情報を受信し、その構成情報に従い、受信用データバ
ッファ122の該当する宛先のタイムスロットからデー
タを読み出し、セルを組み立てる。すなわち、第1フレ
ームから第53フレームのタイムスロットTS1に書き
込まれたデータを読み出して、宛先R1の1番目のAT
Mセル#1を組み立て、第54フレームから第106フ
レームのタイムスロットTS1に書き込まれたデータを
読み出して2番目のATMセル#2を組み立てる。以
下、同様に受信用バッファ122からデータを読み出し
て3番目以降のATMセルを組み立てる。 【0021】宛先が異なるATMセルは例えばタイムス
ロットTS2に書き込まれるように設定され、上記と同
様にATMセルデータが書き込まれる。 【0022】図6を用いてATMセルの構造を説明す
る。図6に示すように、ATMセルは、53オクテット
で構成され、5オクテットのATMセルヘッダと、48
オクテットの情報フィールドからなっている。ATMセ
ルヘッダは、4ビットの一般的フロー制御GFCと、8
ビットのバーチャルパス識別子(VPI)と、16ビッ
トのバーチャルチャネル識別子(VCI)と、3ビット
のペイロードタイプ(PT)と、1ビットのセル損失優
先度表示(CLP)と、8ビットのヘッダ誤り制御(H
EC)とから構成される。 【0023】図7に示すように、1フレーム123オク
テットの内96オクテットがATMセルの伝送に用いら
れる。したがって、1番目のフレームには、第1番目の
ATMセル#1の1番目のオクテットから53番目のオ
クテットまでと、第2番目のATMセル#2の1番目の
オクテットから43番目のオクテットまでが伝送され、
2番目のフレームには、第2番目のATMセル#2の4
4番目のオクテットから53番目のオクテットまでと、
第3番目のATMセル#3の1番目のオクテットから5
3番目のオクテットまでと、第4番目のATMセル#4
の1番目のオクテットから23番目のオクテットまでが
伝送され、以下同様に、順次入力されるATMセルが各
フレームに分割されて伝送される。 【0024】例えば、タイムスロットTS1が、VPI
=0、VCI=81と言う構成情報であれば、制御回路
123は、受信用データバッファ122に順次蓄積され
たnフレーム分のデータのタイムスロットTS1の8ビ
ットデータを第1フレームから第48フレームまで取り
出し、48オクテットの情報フィールドを組み立て、バ
ーチャルパス”0”、バーチャルチャネル”81”へ向
けて送出する。 【0025】さらに、制御回路123は、第1の8Mbp
sハイウェイ16から受信したシリアルデータから構成
情報を抽出し、図6に示したATMセルのセルヘッダの
VPIおよびVCIを作成するとともに、一般的フロー
制御(GFC)、ペイロードタイプ(PT)、セル損失
優先度表示(CLP)、ヘッダ誤り制御(HEC)を、
ITU規格に沿って作成してセルヘッダを構成し、該セ
ルヘッダおよび前記情報フィールドを組み合わすことに
よって、セルの組立てを完了する。 【0026】通信スピードが、128Kbpsの場合、タ
イムスロットTS1およびタイムスロットTS2のデー
タから、セル情報フィールドを組み立てる。このように
通信スピードによって、1フレーム中のどのタイムスロ
ットのデータで組み立てるかは、構成情報による。 【0027】完成したセルは、送信用セルバッファ12
4に転送され、8ビットパラレルデータをシリアルデー
タに変換するパラレル/シリアル(P/S)変換回路1
25により8ビットデータがシリアルデータに変換さ
れ、アドレス生成回路129からの信号によって、タイ
ムスロット位置を検出し、第2の8Mbpsハイウェイ1
7への送信データ線172にセルを送出する。 【0028】次いで、第2の8Mbpsハイウェイセル1
7から受信したセルを分解する時のCLAD部12の動
作を説明する。第2の8Mbpsハイウェイ17の受信デ
ータ線171から、125μs周期で連続して到着する
フレームのタイムスロットTS1からTS96を使い、
第1フレームから順次ATMセルが受信される。セル同
期回路126は、フレームのビット列からJT−I43
2セル同期アルゴリズムによってセルの先頭を検出し、
セル先頭信号と、シリアルデータをシリアルデータから
8ビットパラレルデータに変換するシリアル/パラレル
変換回路(S/P)121Bに転送する。 【0029】シリアル/パラレル変換回路(S/P)1
21Bは、検出したセル先頭信号によってシリアルデー
タを図6に示したセル構造のオクテット列になるよう
に、8ビットパラレルデータに変換し、ATMセルとし
て受信用セルバッファ127に転送し、一時書き込まれ
る。制御回路123は、受信用セルバッファ127に書
き込まれたATMセルの、セルヘッダのVPIおよびV
CIと構成情報から、どのタイムスロットに対応するデ
ータかを判定する。 【0030】制御回路123は、ATMセルの情報フィ
ールドの48オクテットデータをタイムスロットに対応
する送信用データバッファ128のアドレスに8ビット
データが書き込まれる。制御回路123は、アドレス生
成回路129の信号によって、送信用データバッファ1
28に書き込まれたデータを、第1フレームのタイムス
ロットTS1から順次パラレル/シリアル変換回路(P
/S)125Aへ転送する。P/S125Aは、8ビッ
トデータをシリアルデータに変換し、第1の8Mbpsハ
イウェイ16への送信データ線162に転送する。 【0031】このような構成のATM−CLAD装置に
おいては、時間の経過とともに受信用データバッファ1
22または送信用データバッファ128もしくは受信用
セルバッファ127に受信する受信ATMセルは、途中
にATM−SWのような伝送装置が入った場合、セル衝
突による待ち合わせにより図8に示す揺らぎが発生す
る。一定間隔でATMセルを受信している場合には、一
定通信スピードのシリアルデータに再生することができ
るが、ATMセルの一部に遅延があるATMセルを受信
する場合は、遅延時間tの分データを一定通信スピード
のシリアルデータに再生することができず、シリアルデ
ータの連続性が損なわれる。 【0032】これを吸収するために、本発明は、通信開
始のトリガがあると、受信用セルバッファ127に、ま
ず時間t分に相当するダミーデータを書き込んだ後受信
データを書き込むようにしてセル揺らぎを吸収するよう
にした。以下、図5(B)を用いて、受信用セルバッフ
ァ127へのデータの書き込みについて説明する。通信
開始時の最初のセルを第2の8Mbpsハイウェイ17
から受信すると、送信用データバッファ128からP/
S125Aへのデータ転送するためのアドレス生成回路
129の信号によって、第2の8Mbpsハイウェイ1
7に対しデータバッファの送出アドレスを判定し、これ
に対しATMセル到達時間の遅延量の最大値(揺らぎ保
証時間)、t時間分に対応するnフレーム分(n×12
5μs=揺らぎ保証時間)時間的に先のアドレスよりデ
ータの書込みを開始する。すなわち、揺らぎ保証時間が
5msecであるときには、40フレーム分時間的に先
の第41フレーム目から第93フレーム目にかけて受信
した宛先R1の1番目のATMセルデータ#1を書き込
んで行く。2番目のATMセル#2は、第94フレーム
目から書込みが行われる。以下、同様に、n番目のフレ
ームまで受信ATMセルデータが書き込まれる。ここ
で、2番目のATMセル#2が2.5msec遅延して
到達した場合でも、セルデータは、第94フレーム目か
ら連続して送信用データバッファ128へ書き込まれ
る。 【0033】書き込まれたATMセルデータを読み出す
に当たっては、第1フレーム目から第40フレーム目の
タイムスロットTS1に書き込まれたダミーデータDD
を読み出した後、ATMセルデータ#1を読み出すの
で、ATMセル#2が遅延して到達しても、PBXから
の転送ディジタルデータは一定の速度で送り出され、か
つ、遅延量を保証する分のデータが送信用データバッフ
ァ128蓄積されているので、読み出しは正常に行わ
れ、パラレル/シリアル変換回路(P/S)125Aへ
のATMセル送出も一定速度となって、送信データに欠
落を生じることが無くなり、送信データの連続性が損な
われることが無くなる。 【0034】 【発明の効果】上記の実施例より明らかなように、本発
明によれば、受信バッファに通信の第一セル受信時、揺
らぎ保証時間分のデータを確保するため受信バッファの
データ転送アドレスを検出し、そのアドレスから揺らぎ
保証時間分先のアドレスからデータを書き込まれること
によって、セル揺らぎに基づく一時的なセル受信遅延に
よるバッファアンダーフローを防止することができる。 【0035】またセル受信スピ−ドによらず揺らぎ保証
時間分の受信バッファのアドレスをセットすることで可
能であることから、データ遅延時間を最少に調整するこ
とが可能である。
セルを用いたATM交換網において、一定通信スピード
のデータを転送するセル分解/組立(CLAD)装置に
関する。 【0002】 【従来の技術】図9に示すように、ATM交換網は、電
話機40が収容された複数の構内交換装置(PBX)3
0をセル分解/組立(ATM−CLAD)装置10を介
してATM交換網のATM交換スイッチ(ATM−S
W)20に対向して接続して構成される。ATM−CL
AD装置10は、PBX30からの音声通信のような通
信スピードが一定のディジタルデータのビット列にヘッ
ダを付与してセルに分解してATM交換網に送信し、ま
た、ATM交換網から受信したセルからヘッダを取り除
いてディジタルデータのビット列に組立してPBX30
へ送出する装置である。電話機40aからの音声データ
は、PBX30aでディジタルデータビット列に変換さ
れATM−CLAD装置10aに転送される。ATM−
CLAD装置10aではディジタルデータビット列を4
8バイト毎に区切りヘッダを付与して53バイトのセル
に組み立て、ATMスイッチ(ATM−SW)20を介
して相手先ATM−CLAD装置10bに伝送する。相
手先ATM−CLAD装置10bでは、受信したセルを
ディジタルデータビット列に分解してPBX30に転送
する。ディジタルデータビット列は、PBX30bで音
声データに変換されて電話機40bに送られる。 【0003】セルを一定の速度で送信するATM交換網
においては、伝送路状況などの条件によって、CLAD
装置においてセルを受信する時に多少の揺らぎを生じ
る。従来のATM交換網では、ATM−CLAD装置
に、通信相手の通信スピードに対応したセル受信バッフ
ァを設け、受信したセルを揺らぎ保証時間分受信バッフ
ァに蓄積した後、一定通信スピードでデータを送出する
ことによってデータ転送におけるセル揺らぎを吸収して
いた。この方式は、次セルの受信を契機に蓄積したデー
タ送出をするので、最低でも2セル受信する必要があ
る。すなわち、受信したデータを送出するに当たって2
セルを受信するに必要な時間だけデータ送出遅延が発生
する。2セル分の遅延量は、64Kbpsの音声データで
あれば6msec程度の遅延となるので問題ないが、音
声を8Kbpsで圧縮した場合は48msecの遅延が発
生し、品質の低下を招き問題となる。また、従来は、通
信開始時、揺らぎ保証時間分のセル受信後接続通信装置
に対し通信を開始していたが、音声通信においては音声
圧縮時に第1セル受信から第2セル受信までの時間間隔
がありすぎるため、揺らぎは吸収出来てもデータ遅延が
発生した。このように低速セル通信においてセル単位で
の蓄積は、出来ない。 【0004】 【発明が解決しようとする課題】本発明は、ATM交換
網での圧縮技術等による低速の伝送において、データ遅
延を最小限にしてセルの受信揺らぎを吸収するセル分解
/組立装置を提供することを課題とする。 【0005】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、ATM交換網に設置したATM−CLA
D装置に設けた受信バッファに通信開始の最初のセル受
信したとき、該受信バッファに揺らぎ保証時間分のダミ
ーデータを格納した後に受信データを続けて格納するよ
うにした。また、本発明は、ATM−CLAD装置にお
いて、接続通信装置からの通信スピードが一定のビット
列を格納するセル分解時宛先ごとの通信スピードに対応
したバッファを設け、第1受信セルデータを格納する前
に揺らぎ保証時間に対応するダミーデータをバッファに
格納する手段により、セルの揺らぎ受信を吸収し、接続
通信装置に対し通信スピードが一定のデータビット列に
復元してセル揺らぎを吸収するようにした。さらに、本
発明は、制御回路が、通信開始時第1セル受信時、接続
通信装置への送信用データバッファに現在出力している
アドレスをモニターし、揺らぎ保証時間分の後のアドレ
スからデータを格納することによって、第2セルを待た
ずに通信を開始できようにして、データ遅延を最少にで
きるとともに、揺らぎの保証を可能とした。 【0006】 【作用】本発明によれば、通信開始の第一番目のセル受
信時に揺らぎ保証時間分に対応するダミーデータを受信
バッファに格納してあるので、以降に受信したセルに揺
らぎがあってもこのダミーデータによって遅延を回避す
ることができる。このことによって、受信するセルに揺
らぎ発生してもダミーデータ分のデータを送出し続ける
ことができ、データの連続性を保つことができる。さら
に、本発明によれば、ダミーデータの量を増減すること
によって、揺らぎ保証時間および遅延時間を容易に調整
することができる。 【0007】 【発明の実施の形態】図1を用いて、本発明にかかるA
TM−CLAD装置10のハードウェアのブロック構成
を説明する。ATM−CLAD装置10は、既存インタ
フェース(既存I/F)部11と、セル分解/組立(C
LAD)部12と、ATMインタフェース(ATMI/
F)部13と、PLL部14と、制御部15とを有して
構成され、第1の8Mbpsハイウェイ16および第2の
8Mbpsのハイウェイ17ならびに制御用バス18によ
って互いに接続されている。ATM−CLAD装置10
は、既存I/F部11を介してPBX30のインタフェ
ースと、ATM−I/F部13を介してATMスイッチ
20のインタフェースに接続され、さらに、ダムターミ
ナル19と接続されている。 【0008】既存I/F部11は、PBX30のインタ
フェースからのディジタルデータ列を受信して第1の8
Mbpsハイウェイ16を経由してCLAD部12へ転送
する一方、CLAD部12からのディジタルデータ列を
第1の8Mbpsハイウェイ16経由で受信してPBX3
0へ送信する。 【0009】CLAD部12は、既存I/F部11から
のディジタルデータ列を48バイト毎に区切り5バイト
のヘッダを付与してセルに組み立て、第2の8Mbpsハ
イウェイ17を経由してATM−I/F部13に転送す
る。また、CLAD部12は、ATM−I/F13から
第2の8Mbpsハイウェイ17を経由して受信したセル
を分解してディジタルデータ列に変換し、第1の8Mbp
sハイウェイ16を経由して既存I/F部11へ転送す
る。 【0010】ATM−I/F部13は、CLAD部12
からのセルを第2の8Mbpsハイウェイ17経由で受信
し、ATM−SW20へ転送する一方、ATM−SW2
0からのセルを受信して第2の8Mbpsハイウェイ17
を経由してCLAD部12に転送する。 【0011】PLL部14は、第1の8Mbpsハイウェ
イ16および第2の8Mbpsハイウェイ17用のフレー
ム信号およびクロックを生成し、制御用バス18を経由
して既存I/F部11と、CLAD部12と、ATM−
I/F部13に供給する。 【0012】制御部15は、ダムターミナル19からの
構成情報を受信し、制御用バス18を経由して、既存I
/F部11と、CLAD部12と、ATM−I/F部1
3と、PLL部14へ構成情報を転送する。 【0013】ATM−CLAD装置10内に設けるセル
分解/組立(CLAD)部12の構成および機能を図2
を用いて説明する。CLAD部12は、シリアルデータ
を8ビットパラレルデータに変換する既存I/F側シリ
アル/パラレル(S/P)変換回路121Aと、ATM
−SW側シリアル/パラレル(S/P)変換回路121
Bと、データを一端蓄積する受信用データバッファ12
2、送信用データバッファ128と、制御回路123
と、セルを一端蓄積する送信用セルバッファ124と、
受信用セルバッファ127と、8ビットパラレルデータ
をシリアルデータに変換する既存I/F側パラレル/シ
リアル(P/S)変換回路125Aと、ATM−SW側
パラレル/シリアル(P/S)変換回路125Bと、ヘ
ッダ誤り制御子(HEC)からセルヘッダを検出するセ
ル同期回路126と、アドレス生成回路129とから構
成される。 【0014】まず、第1の8Mbpsハイウェイ16を介
して受信したシリアルデータをセルに組み立てて第2の
8Mbpsハイウェイ17へ送出する時のCLAD部12
の動作を説明する。第1の8Mbpsハイウェイ16から
8.192Kbpsのディジタルデータが受信データ線1
61経由で既存I/F側S/P変換回路121Aに受信
される。既存I/F側S/P変換回路121Aは、受信
したシリアルデータを8ビットパラレルデータに変換
し、受信用データバッファ122に転送する。 【0015】アドレス生成回路129は、PLL部14
からのフレーム信号181およびクロック182を受信
してタイムスロット位置を検出し、タイムスロット位置
に対応するデータバッファのアドレスを生成する。さら
に、アドレス生成回路129におけるこのアドレス生成
は、受信用データバッファ122がNフレーム分のデー
タを格納するリングバッファとなるようにアドレスが生
成される。 【0016】ここで、第1の8Mbpsハイウエイ16上
における、フレーム信号181と、クロック182と、
受信データ161と、送信データ162と、タイムスロ
ット(TS)の構成とそれぞれのタイミング関係を図3
および図4を用いて説明する。図3は、第1の8Mbps
ハイウェイ16上の受信データ161または送信データ
162と1フレームとの間のタイムスロットの位置関係
を示し、図4は、第1の8Mbpsハイウェイ16上のフ
レーム信号181とクロック182と受信データ161
または送信データ162のタイミング関係を示す図であ
る。第1の8Mbpsハイウェイ16上における受信デー
タ161および送信データ162は、ST1〜ST12
8のタイムスロット(TS)を有して、125μsec
の長さを有するフレームを構成している。各タイムスロ
ットは、8ビットで構成される。フレームの1番目のタ
イムスロットTS1に、フレームの開始を示す8ビット
のフレーム信号181が設けられている。 【0017】以下、図5(A)を用いて、受信用データ
バッファ122または送信用データバッファ128の構
造とデータの書き込みおよび読み出し方法を説明する。
受信用データバッファ122または送信用データバッフ
ァ128は、タイムスロットTS1〜TS128の8ビ
ットのパラレルデータからなるフレームをnフレーム分
書き込めるよう構成されている。データが書き込まれる
バッファのタイムスロットは、当該データの転送先(ル
ート)に対応して設定される。これらのデータバッファ
は、アドレス生成回路129からのアドレスが指定する
位置にデータを書き込み、アドレス生成回路129から
のアドレスが指定する位置からデータを読み出すことが
できるバッファとして構成される。 【0018】例えば、転送先がR1のATMセルがバッ
ファのタイムスロットTS1に相当するときには、制御
回路123は、nフレームを書き込みできる送信用デー
タバッファ128に、アドレス生成回路129からのア
ドレス信号によって、R1のATMセル#1のデータを
第1フレーム目から第53フレーム目のタイムスロット
TS1に順次書き込んでゆき、R1のATMセル#2の
データを第54フレーム目から第106フレーム目のタ
イムスロットTS1に書き込む。このようにして、転送
先がR1のATMセルデータが第nフレーム目のタイム
スロットTS1まで書き込まれると、第1フレーム目に
戻り、再度第1フレームから第nフレームまでのタイム
スロットTS1の8ビットに順次データを上書きしてゆ
く。同様に、転送先がR2のATMセルがバッファのタ
イムスロットTS2に相当するときには、制御回路12
3は、送信用データバッファ128に、アドレス生成回
路129からのアドレス信号によって、R2のATMセ
ル#1のデータを第1フレーム目から第53フレーム目
のタイムスロットTS2に順次書き込んでゆき、R2の
ATMセル#2のデータを第54フレーム目から第10
6フレーム目のタイムスロットTS2に書き込む。この
ようにして、転送先がR2のATMセルデータが第nフ
レーム目のタイムスロットTS2まで書き込まれると、
第1フレーム目に戻り、再度第1フレームから第nフレ
ームまでのタイムスロットTS2に順次データを上書き
してゆく。このようにして、制御回路123は、ATM
セルの宛先ごとに異なるタイムスロットTSにデータを
書き込んでゆく。 【0019】すなわち、受信したパラレル変化されたデ
ータは、第1フレーム目から第53フレーム目のタイム
スロットTS1に、宛先R1の一番目のATMセル#1
の1オクテット目から53オクテット目となるデータが
書き込まれ、第54フレームから第106フレームのタ
イムスロットTS1に2番目のATMセル#2の1オク
テット目から53オクテット目となるデータが書き込ま
れる。以下、同様に3番目以降のATMセルによって伝
送されるデータが、受信用データバッファ122に順次
書き込まれ、n番目のフレームタイムスロットTS1ま
で書込みが済むと、1番目のフレームのタイムスロット
TS1に新たにデータが上書きされる。このことによっ
て、リングバッファが構成される。 【0020】制御回路123は、制御用バス18からの
タイムスロット番号とセルヘッダにセットするバーチャ
ルパス識別子(VPI)および宛先を指定するアドレス
を示すバーチャルチャネル識別子(VCI)の対応の構
成情報を受信し、その構成情報に従い、受信用データバ
ッファ122の該当する宛先のタイムスロットからデー
タを読み出し、セルを組み立てる。すなわち、第1フレ
ームから第53フレームのタイムスロットTS1に書き
込まれたデータを読み出して、宛先R1の1番目のAT
Mセル#1を組み立て、第54フレームから第106フ
レームのタイムスロットTS1に書き込まれたデータを
読み出して2番目のATMセル#2を組み立てる。以
下、同様に受信用バッファ122からデータを読み出し
て3番目以降のATMセルを組み立てる。 【0021】宛先が異なるATMセルは例えばタイムス
ロットTS2に書き込まれるように設定され、上記と同
様にATMセルデータが書き込まれる。 【0022】図6を用いてATMセルの構造を説明す
る。図6に示すように、ATMセルは、53オクテット
で構成され、5オクテットのATMセルヘッダと、48
オクテットの情報フィールドからなっている。ATMセ
ルヘッダは、4ビットの一般的フロー制御GFCと、8
ビットのバーチャルパス識別子(VPI)と、16ビッ
トのバーチャルチャネル識別子(VCI)と、3ビット
のペイロードタイプ(PT)と、1ビットのセル損失優
先度表示(CLP)と、8ビットのヘッダ誤り制御(H
EC)とから構成される。 【0023】図7に示すように、1フレーム123オク
テットの内96オクテットがATMセルの伝送に用いら
れる。したがって、1番目のフレームには、第1番目の
ATMセル#1の1番目のオクテットから53番目のオ
クテットまでと、第2番目のATMセル#2の1番目の
オクテットから43番目のオクテットまでが伝送され、
2番目のフレームには、第2番目のATMセル#2の4
4番目のオクテットから53番目のオクテットまでと、
第3番目のATMセル#3の1番目のオクテットから5
3番目のオクテットまでと、第4番目のATMセル#4
の1番目のオクテットから23番目のオクテットまでが
伝送され、以下同様に、順次入力されるATMセルが各
フレームに分割されて伝送される。 【0024】例えば、タイムスロットTS1が、VPI
=0、VCI=81と言う構成情報であれば、制御回路
123は、受信用データバッファ122に順次蓄積され
たnフレーム分のデータのタイムスロットTS1の8ビ
ットデータを第1フレームから第48フレームまで取り
出し、48オクテットの情報フィールドを組み立て、バ
ーチャルパス”0”、バーチャルチャネル”81”へ向
けて送出する。 【0025】さらに、制御回路123は、第1の8Mbp
sハイウェイ16から受信したシリアルデータから構成
情報を抽出し、図6に示したATMセルのセルヘッダの
VPIおよびVCIを作成するとともに、一般的フロー
制御(GFC)、ペイロードタイプ(PT)、セル損失
優先度表示(CLP)、ヘッダ誤り制御(HEC)を、
ITU規格に沿って作成してセルヘッダを構成し、該セ
ルヘッダおよび前記情報フィールドを組み合わすことに
よって、セルの組立てを完了する。 【0026】通信スピードが、128Kbpsの場合、タ
イムスロットTS1およびタイムスロットTS2のデー
タから、セル情報フィールドを組み立てる。このように
通信スピードによって、1フレーム中のどのタイムスロ
ットのデータで組み立てるかは、構成情報による。 【0027】完成したセルは、送信用セルバッファ12
4に転送され、8ビットパラレルデータをシリアルデー
タに変換するパラレル/シリアル(P/S)変換回路1
25により8ビットデータがシリアルデータに変換さ
れ、アドレス生成回路129からの信号によって、タイ
ムスロット位置を検出し、第2の8Mbpsハイウェイ1
7への送信データ線172にセルを送出する。 【0028】次いで、第2の8Mbpsハイウェイセル1
7から受信したセルを分解する時のCLAD部12の動
作を説明する。第2の8Mbpsハイウェイ17の受信デ
ータ線171から、125μs周期で連続して到着する
フレームのタイムスロットTS1からTS96を使い、
第1フレームから順次ATMセルが受信される。セル同
期回路126は、フレームのビット列からJT−I43
2セル同期アルゴリズムによってセルの先頭を検出し、
セル先頭信号と、シリアルデータをシリアルデータから
8ビットパラレルデータに変換するシリアル/パラレル
変換回路(S/P)121Bに転送する。 【0029】シリアル/パラレル変換回路(S/P)1
21Bは、検出したセル先頭信号によってシリアルデー
タを図6に示したセル構造のオクテット列になるよう
に、8ビットパラレルデータに変換し、ATMセルとし
て受信用セルバッファ127に転送し、一時書き込まれ
る。制御回路123は、受信用セルバッファ127に書
き込まれたATMセルの、セルヘッダのVPIおよびV
CIと構成情報から、どのタイムスロットに対応するデ
ータかを判定する。 【0030】制御回路123は、ATMセルの情報フィ
ールドの48オクテットデータをタイムスロットに対応
する送信用データバッファ128のアドレスに8ビット
データが書き込まれる。制御回路123は、アドレス生
成回路129の信号によって、送信用データバッファ1
28に書き込まれたデータを、第1フレームのタイムス
ロットTS1から順次パラレル/シリアル変換回路(P
/S)125Aへ転送する。P/S125Aは、8ビッ
トデータをシリアルデータに変換し、第1の8Mbpsハ
イウェイ16への送信データ線162に転送する。 【0031】このような構成のATM−CLAD装置に
おいては、時間の経過とともに受信用データバッファ1
22または送信用データバッファ128もしくは受信用
セルバッファ127に受信する受信ATMセルは、途中
にATM−SWのような伝送装置が入った場合、セル衝
突による待ち合わせにより図8に示す揺らぎが発生す
る。一定間隔でATMセルを受信している場合には、一
定通信スピードのシリアルデータに再生することができ
るが、ATMセルの一部に遅延があるATMセルを受信
する場合は、遅延時間tの分データを一定通信スピード
のシリアルデータに再生することができず、シリアルデ
ータの連続性が損なわれる。 【0032】これを吸収するために、本発明は、通信開
始のトリガがあると、受信用セルバッファ127に、ま
ず時間t分に相当するダミーデータを書き込んだ後受信
データを書き込むようにしてセル揺らぎを吸収するよう
にした。以下、図5(B)を用いて、受信用セルバッフ
ァ127へのデータの書き込みについて説明する。通信
開始時の最初のセルを第2の8Mbpsハイウェイ17
から受信すると、送信用データバッファ128からP/
S125Aへのデータ転送するためのアドレス生成回路
129の信号によって、第2の8Mbpsハイウェイ1
7に対しデータバッファの送出アドレスを判定し、これ
に対しATMセル到達時間の遅延量の最大値(揺らぎ保
証時間)、t時間分に対応するnフレーム分(n×12
5μs=揺らぎ保証時間)時間的に先のアドレスよりデ
ータの書込みを開始する。すなわち、揺らぎ保証時間が
5msecであるときには、40フレーム分時間的に先
の第41フレーム目から第93フレーム目にかけて受信
した宛先R1の1番目のATMセルデータ#1を書き込
んで行く。2番目のATMセル#2は、第94フレーム
目から書込みが行われる。以下、同様に、n番目のフレ
ームまで受信ATMセルデータが書き込まれる。ここ
で、2番目のATMセル#2が2.5msec遅延して
到達した場合でも、セルデータは、第94フレーム目か
ら連続して送信用データバッファ128へ書き込まれ
る。 【0033】書き込まれたATMセルデータを読み出す
に当たっては、第1フレーム目から第40フレーム目の
タイムスロットTS1に書き込まれたダミーデータDD
を読み出した後、ATMセルデータ#1を読み出すの
で、ATMセル#2が遅延して到達しても、PBXから
の転送ディジタルデータは一定の速度で送り出され、か
つ、遅延量を保証する分のデータが送信用データバッフ
ァ128蓄積されているので、読み出しは正常に行わ
れ、パラレル/シリアル変換回路(P/S)125Aへ
のATMセル送出も一定速度となって、送信データに欠
落を生じることが無くなり、送信データの連続性が損な
われることが無くなる。 【0034】 【発明の効果】上記の実施例より明らかなように、本発
明によれば、受信バッファに通信の第一セル受信時、揺
らぎ保証時間分のデータを確保するため受信バッファの
データ転送アドレスを検出し、そのアドレスから揺らぎ
保証時間分先のアドレスからデータを書き込まれること
によって、セル揺らぎに基づく一時的なセル受信遅延に
よるバッファアンダーフローを防止することができる。 【0035】またセル受信スピ−ドによらず揺らぎ保証
時間分の受信バッファのアドレスをセットすることで可
能であることから、データ遅延時間を最少に調整するこ
とが可能である。
【図面の簡単な説明】
【図1】本発明の実施例におけるATM−CLAD装置
10のハードウエア構成の概念を説明するブロック図。 【図2】本発明の実施例におけるATM−CLAD装置
10のCLAD部の構成を説明する機能ブロック図。 【図3】ATM−CLAD装置10内部8Mbpsハイウ
ェイのフレーム信号と送信データおよび受信デ−タのス
ロットの位置関係を説明する時間図。 【図4】ATM−CLAD装置10内部8Mbpsハイウ
ェイのフレーム信号と、クロックおよびデータのタイミ
ング関係を説明する時間図。 【図5】送信用データバッファ/受信用データバッファ
の構成およびデータの書き込みを説明する概念図。 【図6】ATMセルの構造を説明する概念図 【図7】8Mbpsハイウェイ上にセルデータとフレーム
の関係を説明する時間図。 【図8】セル揺らぎを説明する時間図。 【図9】ATMCLAD装置が用いられるATM交換網
の概念を説明するブロック図。 【符号の説明】 10 ATM−CLAD装置 11 既存I/F部 12 CLAD部 13 ATM−I/F部 14 PLL部 15 制御部 16 第1の8Mbpsハイウェイ 17 第2の8Mbpsハイウェイ 18 制御用バス 19 ダムターミナル 20 ATM−SW 30 PBX 40 電話機 121 シリアル/パラレルデータ変換回路(S/P) 122 第1の8Mbpsハイウェイからの受信用データ
バッファ 123 制御回路 124 第2の8Mbpsハイウェイへのセル送信用セル
バッファ 125 パラレル/シリアルデータ変換回路(P/S) 126 セル同期回路 127 第2の8Mbpsハイウェイからのセル受信用セ
ルバッファ 128 第1の8Mbpsハイウェイへの送信用データバ
ッファ 129 アドレス生成回路 161 第1の8Mbpsハイウェイからの受信データ線 162 第2の8Mbpsハイウェイへの送信データ線 171 第2の8Mbpsハイウェイからの受信データ線 172 第2の8Mbpsハイウェイ2への送信データ線 181 フレーム信号 182 クロック 161 第1の8Mbpsハイウェイからの受信データ線 162 第1の8Mbpsハイウェイへの送信データ線
10のハードウエア構成の概念を説明するブロック図。 【図2】本発明の実施例におけるATM−CLAD装置
10のCLAD部の構成を説明する機能ブロック図。 【図3】ATM−CLAD装置10内部8Mbpsハイウ
ェイのフレーム信号と送信データおよび受信デ−タのス
ロットの位置関係を説明する時間図。 【図4】ATM−CLAD装置10内部8Mbpsハイウ
ェイのフレーム信号と、クロックおよびデータのタイミ
ング関係を説明する時間図。 【図5】送信用データバッファ/受信用データバッファ
の構成およびデータの書き込みを説明する概念図。 【図6】ATMセルの構造を説明する概念図 【図7】8Mbpsハイウェイ上にセルデータとフレーム
の関係を説明する時間図。 【図8】セル揺らぎを説明する時間図。 【図9】ATMCLAD装置が用いられるATM交換網
の概念を説明するブロック図。 【符号の説明】 10 ATM−CLAD装置 11 既存I/F部 12 CLAD部 13 ATM−I/F部 14 PLL部 15 制御部 16 第1の8Mbpsハイウェイ 17 第2の8Mbpsハイウェイ 18 制御用バス 19 ダムターミナル 20 ATM−SW 30 PBX 40 電話機 121 シリアル/パラレルデータ変換回路(S/P) 122 第1の8Mbpsハイウェイからの受信用データ
バッファ 123 制御回路 124 第2の8Mbpsハイウェイへのセル送信用セル
バッファ 125 パラレル/シリアルデータ変換回路(P/S) 126 セル同期回路 127 第2の8Mbpsハイウェイからのセル受信用セ
ルバッファ 128 第1の8Mbpsハイウェイへの送信用データバ
ッファ 129 アドレス生成回路 161 第1の8Mbpsハイウェイからの受信データ線 162 第2の8Mbpsハイウェイへの送信データ線 171 第2の8Mbpsハイウェイからの受信データ線 172 第2の8Mbpsハイウェイ2への送信データ線 181 フレーム信号 182 クロック 161 第1の8Mbpsハイウェイからの受信データ線 162 第1の8Mbpsハイウェイへの送信データ線
フロントページの続き
(56)参考文献 特開 平6−232893(JP,A)
特開 平7−38576(JP,A)
特開 平8−163150(JP,A)
特開 平5−244186(JP,A)
特開 平8−154095(JP,A)
特開 平4−23540(JP,A)
特開 平7−107090(JP,A)
特開 平8−116326(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H04L 12/56
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 接続通信装置を収容し、ATM交換網に
設置されるセル分解/組立装置において、 前記接続通信装置からの通信スピードが一定のビット列
をセルに分解および組み立てるセル分解/組立部と、ATM交換網から 受信したセルを蓄積する受信セルバッ
ファと、 当該セル分解/組立装置が第一セルを受信した場合、前
記第一受信セルデータを格納する前に、前記ATM交換
網の揺らぎ保証時間に対応するフレーム数分のダミーデ
ータを前記受信セルバッファに格納する格納手段と、 送信データを蓄積する送信データバッファと、 前記格納手段が前記受信セルバッファに格納した前記ダ
ミーデータから順に読み出し、前記送信データバッファ
に書き込む書込手段と、を備えたことを特徴とするセル
分解/組立装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP208497A JP3447906B2 (ja) | 1997-01-09 | 1997-01-09 | セル分解/組立装置 |
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