JP3447906B2 - セル分解／組立装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】マルチメディア通信における
セルを用いたＡＴＭ交換網において、一定通信スピード
のデータを転送するセル分解／組立（ＣＬＡＤ）装置に
関する。 【０００２】 【従来の技術】図９に示すように、ＡＴＭ交換網は、電
話機４０が収容された複数の構内交換装置（ＰＢＸ）３
０をセル分解／組立（ＡＴＭ−ＣＬＡＤ）装置１０を介
してＡＴＭ交換網のＡＴＭ交換スイッチ（ＡＴＭ−Ｓ
Ｗ）２０に対向して接続して構成される。ＡＴＭ−ＣＬ
ＡＤ装置１０は、ＰＢＸ３０からの音声通信のような通
信スピードが一定のディジタルデータのビット列にヘッ
ダを付与してセルに分解してＡＴＭ交換網に送信し、ま
た、ＡＴＭ交換網から受信したセルからヘッダを取り除
いてディジタルデータのビット列に組立してＰＢＸ３０
へ送出する装置である。電話機４０ａからの音声データ
は、ＰＢＸ３０ａでディジタルデータビット列に変換さ
れＡＴＭ−ＣＬＡＤ装置１０ａに転送される。ＡＴＭ−
ＣＬＡＤ装置１０ａではディジタルデータビット列を４
８バイト毎に区切りヘッダを付与して５３バイトのセル
に組み立て、ＡＴＭスイッチ（ＡＴＭ−ＳＷ）２０を介
して相手先ＡＴＭ−ＣＬＡＤ装置１０ｂに伝送する。相
手先ＡＴＭ−ＣＬＡＤ装置１０ｂでは、受信したセルを
ディジタルデータビット列に分解してＰＢＸ３０に転送
する。ディジタルデータビット列は、ＰＢＸ３０ｂで音
声データに変換されて電話機４０ｂに送られる。 【０００３】セルを一定の速度で送信するＡＴＭ交換網
においては、伝送路状況などの条件によって、ＣＬＡＤ
装置においてセルを受信する時に多少の揺らぎを生じ
る。従来のＡＴＭ交換網では、ＡＴＭ−ＣＬＡＤ装置
に、通信相手の通信スピードに対応したセル受信バッフ
ァを設け、受信したセルを揺らぎ保証時間分受信バッフ
ァに蓄積した後、一定通信スピードでデータを送出する
ことによってデータ転送におけるセル揺らぎを吸収して
いた。この方式は、次セルの受信を契機に蓄積したデー
タ送出をするので、最低でも２セル受信する必要があ
る。すなわち、受信したデータを送出するに当たって２
セルを受信するに必要な時間だけデータ送出遅延が発生
する。２セル分の遅延量は、６４Ｋbpsの音声データで
あれば６ｍｓｅｃ程度の遅延となるので問題ないが、音
声を８Ｋbpsで圧縮した場合は４８ｍｓｅｃの遅延が発
生し、品質の低下を招き問題となる。また、従来は、通
信開始時、揺らぎ保証時間分のセル受信後接続通信装置
に対し通信を開始していたが、音声通信においては音声
圧縮時に第１セル受信から第２セル受信までの時間間隔
がありすぎるため、揺らぎは吸収出来てもデータ遅延が
発生した。このように低速セル通信においてセル単位で
の蓄積は、出来ない。 【０００４】 【発明が解決しようとする課題】本発明は、ＡＴＭ交換
網での圧縮技術等による低速の伝送において、データ遅
延を最小限にしてセルの受信揺らぎを吸収するセル分解
／組立装置を提供することを課題とする。 【０００５】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、ＡＴＭ交換網に設置したＡＴＭ−ＣＬＡ
Ｄ装置に設けた受信バッファに通信開始の最初のセル受
信したとき、該受信バッファに揺らぎ保証時間分のダミ
ーデータを格納した後に受信データを続けて格納するよ
うにした。また、本発明は、ＡＴＭ−ＣＬＡＤ装置にお
いて、接続通信装置からの通信スピードが一定のビット
列を格納するセル分解時宛先ごとの通信スピードに対応
したバッファを設け、第１受信セルデータを格納する前
に揺らぎ保証時間に対応するダミーデータをバッファに
格納する手段により、セルの揺らぎ受信を吸収し、接続
通信装置に対し通信スピードが一定のデータビット列に
復元してセル揺らぎを吸収するようにした。さらに、本
発明は、制御回路が、通信開始時第１セル受信時、接続
通信装置への送信用データバッファに現在出力している
アドレスをモニターし、揺らぎ保証時間分の後のアドレ
スからデータを格納することによって、第２セルを待た
ずに通信を開始できようにして、データ遅延を最少にで
きるとともに、揺らぎの保証を可能とした。 【０００６】 【作用】本発明によれば、通信開始の第一番目のセル受
信時に揺らぎ保証時間分に対応するダミーデータを受信
バッファに格納してあるので、以降に受信したセルに揺
らぎがあってもこのダミーデータによって遅延を回避す
ることができる。このことによって、受信するセルに揺
らぎ発生してもダミーデータ分のデータを送出し続ける
ことができ、データの連続性を保つことができる。さら
に、本発明によれば、ダミーデータの量を増減すること
によって、揺らぎ保証時間および遅延時間を容易に調整
することができる。 【０００７】 【発明の実施の形態】図１を用いて、本発明にかかるＡ
ＴＭ−ＣＬＡＤ装置１０のハードウェアのブロック構成
を説明する。ＡＴＭ−ＣＬＡＤ装置１０は、既存インタ
フェース（既存Ｉ／Ｆ）部１１と、セル分解／組立（Ｃ
ＬＡＤ）部１２と、ＡＴＭインタフェース（ＡＴＭＩ／
Ｆ）部１３と、ＰＬＬ部１４と、制御部１５とを有して
構成され、第１の８Ｍbpsハイウェイ１６および第２の
８Ｍbpsのハイウェイ１７ならびに制御用バス１８によ
って互いに接続されている。ＡＴＭ−ＣＬＡＤ装置１０
は、既存Ｉ／Ｆ部１１を介してＰＢＸ３０のインタフェ
ースと、ＡＴＭ−Ｉ／Ｆ部１３を介してＡＴＭスイッチ
２０のインタフェースに接続され、さらに、ダムターミ
ナル１９と接続されている。 【０００８】既存Ｉ／Ｆ部１１は、ＰＢＸ３０のインタ
フェースからのディジタルデータ列を受信して第１の８
Ｍbpsハイウェイ１６を経由してＣＬＡＤ部１２へ転送
する一方、ＣＬＡＤ部１２からのディジタルデータ列を
第１の８Ｍbpsハイウェイ１６経由で受信してＰＢＸ３
０へ送信する。 【０００９】ＣＬＡＤ部１２は、既存Ｉ／Ｆ部１１から
のディジタルデータ列を４８バイト毎に区切り５バイト
のヘッダを付与してセルに組み立て、第２の８Ｍbpsハ
イウェイ１７を経由してＡＴＭ−Ｉ／Ｆ部１３に転送す
る。また、ＣＬＡＤ部１２は、ＡＴＭ−Ｉ／Ｆ１３から
第２の８Ｍbpsハイウェイ１７を経由して受信したセル
を分解してディジタルデータ列に変換し、第１の８Ｍbp
sハイウェイ１６を経由して既存Ｉ／Ｆ部１１へ転送す
る。 【００１０】ＡＴＭ−Ｉ／Ｆ部１３は、ＣＬＡＤ部１２
からのセルを第２の８Ｍbpsハイウェイ１７経由で受信
し、ＡＴＭ−ＳＷ２０へ転送する一方、ＡＴＭ−ＳＷ２
０からのセルを受信して第２の８Ｍbpsハイウェイ１７
を経由してＣＬＡＤ部１２に転送する。 【００１１】ＰＬＬ部１４は、第１の８Ｍbpsハイウェ
イ１６および第２の８Ｍbpsハイウェイ１７用のフレー
ム信号およびクロックを生成し、制御用バス１８を経由
して既存Ｉ／Ｆ部１１と、ＣＬＡＤ部１２と、ＡＴＭ−
Ｉ／Ｆ部１３に供給する。 【００１２】制御部１５は、ダムターミナル１９からの
構成情報を受信し、制御用バス１８を経由して、既存Ｉ
／Ｆ部１１と、ＣＬＡＤ部１２と、ＡＴＭ−Ｉ／Ｆ部１
３と、ＰＬＬ部１４へ構成情報を転送する。 【００１３】ＡＴＭ−ＣＬＡＤ装置１０内に設けるセル
分解／組立（ＣＬＡＤ）部１２の構成および機能を図２
を用いて説明する。ＣＬＡＤ部１２は、シリアルデータ
を８ビットパラレルデータに変換する既存Ｉ／Ｆ側シリ
アル／パラレル（Ｓ／Ｐ）変換回路１２１Ａと、ＡＴＭ
−ＳＷ側シリアル／パラレル（Ｓ／Ｐ）変換回路１２１
Ｂと、データを一端蓄積する受信用データバッファ１２
２、送信用データバッファ１２８と、制御回路１２３
と、セルを一端蓄積する送信用セルバッファ１２４と、
受信用セルバッファ１２７と、８ビットパラレルデータ
をシリアルデータに変換する既存Ｉ／Ｆ側パラレル／シ
リアル（Ｐ／Ｓ）変換回路１２５Ａと、ＡＴＭ−ＳＷ側
パラレル／シリアル（Ｐ／Ｓ）変換回路１２５Ｂと、ヘ
ッダ誤り制御子（ＨＥＣ）からセルヘッダを検出するセ
ル同期回路１２６と、アドレス生成回路１２９とから構
成される。 【００１４】まず、第１の８Ｍbpsハイウェイ１６を介
して受信したシリアルデータをセルに組み立てて第２の
８Ｍbpsハイウェイ１７へ送出する時のＣＬＡＤ部１２
の動作を説明する。第１の８Ｍbpsハイウェイ１６から
８．１９２Ｋbpsのディジタルデータが受信データ線１
６１経由で既存Ｉ／Ｆ側Ｓ／Ｐ変換回路１２１Ａに受信
される。既存Ｉ／Ｆ側Ｓ／Ｐ変換回路１２１Ａは、受信
したシリアルデータを８ビットパラレルデータに変換
し、受信用データバッファ１２２に転送する。 【００１５】アドレス生成回路１２９は、ＰＬＬ部１４
からのフレーム信号１８１およびクロック１８２を受信
してタイムスロット位置を検出し、タイムスロット位置
に対応するデータバッファのアドレスを生成する。さら
に、アドレス生成回路１２９におけるこのアドレス生成
は、受信用データバッファ１２２がＮフレーム分のデー
タを格納するリングバッファとなるようにアドレスが生
成される。 【００１６】ここで、第１の８Ｍbpsハイウエイ１６上
における、フレーム信号１８１と、クロック１８２と、
受信データ１６１と、送信データ１６２と、タイムスロ
ット（ＴＳ）の構成とそれぞれのタイミング関係を図３
および図４を用いて説明する。図３は、第１の８Ｍbps
ハイウェイ１６上の受信データ１６１または送信データ
１６２と１フレームとの間のタイムスロットの位置関係
を示し、図４は、第１の８Ｍbpsハイウェイ１６上のフ
レーム信号１８１とクロック１８２と受信データ１６１
または送信データ１６２のタイミング関係を示す図であ
る。第１の８Ｍbpsハイウェイ１６上における受信デー
タ１６１および送信データ１６２は、ＳＴ１〜ＳＴ１２
８のタイムスロット（ＴＳ）を有して、１２５μｓｅｃ
の長さを有するフレームを構成している。各タイムスロ
ットは、８ビットで構成される。フレームの１番目のタ
イムスロットＴＳ１に、フレームの開始を示す８ビット
のフレーム信号１８１が設けられている。 【００１７】以下、図５（Ａ）を用いて、受信用データ
バッファ１２２または送信用データバッファ１２８の構
造とデータの書き込みおよび読み出し方法を説明する。
受信用データバッファ１２２または送信用データバッフ
ァ１２８は、タイムスロットＴＳ１〜ＴＳ１２８の８ビ
ットのパラレルデータからなるフレームをｎフレーム分
書き込めるよう構成されている。データが書き込まれる
バッファのタイムスロットは、当該データの転送先（ル
ート）に対応して設定される。これらのデータバッファ
は、アドレス生成回路１２９からのアドレスが指定する
位置にデータを書き込み、アドレス生成回路１２９から
のアドレスが指定する位置からデータを読み出すことが
できるバッファとして構成される。 【００１８】例えば、転送先がＲ１のＡＴＭセルがバッ
ファのタイムスロットＴＳ１に相当するときには、制御
回路１２３は、ｎフレームを書き込みできる送信用デー
タバッファ１２８に、アドレス生成回路１２９からのア
ドレス信号によって、Ｒ１のＡＴＭセル＃１のデータを
第１フレーム目から第５３フレーム目のタイムスロット
ＴＳ１に順次書き込んでゆき、Ｒ１のＡＴＭセル＃２の
データを第５４フレーム目から第１０６フレーム目のタ
イムスロットＴＳ１に書き込む。このようにして、転送
先がＲ１のＡＴＭセルデータが第ｎフレーム目のタイム
スロットＴＳ１まで書き込まれると、第１フレーム目に
戻り、再度第１フレームから第ｎフレームまでのタイム
スロットＴＳ１の８ビットに順次データを上書きしてゆ
く。同様に、転送先がＲ２のＡＴＭセルがバッファのタ
イムスロットＴＳ２に相当するときには、制御回路１２
３は、送信用データバッファ１２８に、アドレス生成回
路１２９からのアドレス信号によって、Ｒ２のＡＴＭセ
ル＃１のデータを第１フレーム目から第５３フレーム目
のタイムスロットＴＳ２に順次書き込んでゆき、Ｒ２の
ＡＴＭセル＃２のデータを第５４フレーム目から第１０
６フレーム目のタイムスロットＴＳ２に書き込む。この
ようにして、転送先がＲ２のＡＴＭセルデータが第ｎフ
レーム目のタイムスロットＴＳ２まで書き込まれると、
第１フレーム目に戻り、再度第１フレームから第ｎフレ
ームまでのタイムスロットＴＳ２に順次データを上書き
してゆく。このようにして、制御回路１２３は、ＡＴＭ
セルの宛先ごとに異なるタイムスロットＴＳにデータを
書き込んでゆく。 【００１９】すなわち、受信したパラレル変化されたデ
ータは、第１フレーム目から第５３フレーム目のタイム
スロットＴＳ１に、宛先Ｒ１の一番目のＡＴＭセル＃１
の１オクテット目から５３オクテット目となるデータが
書き込まれ、第５４フレームから第１０６フレームのタ
イムスロットＴＳ１に２番目のＡＴＭセル＃２の１オク
テット目から５３オクテット目となるデータが書き込ま
れる。以下、同様に３番目以降のＡＴＭセルによって伝
送されるデータが、受信用データバッファ１２２に順次
書き込まれ、ｎ番目のフレームタイムスロットＴＳ１ま
で書込みが済むと、１番目のフレームのタイムスロット
ＴＳ１に新たにデータが上書きされる。このことによっ
て、リングバッファが構成される。 【００２０】制御回路１２３は、制御用バス１８からの
タイムスロット番号とセルヘッダにセットするバーチャ
ルパス識別子（ＶＰＩ）および宛先を指定するアドレス
を示すバーチャルチャネル識別子（ＶＣＩ）の対応の構
成情報を受信し、その構成情報に従い、受信用データバ
ッファ１２２の該当する宛先のタイムスロットからデー
タを読み出し、セルを組み立てる。すなわち、第１フレ
ームから第５３フレームのタイムスロットＴＳ１に書き
込まれたデータを読み出して、宛先Ｒ１の１番目のＡＴ
Ｍセル＃１を組み立て、第５４フレームから第１０６フ
レームのタイムスロットＴＳ１に書き込まれたデータを
読み出して２番目のＡＴＭセル＃２を組み立てる。以
下、同様に受信用バッファ１２２からデータを読み出し
て３番目以降のＡＴＭセルを組み立てる。 【００２１】宛先が異なるＡＴＭセルは例えばタイムス
ロットＴＳ２に書き込まれるように設定され、上記と同
様にＡＴＭセルデータが書き込まれる。 【００２２】図６を用いてＡＴＭセルの構造を説明す
る。図６に示すように、ＡＴＭセルは、５３オクテット
で構成され、５オクテットのＡＴＭセルヘッダと、４８
オクテットの情報フィールドからなっている。ＡＴＭセ
ルヘッダは、４ビットの一般的フロー制御ＧＦＣと、８
ビットのバーチャルパス識別子（ＶＰＩ）と、１６ビッ
トのバーチャルチャネル識別子（ＶＣＩ）と、３ビット
のペイロードタイプ（ＰＴ）と、１ビットのセル損失優
先度表示（ＣＬＰ）と、８ビットのヘッダ誤り制御（Ｈ
ＥＣ）とから構成される。 【００２３】図７に示すように、１フレーム１２３オク
テットの内９６オクテットがＡＴＭセルの伝送に用いら
れる。したがって、１番目のフレームには、第１番目の
ＡＴＭセル＃１の１番目のオクテットから５３番目のオ
クテットまでと、第２番目のＡＴＭセル＃２の１番目の
オクテットから４３番目のオクテットまでが伝送され、
２番目のフレームには、第２番目のＡＴＭセル＃２の４
４番目のオクテットから５３番目のオクテットまでと、
第３番目のＡＴＭセル＃３の１番目のオクテットから５
３番目のオクテットまでと、第４番目のＡＴＭセル＃４
の１番目のオクテットから２３番目のオクテットまでが
伝送され、以下同様に、順次入力されるＡＴＭセルが各
フレームに分割されて伝送される。 【００２４】例えば、タイムスロットＴＳ１が、ＶＰＩ
＝０、ＶＣＩ＝８１と言う構成情報であれば、制御回路
１２３は、受信用データバッファ１２２に順次蓄積され
たｎフレーム分のデータのタイムスロットＴＳ１の８ビ
ットデータを第１フレームから第４８フレームまで取り
出し、４８オクテットの情報フィールドを組み立て、バ
ーチャルパス”０”、バーチャルチャネル”８１”へ向
けて送出する。 【００２５】さらに、制御回路１２３は、第１の８Ｍbp
sハイウェイ１６から受信したシリアルデータから構成
情報を抽出し、図６に示したＡＴＭセルのセルヘッダの
ＶＰＩおよびＶＣＩを作成するとともに、一般的フロー
制御（ＧＦＣ）、ペイロードタイプ（ＰＴ）、セル損失
優先度表示（ＣＬＰ）、ヘッダ誤り制御（ＨＥＣ）を、
ＩＴＵ規格に沿って作成してセルヘッダを構成し、該セ
ルヘッダおよび前記情報フィールドを組み合わすことに
よって、セルの組立てを完了する。 【００２６】通信スピードが、１２８Ｋbpsの場合、タ
イムスロットＴＳ１およびタイムスロットＴＳ２のデー
タから、セル情報フィールドを組み立てる。このように
通信スピードによって、１フレーム中のどのタイムスロ
ットのデータで組み立てるかは、構成情報による。 【００２７】完成したセルは、送信用セルバッファ１２
４に転送され、８ビットパラレルデータをシリアルデー
タに変換するパラレル／シリアル（Ｐ／Ｓ）変換回路１
２５により８ビットデータがシリアルデータに変換さ
れ、アドレス生成回路１２９からの信号によって、タイ
ムスロット位置を検出し、第２の８Ｍbpsハイウェイ１
７への送信データ線１７２にセルを送出する。 【００２８】次いで、第２の８Ｍbpsハイウェイセル１
７から受信したセルを分解する時のＣＬＡＤ部１２の動
作を説明する。第２の８Ｍbpsハイウェイ１７の受信デ
ータ線１７１から、１２５μｓ周期で連続して到着する
フレームのタイムスロットＴＳ１からＴＳ９６を使い、
第１フレームから順次ＡＴＭセルが受信される。セル同
期回路１２６は、フレームのビット列からＪＴ−Ｉ４３
２セル同期アルゴリズムによってセルの先頭を検出し、
セル先頭信号と、シリアルデータをシリアルデータから
８ビットパラレルデータに変換するシリアル／パラレル
変換回路（Ｓ／Ｐ）１２１Ｂに転送する。 【００２９】シリアル／パラレル変換回路（Ｓ／Ｐ）１
２１Ｂは、検出したセル先頭信号によってシリアルデー
タを図６に示したセル構造のオクテット列になるよう
に、８ビットパラレルデータに変換し、ＡＴＭセルとし
て受信用セルバッファ１２７に転送し、一時書き込まれ
る。制御回路１２３は、受信用セルバッファ１２７に書
き込まれたＡＴＭセルの、セルヘッダのＶＰＩおよびＶ
ＣＩと構成情報から、どのタイムスロットに対応するデ
ータかを判定する。 【００３０】制御回路１２３は、ＡＴＭセルの情報フィ
ールドの４８オクテットデータをタイムスロットに対応
する送信用データバッファ１２８のアドレスに８ビット
データが書き込まれる。制御回路１２３は、アドレス生
成回路１２９の信号によって、送信用データバッファ１
２８に書き込まれたデータを、第１フレームのタイムス
ロットＴＳ１から順次パラレル／シリアル変換回路（Ｐ
／Ｓ）１２５Ａへ転送する。Ｐ／Ｓ１２５Ａは、８ビッ
トデータをシリアルデータに変換し、第１の８Ｍbpsハ
イウェイ１６への送信データ線１６２に転送する。 【００３１】このような構成のＡＴＭ−ＣＬＡＤ装置に
おいては、時間の経過とともに受信用データバッファ１
２２または送信用データバッファ１２８もしくは受信用
セルバッファ１２７に受信する受信ＡＴＭセルは、途中
にＡＴＭ−ＳＷのような伝送装置が入った場合、セル衝
突による待ち合わせにより図８に示す揺らぎが発生す
る。一定間隔でＡＴＭセルを受信している場合には、一
定通信スピードのシリアルデータに再生することができ
るが、ＡＴＭセルの一部に遅延があるＡＴＭセルを受信
する場合は、遅延時間ｔの分データを一定通信スピード
のシリアルデータに再生することができず、シリアルデ
ータの連続性が損なわれる。 【００３２】これを吸収するために、本発明は、通信開
始のトリガがあると、受信用セルバッファ１２７に、ま
ず時間ｔ分に相当するダミーデータを書き込んだ後受信
データを書き込むようにしてセル揺らぎを吸収するよう
にした。以下、図５（Ｂ）を用いて、受信用セルバッフ
ァ１２７へのデータの書き込みについて説明する。通信
開始時の最初のセルを第２の８Ｍｂｐｓハイウェイ１７
から受信すると、送信用データバッファ１２８からＰ／
Ｓ１２５Ａへのデータ転送するためのアドレス生成回路
１２９の信号によって、第２の８Ｍｂｐｓハイウェイ１
７に対しデータバッファの送出アドレスを判定し、これ
に対しＡＴＭセル到達時間の遅延量の最大値（揺らぎ保
証時間）、ｔ時間分に対応するｎフレーム分（ｎ×１２
５μｓ＝揺らぎ保証時間）時間的に先のアドレスよりデ
ータの書込みを開始する。すなわち、揺らぎ保証時間が
５ｍｓｅｃであるときには、４０フレーム分時間的に先
の第４１フレーム目から第９３フレーム目にかけて受信
した宛先Ｒ１の１番目のＡＴＭセルデータ＃１を書き込
んで行く。２番目のＡＴＭセル＃２は、第９４フレーム
目から書込みが行われる。以下、同様に、ｎ番目のフレ
ームまで受信ＡＴＭセルデータが書き込まれる。ここ
で、２番目のＡＴＭセル＃２が２．５ｍｓｅｃ遅延して
到達した場合でも、セルデータは、第９４フレーム目か
ら連続して送信用データバッファ１２８へ書き込まれ
る。 【００３３】書き込まれたＡＴＭセルデータを読み出す
に当たっては、第１フレーム目から第４０フレーム目の
タイムスロットＴＳ１に書き込まれたダミーデータＤＤ
を読み出した後、ＡＴＭセルデータ＃１を読み出すの
で、ＡＴＭセル＃２が遅延して到達しても、ＰＢＸから
の転送ディジタルデータは一定の速度で送り出され、か
つ、遅延量を保証する分のデータが送信用データバッフ
ァ１２８蓄積されているので、読み出しは正常に行わ
れ、パラレル／シリアル変換回路（Ｐ／Ｓ）１２５Ａへ
のＡＴＭセル送出も一定速度となって、送信データに欠
落を生じることが無くなり、送信データの連続性が損な
われることが無くなる。 【００３４】 【発明の効果】上記の実施例より明らかなように、本発
明によれば、受信バッファに通信の第一セル受信時、揺
らぎ保証時間分のデータを確保するため受信バッファの
データ転送アドレスを検出し、そのアドレスから揺らぎ
保証時間分先のアドレスからデータを書き込まれること
によって、セル揺らぎに基づく一時的なセル受信遅延に
よるバッファアンダーフローを防止することができる。 【００３５】またセル受信スピ−ドによらず揺らぎ保証
時間分の受信バッファのアドレスをセットすることで可
能であることから、データ遅延時間を最少に調整するこ
とが可能である。
セルを用いたＡＴＭ交換網において、一定通信スピード
のデータを転送するセル分解／組立（ＣＬＡＤ）装置に
関する。 【０００２】 【従来の技術】図９に示すように、ＡＴＭ交換網は、電
話機４０が収容された複数の構内交換装置（ＰＢＸ）３
０をセル分解／組立（ＡＴＭ−ＣＬＡＤ）装置１０を介
してＡＴＭ交換網のＡＴＭ交換スイッチ（ＡＴＭ−Ｓ
Ｗ）２０に対向して接続して構成される。ＡＴＭ−ＣＬ
ＡＤ装置１０は、ＰＢＸ３０からの音声通信のような通
信スピードが一定のディジタルデータのビット列にヘッ
ダを付与してセルに分解してＡＴＭ交換網に送信し、ま
た、ＡＴＭ交換網から受信したセルからヘッダを取り除
いてディジタルデータのビット列に組立してＰＢＸ３０
へ送出する装置である。電話機４０ａからの音声データ
は、ＰＢＸ３０ａでディジタルデータビット列に変換さ
れＡＴＭ−ＣＬＡＤ装置１０ａに転送される。ＡＴＭ−
ＣＬＡＤ装置１０ａではディジタルデータビット列を４
８バイト毎に区切りヘッダを付与して５３バイトのセル
に組み立て、ＡＴＭスイッチ（ＡＴＭ−ＳＷ）２０を介
して相手先ＡＴＭ−ＣＬＡＤ装置１０ｂに伝送する。相
手先ＡＴＭ−ＣＬＡＤ装置１０ｂでは、受信したセルを
ディジタルデータビット列に分解してＰＢＸ３０に転送
する。ディジタルデータビット列は、ＰＢＸ３０ｂで音
声データに変換されて電話機４０ｂに送られる。 【０００３】セルを一定の速度で送信するＡＴＭ交換網
においては、伝送路状況などの条件によって、ＣＬＡＤ
装置においてセルを受信する時に多少の揺らぎを生じ
る。従来のＡＴＭ交換網では、ＡＴＭ−ＣＬＡＤ装置
に、通信相手の通信スピードに対応したセル受信バッフ
ァを設け、受信したセルを揺らぎ保証時間分受信バッフ
ァに蓄積した後、一定通信スピードでデータを送出する
ことによってデータ転送におけるセル揺らぎを吸収して
いた。この方式は、次セルの受信を契機に蓄積したデー
タ送出をするので、最低でも２セル受信する必要があ
る。すなわち、受信したデータを送出するに当たって２
セルを受信するに必要な時間だけデータ送出遅延が発生
する。２セル分の遅延量は、６４Ｋbpsの音声データで
あれば６ｍｓｅｃ程度の遅延となるので問題ないが、音
声を８Ｋbpsで圧縮した場合は４８ｍｓｅｃの遅延が発
生し、品質の低下を招き問題となる。また、従来は、通
信開始時、揺らぎ保証時間分のセル受信後接続通信装置
に対し通信を開始していたが、音声通信においては音声
圧縮時に第１セル受信から第２セル受信までの時間間隔
がありすぎるため、揺らぎは吸収出来てもデータ遅延が
発生した。このように低速セル通信においてセル単位で
の蓄積は、出来ない。 【０００４】 【発明が解決しようとする課題】本発明は、ＡＴＭ交換
網での圧縮技術等による低速の伝送において、データ遅
延を最小限にしてセルの受信揺らぎを吸収するセル分解
／組立装置を提供することを課題とする。 【０００５】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、ＡＴＭ交換網に設置したＡＴＭ−ＣＬＡ
Ｄ装置に設けた受信バッファに通信開始の最初のセル受
信したとき、該受信バッファに揺らぎ保証時間分のダミ
ーデータを格納した後に受信データを続けて格納するよ
うにした。また、本発明は、ＡＴＭ−ＣＬＡＤ装置にお
いて、接続通信装置からの通信スピードが一定のビット
列を格納するセル分解時宛先ごとの通信スピードに対応
したバッファを設け、第１受信セルデータを格納する前
に揺らぎ保証時間に対応するダミーデータをバッファに
格納する手段により、セルの揺らぎ受信を吸収し、接続
通信装置に対し通信スピードが一定のデータビット列に
復元してセル揺らぎを吸収するようにした。さらに、本
発明は、制御回路が、通信開始時第１セル受信時、接続
通信装置への送信用データバッファに現在出力している
アドレスをモニターし、揺らぎ保証時間分の後のアドレ
スからデータを格納することによって、第２セルを待た
ずに通信を開始できようにして、データ遅延を最少にで
きるとともに、揺らぎの保証を可能とした。 【０００６】 【作用】本発明によれば、通信開始の第一番目のセル受
信時に揺らぎ保証時間分に対応するダミーデータを受信
バッファに格納してあるので、以降に受信したセルに揺
らぎがあってもこのダミーデータによって遅延を回避す
ることができる。このことによって、受信するセルに揺
らぎ発生してもダミーデータ分のデータを送出し続ける
ことができ、データの連続性を保つことができる。さら
に、本発明によれば、ダミーデータの量を増減すること
によって、揺らぎ保証時間および遅延時間を容易に調整
することができる。 【０００７】 【発明の実施の形態】図１を用いて、本発明にかかるＡ
ＴＭ−ＣＬＡＤ装置１０のハードウェアのブロック構成
を説明する。ＡＴＭ−ＣＬＡＤ装置１０は、既存インタ
フェース（既存Ｉ／Ｆ）部１１と、セル分解／組立（Ｃ
ＬＡＤ）部１２と、ＡＴＭインタフェース（ＡＴＭＩ／
Ｆ）部１３と、ＰＬＬ部１４と、制御部１５とを有して
構成され、第１の８Ｍbpsハイウェイ１６および第２の
８Ｍbpsのハイウェイ１７ならびに制御用バス１８によ
って互いに接続されている。ＡＴＭ−ＣＬＡＤ装置１０
は、既存Ｉ／Ｆ部１１を介してＰＢＸ３０のインタフェ
ースと、ＡＴＭ−Ｉ／Ｆ部１３を介してＡＴＭスイッチ
２０のインタフェースに接続され、さらに、ダムターミ
ナル１９と接続されている。 【０００８】既存Ｉ／Ｆ部１１は、ＰＢＸ３０のインタ
フェースからのディジタルデータ列を受信して第１の８
Ｍbpsハイウェイ１６を経由してＣＬＡＤ部１２へ転送
する一方、ＣＬＡＤ部１２からのディジタルデータ列を
第１の８Ｍbpsハイウェイ１６経由で受信してＰＢＸ３
０へ送信する。 【０００９】ＣＬＡＤ部１２は、既存Ｉ／Ｆ部１１から
のディジタルデータ列を４８バイト毎に区切り５バイト
のヘッダを付与してセルに組み立て、第２の８Ｍbpsハ
イウェイ１７を経由してＡＴＭ−Ｉ／Ｆ部１３に転送す
る。また、ＣＬＡＤ部１２は、ＡＴＭ−Ｉ／Ｆ１３から
第２の８Ｍbpsハイウェイ１７を経由して受信したセル
を分解してディジタルデータ列に変換し、第１の８Ｍbp
sハイウェイ１６を経由して既存Ｉ／Ｆ部１１へ転送す
る。 【００１０】ＡＴＭ−Ｉ／Ｆ部１３は、ＣＬＡＤ部１２
からのセルを第２の８Ｍbpsハイウェイ１７経由で受信
し、ＡＴＭ−ＳＷ２０へ転送する一方、ＡＴＭ−ＳＷ２
０からのセルを受信して第２の８Ｍbpsハイウェイ１７
を経由してＣＬＡＤ部１２に転送する。 【００１１】ＰＬＬ部１４は、第１の８Ｍbpsハイウェ
イ１６および第２の８Ｍbpsハイウェイ１７用のフレー
ム信号およびクロックを生成し、制御用バス１８を経由
して既存Ｉ／Ｆ部１１と、ＣＬＡＤ部１２と、ＡＴＭ−
Ｉ／Ｆ部１３に供給する。 【００１２】制御部１５は、ダムターミナル１９からの
構成情報を受信し、制御用バス１８を経由して、既存Ｉ
／Ｆ部１１と、ＣＬＡＤ部１２と、ＡＴＭ−Ｉ／Ｆ部１
３と、ＰＬＬ部１４へ構成情報を転送する。 【００１３】ＡＴＭ−ＣＬＡＤ装置１０内に設けるセル
分解／組立（ＣＬＡＤ）部１２の構成および機能を図２
を用いて説明する。ＣＬＡＤ部１２は、シリアルデータ
を８ビットパラレルデータに変換する既存Ｉ／Ｆ側シリ
アル／パラレル（Ｓ／Ｐ）変換回路１２１Ａと、ＡＴＭ
−ＳＷ側シリアル／パラレル（Ｓ／Ｐ）変換回路１２１
Ｂと、データを一端蓄積する受信用データバッファ１２
２、送信用データバッファ１２８と、制御回路１２３
と、セルを一端蓄積する送信用セルバッファ１２４と、
受信用セルバッファ１２７と、８ビットパラレルデータ
をシリアルデータに変換する既存Ｉ／Ｆ側パラレル／シ
リアル（Ｐ／Ｓ）変換回路１２５Ａと、ＡＴＭ−ＳＷ側
パラレル／シリアル（Ｐ／Ｓ）変換回路１２５Ｂと、ヘ
ッダ誤り制御子（ＨＥＣ）からセルヘッダを検出するセ
ル同期回路１２６と、アドレス生成回路１２９とから構
成される。 【００１４】まず、第１の８Ｍbpsハイウェイ１６を介
して受信したシリアルデータをセルに組み立てて第２の
８Ｍbpsハイウェイ１７へ送出する時のＣＬＡＤ部１２
の動作を説明する。第１の８Ｍbpsハイウェイ１６から
８．１９２Ｋbpsのディジタルデータが受信データ線１
６１経由で既存Ｉ／Ｆ側Ｓ／Ｐ変換回路１２１Ａに受信
される。既存Ｉ／Ｆ側Ｓ／Ｐ変換回路１２１Ａは、受信
したシリアルデータを８ビットパラレルデータに変換
し、受信用データバッファ１２２に転送する。 【００１５】アドレス生成回路１２９は、ＰＬＬ部１４
からのフレーム信号１８１およびクロック１８２を受信
してタイムスロット位置を検出し、タイムスロット位置
に対応するデータバッファのアドレスを生成する。さら
に、アドレス生成回路１２９におけるこのアドレス生成
は、受信用データバッファ１２２がＮフレーム分のデー
タを格納するリングバッファとなるようにアドレスが生
成される。 【００１６】ここで、第１の８Ｍbpsハイウエイ１６上
における、フレーム信号１８１と、クロック１８２と、
受信データ１６１と、送信データ１６２と、タイムスロ
ット（ＴＳ）の構成とそれぞれのタイミング関係を図３
および図４を用いて説明する。図３は、第１の８Ｍbps
ハイウェイ１６上の受信データ１６１または送信データ
１６２と１フレームとの間のタイムスロットの位置関係
を示し、図４は、第１の８Ｍbpsハイウェイ１６上のフ
レーム信号１８１とクロック１８２と受信データ１６１
または送信データ１６２のタイミング関係を示す図であ
る。第１の８Ｍbpsハイウェイ１６上における受信デー
タ１６１および送信データ１６２は、ＳＴ１〜ＳＴ１２
８のタイムスロット（ＴＳ）を有して、１２５μｓｅｃ
の長さを有するフレームを構成している。各タイムスロ
ットは、８ビットで構成される。フレームの１番目のタ
イムスロットＴＳ１に、フレームの開始を示す８ビット
のフレーム信号１８１が設けられている。 【００１７】以下、図５（Ａ）を用いて、受信用データ
バッファ１２２または送信用データバッファ１２８の構
造とデータの書き込みおよび読み出し方法を説明する。
受信用データバッファ１２２または送信用データバッフ
ァ１２８は、タイムスロットＴＳ１〜ＴＳ１２８の８ビ
ットのパラレルデータからなるフレームをｎフレーム分
書き込めるよう構成されている。データが書き込まれる
バッファのタイムスロットは、当該データの転送先（ル
ート）に対応して設定される。これらのデータバッファ
は、アドレス生成回路１２９からのアドレスが指定する
位置にデータを書き込み、アドレス生成回路１２９から
のアドレスが指定する位置からデータを読み出すことが
できるバッファとして構成される。 【００１８】例えば、転送先がＲ１のＡＴＭセルがバッ
ファのタイムスロットＴＳ１に相当するときには、制御
回路１２３は、ｎフレームを書き込みできる送信用デー
タバッファ１２８に、アドレス生成回路１２９からのア
ドレス信号によって、Ｒ１のＡＴＭセル＃１のデータを
第１フレーム目から第５３フレーム目のタイムスロット
ＴＳ１に順次書き込んでゆき、Ｒ１のＡＴＭセル＃２の
データを第５４フレーム目から第１０６フレーム目のタ
イムスロットＴＳ１に書き込む。このようにして、転送
先がＲ１のＡＴＭセルデータが第ｎフレーム目のタイム
スロットＴＳ１まで書き込まれると、第１フレーム目に
戻り、再度第１フレームから第ｎフレームまでのタイム
スロットＴＳ１の８ビットに順次データを上書きしてゆ
く。同様に、転送先がＲ２のＡＴＭセルがバッファのタ
イムスロットＴＳ２に相当するときには、制御回路１２
３は、送信用データバッファ１２８に、アドレス生成回
路１２９からのアドレス信号によって、Ｒ２のＡＴＭセ
ル＃１のデータを第１フレーム目から第５３フレーム目
のタイムスロットＴＳ２に順次書き込んでゆき、Ｒ２の
ＡＴＭセル＃２のデータを第５４フレーム目から第１０
６フレーム目のタイムスロットＴＳ２に書き込む。この
ようにして、転送先がＲ２のＡＴＭセルデータが第ｎフ
レーム目のタイムスロットＴＳ２まで書き込まれると、
第１フレーム目に戻り、再度第１フレームから第ｎフレ
ームまでのタイムスロットＴＳ２に順次データを上書き
してゆく。このようにして、制御回路１２３は、ＡＴＭ
セルの宛先ごとに異なるタイムスロットＴＳにデータを
書き込んでゆく。 【００１９】すなわち、受信したパラレル変化されたデ
ータは、第１フレーム目から第５３フレーム目のタイム
スロットＴＳ１に、宛先Ｒ１の一番目のＡＴＭセル＃１
の１オクテット目から５３オクテット目となるデータが
書き込まれ、第５４フレームから第１０６フレームのタ
イムスロットＴＳ１に２番目のＡＴＭセル＃２の１オク
テット目から５３オクテット目となるデータが書き込ま
れる。以下、同様に３番目以降のＡＴＭセルによって伝
送されるデータが、受信用データバッファ１２２に順次
書き込まれ、ｎ番目のフレームタイムスロットＴＳ１ま
で書込みが済むと、１番目のフレームのタイムスロット
ＴＳ１に新たにデータが上書きされる。このことによっ
て、リングバッファが構成される。 【００２０】制御回路１２３は、制御用バス１８からの
タイムスロット番号とセルヘッダにセットするバーチャ
ルパス識別子（ＶＰＩ）および宛先を指定するアドレス
を示すバーチャルチャネル識別子（ＶＣＩ）の対応の構
成情報を受信し、その構成情報に従い、受信用データバ
ッファ１２２の該当する宛先のタイムスロットからデー
タを読み出し、セルを組み立てる。すなわち、第１フレ
ームから第５３フレームのタイムスロットＴＳ１に書き
込まれたデータを読み出して、宛先Ｒ１の１番目のＡＴ
Ｍセル＃１を組み立て、第５４フレームから第１０６フ
レームのタイムスロットＴＳ１に書き込まれたデータを
読み出して２番目のＡＴＭセル＃２を組み立てる。以
下、同様に受信用バッファ１２２からデータを読み出し
て３番目以降のＡＴＭセルを組み立てる。 【００２１】宛先が異なるＡＴＭセルは例えばタイムス
ロットＴＳ２に書き込まれるように設定され、上記と同
様にＡＴＭセルデータが書き込まれる。 【００２２】図６を用いてＡＴＭセルの構造を説明す
る。図６に示すように、ＡＴＭセルは、５３オクテット
で構成され、５オクテットのＡＴＭセルヘッダと、４８
オクテットの情報フィールドからなっている。ＡＴＭセ
ルヘッダは、４ビットの一般的フロー制御ＧＦＣと、８
ビットのバーチャルパス識別子（ＶＰＩ）と、１６ビッ
トのバーチャルチャネル識別子（ＶＣＩ）と、３ビット
のペイロードタイプ（ＰＴ）と、１ビットのセル損失優
先度表示（ＣＬＰ）と、８ビットのヘッダ誤り制御（Ｈ
ＥＣ）とから構成される。 【００２３】図７に示すように、１フレーム１２３オク
テットの内９６オクテットがＡＴＭセルの伝送に用いら
れる。したがって、１番目のフレームには、第１番目の
ＡＴＭセル＃１の１番目のオクテットから５３番目のオ
クテットまでと、第２番目のＡＴＭセル＃２の１番目の
オクテットから４３番目のオクテットまでが伝送され、
２番目のフレームには、第２番目のＡＴＭセル＃２の４
４番目のオクテットから５３番目のオクテットまでと、
第３番目のＡＴＭセル＃３の１番目のオクテットから５
３番目のオクテットまでと、第４番目のＡＴＭセル＃４
の１番目のオクテットから２３番目のオクテットまでが
伝送され、以下同様に、順次入力されるＡＴＭセルが各
フレームに分割されて伝送される。 【００２４】例えば、タイムスロットＴＳ１が、ＶＰＩ
＝０、ＶＣＩ＝８１と言う構成情報であれば、制御回路
１２３は、受信用データバッファ１２２に順次蓄積され
たｎフレーム分のデータのタイムスロットＴＳ１の８ビ
ットデータを第１フレームから第４８フレームまで取り
出し、４８オクテットの情報フィールドを組み立て、バ
ーチャルパス”０”、バーチャルチャネル”８１”へ向
けて送出する。 【００２５】さらに、制御回路１２３は、第１の８Ｍbp
sハイウェイ１６から受信したシリアルデータから構成
情報を抽出し、図６に示したＡＴＭセルのセルヘッダの
ＶＰＩおよびＶＣＩを作成するとともに、一般的フロー
制御（ＧＦＣ）、ペイロードタイプ（ＰＴ）、セル損失
優先度表示（ＣＬＰ）、ヘッダ誤り制御（ＨＥＣ）を、
ＩＴＵ規格に沿って作成してセルヘッダを構成し、該セ
ルヘッダおよび前記情報フィールドを組み合わすことに
よって、セルの組立てを完了する。 【００２６】通信スピードが、１２８Ｋbpsの場合、タ
イムスロットＴＳ１およびタイムスロットＴＳ２のデー
タから、セル情報フィールドを組み立てる。このように
通信スピードによって、１フレーム中のどのタイムスロ
ットのデータで組み立てるかは、構成情報による。 【００２７】完成したセルは、送信用セルバッファ１２
４に転送され、８ビットパラレルデータをシリアルデー
タに変換するパラレル／シリアル（Ｐ／Ｓ）変換回路１
２５により８ビットデータがシリアルデータに変換さ
れ、アドレス生成回路１２９からの信号によって、タイ
ムスロット位置を検出し、第２の８Ｍbpsハイウェイ１
７への送信データ線１７２にセルを送出する。 【００２８】次いで、第２の８Ｍbpsハイウェイセル１
７から受信したセルを分解する時のＣＬＡＤ部１２の動
作を説明する。第２の８Ｍbpsハイウェイ１７の受信デ
ータ線１７１から、１２５μｓ周期で連続して到着する
フレームのタイムスロットＴＳ１からＴＳ９６を使い、
第１フレームから順次ＡＴＭセルが受信される。セル同
期回路１２６は、フレームのビット列からＪＴ−Ｉ４３
２セル同期アルゴリズムによってセルの先頭を検出し、
セル先頭信号と、シリアルデータをシリアルデータから
８ビットパラレルデータに変換するシリアル／パラレル
変換回路（Ｓ／Ｐ）１２１Ｂに転送する。 【００２９】シリアル／パラレル変換回路（Ｓ／Ｐ）１
２１Ｂは、検出したセル先頭信号によってシリアルデー
タを図６に示したセル構造のオクテット列になるよう
に、８ビットパラレルデータに変換し、ＡＴＭセルとし
て受信用セルバッファ１２７に転送し、一時書き込まれ
る。制御回路１２３は、受信用セルバッファ１２７に書
き込まれたＡＴＭセルの、セルヘッダのＶＰＩおよびＶ
ＣＩと構成情報から、どのタイムスロットに対応するデ
ータかを判定する。 【００３０】制御回路１２３は、ＡＴＭセルの情報フィ
ールドの４８オクテットデータをタイムスロットに対応
する送信用データバッファ１２８のアドレスに８ビット
データが書き込まれる。制御回路１２３は、アドレス生
成回路１２９の信号によって、送信用データバッファ１
２８に書き込まれたデータを、第１フレームのタイムス
ロットＴＳ１から順次パラレル／シリアル変換回路（Ｐ
／Ｓ）１２５Ａへ転送する。Ｐ／Ｓ１２５Ａは、８ビッ
トデータをシリアルデータに変換し、第１の８Ｍbpsハ
イウェイ１６への送信データ線１６２に転送する。 【００３１】このような構成のＡＴＭ−ＣＬＡＤ装置に
おいては、時間の経過とともに受信用データバッファ１
２２または送信用データバッファ１２８もしくは受信用
セルバッファ１２７に受信する受信ＡＴＭセルは、途中
にＡＴＭ−ＳＷのような伝送装置が入った場合、セル衝
突による待ち合わせにより図８に示す揺らぎが発生す
る。一定間隔でＡＴＭセルを受信している場合には、一
定通信スピードのシリアルデータに再生することができ
るが、ＡＴＭセルの一部に遅延があるＡＴＭセルを受信
する場合は、遅延時間ｔの分データを一定通信スピード
のシリアルデータに再生することができず、シリアルデ
ータの連続性が損なわれる。 【００３２】これを吸収するために、本発明は、通信開
始のトリガがあると、受信用セルバッファ１２７に、ま
ず時間ｔ分に相当するダミーデータを書き込んだ後受信
データを書き込むようにしてセル揺らぎを吸収するよう
にした。以下、図５（Ｂ）を用いて、受信用セルバッフ
ァ１２７へのデータの書き込みについて説明する。通信
開始時の最初のセルを第２の８Ｍｂｐｓハイウェイ１７
から受信すると、送信用データバッファ１２８からＰ／
Ｓ１２５Ａへのデータ転送するためのアドレス生成回路
１２９の信号によって、第２の８Ｍｂｐｓハイウェイ１
７に対しデータバッファの送出アドレスを判定し、これ
に対しＡＴＭセル到達時間の遅延量の最大値（揺らぎ保
証時間）、ｔ時間分に対応するｎフレーム分（ｎ×１２
５μｓ＝揺らぎ保証時間）時間的に先のアドレスよりデ
ータの書込みを開始する。すなわち、揺らぎ保証時間が
５ｍｓｅｃであるときには、４０フレーム分時間的に先
の第４１フレーム目から第９３フレーム目にかけて受信
した宛先Ｒ１の１番目のＡＴＭセルデータ＃１を書き込
んで行く。２番目のＡＴＭセル＃２は、第９４フレーム
目から書込みが行われる。以下、同様に、ｎ番目のフレ
ームまで受信ＡＴＭセルデータが書き込まれる。ここ
で、２番目のＡＴＭセル＃２が２．５ｍｓｅｃ遅延して
到達した場合でも、セルデータは、第９４フレーム目か
ら連続して送信用データバッファ１２８へ書き込まれ
る。 【００３３】書き込まれたＡＴＭセルデータを読み出す
に当たっては、第１フレーム目から第４０フレーム目の
タイムスロットＴＳ１に書き込まれたダミーデータＤＤ
を読み出した後、ＡＴＭセルデータ＃１を読み出すの
で、ＡＴＭセル＃２が遅延して到達しても、ＰＢＸから
の転送ディジタルデータは一定の速度で送り出され、か
つ、遅延量を保証する分のデータが送信用データバッフ
ァ１２８蓄積されているので、読み出しは正常に行わ
れ、パラレル／シリアル変換回路（Ｐ／Ｓ）１２５Ａへ
のＡＴＭセル送出も一定速度となって、送信データに欠
落を生じることが無くなり、送信データの連続性が損な
われることが無くなる。 【００３４】 【発明の効果】上記の実施例より明らかなように、本発
明によれば、受信バッファに通信の第一セル受信時、揺
らぎ保証時間分のデータを確保するため受信バッファの
データ転送アドレスを検出し、そのアドレスから揺らぎ
保証時間分先のアドレスからデータを書き込まれること
によって、セル揺らぎに基づく一時的なセル受信遅延に
よるバッファアンダーフローを防止することができる。 【００３５】またセル受信スピ−ドによらず揺らぎ保証
時間分の受信バッファのアドレスをセットすることで可
能であることから、データ遅延時間を最少に調整するこ
とが可能である。
【図面の簡単な説明】
【図１】本発明の実施例におけるＡＴＭ−ＣＬＡＤ装置
１０のハードウエア構成の概念を説明するブロック図。 【図２】本発明の実施例におけるＡＴＭ−ＣＬＡＤ装置
１０のＣＬＡＤ部の構成を説明する機能ブロック図。 【図３】ＡＴＭ−ＣＬＡＤ装置１０内部８Ｍbpsハイウ
ェイのフレーム信号と送信データおよび受信デ−タのス
ロットの位置関係を説明する時間図。 【図４】ＡＴＭ−ＣＬＡＤ装置１０内部８Ｍbpsハイウ
ェイのフレーム信号と、クロックおよびデータのタイミ
ング関係を説明する時間図。 【図５】送信用データバッファ／受信用データバッファ
の構成およびデータの書き込みを説明する概念図。 【図６】ＡＴＭセルの構造を説明する概念図 【図７】８Ｍbpsハイウェイ上にセルデータとフレーム
の関係を説明する時間図。 【図８】セル揺らぎを説明する時間図。 【図９】ＡＴＭＣＬＡＤ装置が用いられるＡＴＭ交換網
の概念を説明するブロック図。 【符号の説明】 １０ ＡＴＭ−ＣＬＡＤ装置 １１ 既存Ｉ／Ｆ部 １２ ＣＬＡＤ部 １３ ＡＴＭ−Ｉ／Ｆ部 １４ ＰＬＬ部 １５ 制御部 １６ 第１の８Ｍbpsハイウェイ １７ 第２の８Ｍbpsハイウェイ １８ 制御用バス １９ ダムターミナル ２０ ＡＴＭ−ＳＷ ３０ ＰＢＸ ４０ 電話機 １２１ シリアル／パラレルデータ変換回路（Ｓ／Ｐ） １２２ 第１の８Ｍbpsハイウェイからの受信用データ
バッファ １２３ 制御回路 １２４ 第２の８Ｍbpsハイウェイへのセル送信用セル
バッファ １２５ パラレル／シリアルデータ変換回路（Ｐ／Ｓ） １２６ セル同期回路 １２７ 第２の８Ｍbpsハイウェイからのセル受信用セ
ルバッファ １２８ 第１の８Ｍbpsハイウェイへの送信用データバ
ッファ １２９ アドレス生成回路 １６１ 第１の８Ｍbpsハイウェイからの受信データ線 １６２ 第２の８Ｍbpsハイウェイへの送信データ線 １７１ 第２の８Ｍbpsハイウェイからの受信データ線 １７２ 第２の８Ｍbpsハイウェイ２への送信データ線 １８１ フレーム信号 １８２ クロック １６１ 第１の８Ｍbpsハイウェイからの受信データ線 １６２ 第１の８Ｍbpsハイウェイへの送信データ線
１０のハードウエア構成の概念を説明するブロック図。 【図２】本発明の実施例におけるＡＴＭ−ＣＬＡＤ装置
１０のＣＬＡＤ部の構成を説明する機能ブロック図。 【図３】ＡＴＭ−ＣＬＡＤ装置１０内部８Ｍbpsハイウ
ェイのフレーム信号と送信データおよび受信デ−タのス
ロットの位置関係を説明する時間図。 【図４】ＡＴＭ−ＣＬＡＤ装置１０内部８Ｍbpsハイウ
ェイのフレーム信号と、クロックおよびデータのタイミ
ング関係を説明する時間図。 【図５】送信用データバッファ／受信用データバッファ
の構成およびデータの書き込みを説明する概念図。 【図６】ＡＴＭセルの構造を説明する概念図 【図７】８Ｍbpsハイウェイ上にセルデータとフレーム
の関係を説明する時間図。 【図８】セル揺らぎを説明する時間図。 【図９】ＡＴＭＣＬＡＤ装置が用いられるＡＴＭ交換網
の概念を説明するブロック図。 【符号の説明】 １０ ＡＴＭ−ＣＬＡＤ装置 １１ 既存Ｉ／Ｆ部 １２ ＣＬＡＤ部 １３ ＡＴＭ−Ｉ／Ｆ部 １４ ＰＬＬ部 １５ 制御部 １６ 第１の８Ｍbpsハイウェイ １７ 第２の８Ｍbpsハイウェイ １８ 制御用バス １９ ダムターミナル ２０ ＡＴＭ−ＳＷ ３０ ＰＢＸ ４０ 電話機 １２１ シリアル／パラレルデータ変換回路（Ｓ／Ｐ） １２２ 第１の８Ｍbpsハイウェイからの受信用データ
バッファ １２３ 制御回路 １２４ 第２の８Ｍbpsハイウェイへのセル送信用セル
バッファ １２５ パラレル／シリアルデータ変換回路（Ｐ／Ｓ） １２６ セル同期回路 １２７ 第２の８Ｍbpsハイウェイからのセル受信用セ
ルバッファ １２８ 第１の８Ｍbpsハイウェイへの送信用データバ
ッファ １２９ アドレス生成回路 １６１ 第１の８Ｍbpsハイウェイからの受信データ線 １６２ 第２の８Ｍbpsハイウェイへの送信データ線 １７１ 第２の８Ｍbpsハイウェイからの受信データ線 １７２ 第２の８Ｍbpsハイウェイ２への送信データ線 １８１ フレーム信号 １８２ クロック １６１ 第１の８Ｍbpsハイウェイからの受信データ線 １６２ 第１の８Ｍbpsハイウェイへの送信データ線
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(56)参考文献 特開 平６−232893（ＪＰ，Ａ)
特開 平７−38576（ＪＰ，Ａ)
特開 平８−163150（ＪＰ，Ａ)
特開 平５−244186（ＪＰ，Ａ)
特開 平８−154095（ＪＰ，Ａ)
特開 平４−23540（ＪＰ，Ａ)
特開 平７−107090（ＪＰ，Ａ)
特開 平８−116326（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/56
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 接続通信装置を収容し、ＡＴＭ交換網に
設置されるセル分解／組立装置において、 前記接続通信装置からの通信スピードが一定のビット列
をセルに分解および組み立てるセル分解／組立部と、ＡＴＭ交換網から 受信したセルを蓄積する受信セルバッ
ファと、 当該セル分解／組立装置が第一セルを受信した場合、前
記第一受信セルデータを格納する前に、前記ＡＴＭ交換
網の揺らぎ保証時間に対応するフレーム数分のダミーデ
ータを前記受信セルバッファに格納する格納手段と、 送信データを蓄積する送信データバッファと、 前記格納手段が前記受信セルバッファに格納した前記ダ
ミーデータから順に読み出し、前記送信データバッファ
に書き込む書込手段と、を備えたことを特徴とするセル
分解／組立装置。
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