JP3447835B2 - Ramチップ識別方式 - Google Patents
Ramチップ識別方式Info
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- JP3447835B2 JP3447835B2 JP04449995A JP4449995A JP3447835B2 JP 3447835 B2 JP3447835 B2 JP 3447835B2 JP 04449995 A JP04449995 A JP 04449995A JP 4449995 A JP4449995 A JP 4449995A JP 3447835 B2 JP3447835 B2 JP 3447835B2
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- memory
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、例えば内部メモリ及び
増設メモリが複数のメモリバンクにより構成されるコン
ピュータシステムであって、これらのメモリバンクそれ
ぞれに異なるタイプのRAMチップを装着可能なコンピ
ュータシステムに適用して好適なRAMチップ識別方式
に係り、特にシステム立ち上げ時にメモリバンクそれぞ
れのRAMチップの装着有無及び装着されたRAMチッ
プのタイプを判定することにより、内部メモリ及び増設
メモリのメモリ構成を自動的に認識するRAMチップ識
別方式に関する。 【0002】 【従来の技術】近年、携帯が容易でバッテリにより動作
可能なノートブックタイプやラップトップタイプ等のパ
ーソナルコンピュータが種々開発されている。そして、
これらのパーソナルコンピュータのメインメモリとし
て、複数のRAMチップが使用されている。 【0003】このメインメモリは、システムボード上に
標準実装される内部メモリと、ユーザにより必要に応じ
て装着される増設メモリとからなり、内部メモリ及び増
設メモリは、通常複数のメモリバンクにより構成されて
いる。また、これらのメモリバンクに装着されるRAM
チップは、構成、容量等を含む仕様の異なった複数のタ
イプが存在している。 【0004】即ち、これらのメモリバンクそれぞれに、
いずれのタイプのRAMチップを装着するかによって、
内部メモリ及び増設メモリのメモリ構成を容易に設定す
ることが可能となり、より多くの構成パターンをサポー
トできることになる。 【0005】 【発明が解決しようとする課題】しかしながら、従来、
メインメモリの容量を所望の大きさに設定するといった
ような場合には、所定のメモリバンクに所定の容量かつ
構成のRAMチップを装着せざるを得ないことが少なく
ない。これは、システム側でいくつかの装着パターンを
予め保持しており、このパターンに従ってメモリバンク
に装着されるRAMチップのタイプを特定しているため
である。 【0006】即ち、構成、容量等を含む仕様の異なった
複数タイプのRAMチップが存在するにも関わらず、シ
ステム側で動的に各メモリバンクに装着されるRAMチ
ップのタイプを識別する手順を持たないために、システ
ム側でもつ装着パターンの範囲内でのみしかメモリを構
成できず、コンピュータシステムがサポートできるメモ
リの構成パターンが制限されてしまうといった問題があ
った。 【0007】本発明は上記実情に鑑みなされたものであ
り、システム立ち上げ時にメモリバンクそれぞれのRA
Mチップの装着有無及び装着されたRAMチップのタイ
プを判定することによって内部メモリ及び増設メモリの
メモリ構成を自動的に認識し、これによりコンピュータ
システムがより多くの構成パターンをサポート可能とす
るRAMチップ識別方式を提供することを目的とする。 【0008】 【課題を解決するための手段】本発明は、内部メモリ及
び増設メモリが複数のメモリバンクにより構成されるコ
ンピュータシステムであって、これらのメモリバンクそ
れぞれに異なるタイプのRAMチップを装着可能なコン
ピュータシステムのRAMチップ識別方式において、上
記メモリバンクそれぞれのRAMチップの装着有無及び
装着されたRAMチップのタイプを判定する判定手段
と、前記判定手段の判定結果に基づいて上記内部メモリ
及び増設メモリのメモリ構成を認識する手段とを具備
し、前記判定手段は、いずれのローアドレスサイズ又は
カラムアドレスサイズを有するRAMチップにおいても
書き込み可能な第1のアドレスに対して第1のデータの
書き込みを実施し、この書き込み終了後に所定サイズ以
上のローアドレスサイズ又はカラムアドレスサイズを有
するRAMチップのみ書き込み可能で、かつ所定サイズ
のローアドレスサイズ又はカラムアドレスサイズを有し
ないRAMチップについては、上位アドレスの欠損によ
って上記第1のアドレスが指定されるような第2のアド
レスに対して第2のデータの書き込みを実施し、上記第
1及び第2のデータの書き込み終了後に上記第1のアド
レスに保持されたデータを読み出して、その読み出され
たデータの内容からRAMチップの装着有無及び装着さ
れたRAMチップのローアドレスサイズ並びにカラムア
ドレスサイズの少なくとも一方を検出する手段を含むこ
とを特徴とする。 【0009】 【0010】 【0011】 【作用】本発明の構成によれば、コンピュータシステム
の立ち上げが行われたときに、内部メモリ及び増設メモ
リを構成する複数のメモリバンクそれぞれについて、R
AMチップの装着有無及び装着されたRAMチップのタ
イプを判定し、これによりシステムメモリのメモリ構成
を認識する。 【0012】即ち、例えばメモリバンクに異なるローア
ドレスサイズをもつRAMチップが装着される可能性が
ある場合、まず、いずれのローアドレスサイズを有する
RAMチップにおいても書き込み可能な第1のアドレス
に対して第1のデータの書き込みを行う。 【0013】次に、所定サイズ以上のローアドレスサイ
ズをもつRAMチップのみ書き込み可能で、かつ、この
所定サイズのローアドレスサイズをもたないRAMチッ
プについては、上位アドレスの欠損によって先程書き込
みを実施した第1のアドレスが指定されるような第2の
アドレスに対して第2のデータの書き込みを行う。即
ち、この場合は、所定サイズのローアドレスサイズをも
つRAMチップを想定して第2のデータの書き込みを行
う。 【0014】ここで、この第1のアドレスに保持された
データを読み出して、その内容を検査してみると、RA
Mチップが装着されていない場合には、所定の値(例え
ばハイバリュー)が確認される。また、所定サイズ以上
のローアドレスサイズをもつRAMチップが装着されて
いる場合には、最初に書き込んだ第1のデータが確認さ
れることになる。 【0015】一方、所定サイズのローアドレスサイズを
もたないRAMチップが装着されている場合には、第2
のデータがさらに書き込まれているために、この第2の
データが確認されることになる。 【0016】また、メモリバンクに異なるカラムアドレ
スサイズをもつRAMチップが装着される可能性がある
場合も、上述したローアドレスの場合と同様の手順で識
別可能である。 【0017】即ち、ローアドレスサイズ及びカラムアド
レスサイズの少なくとも一方が異なるRAMチップそれ
ぞれについては、そのタイプを判定することができるこ
ととなり、これによりシステムメモリのメモリ構成を認
識できることとなる。 【0018】 【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図1には、この発明の一実施例に係るパーソ
ナルコンピュータのシステム構成が示されている。この
パーソナルコンピュータは、ラップトップ又はノートブ
ックタイプのシステムであり、図示のように、CPUロ
ーカルバス(プロセッサバス)10A、ISA仕様のシ
ステムバス10B、CPU11、レベルシフト用ゲート
アレイ12、システムメモリ13、表示コントローラ1
4、ビデオメモリ(VRAM)15、およびLCDなど
のフラットパネルディスプレイ16を備えている。 【0019】CPU11は、システム全体の制御を司る
ためのものであり、システムメモリ13に格納された処
理対象のプログラムを実行する。CPU11としては、
3.3V/5V動作可能なもの、例えば、米インテル社
により製造販売されているマイクロプロセッサSL E
nhanced Intel486などが使用されてお
り、そのCPU11には後述の電源コントローラ23に
よって3.3Vの電源電圧が供給されている。このCP
U11のローカルバス10Aには、32ビット幅のデー
タバス、32ビット幅のアドレスバス、および各種ステ
ータス信号線などが定義されている。 【0020】システムメモリ13は、オペレーティング
システム、処理対象のアプリケーションプログラム、お
よびアプリケーションプログラムによって作成されたユ
ーザデータ等を格納する。このシステムメモリ13は、
複数のメモリバンクから構成される内部メモリ及び増設
メモリからなっており、これらのメモリバンクにはいず
れかのタイプのRAMチップが選択装着されている。こ
のシステムメモリ13のメモリ構成の識別が本発明の特
徴とするところであり、これについては、図2以降を参
照して詳述する。 【0021】レベルシフト用ゲートアレイ12は、CP
Uローカルバス10A内に定義された32ビットデータ
バスとシステムメモリ13との間に接続されており、そ
の間を転送するデータ信号の電圧レベルを3.3Vから
5V、または5Vから3.3Vに変換する。データ信号
の電圧レベル変換は、レベルシフト用ゲートアレイ12
内のバッファ回路によって実行される。また、CPUバ
スサイクルとシステムメモリ13のリードアクセスサイ
クルとの非同期実行を可能にするために、バッファ回路
にはシステムメモリ13からのリードデータをラッチす
るデータラッチ機能が設けられている。 【0022】表示コントローラ14は、STNモノク
ロ、STNカラー、またはTFTカラーLCDパネルな
どから構成されるフラットパネルディスプレイ16を表
示制御するためのものであり、CPUローカルバス10
Aを介してCPU11から表示データを受け取り、それ
をビデオメモリ(VRAM)15に書き込む。 【0023】システムバス10Bには、BIOS RO
M17、システムコントローラ18、およびI/Oコン
トローラ19が接続されている。BIOS ROM17
は、システムBIOS(Basic I/O System )を
格納するためのものであり、プログラム書き替えが可能
なようにフラッシュメモリによって構成されている。シ
ステムBIOSには、電源投入時に実行されるIRTル
ーチン、各種I/Oデバイスを制御するためのデバイス
ドライバ、システム管理プログラム、およびセットアッ
ププログラムなどが含まれている。 【0024】システムコントローラ18は、CPUロー
カルバス10Aとシステムバス10B間を接続するブリ
ッジ装置、およびシステム内の各種メモリを制御するメ
モリ制御ロジック等から構成されている。 【0025】I/Oコントローラ19は、シリアルポー
ト20に接続されるI/O機器等の制御、およびパラレ
ルポート(プリンタポート)21に接続されるプリンタ
/外部FDD等の制御、および3.5インチの内蔵FD
D22の制御を行なう。また、このI/Oコントローラ
19には、直接メモリアクセス制御のためのDMAコン
トローラが2個、割り込みコントローラ(PIC;Pro
grammable Interrupt Controller )が2個、シス
テムタイマ(PIT;Programmable Interval Timer
)が1個、シリアルI/Oコントローラ(SIO;S
erial Input/Output Controller )が2個、フロッ
ピーディスクコントローラ(FDC)が1個内蔵されて
いる。 【0026】さらに、I/Oコントローラ19には、電
源コントローラ(PSC)23とCPU11との通信の
ために利用されるI/Oレジスタ群、およびパラレルポ
ート21の環境設定のためのI/Oレジスタ群なども設
けられている。 【0027】システムバス10Bには、さらに、内蔵H
DD24、リアルタイムクロック(RTC)25、キー
ボードコントローラ(KBC)26、PCMCIAコン
トローラ27、CD−ROM34、およびサウンドカー
ド35が接続されている。 【0028】リアルタイムクロック(RTC)25は、
独自の動作用電池を持つ時計モジュールであり、その電
池から常時電源が供給されるCMOS構成のスタティッ
クRAM(CMOSメモリと称する)を有している。こ
のCMOSメモリは、システム動作環境を示す環境設定
情報の保存等に利用される。 【0029】キーボードコントローラ(KBC)26
は、コンピュータ本体に組み込まれている内蔵キーボー
ド29を制御するためのものであり、内蔵キーボード2
9のキーマトリクスをスキャンして押下キーに対応する
信号を受けとり、それを所定のキーコード(スキャンコ
ード)に変換する。 【0030】また、キーボードコントローラ26は、オ
プション接続される外部キーボード30を制御する機
能、および専用プロセッサ(IPSコントローラ)28
を用いてポインティングステイック31、およびマウス
32を制御する機能を有している。ポインティングステ
イック31は、内蔵キーボード29のキーボードユニッ
トと一体化されて設けられている。 【0031】PCMCIAコントローラ27は、オプシ
ョン装着されるJEIDA/PCMCIA仕様のPCカ
ード33のアクセス制御を行う。サウンドカード25は
PCM音源、および音声信号のデジタル信号処理回路な
どを備えており、このサウンドカード25にはライン入
力端子36、ライン出力端子37、ヘッドホン端子3
8、マイク端子39、およびジョイスティック端子40
が接続されている。 【0032】いま、同実施例に係るパーソナルコンピュ
ータのシステムメモリ13のメモリ構成として、図2に
示すようにc〜Edの10タイプを想定し、かつ各メモ
リバンク(図2にはロウアドレスストローブ信号線(R
AS0〜RAS5)により示されている)に装着される
RAMチップのタイプは、図3に示す(1)〜(3)の
3タイプの中のいずれかであると想定する。 【0033】即ち、(1)〜(3)のRAMチップは、
ローアドレスサイズ及びカラムアドレスサイズの少なく
とも一方が異なるものということになる。ここで、図4
及び図5を参照して同実施例の動作手順及び動作原理を
説明する。 【0034】このRAMチップ識別処理は、システムの
立ち上げ時等に実施されるものであり、まず検査対象の
メモリバンク(RASn)をイネーブルにし、アクセス
可能な状態とする(図4のステップS1)。 【0035】次に、アドレス"00000000H" に"5A5A5A5A
H" を書き込み(図4のステップS2)、引き続いてア
ドレス"00000400H" に"A5A5A5A5H" を書き込む(図4の
ステップS3)。なお、これらの書き込みは、カラムア
ドレスサイズが9であるRAMチップを想定して行われ
る。 【0036】同実施例のコンピュータシステムは、ダブ
ルワードアクセスを想定しているため、RAMチップの
タイプ(1)〜(3)それぞれのローアドレス及びカラ
ムアドレスの配置は図5に示すようになる。従って、ア
ドレス"00000400H" への書き込みの際、タイプ(3)の
RAMチップでは先頭の1ビットが欠損することにな
り、結果としてアドレス"00000000H" に書き込むことと
なる。 【0037】ここで、アドレス"00000000H" に保持され
たデータを読み出して(図4のステップS4)、その内
容を検査する(図4のステップS5)。このメモリバン
クにRAMチップが装着されていない場合には、"FFFFF
FFFH"が確認されることになり、その結果、このメモリ
バンクにはいずれのタイプのRAMチップも装着されて
いないことが判明する(図4のステップS6)。 【0038】また、"A5A5A5A5H" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭1ビ
ットが欠損したことを示しており、その結果、このメモ
リバンクにはタイプ(3)のRAMチップが装着されて
いることが判明する(図4のステップS7)。 【0039】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭1ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ(1)又はタイプ(2)のいずれかのRAM
チップが装着されていることが判明し、検査を継続す
る。 【0040】即ち、今度はアドレス"00000000H" に"5A5
A5A5AH" を書き込み(図4のステップS8)、引き続い
てアドレス"00400000H" に"A5A5A5A5H" を書き込む(図
4のステップS9)。なお、これらの書き込みは、カラ
ムアドレスが10であり、かつローアドレスサイズが1
1であるRAMチップを想定して行われる。 【0041】図5と同様に、RAMチップのタイプ
(1)〜(3)それぞれのローアドレス及びカラムアド
レスの配置は図6に示すようになり、従って、アドレ
ス"00400000H" への書き込みの際、タイプ(1)のRA
Mチップでは先頭の1ビットが欠損することになり、結
果としてアドレス"00000000H" に書き込むこととなる。 【0042】ここで、アドレス"00000000H" に保持され
たデータを読み出して(図4のステップS10)、その
内容を検査する(図4のステップS11)。このと
き、"A5A5A5A5H" が確認された場合には、アドレス"004
00000H" への書き込みの際、先頭1ビットが欠損したこ
とを示しており、その結果、このメモリバンクにはタイ
プ(1)のRAMチップが装着されていることが判明す
る(図4のステップS12)。 【0043】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00400000H" への書き込みの際、先頭1ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ(2)のRAMチップが装着されていること
が判明する(図4のステップS13)。 【0044】これにより、検査対象のメモリバンクのR
AMチップの装着有無と、装着されたRAMチップのタ
イプとが識別されることになる。また、このRAMチッ
プ識別処理は、すべてのメモリバンクについて行われ
(図4のステップS14)、この結果、このコンピュー
タシステムのシステムメモリ13のメモリ構成が、図2
に示す構成の中のいずれの構成であるのかを判別できる
ことになる。 【0045】以上のように、同実施例のシステムにおい
ては、システムメモリ13のメモリ構成を決め打ちで特
定するようなことなしに動的に判別可能となり、より多
くの構成パターンをサポートできることになる。 【0046】 【発明の効果】以上詳記したように本発明によれば、内
部メモリ及び増設メモリを構成する複数のメモリバンク
それぞれのRAMチップの装着有無及び装着されたRA
Mチップのタイプが判定可能となり、内部メモリ及び増
設メモリのメモリ構成を自動的に認識することができる
ことになる。従って、コンピュータシステムは、より多
くのシステムメモリの構成パターンをサポートできるこ
とになる。
増設メモリが複数のメモリバンクにより構成されるコン
ピュータシステムであって、これらのメモリバンクそれ
ぞれに異なるタイプのRAMチップを装着可能なコンピ
ュータシステムに適用して好適なRAMチップ識別方式
に係り、特にシステム立ち上げ時にメモリバンクそれぞ
れのRAMチップの装着有無及び装着されたRAMチッ
プのタイプを判定することにより、内部メモリ及び増設
メモリのメモリ構成を自動的に認識するRAMチップ識
別方式に関する。 【0002】 【従来の技術】近年、携帯が容易でバッテリにより動作
可能なノートブックタイプやラップトップタイプ等のパ
ーソナルコンピュータが種々開発されている。そして、
これらのパーソナルコンピュータのメインメモリとし
て、複数のRAMチップが使用されている。 【0003】このメインメモリは、システムボード上に
標準実装される内部メモリと、ユーザにより必要に応じ
て装着される増設メモリとからなり、内部メモリ及び増
設メモリは、通常複数のメモリバンクにより構成されて
いる。また、これらのメモリバンクに装着されるRAM
チップは、構成、容量等を含む仕様の異なった複数のタ
イプが存在している。 【0004】即ち、これらのメモリバンクそれぞれに、
いずれのタイプのRAMチップを装着するかによって、
内部メモリ及び増設メモリのメモリ構成を容易に設定す
ることが可能となり、より多くの構成パターンをサポー
トできることになる。 【0005】 【発明が解決しようとする課題】しかしながら、従来、
メインメモリの容量を所望の大きさに設定するといった
ような場合には、所定のメモリバンクに所定の容量かつ
構成のRAMチップを装着せざるを得ないことが少なく
ない。これは、システム側でいくつかの装着パターンを
予め保持しており、このパターンに従ってメモリバンク
に装着されるRAMチップのタイプを特定しているため
である。 【0006】即ち、構成、容量等を含む仕様の異なった
複数タイプのRAMチップが存在するにも関わらず、シ
ステム側で動的に各メモリバンクに装着されるRAMチ
ップのタイプを識別する手順を持たないために、システ
ム側でもつ装着パターンの範囲内でのみしかメモリを構
成できず、コンピュータシステムがサポートできるメモ
リの構成パターンが制限されてしまうといった問題があ
った。 【0007】本発明は上記実情に鑑みなされたものであ
り、システム立ち上げ時にメモリバンクそれぞれのRA
Mチップの装着有無及び装着されたRAMチップのタイ
プを判定することによって内部メモリ及び増設メモリの
メモリ構成を自動的に認識し、これによりコンピュータ
システムがより多くの構成パターンをサポート可能とす
るRAMチップ識別方式を提供することを目的とする。 【0008】 【課題を解決するための手段】本発明は、内部メモリ及
び増設メモリが複数のメモリバンクにより構成されるコ
ンピュータシステムであって、これらのメモリバンクそ
れぞれに異なるタイプのRAMチップを装着可能なコン
ピュータシステムのRAMチップ識別方式において、上
記メモリバンクそれぞれのRAMチップの装着有無及び
装着されたRAMチップのタイプを判定する判定手段
と、前記判定手段の判定結果に基づいて上記内部メモリ
及び増設メモリのメモリ構成を認識する手段とを具備
し、前記判定手段は、いずれのローアドレスサイズ又は
カラムアドレスサイズを有するRAMチップにおいても
書き込み可能な第1のアドレスに対して第1のデータの
書き込みを実施し、この書き込み終了後に所定サイズ以
上のローアドレスサイズ又はカラムアドレスサイズを有
するRAMチップのみ書き込み可能で、かつ所定サイズ
のローアドレスサイズ又はカラムアドレスサイズを有し
ないRAMチップについては、上位アドレスの欠損によ
って上記第1のアドレスが指定されるような第2のアド
レスに対して第2のデータの書き込みを実施し、上記第
1及び第2のデータの書き込み終了後に上記第1のアド
レスに保持されたデータを読み出して、その読み出され
たデータの内容からRAMチップの装着有無及び装着さ
れたRAMチップのローアドレスサイズ並びにカラムア
ドレスサイズの少なくとも一方を検出する手段を含むこ
とを特徴とする。 【0009】 【0010】 【0011】 【作用】本発明の構成によれば、コンピュータシステム
の立ち上げが行われたときに、内部メモリ及び増設メモ
リを構成する複数のメモリバンクそれぞれについて、R
AMチップの装着有無及び装着されたRAMチップのタ
イプを判定し、これによりシステムメモリのメモリ構成
を認識する。 【0012】即ち、例えばメモリバンクに異なるローア
ドレスサイズをもつRAMチップが装着される可能性が
ある場合、まず、いずれのローアドレスサイズを有する
RAMチップにおいても書き込み可能な第1のアドレス
に対して第1のデータの書き込みを行う。 【0013】次に、所定サイズ以上のローアドレスサイ
ズをもつRAMチップのみ書き込み可能で、かつ、この
所定サイズのローアドレスサイズをもたないRAMチッ
プについては、上位アドレスの欠損によって先程書き込
みを実施した第1のアドレスが指定されるような第2の
アドレスに対して第2のデータの書き込みを行う。即
ち、この場合は、所定サイズのローアドレスサイズをも
つRAMチップを想定して第2のデータの書き込みを行
う。 【0014】ここで、この第1のアドレスに保持された
データを読み出して、その内容を検査してみると、RA
Mチップが装着されていない場合には、所定の値(例え
ばハイバリュー)が確認される。また、所定サイズ以上
のローアドレスサイズをもつRAMチップが装着されて
いる場合には、最初に書き込んだ第1のデータが確認さ
れることになる。 【0015】一方、所定サイズのローアドレスサイズを
もたないRAMチップが装着されている場合には、第2
のデータがさらに書き込まれているために、この第2の
データが確認されることになる。 【0016】また、メモリバンクに異なるカラムアドレ
スサイズをもつRAMチップが装着される可能性がある
場合も、上述したローアドレスの場合と同様の手順で識
別可能である。 【0017】即ち、ローアドレスサイズ及びカラムアド
レスサイズの少なくとも一方が異なるRAMチップそれ
ぞれについては、そのタイプを判定することができるこ
ととなり、これによりシステムメモリのメモリ構成を認
識できることとなる。 【0018】 【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図1には、この発明の一実施例に係るパーソ
ナルコンピュータのシステム構成が示されている。この
パーソナルコンピュータは、ラップトップ又はノートブ
ックタイプのシステムであり、図示のように、CPUロ
ーカルバス(プロセッサバス)10A、ISA仕様のシ
ステムバス10B、CPU11、レベルシフト用ゲート
アレイ12、システムメモリ13、表示コントローラ1
4、ビデオメモリ(VRAM)15、およびLCDなど
のフラットパネルディスプレイ16を備えている。 【0019】CPU11は、システム全体の制御を司る
ためのものであり、システムメモリ13に格納された処
理対象のプログラムを実行する。CPU11としては、
3.3V/5V動作可能なもの、例えば、米インテル社
により製造販売されているマイクロプロセッサSL E
nhanced Intel486などが使用されてお
り、そのCPU11には後述の電源コントローラ23に
よって3.3Vの電源電圧が供給されている。このCP
U11のローカルバス10Aには、32ビット幅のデー
タバス、32ビット幅のアドレスバス、および各種ステ
ータス信号線などが定義されている。 【0020】システムメモリ13は、オペレーティング
システム、処理対象のアプリケーションプログラム、お
よびアプリケーションプログラムによって作成されたユ
ーザデータ等を格納する。このシステムメモリ13は、
複数のメモリバンクから構成される内部メモリ及び増設
メモリからなっており、これらのメモリバンクにはいず
れかのタイプのRAMチップが選択装着されている。こ
のシステムメモリ13のメモリ構成の識別が本発明の特
徴とするところであり、これについては、図2以降を参
照して詳述する。 【0021】レベルシフト用ゲートアレイ12は、CP
Uローカルバス10A内に定義された32ビットデータ
バスとシステムメモリ13との間に接続されており、そ
の間を転送するデータ信号の電圧レベルを3.3Vから
5V、または5Vから3.3Vに変換する。データ信号
の電圧レベル変換は、レベルシフト用ゲートアレイ12
内のバッファ回路によって実行される。また、CPUバ
スサイクルとシステムメモリ13のリードアクセスサイ
クルとの非同期実行を可能にするために、バッファ回路
にはシステムメモリ13からのリードデータをラッチす
るデータラッチ機能が設けられている。 【0022】表示コントローラ14は、STNモノク
ロ、STNカラー、またはTFTカラーLCDパネルな
どから構成されるフラットパネルディスプレイ16を表
示制御するためのものであり、CPUローカルバス10
Aを介してCPU11から表示データを受け取り、それ
をビデオメモリ(VRAM)15に書き込む。 【0023】システムバス10Bには、BIOS RO
M17、システムコントローラ18、およびI/Oコン
トローラ19が接続されている。BIOS ROM17
は、システムBIOS(Basic I/O System )を
格納するためのものであり、プログラム書き替えが可能
なようにフラッシュメモリによって構成されている。シ
ステムBIOSには、電源投入時に実行されるIRTル
ーチン、各種I/Oデバイスを制御するためのデバイス
ドライバ、システム管理プログラム、およびセットアッ
ププログラムなどが含まれている。 【0024】システムコントローラ18は、CPUロー
カルバス10Aとシステムバス10B間を接続するブリ
ッジ装置、およびシステム内の各種メモリを制御するメ
モリ制御ロジック等から構成されている。 【0025】I/Oコントローラ19は、シリアルポー
ト20に接続されるI/O機器等の制御、およびパラレ
ルポート(プリンタポート)21に接続されるプリンタ
/外部FDD等の制御、および3.5インチの内蔵FD
D22の制御を行なう。また、このI/Oコントローラ
19には、直接メモリアクセス制御のためのDMAコン
トローラが2個、割り込みコントローラ(PIC;Pro
grammable Interrupt Controller )が2個、シス
テムタイマ(PIT;Programmable Interval Timer
)が1個、シリアルI/Oコントローラ(SIO;S
erial Input/Output Controller )が2個、フロッ
ピーディスクコントローラ(FDC)が1個内蔵されて
いる。 【0026】さらに、I/Oコントローラ19には、電
源コントローラ(PSC)23とCPU11との通信の
ために利用されるI/Oレジスタ群、およびパラレルポ
ート21の環境設定のためのI/Oレジスタ群なども設
けられている。 【0027】システムバス10Bには、さらに、内蔵H
DD24、リアルタイムクロック(RTC)25、キー
ボードコントローラ(KBC)26、PCMCIAコン
トローラ27、CD−ROM34、およびサウンドカー
ド35が接続されている。 【0028】リアルタイムクロック(RTC)25は、
独自の動作用電池を持つ時計モジュールであり、その電
池から常時電源が供給されるCMOS構成のスタティッ
クRAM(CMOSメモリと称する)を有している。こ
のCMOSメモリは、システム動作環境を示す環境設定
情報の保存等に利用される。 【0029】キーボードコントローラ(KBC)26
は、コンピュータ本体に組み込まれている内蔵キーボー
ド29を制御するためのものであり、内蔵キーボード2
9のキーマトリクスをスキャンして押下キーに対応する
信号を受けとり、それを所定のキーコード(スキャンコ
ード)に変換する。 【0030】また、キーボードコントローラ26は、オ
プション接続される外部キーボード30を制御する機
能、および専用プロセッサ(IPSコントローラ)28
を用いてポインティングステイック31、およびマウス
32を制御する機能を有している。ポインティングステ
イック31は、内蔵キーボード29のキーボードユニッ
トと一体化されて設けられている。 【0031】PCMCIAコントローラ27は、オプシ
ョン装着されるJEIDA/PCMCIA仕様のPCカ
ード33のアクセス制御を行う。サウンドカード25は
PCM音源、および音声信号のデジタル信号処理回路な
どを備えており、このサウンドカード25にはライン入
力端子36、ライン出力端子37、ヘッドホン端子3
8、マイク端子39、およびジョイスティック端子40
が接続されている。 【0032】いま、同実施例に係るパーソナルコンピュ
ータのシステムメモリ13のメモリ構成として、図2に
示すようにc〜Edの10タイプを想定し、かつ各メモ
リバンク(図2にはロウアドレスストローブ信号線(R
AS0〜RAS5)により示されている)に装着される
RAMチップのタイプは、図3に示す(1)〜(3)の
3タイプの中のいずれかであると想定する。 【0033】即ち、(1)〜(3)のRAMチップは、
ローアドレスサイズ及びカラムアドレスサイズの少なく
とも一方が異なるものということになる。ここで、図4
及び図5を参照して同実施例の動作手順及び動作原理を
説明する。 【0034】このRAMチップ識別処理は、システムの
立ち上げ時等に実施されるものであり、まず検査対象の
メモリバンク(RASn)をイネーブルにし、アクセス
可能な状態とする(図4のステップS1)。 【0035】次に、アドレス"00000000H" に"5A5A5A5A
H" を書き込み(図4のステップS2)、引き続いてア
ドレス"00000400H" に"A5A5A5A5H" を書き込む(図4の
ステップS3)。なお、これらの書き込みは、カラムア
ドレスサイズが9であるRAMチップを想定して行われ
る。 【0036】同実施例のコンピュータシステムは、ダブ
ルワードアクセスを想定しているため、RAMチップの
タイプ(1)〜(3)それぞれのローアドレス及びカラ
ムアドレスの配置は図5に示すようになる。従って、ア
ドレス"00000400H" への書き込みの際、タイプ(3)の
RAMチップでは先頭の1ビットが欠損することにな
り、結果としてアドレス"00000000H" に書き込むことと
なる。 【0037】ここで、アドレス"00000000H" に保持され
たデータを読み出して(図4のステップS4)、その内
容を検査する(図4のステップS5)。このメモリバン
クにRAMチップが装着されていない場合には、"FFFFF
FFFH"が確認されることになり、その結果、このメモリ
バンクにはいずれのタイプのRAMチップも装着されて
いないことが判明する(図4のステップS6)。 【0038】また、"A5A5A5A5H" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭1ビ
ットが欠損したことを示しており、その結果、このメモ
リバンクにはタイプ(3)のRAMチップが装着されて
いることが判明する(図4のステップS7)。 【0039】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭1ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ(1)又はタイプ(2)のいずれかのRAM
チップが装着されていることが判明し、検査を継続す
る。 【0040】即ち、今度はアドレス"00000000H" に"5A5
A5A5AH" を書き込み(図4のステップS8)、引き続い
てアドレス"00400000H" に"A5A5A5A5H" を書き込む(図
4のステップS9)。なお、これらの書き込みは、カラ
ムアドレスが10であり、かつローアドレスサイズが1
1であるRAMチップを想定して行われる。 【0041】図5と同様に、RAMチップのタイプ
(1)〜(3)それぞれのローアドレス及びカラムアド
レスの配置は図6に示すようになり、従って、アドレ
ス"00400000H" への書き込みの際、タイプ(1)のRA
Mチップでは先頭の1ビットが欠損することになり、結
果としてアドレス"00000000H" に書き込むこととなる。 【0042】ここで、アドレス"00000000H" に保持され
たデータを読み出して(図4のステップS10)、その
内容を検査する(図4のステップS11)。このと
き、"A5A5A5A5H" が確認された場合には、アドレス"004
00000H" への書き込みの際、先頭1ビットが欠損したこ
とを示しており、その結果、このメモリバンクにはタイ
プ(1)のRAMチップが装着されていることが判明す
る(図4のステップS12)。 【0043】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00400000H" への書き込みの際、先頭1ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ(2)のRAMチップが装着されていること
が判明する(図4のステップS13)。 【0044】これにより、検査対象のメモリバンクのR
AMチップの装着有無と、装着されたRAMチップのタ
イプとが識別されることになる。また、このRAMチッ
プ識別処理は、すべてのメモリバンクについて行われ
(図4のステップS14)、この結果、このコンピュー
タシステムのシステムメモリ13のメモリ構成が、図2
に示す構成の中のいずれの構成であるのかを判別できる
ことになる。 【0045】以上のように、同実施例のシステムにおい
ては、システムメモリ13のメモリ構成を決め打ちで特
定するようなことなしに動的に判別可能となり、より多
くの構成パターンをサポートできることになる。 【0046】 【発明の効果】以上詳記したように本発明によれば、内
部メモリ及び増設メモリを構成する複数のメモリバンク
それぞれのRAMチップの装着有無及び装着されたRA
Mチップのタイプが判定可能となり、内部メモリ及び増
設メモリのメモリ構成を自動的に認識することができる
ことになる。従って、コンピュータシステムは、より多
くのシステムメモリの構成パターンをサポートできるこ
とになる。
【図面の簡単な説明】
【図1】本発明の実施例に係るパーソナルコンピュータ
のシステム構成を示す図。 【図2】同実施例に係るパーソナルコンピュータに想定
されるシステムメモリの構成パターンを示す図。 【図3】同実施例に係るパーソナルコンピュータの各メ
モリバンクに装着されるRAMチップの構成パターンを
示す図。 【図4】同実施例に係るパーソナルコンピュータの動作
手順を説明するためのフローチャート。 【図5】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【図6】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【符号の説明】 11…CPU、13…システムメモリ、25…RTC。
のシステム構成を示す図。 【図2】同実施例に係るパーソナルコンピュータに想定
されるシステムメモリの構成パターンを示す図。 【図3】同実施例に係るパーソナルコンピュータの各メ
モリバンクに装着されるRAMチップの構成パターンを
示す図。 【図4】同実施例に係るパーソナルコンピュータの動作
手順を説明するためのフローチャート。 【図5】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【図6】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【符号の説明】 11…CPU、13…システムメモリ、25…RTC。
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フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
G06F 12/06
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 内部メモリ及び増設メモリが複数のメモ
リバンクにより構成されるコンピュータシステムであっ
て、これらのメモリバンクそれぞれに異なるタイプのR
AMチップを装着可能なコンピュータシステムのRAM
チップ識別方式において、 上記メモリバンクそれぞれのRAMチップの装着有無及
び装着されたRAMチップのタイプを判定する判定手段
と、前記判定手段 の判定結果に基づいて上記内部メモリ及び
増設メモリのメモリ構成を認識する手段とを具備し、前記判定手段は、いずれのローアドレスサイズ又はカラ
ムアドレスサイズを有するRAMチップにおいても書き
込み可能な第1のアドレスに対して第1のデータの書き
込みを実施し、この書き込み終了後に所定サイズ以上の
ローアドレスサイズ又はカラムアドレスサイズを有する
RAMチップのみ書き込み可能で、かつ所定サイズのロ
ーアドレスサイズ又はカラムアドレスサイズを有しない
RAMチップについては、上位アドレスの欠損によって
上記第1のアドレスが指定されるような第2のアドレス
に対して第2のデータの書き込みを実施し、上記第1及
び第2のデータの書き込み終了後に上記第1のアドレス
に保持されたデータを読み出して、その読み出されたデ
ータの内容からRAMチップの装着有無及び装着された
RAMチップのローアドレスサイズ並びにカラムアドレ
スサイズの少なくとも一方を検出する手段を含む ことを
特徴とするRAMチップ識別方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04449995A JP3447835B2 (ja) | 1995-03-03 | 1995-03-03 | Ramチップ識別方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04449995A JP3447835B2 (ja) | 1995-03-03 | 1995-03-03 | Ramチップ識別方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08241245A JPH08241245A (ja) | 1996-09-17 |
JP3447835B2 true JP3447835B2 (ja) | 2003-09-16 |
Family
ID=12693254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04449995A Expired - Fee Related JP3447835B2 (ja) | 1995-03-03 | 1995-03-03 | Ramチップ識別方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3447835B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000222283A (ja) | 1999-02-02 | 2000-08-11 | Fujitsu Ltd | 配線基板及び配線基板を備えた電子機器 |
-
1995
- 1995-03-03 JP JP04449995A patent/JP3447835B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08241245A (ja) | 1996-09-17 |
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