JP3447835B2 - Ｒａｍチップ識別方式 - Google Patents
Ｒａｍチップ識別方式Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば内部メモリ及び
増設メモリが複数のメモリバンクにより構成されるコン
ピュータシステムであって、これらのメモリバンクそれ
ぞれに異なるタイプのＲＡＭチップを装着可能なコンピ
ュータシステムに適用して好適なＲＡＭチップ識別方式
に係り、特にシステム立ち上げ時にメモリバンクそれぞ
れのＲＡＭチップの装着有無及び装着されたＲＡＭチッ
プのタイプを判定することにより、内部メモリ及び増設
メモリのメモリ構成を自動的に認識するＲＡＭチップ識
別方式に関する。 【０００２】 【従来の技術】近年、携帯が容易でバッテリにより動作
可能なノートブックタイプやラップトップタイプ等のパ
ーソナルコンピュータが種々開発されている。そして、
これらのパーソナルコンピュータのメインメモリとし
て、複数のＲＡＭチップが使用されている。 【０００３】このメインメモリは、システムボード上に
標準実装される内部メモリと、ユーザにより必要に応じ
て装着される増設メモリとからなり、内部メモリ及び増
設メモリは、通常複数のメモリバンクにより構成されて
いる。また、これらのメモリバンクに装着されるＲＡＭ
チップは、構成、容量等を含む仕様の異なった複数のタ
イプが存在している。 【０００４】即ち、これらのメモリバンクそれぞれに、
いずれのタイプのＲＡＭチップを装着するかによって、
内部メモリ及び増設メモリのメモリ構成を容易に設定す
ることが可能となり、より多くの構成パターンをサポー
トできることになる。 【０００５】 【発明が解決しようとする課題】しかしながら、従来、
メインメモリの容量を所望の大きさに設定するといった
ような場合には、所定のメモリバンクに所定の容量かつ
構成のＲＡＭチップを装着せざるを得ないことが少なく
ない。これは、システム側でいくつかの装着パターンを
予め保持しており、このパターンに従ってメモリバンク
に装着されるＲＡＭチップのタイプを特定しているため
である。 【０００６】即ち、構成、容量等を含む仕様の異なった
複数タイプのＲＡＭチップが存在するにも関わらず、シ
ステム側で動的に各メモリバンクに装着されるＲＡＭチ
ップのタイプを識別する手順を持たないために、システ
ム側でもつ装着パターンの範囲内でのみしかメモリを構
成できず、コンピュータシステムがサポートできるメモ
リの構成パターンが制限されてしまうといった問題があ
った。 【０００７】本発明は上記実情に鑑みなされたものであ
り、システム立ち上げ時にメモリバンクそれぞれのＲＡ
Ｍチップの装着有無及び装着されたＲＡＭチップのタイ
プを判定することによって内部メモリ及び増設メモリの
メモリ構成を自動的に認識し、これによりコンピュータ
システムがより多くの構成パターンをサポート可能とす
るＲＡＭチップ識別方式を提供することを目的とする。 【０００８】 【課題を解決するための手段】本発明は、内部メモリ及
び増設メモリが複数のメモリバンクにより構成されるコ
ンピュータシステムであって、これらのメモリバンクそ
れぞれに異なるタイプのＲＡＭチップを装着可能なコン
ピュータシステムのＲＡＭチップ識別方式において、上
記メモリバンクそれぞれのＲＡＭチップの装着有無及び
装着されたＲＡＭチップのタイプを判定する判定手段
と、前記判定手段の判定結果に基づいて上記内部メモリ
及び増設メモリのメモリ構成を認識する手段とを具備
し、前記判定手段は、いずれのローアドレスサイズ又は
カラムアドレスサイズを有するＲＡＭチップにおいても
書き込み可能な第１のアドレスに対して第１のデータの
書き込みを実施し、この書き込み終了後に所定サイズ以
上のローアドレスサイズ又はカラムアドレスサイズを有
するＲＡＭチップのみ書き込み可能で、かつ所定サイズ
のローアドレスサイズ又はカラムアドレスサイズを有し
ないＲＡＭチップについては、上位アドレスの欠損によ
って上記第１のアドレスが指定されるような第２のアド
レスに対して第２のデータの書き込みを実施し、上記第
１及び第２のデータの書き込み終了後に上記第１のアド
レスに保持されたデータを読み出して、その読み出され
たデータの内容からＲＡＭチップの装着有無及び装着さ
れたＲＡＭチップのローアドレスサイズ並びにカラムア
ドレスサイズの少なくとも一方を検出する手段を含むこ
とを特徴とする。 【０００９】 【００１０】 【００１１】 【作用】本発明の構成によれば、コンピュータシステム
の立ち上げが行われたときに、内部メモリ及び増設メモ
リを構成する複数のメモリバンクそれぞれについて、Ｒ
ＡＭチップの装着有無及び装着されたＲＡＭチップのタ
イプを判定し、これによりシステムメモリのメモリ構成
を認識する。 【００１２】即ち、例えばメモリバンクに異なるローア
ドレスサイズをもつＲＡＭチップが装着される可能性が
ある場合、まず、いずれのローアドレスサイズを有する
ＲＡＭチップにおいても書き込み可能な第１のアドレス
に対して第１のデータの書き込みを行う。 【００１３】次に、所定サイズ以上のローアドレスサイ
ズをもつＲＡＭチップのみ書き込み可能で、かつ、この
所定サイズのローアドレスサイズをもたないＲＡＭチッ
プについては、上位アドレスの欠損によって先程書き込
みを実施した第１のアドレスが指定されるような第２の
アドレスに対して第２のデータの書き込みを行う。即
ち、この場合は、所定サイズのローアドレスサイズをも
つＲＡＭチップを想定して第２のデータの書き込みを行
う。 【００１４】ここで、この第１のアドレスに保持された
データを読み出して、その内容を検査してみると、ＲＡ
Ｍチップが装着されていない場合には、所定の値（例え
ばハイバリュー）が確認される。また、所定サイズ以上
のローアドレスサイズをもつＲＡＭチップが装着されて
いる場合には、最初に書き込んだ第１のデータが確認さ
れることになる。 【００１５】一方、所定サイズのローアドレスサイズを
もたないＲＡＭチップが装着されている場合には、第２
のデータがさらに書き込まれているために、この第２の
データが確認されることになる。 【００１６】また、メモリバンクに異なるカラムアドレ
スサイズをもつＲＡＭチップが装着される可能性がある
場合も、上述したローアドレスの場合と同様の手順で識
別可能である。 【００１７】即ち、ローアドレスサイズ及びカラムアド
レスサイズの少なくとも一方が異なるＲＡＭチップそれ
ぞれについては、そのタイプを判定することができるこ
ととなり、これによりシステムメモリのメモリ構成を認
識できることとなる。 【００１８】 【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１には、この発明の一実施例に係るパーソ
ナルコンピュータのシステム構成が示されている。この
パーソナルコンピュータは、ラップトップ又はノートブ
ックタイプのシステムであり、図示のように、ＣＰＵロ
ーカルバス（プロセッサバス）１０Ａ、ＩＳＡ仕様のシ
ステムバス１０Ｂ、ＣＰＵ１１、レベルシフト用ゲート
アレイ１２、システムメモリ１３、表示コントローラ１
４、ビデオメモリ（ＶＲＡＭ）１５、およびＬＣＤなど
のフラットパネルディスプレイ１６を備えている。 【００１９】ＣＰＵ１１は、システム全体の制御を司る
ためのものであり、システムメモリ１３に格納された処
理対象のプログラムを実行する。ＣＰＵ１１としては、
３．３Ｖ／５Ｖ動作可能なもの、例えば、米インテル社
により製造販売されているマイクロプロセッサＳＬ Ｅ
ｎｈａｎｃｅｄ Ｉｎｔｅｌ４８６などが使用されてお
り、そのＣＰＵ１１には後述の電源コントローラ２３に
よって３．３Ｖの電源電圧が供給されている。このＣＰ
Ｕ１１のローカルバス１０Ａには、３２ビット幅のデー
タバス、３２ビット幅のアドレスバス、および各種ステ
ータス信号線などが定義されている。 【００２０】システムメモリ１３は、オペレーティング
システム、処理対象のアプリケーションプログラム、お
よびアプリケーションプログラムによって作成されたユ
ーザデータ等を格納する。このシステムメモリ１３は、
複数のメモリバンクから構成される内部メモリ及び増設
メモリからなっており、これらのメモリバンクにはいず
れかのタイプのＲＡＭチップが選択装着されている。こ
のシステムメモリ１３のメモリ構成の識別が本発明の特
徴とするところであり、これについては、図２以降を参
照して詳述する。 【００２１】レベルシフト用ゲートアレイ１２は、ＣＰ
Ｕローカルバス１０Ａ内に定義された３２ビットデータ
バスとシステムメモリ１３との間に接続されており、そ
の間を転送するデータ信号の電圧レベルを３．３Ｖから
５Ｖ、または５Ｖから３．３Ｖに変換する。データ信号
の電圧レベル変換は、レベルシフト用ゲートアレイ１２
内のバッファ回路によって実行される。また、ＣＰＵバ
スサイクルとシステムメモリ１３のリードアクセスサイ
クルとの非同期実行を可能にするために、バッファ回路
にはシステムメモリ１３からのリードデータをラッチす
るデータラッチ機能が設けられている。 【００２２】表示コントローラ１４は、ＳＴＮモノク
ロ、ＳＴＮカラー、またはＴＦＴカラーＬＣＤパネルな
どから構成されるフラットパネルディスプレイ１６を表
示制御するためのものであり、ＣＰＵローカルバス１０
Ａを介してＣＰＵ１１から表示データを受け取り、それ
をビデオメモリ（ＶＲＡＭ）１５に書き込む。 【００２３】システムバス１０Ｂには、ＢＩＯＳ ＲＯ
Ｍ１７、システムコントローラ１８、およびＩ／Ｏコン
トローラ１９が接続されている。ＢＩＯＳ ＲＯＭ１７
は、システムＢＩＯＳ（Ｂasic Ｉ／Ｏ Ｓystem ）を
格納するためのものであり、プログラム書き替えが可能
なようにフラッシュメモリによって構成されている。シ
ステムＢＩＯＳには、電源投入時に実行されるＩＲＴル
ーチン、各種Ｉ／Ｏデバイスを制御するためのデバイス
ドライバ、システム管理プログラム、およびセットアッ
ププログラムなどが含まれている。 【００２４】システムコントローラ１８は、ＣＰＵロー
カルバス１０Ａとシステムバス１０Ｂ間を接続するブリ
ッジ装置、およびシステム内の各種メモリを制御するメ
モリ制御ロジック等から構成されている。 【００２５】Ｉ／Ｏコントローラ１９は、シリアルポー
ト２０に接続されるＩ／Ｏ機器等の制御、およびパラレ
ルポート（プリンタポート）２１に接続されるプリンタ
／外部ＦＤＤ等の制御、および３．５インチの内蔵ＦＤ
Ｄ２２の制御を行なう。また、このＩ／Ｏコントローラ
１９には、直接メモリアクセス制御のためのＤＭＡコン
トローラが２個、割り込みコントローラ（ＰＩＣ；Ｐro
grammable Ｉnterrupt Ｃontroller ）が２個、シス
テムタイマ（ＰＩＴ；Ｐrogrammable Ｉnterval Ｔimer
）が１個、シリアルＩ／Ｏコントローラ（ＳＩＯ；Ｓ
erial Ｉnput／Ｏutput Ｃontroller ）が２個、フロッ
ピーディスクコントローラ（ＦＤＣ）が１個内蔵されて
いる。 【００２６】さらに、Ｉ／Ｏコントローラ１９には、電
源コントローラ（ＰＳＣ）２３とＣＰＵ１１との通信の
ために利用されるＩ／Ｏレジスタ群、およびパラレルポ
ート２１の環境設定のためのＩ／Ｏレジスタ群なども設
けられている。 【００２７】システムバス１０Ｂには、さらに、内蔵Ｈ
ＤＤ２４、リアルタイムクロック（ＲＴＣ）２５、キー
ボードコントローラ（ＫＢＣ）２６、ＰＣＭＣＩＡコン
トローラ２７、ＣＤ−ＲＯＭ３４、およびサウンドカー
ド３５が接続されている。 【００２８】リアルタイムクロック（ＲＴＣ）２５は、
独自の動作用電池を持つ時計モジュールであり、その電
池から常時電源が供給されるＣＭＯＳ構成のスタティッ
クＲＡＭ（ＣＭＯＳメモリと称する）を有している。こ
のＣＭＯＳメモリは、システム動作環境を示す環境設定
情報の保存等に利用される。 【００２９】キーボードコントローラ（ＫＢＣ）２６
は、コンピュータ本体に組み込まれている内蔵キーボー
ド２９を制御するためのものであり、内蔵キーボード２
９のキーマトリクスをスキャンして押下キーに対応する
信号を受けとり、それを所定のキーコード（スキャンコ
ード）に変換する。 【００３０】また、キーボードコントローラ２６は、オ
プション接続される外部キーボード３０を制御する機
能、および専用プロセッサ（ＩＰＳコントローラ）２８
を用いてポインティングステイック３１、およびマウス
３２を制御する機能を有している。ポインティングステ
イック３１は、内蔵キーボード２９のキーボードユニッ
トと一体化されて設けられている。 【００３１】ＰＣＭＣＩＡコントローラ２７は、オプシ
ョン装着されるＪＥＩＤＡ／ＰＣＭＣＩＡ仕様のＰＣカ
ード３３のアクセス制御を行う。サウンドカード２５は
ＰＣＭ音源、および音声信号のデジタル信号処理回路な
どを備えており、このサウンドカード２５にはライン入
力端子３６、ライン出力端子３７、ヘッドホン端子３
８、マイク端子３９、およびジョイスティック端子４０
が接続されている。 【００３２】いま、同実施例に係るパーソナルコンピュ
ータのシステムメモリ１３のメモリ構成として、図２に
示すようにｃ〜Ｅｄの１０タイプを想定し、かつ各メモ
リバンク（図２にはロウアドレスストローブ信号線（Ｒ
ＡＳ０〜ＲＡＳ５）により示されている）に装着される
ＲＡＭチップのタイプは、図３に示す（１）〜（３）の
３タイプの中のいずれかであると想定する。 【００３３】即ち、（１）〜（３）のＲＡＭチップは、
ローアドレスサイズ及びカラムアドレスサイズの少なく
とも一方が異なるものということになる。ここで、図４
及び図５を参照して同実施例の動作手順及び動作原理を
説明する。 【００３４】このＲＡＭチップ識別処理は、システムの
立ち上げ時等に実施されるものであり、まず検査対象の
メモリバンク（ＲＡＳｎ）をイネーブルにし、アクセス
可能な状態とする（図４のステップＳ１）。 【００３５】次に、アドレス"00000000H" に"5A5A5A5A
H" を書き込み（図４のステップＳ２）、引き続いてア
ドレス"00000400H" に"A5A5A5A5H" を書き込む（図４の
ステップＳ３）。なお、これらの書き込みは、カラムア
ドレスサイズが９であるＲＡＭチップを想定して行われ
る。 【００３６】同実施例のコンピュータシステムは、ダブ
ルワードアクセスを想定しているため、ＲＡＭチップの
タイプ（１）〜（３）それぞれのローアドレス及びカラ
ムアドレスの配置は図５に示すようになる。従って、ア
ドレス"00000400H" への書き込みの際、タイプ（３）の
ＲＡＭチップでは先頭の１ビットが欠損することにな
り、結果としてアドレス"00000000H" に書き込むことと
なる。 【００３７】ここで、アドレス"00000000H" に保持され
たデータを読み出して（図４のステップＳ４）、その内
容を検査する（図４のステップＳ５）。このメモリバン
クにＲＡＭチップが装着されていない場合には、"FFFFF
FFFH"が確認されることになり、その結果、このメモリ
バンクにはいずれのタイプのＲＡＭチップも装着されて
いないことが判明する（図４のステップＳ６）。 【００３８】また、"A5A5A5A5H" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭１ビ
ットが欠損したことを示しており、その結果、このメモ
リバンクにはタイプ（３）のＲＡＭチップが装着されて
いることが判明する（図４のステップＳ７）。 【００３９】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭１ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ（１）又はタイプ（２）のいずれかのＲＡＭ
チップが装着されていることが判明し、検査を継続す
る。 【００４０】即ち、今度はアドレス"00000000H" に"5A5
A5A5AH" を書き込み（図４のステップＳ８）、引き続い
てアドレス"00400000H" に"A5A5A5A5H" を書き込む（図
４のステップＳ９）。なお、これらの書き込みは、カラ
ムアドレスが１０であり、かつローアドレスサイズが１
１であるＲＡＭチップを想定して行われる。 【００４１】図５と同様に、ＲＡＭチップのタイプ
（１）〜（３）それぞれのローアドレス及びカラムアド
レスの配置は図６に示すようになり、従って、アドレ
ス"00400000H" への書き込みの際、タイプ（１）のＲＡ
Ｍチップでは先頭の１ビットが欠損することになり、結
果としてアドレス"00000000H" に書き込むこととなる。 【００４２】ここで、アドレス"00000000H" に保持され
たデータを読み出して（図４のステップＳ１０）、その
内容を検査する（図４のステップＳ１１）。このと
き、"A5A5A5A5H" が確認された場合には、アドレス"004
00000H" への書き込みの際、先頭１ビットが欠損したこ
とを示しており、その結果、このメモリバンクにはタイ
プ（１）のＲＡＭチップが装着されていることが判明す
る（図４のステップＳ１２）。 【００４３】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00400000H" への書き込みの際、先頭１ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ（２）のＲＡＭチップが装着されていること
が判明する（図４のステップＳ１３）。 【００４４】これにより、検査対象のメモリバンクのＲ
ＡＭチップの装着有無と、装着されたＲＡＭチップのタ
イプとが識別されることになる。また、このＲＡＭチッ
プ識別処理は、すべてのメモリバンクについて行われ
（図４のステップＳ１４）、この結果、このコンピュー
タシステムのシステムメモリ１３のメモリ構成が、図２
に示す構成の中のいずれの構成であるのかを判別できる
ことになる。 【００４５】以上のように、同実施例のシステムにおい
ては、システムメモリ１３のメモリ構成を決め打ちで特
定するようなことなしに動的に判別可能となり、より多
くの構成パターンをサポートできることになる。 【００４６】 【発明の効果】以上詳記したように本発明によれば、内
部メモリ及び増設メモリを構成する複数のメモリバンク
それぞれのＲＡＭチップの装着有無及び装着されたＲＡ
Ｍチップのタイプが判定可能となり、内部メモリ及び増
設メモリのメモリ構成を自動的に認識することができる
ことになる。従って、コンピュータシステムは、より多
くのシステムメモリの構成パターンをサポートできるこ
とになる。
増設メモリが複数のメモリバンクにより構成されるコン
ピュータシステムであって、これらのメモリバンクそれ
ぞれに異なるタイプのＲＡＭチップを装着可能なコンピ
ュータシステムに適用して好適なＲＡＭチップ識別方式
に係り、特にシステム立ち上げ時にメモリバンクそれぞ
れのＲＡＭチップの装着有無及び装着されたＲＡＭチッ
プのタイプを判定することにより、内部メモリ及び増設
メモリのメモリ構成を自動的に認識するＲＡＭチップ識
別方式に関する。 【０００２】 【従来の技術】近年、携帯が容易でバッテリにより動作
可能なノートブックタイプやラップトップタイプ等のパ
ーソナルコンピュータが種々開発されている。そして、
これらのパーソナルコンピュータのメインメモリとし
て、複数のＲＡＭチップが使用されている。 【０００３】このメインメモリは、システムボード上に
標準実装される内部メモリと、ユーザにより必要に応じ
て装着される増設メモリとからなり、内部メモリ及び増
設メモリは、通常複数のメモリバンクにより構成されて
いる。また、これらのメモリバンクに装着されるＲＡＭ
チップは、構成、容量等を含む仕様の異なった複数のタ
イプが存在している。 【０００４】即ち、これらのメモリバンクそれぞれに、
いずれのタイプのＲＡＭチップを装着するかによって、
内部メモリ及び増設メモリのメモリ構成を容易に設定す
ることが可能となり、より多くの構成パターンをサポー
トできることになる。 【０００５】 【発明が解決しようとする課題】しかしながら、従来、
メインメモリの容量を所望の大きさに設定するといった
ような場合には、所定のメモリバンクに所定の容量かつ
構成のＲＡＭチップを装着せざるを得ないことが少なく
ない。これは、システム側でいくつかの装着パターンを
予め保持しており、このパターンに従ってメモリバンク
に装着されるＲＡＭチップのタイプを特定しているため
である。 【０００６】即ち、構成、容量等を含む仕様の異なった
複数タイプのＲＡＭチップが存在するにも関わらず、シ
ステム側で動的に各メモリバンクに装着されるＲＡＭチ
ップのタイプを識別する手順を持たないために、システ
ム側でもつ装着パターンの範囲内でのみしかメモリを構
成できず、コンピュータシステムがサポートできるメモ
リの構成パターンが制限されてしまうといった問題があ
った。 【０００７】本発明は上記実情に鑑みなされたものであ
り、システム立ち上げ時にメモリバンクそれぞれのＲＡ
Ｍチップの装着有無及び装着されたＲＡＭチップのタイ
プを判定することによって内部メモリ及び増設メモリの
メモリ構成を自動的に認識し、これによりコンピュータ
システムがより多くの構成パターンをサポート可能とす
るＲＡＭチップ識別方式を提供することを目的とする。 【０００８】 【課題を解決するための手段】本発明は、内部メモリ及
び増設メモリが複数のメモリバンクにより構成されるコ
ンピュータシステムであって、これらのメモリバンクそ
れぞれに異なるタイプのＲＡＭチップを装着可能なコン
ピュータシステムのＲＡＭチップ識別方式において、上
記メモリバンクそれぞれのＲＡＭチップの装着有無及び
装着されたＲＡＭチップのタイプを判定する判定手段
と、前記判定手段の判定結果に基づいて上記内部メモリ
及び増設メモリのメモリ構成を認識する手段とを具備
し、前記判定手段は、いずれのローアドレスサイズ又は
カラムアドレスサイズを有するＲＡＭチップにおいても
書き込み可能な第１のアドレスに対して第１のデータの
書き込みを実施し、この書き込み終了後に所定サイズ以
上のローアドレスサイズ又はカラムアドレスサイズを有
するＲＡＭチップのみ書き込み可能で、かつ所定サイズ
のローアドレスサイズ又はカラムアドレスサイズを有し
ないＲＡＭチップについては、上位アドレスの欠損によ
って上記第１のアドレスが指定されるような第２のアド
レスに対して第２のデータの書き込みを実施し、上記第
１及び第２のデータの書き込み終了後に上記第１のアド
レスに保持されたデータを読み出して、その読み出され
たデータの内容からＲＡＭチップの装着有無及び装着さ
れたＲＡＭチップのローアドレスサイズ並びにカラムア
ドレスサイズの少なくとも一方を検出する手段を含むこ
とを特徴とする。 【０００９】 【００１０】 【００１１】 【作用】本発明の構成によれば、コンピュータシステム
の立ち上げが行われたときに、内部メモリ及び増設メモ
リを構成する複数のメモリバンクそれぞれについて、Ｒ
ＡＭチップの装着有無及び装着されたＲＡＭチップのタ
イプを判定し、これによりシステムメモリのメモリ構成
を認識する。 【００１２】即ち、例えばメモリバンクに異なるローア
ドレスサイズをもつＲＡＭチップが装着される可能性が
ある場合、まず、いずれのローアドレスサイズを有する
ＲＡＭチップにおいても書き込み可能な第１のアドレス
に対して第１のデータの書き込みを行う。 【００１３】次に、所定サイズ以上のローアドレスサイ
ズをもつＲＡＭチップのみ書き込み可能で、かつ、この
所定サイズのローアドレスサイズをもたないＲＡＭチッ
プについては、上位アドレスの欠損によって先程書き込
みを実施した第１のアドレスが指定されるような第２の
アドレスに対して第２のデータの書き込みを行う。即
ち、この場合は、所定サイズのローアドレスサイズをも
つＲＡＭチップを想定して第２のデータの書き込みを行
う。 【００１４】ここで、この第１のアドレスに保持された
データを読み出して、その内容を検査してみると、ＲＡ
Ｍチップが装着されていない場合には、所定の値（例え
ばハイバリュー）が確認される。また、所定サイズ以上
のローアドレスサイズをもつＲＡＭチップが装着されて
いる場合には、最初に書き込んだ第１のデータが確認さ
れることになる。 【００１５】一方、所定サイズのローアドレスサイズを
もたないＲＡＭチップが装着されている場合には、第２
のデータがさらに書き込まれているために、この第２の
データが確認されることになる。 【００１６】また、メモリバンクに異なるカラムアドレ
スサイズをもつＲＡＭチップが装着される可能性がある
場合も、上述したローアドレスの場合と同様の手順で識
別可能である。 【００１７】即ち、ローアドレスサイズ及びカラムアド
レスサイズの少なくとも一方が異なるＲＡＭチップそれ
ぞれについては、そのタイプを判定することができるこ
ととなり、これによりシステムメモリのメモリ構成を認
識できることとなる。 【００１８】 【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１には、この発明の一実施例に係るパーソ
ナルコンピュータのシステム構成が示されている。この
パーソナルコンピュータは、ラップトップ又はノートブ
ックタイプのシステムであり、図示のように、ＣＰＵロ
ーカルバス（プロセッサバス）１０Ａ、ＩＳＡ仕様のシ
ステムバス１０Ｂ、ＣＰＵ１１、レベルシフト用ゲート
アレイ１２、システムメモリ１３、表示コントローラ１
４、ビデオメモリ（ＶＲＡＭ）１５、およびＬＣＤなど
のフラットパネルディスプレイ１６を備えている。 【００１９】ＣＰＵ１１は、システム全体の制御を司る
ためのものであり、システムメモリ１３に格納された処
理対象のプログラムを実行する。ＣＰＵ１１としては、
３．３Ｖ／５Ｖ動作可能なもの、例えば、米インテル社
により製造販売されているマイクロプロセッサＳＬ Ｅ
ｎｈａｎｃｅｄ Ｉｎｔｅｌ４８６などが使用されてお
り、そのＣＰＵ１１には後述の電源コントローラ２３に
よって３．３Ｖの電源電圧が供給されている。このＣＰ
Ｕ１１のローカルバス１０Ａには、３２ビット幅のデー
タバス、３２ビット幅のアドレスバス、および各種ステ
ータス信号線などが定義されている。 【００２０】システムメモリ１３は、オペレーティング
システム、処理対象のアプリケーションプログラム、お
よびアプリケーションプログラムによって作成されたユ
ーザデータ等を格納する。このシステムメモリ１３は、
複数のメモリバンクから構成される内部メモリ及び増設
メモリからなっており、これらのメモリバンクにはいず
れかのタイプのＲＡＭチップが選択装着されている。こ
のシステムメモリ１３のメモリ構成の識別が本発明の特
徴とするところであり、これについては、図２以降を参
照して詳述する。 【００２１】レベルシフト用ゲートアレイ１２は、ＣＰ
Ｕローカルバス１０Ａ内に定義された３２ビットデータ
バスとシステムメモリ１３との間に接続されており、そ
の間を転送するデータ信号の電圧レベルを３．３Ｖから
５Ｖ、または５Ｖから３．３Ｖに変換する。データ信号
の電圧レベル変換は、レベルシフト用ゲートアレイ１２
内のバッファ回路によって実行される。また、ＣＰＵバ
スサイクルとシステムメモリ１３のリードアクセスサイ
クルとの非同期実行を可能にするために、バッファ回路
にはシステムメモリ１３からのリードデータをラッチす
るデータラッチ機能が設けられている。 【００２２】表示コントローラ１４は、ＳＴＮモノク
ロ、ＳＴＮカラー、またはＴＦＴカラーＬＣＤパネルな
どから構成されるフラットパネルディスプレイ１６を表
示制御するためのものであり、ＣＰＵローカルバス１０
Ａを介してＣＰＵ１１から表示データを受け取り、それ
をビデオメモリ（ＶＲＡＭ）１５に書き込む。 【００２３】システムバス１０Ｂには、ＢＩＯＳ ＲＯ
Ｍ１７、システムコントローラ１８、およびＩ／Ｏコン
トローラ１９が接続されている。ＢＩＯＳ ＲＯＭ１７
は、システムＢＩＯＳ（Ｂasic Ｉ／Ｏ Ｓystem ）を
格納するためのものであり、プログラム書き替えが可能
なようにフラッシュメモリによって構成されている。シ
ステムＢＩＯＳには、電源投入時に実行されるＩＲＴル
ーチン、各種Ｉ／Ｏデバイスを制御するためのデバイス
ドライバ、システム管理プログラム、およびセットアッ
ププログラムなどが含まれている。 【００２４】システムコントローラ１８は、ＣＰＵロー
カルバス１０Ａとシステムバス１０Ｂ間を接続するブリ
ッジ装置、およびシステム内の各種メモリを制御するメ
モリ制御ロジック等から構成されている。 【００２５】Ｉ／Ｏコントローラ１９は、シリアルポー
ト２０に接続されるＩ／Ｏ機器等の制御、およびパラレ
ルポート（プリンタポート）２１に接続されるプリンタ
／外部ＦＤＤ等の制御、および３．５インチの内蔵ＦＤ
Ｄ２２の制御を行なう。また、このＩ／Ｏコントローラ
１９には、直接メモリアクセス制御のためのＤＭＡコン
トローラが２個、割り込みコントローラ（ＰＩＣ；Ｐro
grammable Ｉnterrupt Ｃontroller ）が２個、シス
テムタイマ（ＰＩＴ；Ｐrogrammable Ｉnterval Ｔimer
）が１個、シリアルＩ／Ｏコントローラ（ＳＩＯ；Ｓ
erial Ｉnput／Ｏutput Ｃontroller ）が２個、フロッ
ピーディスクコントローラ（ＦＤＣ）が１個内蔵されて
いる。 【００２６】さらに、Ｉ／Ｏコントローラ１９には、電
源コントローラ（ＰＳＣ）２３とＣＰＵ１１との通信の
ために利用されるＩ／Ｏレジスタ群、およびパラレルポ
ート２１の環境設定のためのＩ／Ｏレジスタ群なども設
けられている。 【００２７】システムバス１０Ｂには、さらに、内蔵Ｈ
ＤＤ２４、リアルタイムクロック（ＲＴＣ）２５、キー
ボードコントローラ（ＫＢＣ）２６、ＰＣＭＣＩＡコン
トローラ２７、ＣＤ−ＲＯＭ３４、およびサウンドカー
ド３５が接続されている。 【００２８】リアルタイムクロック（ＲＴＣ）２５は、
独自の動作用電池を持つ時計モジュールであり、その電
池から常時電源が供給されるＣＭＯＳ構成のスタティッ
クＲＡＭ（ＣＭＯＳメモリと称する）を有している。こ
のＣＭＯＳメモリは、システム動作環境を示す環境設定
情報の保存等に利用される。 【００２９】キーボードコントローラ（ＫＢＣ）２６
は、コンピュータ本体に組み込まれている内蔵キーボー
ド２９を制御するためのものであり、内蔵キーボード２
９のキーマトリクスをスキャンして押下キーに対応する
信号を受けとり、それを所定のキーコード（スキャンコ
ード）に変換する。 【００３０】また、キーボードコントローラ２６は、オ
プション接続される外部キーボード３０を制御する機
能、および専用プロセッサ（ＩＰＳコントローラ）２８
を用いてポインティングステイック３１、およびマウス
３２を制御する機能を有している。ポインティングステ
イック３１は、内蔵キーボード２９のキーボードユニッ
トと一体化されて設けられている。 【００３１】ＰＣＭＣＩＡコントローラ２７は、オプシ
ョン装着されるＪＥＩＤＡ／ＰＣＭＣＩＡ仕様のＰＣカ
ード３３のアクセス制御を行う。サウンドカード２５は
ＰＣＭ音源、および音声信号のデジタル信号処理回路な
どを備えており、このサウンドカード２５にはライン入
力端子３６、ライン出力端子３７、ヘッドホン端子３
８、マイク端子３９、およびジョイスティック端子４０
が接続されている。 【００３２】いま、同実施例に係るパーソナルコンピュ
ータのシステムメモリ１３のメモリ構成として、図２に
示すようにｃ〜Ｅｄの１０タイプを想定し、かつ各メモ
リバンク（図２にはロウアドレスストローブ信号線（Ｒ
ＡＳ０〜ＲＡＳ５）により示されている）に装着される
ＲＡＭチップのタイプは、図３に示す（１）〜（３）の
３タイプの中のいずれかであると想定する。 【００３３】即ち、（１）〜（３）のＲＡＭチップは、
ローアドレスサイズ及びカラムアドレスサイズの少なく
とも一方が異なるものということになる。ここで、図４
及び図５を参照して同実施例の動作手順及び動作原理を
説明する。 【００３４】このＲＡＭチップ識別処理は、システムの
立ち上げ時等に実施されるものであり、まず検査対象の
メモリバンク（ＲＡＳｎ）をイネーブルにし、アクセス
可能な状態とする（図４のステップＳ１）。 【００３５】次に、アドレス"00000000H" に"5A5A5A5A
H" を書き込み（図４のステップＳ２）、引き続いてア
ドレス"00000400H" に"A5A5A5A5H" を書き込む（図４の
ステップＳ３）。なお、これらの書き込みは、カラムア
ドレスサイズが９であるＲＡＭチップを想定して行われ
る。 【００３６】同実施例のコンピュータシステムは、ダブ
ルワードアクセスを想定しているため、ＲＡＭチップの
タイプ（１）〜（３）それぞれのローアドレス及びカラ
ムアドレスの配置は図５に示すようになる。従って、ア
ドレス"00000400H" への書き込みの際、タイプ（３）の
ＲＡＭチップでは先頭の１ビットが欠損することにな
り、結果としてアドレス"00000000H" に書き込むことと
なる。 【００３７】ここで、アドレス"00000000H" に保持され
たデータを読み出して（図４のステップＳ４）、その内
容を検査する（図４のステップＳ５）。このメモリバン
クにＲＡＭチップが装着されていない場合には、"FFFFF
FFFH"が確認されることになり、その結果、このメモリ
バンクにはいずれのタイプのＲＡＭチップも装着されて
いないことが判明する（図４のステップＳ６）。 【００３８】また、"A5A5A5A5H" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭１ビ
ットが欠損したことを示しており、その結果、このメモ
リバンクにはタイプ（３）のＲＡＭチップが装着されて
いることが判明する（図４のステップＳ７）。 【００３９】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭１ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ（１）又はタイプ（２）のいずれかのＲＡＭ
チップが装着されていることが判明し、検査を継続す
る。 【００４０】即ち、今度はアドレス"00000000H" に"5A5
A5A5AH" を書き込み（図４のステップＳ８）、引き続い
てアドレス"00400000H" に"A5A5A5A5H" を書き込む（図
４のステップＳ９）。なお、これらの書き込みは、カラ
ムアドレスが１０であり、かつローアドレスサイズが１
１であるＲＡＭチップを想定して行われる。 【００４１】図５と同様に、ＲＡＭチップのタイプ
（１）〜（３）それぞれのローアドレス及びカラムアド
レスの配置は図６に示すようになり、従って、アドレ
ス"00400000H" への書き込みの際、タイプ（１）のＲＡ
Ｍチップでは先頭の１ビットが欠損することになり、結
果としてアドレス"00000000H" に書き込むこととなる。 【００４２】ここで、アドレス"00000000H" に保持され
たデータを読み出して（図４のステップＳ１０）、その
内容を検査する（図４のステップＳ１１）。このと
き、"A5A5A5A5H" が確認された場合には、アドレス"004
00000H" への書き込みの際、先頭１ビットが欠損したこ
とを示しており、その結果、このメモリバンクにはタイ
プ（１）のＲＡＭチップが装着されていることが判明す
る（図４のステップＳ１２）。 【００４３】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00400000H" への書き込みの際、先頭１ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ（２）のＲＡＭチップが装着されていること
が判明する（図４のステップＳ１３）。 【００４４】これにより、検査対象のメモリバンクのＲ
ＡＭチップの装着有無と、装着されたＲＡＭチップのタ
イプとが識別されることになる。また、このＲＡＭチッ
プ識別処理は、すべてのメモリバンクについて行われ
（図４のステップＳ１４）、この結果、このコンピュー
タシステムのシステムメモリ１３のメモリ構成が、図２
に示す構成の中のいずれの構成であるのかを判別できる
ことになる。 【００４５】以上のように、同実施例のシステムにおい
ては、システムメモリ１３のメモリ構成を決め打ちで特
定するようなことなしに動的に判別可能となり、より多
くの構成パターンをサポートできることになる。 【００４６】 【発明の効果】以上詳記したように本発明によれば、内
部メモリ及び増設メモリを構成する複数のメモリバンク
それぞれのＲＡＭチップの装着有無及び装着されたＲＡ
Ｍチップのタイプが判定可能となり、内部メモリ及び増
設メモリのメモリ構成を自動的に認識することができる
ことになる。従って、コンピュータシステムは、より多
くのシステムメモリの構成パターンをサポートできるこ
とになる。
【図面の簡単な説明】
【図１】本発明の実施例に係るパーソナルコンピュータ
のシステム構成を示す図。 【図２】同実施例に係るパーソナルコンピュータに想定
されるシステムメモリの構成パターンを示す図。 【図３】同実施例に係るパーソナルコンピュータの各メ
モリバンクに装着されるＲＡＭチップの構成パターンを
示す図。 【図４】同実施例に係るパーソナルコンピュータの動作
手順を説明するためのフローチャート。 【図５】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【図６】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【符号の説明】 １１…ＣＰＵ、１３…システムメモリ、２５…ＲＴＣ。
のシステム構成を示す図。 【図２】同実施例に係るパーソナルコンピュータに想定
されるシステムメモリの構成パターンを示す図。 【図３】同実施例に係るパーソナルコンピュータの各メ
モリバンクに装着されるＲＡＭチップの構成パターンを
示す図。 【図４】同実施例に係るパーソナルコンピュータの動作
手順を説明するためのフローチャート。 【図５】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【図６】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【符号の説明】 １１…ＣＰＵ、１３…システムメモリ、２５…ＲＴＣ。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/06
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 内部メモリ及び増設メモリが複数のメモ
リバンクにより構成されるコンピュータシステムであっ
て、これらのメモリバンクそれぞれに異なるタイプのＲ
ＡＭチップを装着可能なコンピュータシステムのＲＡＭ
チップ識別方式において、 上記メモリバンクそれぞれのＲＡＭチップの装着有無及
び装着されたＲＡＭチップのタイプを判定する判定手段
と、前記判定手段 の判定結果に基づいて上記内部メモリ及び
増設メモリのメモリ構成を認識する手段とを具備し、前記判定手段は、いずれのローアドレスサイズ又はカラ
ムアドレスサイズを有するＲＡＭチップにおいても書き
込み可能な第１のアドレスに対して第１のデータの書き
込みを実施し、この書き込み終了後に所定サイズ以上の
ローアドレスサイズ又はカラムアドレスサイズを有する
ＲＡＭチップのみ書き込み可能で、かつ所定サイズのロ
ーアドレスサイズ又はカラムアドレスサイズを有しない
ＲＡＭチップについては、上位アドレスの欠損によって
上記第１のアドレスが指定されるような第２のアドレス
に対して第２のデータの書き込みを実施し、上記第１及
び第２のデータの書き込み終了後に上記第１のアドレス
に保持されたデータを読み出して、その読み出されたデ
ータの内容からＲＡＭチップの装着有無及び装着された
ＲＡＭチップのローアドレスサイズ並びにカラムアドレ
スサイズの少なくとも一方を検出する手段を含む ことを
特徴とするＲＡＭチップ識別方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04449995A JP3447835B2 (ja) | 1995-03-03 | 1995-03-03 | Ｒａｍチップ識別方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04449995A JP3447835B2 (ja) | 1995-03-03 | 1995-03-03 | Ｒａｍチップ識別方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241245A JPH08241245A (ja) | 1996-09-17 |
| JP3447835B2 true JP3447835B2 (ja) | 2003-09-16 |
Family
ID=12693254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04449995A Expired - Fee Related JP3447835B2 (ja) | 1995-03-03 | 1995-03-03 | Ｒａｍチップ識別方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447835B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000222283A (ja) | 1999-02-02 | 2000-08-11 | Fujitsu Ltd | 配線基板及び配線基板を備えた電子機器 |
-
1995
- 1995-03-03 JP JP04449995A patent/JP3447835B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08241245A (ja) | 1996-09-17 |
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