JP3443694B2 - エミュレーション時のレジスタモニタ方法 - Google Patents
エミュレーション時のレジスタモニタ方法Info
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- JP3443694B2 JP3443694B2 JP29234794A JP29234794A JP3443694B2 JP 3443694 B2 JP3443694 B2 JP 3443694B2 JP 29234794 A JP29234794 A JP 29234794A JP 29234794 A JP29234794 A JP 29234794A JP 3443694 B2 JP3443694 B2 JP 3443694B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、エミュレーション時に
コンピュータシステム内のレジスタをモニタする方法に
関する。
コンピュータシステム内のレジスタをモニタする方法に
関する。
【０００２】インサーキット・エミュレータは、マイク
ロコンピュータ等のコンピュータシステムのソフトウェ
アをテストまたはデバッグしたり、ハードウェアの動作
をチェックする場合に使われている。この種のエミュレ
ーションでは、エミュレーションの対象となるコンピュ
ータシステムつまりターゲット・システムでプログラム
（ターゲット・プログラム）を実行し、その実行途中で
トレース機能により任意の実行情報のパターンを検出し
たり、ブレイク機能によりターゲット・プログラムを所
望のブレイク・ポイントで中断させてシステム内の各部
の状態を調べたりして、ターゲット・システムをソフト
ウェア的またはハードウェア的にチェックないしデバッ
グするようにしている。
ロコンピュータ等のコンピュータシステムのソフトウェ
アをテストまたはデバッグしたり、ハードウェアの動作
をチェックする場合に使われている。この種のエミュレ
ーションでは、エミュレーションの対象となるコンピュ
ータシステムつまりターゲット・システムでプログラム
（ターゲット・プログラム）を実行し、その実行途中で
トレース機能により任意の実行情報のパターンを検出し
たり、ブレイク機能によりターゲット・プログラムを所
望のブレイク・ポイントで中断させてシステム内の各部
の状態を調べたりして、ターゲット・システムをソフト
ウェア的またはハードウェア的にチェックないしデバッ
グするようにしている。
【０００３】この種のエミュレータの多くは、ブレイク
・ポイントでシステム内の各部の状態を調べるために、
ターゲット・システム内の主要なレジスタ（たとえばア
キュムレータレジスタやメモリＩ／Ｏレジスタ等）の内
容または情報をスキャン・パス方式で読み出すようにし
ている。
・ポイントでシステム内の各部の状態を調べるために、
ターゲット・システム内の主要なレジスタ（たとえばア
キュムレータレジスタやメモリＩ／Ｏレジスタ等）の内
容または情報をスキャン・パス方式で読み出すようにし
ている。
【０００４】図４〜図６につきスキャン・パス方式を説
明する。図４において、ターゲット・システム１００は
たとえばマイクロプロセッサまたはＤＳＰ（ディジタル
シグナルプロセッサ）であり、内部には様々なレジスタ
が各部に分散して配置されている。これら各種レジスタ
のうち、システムの要部を構成するレジスタ、たとえば
アドレス系のレジスタや制御系のレジスタ、およびアキ
ュムレータレジスタやメモリＩ／Ｏレジスタ等のように
プログラムの命令でそのレジスタ名を指定してそこにデ
ータを書き込みまたはそこからデータを読み出せるよう
なデータ系のレジスタ（Ｉ／Ｏレジスタ）がスキャン・
パス，，，…に組み込まれる。
明する。図４において、ターゲット・システム１００は
たとえばマイクロプロセッサまたはＤＳＰ（ディジタル
シグナルプロセッサ）であり、内部には様々なレジスタ
が各部に分散して配置されている。これら各種レジスタ
のうち、システムの要部を構成するレジスタ、たとえば
アドレス系のレジスタや制御系のレジスタ、およびアキ
ュムレータレジスタやメモリＩ／Ｏレジスタ等のように
プログラムの命令でそのレジスタ名を指定してそこにデ
ータを書き込みまたはそこからデータを読み出せるよう
なデータ系のレジスタ（Ｉ／Ｏレジスタ）がスキャン・
パス，，，…に組み込まれる。
【０００５】図５に、スキャン・パスに組み込まれるレ
ジスタの構成を示す。一例として、図示のレジスタは４
ビット構成としている。この種レジスタの各ビット要素
は、図６に示すようにシリアル・スキャン可能なマスタ
ースレーブ型のラッチ回路（フリップフロップ）ＦＦ0
〜ＦＦ3 から構成されている。
ジスタの構成を示す。一例として、図示のレジスタは４
ビット構成としている。この種レジスタの各ビット要素
は、図６に示すようにシリアル・スキャン可能なマスタ
ースレーブ型のラッチ回路（フリップフロップ）ＦＦ0
〜ＦＦ3 から構成されている。
【０００６】図６において、各段（桁）のフリップフロ
ップＦＦi はデータの取り込みを行うマスタ・ラッチ回
路ＬM とデータを保持するスレーブ・ラッチ回路ＬS と
からなる。
ップＦＦi はデータの取り込みを行うマスタ・ラッチ回
路ＬM とデータを保持するスレーブ・ラッチ回路ＬS と
からなる。
【０００７】通常モードにおいて、マスタ・ラッチ回路
ＬM における入力データの確定およびスレーブ・ラッチ
回路ＬS における出力データの変化は、それぞれの入力
ゲート回路ＧM ，ＧS に与えられる互いに位相のずれた
マスタ・クロックMCLOCKおよびスレーブ・クロックSCLO
CKに同期して行われる。したがって、マスタ・ラッチ回
路ＬM にデータが取り込まれている時、スレーブ・ラッ
チ回路ＬS は１つ前のサイクルのデータを保持して出力
し、マスタ・ラッチ回路ＬM のデータ取り込み口（ゲー
ト回路ＧM ）が閉まるのと同時にスレーブ・ラッチ回路
ＬS のデータ取り込み口（ゲート回路ＧS ）が開いてマ
スタ側からのデータを取り込み、出力データを更新する
ようになっている。なお、通常モードでは、マスタ・ラ
ッチ回路ＬM の他方（スキャン用）の入力ゲート回路Ｇ
T は閉じている。したがって、図５のレジスタはパラレ
ルＩＮ・パラレルＯＵＴ型のレジスタとして動作する。
ＬM における入力データの確定およびスレーブ・ラッチ
回路ＬS における出力データの変化は、それぞれの入力
ゲート回路ＧM ，ＧS に与えられる互いに位相のずれた
マスタ・クロックMCLOCKおよびスレーブ・クロックSCLO
CKに同期して行われる。したがって、マスタ・ラッチ回
路ＬM にデータが取り込まれている時、スレーブ・ラッ
チ回路ＬS は１つ前のサイクルのデータを保持して出力
し、マスタ・ラッチ回路ＬM のデータ取り込み口（ゲー
ト回路ＧM ）が閉まるのと同時にスレーブ・ラッチ回路
ＬS のデータ取り込み口（ゲート回路ＧS ）が開いてマ
スタ側からのデータを取り込み、出力データを更新する
ようになっている。なお、通常モードでは、マスタ・ラ
ッチ回路ＬM の他方（スキャン用）の入力ゲート回路Ｇ
T は閉じている。したがって、図５のレジスタはパラレ
ルＩＮ・パラレルＯＵＴ型のレジスタとして動作する。
【０００８】スキャン・パス・モードになると、マスタ
・クロックMCLOCKの供給が止まってゲート回路ＧM が閉
じ、その代わりにテスト・クロックTCLOCKがゲート回路
ＧTに供給される。これにより、マスタ・ラッチ回路ＬM
にはテスト・クロックTCLOCKに同期してスキャン・イ
ン入力端子からのデータが取り込まれ、次にスレーブ・
クロックSCLOCKに同期してこのデータがスレーブ・ラッ
チ回路ＬS に取り込まれ次段のフリップフロップＦＦi+
1 へ出力される。このようにして、スキャン・パス・モ
ードでは、図５のレジスタが、シリアルＩＮ・シリアル
ＯＵＴ型のレジスタとして動作する。
・クロックMCLOCKの供給が止まってゲート回路ＧM が閉
じ、その代わりにテスト・クロックTCLOCKがゲート回路
ＧTに供給される。これにより、マスタ・ラッチ回路ＬM
にはテスト・クロックTCLOCKに同期してスキャン・イ
ン入力端子からのデータが取り込まれ、次にスレーブ・
クロックSCLOCKに同期してこのデータがスレーブ・ラッ
チ回路ＬS に取り込まれ次段のフリップフロップＦＦi+
1 へ出力される。このようにして、スキャン・パス・モ
ードでは、図５のレジスタが、シリアルＩＮ・シリアル
ＯＵＴ型のレジスタとして動作する。
【０００９】上記したように、スキャン・パスに組み込
まれる各レジスタは、通常モードではデータをパラレル
に入出力し、スキャン・パス・モードではデータをシリ
アルに入出力するように構成されている。
まれる各レジスタは、通常モードではデータをパラレル
に入出力し、スキャン・パス・モードではデータをシリ
アルに入出力するように構成されている。
【００１０】一般に、１つのコンピュータシステム内に
は複数本のスキャン・パスが設けられ、各スキャン・パ
ス上に１つまたは複数のレジスタがシリアルに接続され
る。たとえば、図４に示すターゲット・システム１００
では、第１のスキャン・パス上に２つのレジスタＲA
1，ＲA2がシリアルに接続され、第２のスキャン・パス
上に３つのレジスタＲB1，ＲB2，ＲB3がシリアルに接
続され、第３のスキャン・パス上に２つのレジスタＲ
C1，ＲC2がシリアルに接続される。各スキャン・パス
，，，…の両端はマルチプレクサ１０２，１０４
およびデータ入出力端子１０６，１０８を介してエミュ
レータ１１０に接続される。なお、図４に示すスキャン
・パスおよびレジスタの個数、配置は説明のための一例
にすぎない。
は複数本のスキャン・パスが設けられ、各スキャン・パ
ス上に１つまたは複数のレジスタがシリアルに接続され
る。たとえば、図４に示すターゲット・システム１００
では、第１のスキャン・パス上に２つのレジスタＲA
1，ＲA2がシリアルに接続され、第２のスキャン・パス
上に３つのレジスタＲB1，ＲB2，ＲB3がシリアルに接
続され、第３のスキャン・パス上に２つのレジスタＲ
C1，ＲC2がシリアルに接続される。各スキャン・パス
，，，…の両端はマルチプレクサ１０２，１０４
およびデータ入出力端子１０６，１０８を介してエミュ
レータ１１０に接続される。なお、図４に示すスキャン
・パスおよびレジスタの個数、配置は説明のための一例
にすぎない。
【００１１】エミュレーションにおいて、ターゲット・
システム１００のプログラムを所定のブレイク・ポイン
トで止めると、その時点のシステム状態を表す情報がレ
ジスタＲA1，ＲA2……に保持されている。エミュレータ
１１０は、マルチプレクサ１０２，１０４を切り替えて
スキャン・パス，，，…を順次選択し、選択した
スキャン・パス上の各レジスタにテスト・クロックTCLO
CKとスレーブ・クロックSCLOCKを供給して、上記のよう
に各レジスタの内容をスキャン・パス上でシリアルに移
動させて順次ターゲット・システム１００の外に読み出
して取り込む。エミュレータ１１０は、各スキャン・パ
ス上にどのレジスタがどの順位で位置しているのかを予
め知っているため、各スキャン・パスから取り込んだ一
連のシリアルデータを各レジスタ毎に分離し、ブレイク
・ポイントでの各レジスタの内容（情報）をディスプレ
イ１１２の画面に表示する。
システム１００のプログラムを所定のブレイク・ポイン
トで止めると、その時点のシステム状態を表す情報がレ
ジスタＲA1，ＲA2……に保持されている。エミュレータ
１１０は、マルチプレクサ１０２，１０４を切り替えて
スキャン・パス，，，…を順次選択し、選択した
スキャン・パス上の各レジスタにテスト・クロックTCLO
CKとスレーブ・クロックSCLOCKを供給して、上記のよう
に各レジスタの内容をスキャン・パス上でシリアルに移
動させて順次ターゲット・システム１００の外に読み出
して取り込む。エミュレータ１１０は、各スキャン・パ
ス上にどのレジスタがどの順位で位置しているのかを予
め知っているため、各スキャン・パスから取り込んだ一
連のシリアルデータを各レジスタ毎に分離し、ブレイク
・ポイントでの各レジスタの内容（情報）をディスプレ
イ１１２の画面に表示する。
【００１２】
【発明が解決しようとする課題】ところで、コンピュー
タシステムのカスタム設計では、システム主要部はコア
としてメーカ側で設計し、残りをカスタマに開放してい
る。この場合、上記したようにコア内部の各レジスタは
いずれかのスキャン・パス上に組み入れられる。一方
で、カスタマがコア外部のレジスタＲx をシステム要素
の１つとして採用し（図４）、かつエミュレーション時
にそのレジスタ内容をモニタしたいと望むことがある。
通常は複数個のＩ／Ｏレジスタがコア外部に用意されて
おり、その中のどれが選ばれるかはカスタマ次第であ
る。
タシステムのカスタム設計では、システム主要部はコア
としてメーカ側で設計し、残りをカスタマに開放してい
る。この場合、上記したようにコア内部の各レジスタは
いずれかのスキャン・パス上に組み入れられる。一方
で、カスタマがコア外部のレジスタＲx をシステム要素
の１つとして採用し（図４）、かつエミュレーション時
にそのレジスタ内容をモニタしたいと望むことがある。
通常は複数個のＩ／Ｏレジスタがコア外部に用意されて
おり、その中のどれが選ばれるかはカスタマ次第であ
る。
【００１３】従来は、そのようなカスタマからの仕様要
求があると、選択されたコア外部のＩ／ＯレジスタＲx
をいずれかのスキャン・パスに組み入れ、エミュレーシ
ョン時にはそのスキャン・パス上にあるコア内部のレジ
スタと一緒に該レジスタＲxの内容をシリアルにスキャ
ンして読み出すようにしていた。
求があると、選択されたコア外部のＩ／ＯレジスタＲx
をいずれかのスキャン・パスに組み入れ、エミュレーシ
ョン時にはそのスキャン・パス上にあるコア内部のレジ
スタと一緒に該レジスタＲxの内容をシリアルにスキャ
ンして読み出すようにしていた。
【００１４】しかし、コア外部のレジスタＲx をスキャ
ン・パスに組み入れるとなると、このレジスタＲx をも
シリアル・スキャン可能なマスタースレーブ型のラッチ
回路からなるレジスタ構成にしなければならないだけで
なく、このレジスタＲx を追加されるスキャン・パス上
でレジスタの配置パターンないしレイアウトが変わるた
め、エミュレータ１１０側のソフトウェアを変更しなけ
ればならなくなる。しかも、カスタマの要求仕様毎にい
ずれかのスキャン・パス上でレジスタ配置パターンが任
意に変わるため、その都度エミュレータ側のソフトウェ
アを変更または開発しなければならず、設計効率が低い
という問題があった。
ン・パスに組み入れるとなると、このレジスタＲx をも
シリアル・スキャン可能なマスタースレーブ型のラッチ
回路からなるレジスタ構成にしなければならないだけで
なく、このレジスタＲx を追加されるスキャン・パス上
でレジスタの配置パターンないしレイアウトが変わるた
め、エミュレータ１１０側のソフトウェアを変更しなけ
ればならなくなる。しかも、カスタマの要求仕様毎にい
ずれかのスキャン・パス上でレジスタ配置パターンが任
意に変わるため、その都度エミュレータ側のソフトウェ
アを変更または開発しなければならず、設計効率が低い
という問題があった。
【００１５】本発明は、かかる問題点に鑑みてなされた
もので、エミュレータ側のソフトウェアを変更すること
なくエミュレーションを受けるコンピュータシステム内
の種々のレジスタの読み出しを行えるようにした方法を
提供することを目的とする。
もので、エミュレータ側のソフトウェアを変更すること
なくエミュレーションを受けるコンピュータシステム内
の種々のレジスタの読み出しを行えるようにした方法を
提供することを目的とする。
【００１６】本発明の別の目的は、コンピュータシステ
ム内のスキャン・パス上に接続されていないレジスタに
対してエミュレータからの読み出しまたは書き込みを行
えるようにした方法を提供することにある。
ム内のスキャン・パス上に接続されていないレジスタに
対してエミュレータからの読み出しまたは書き込みを行
えるようにした方法を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１のエミュレーション時のレジスタモニ
タ方法は、第１のレジスタを有する信号処理コア部と第
２のレジスタを有する周辺回路部とを有する集積回路に
おけるエミュレータを用いたエミュレーション時のレジ
スタモニタ方法であって、上記信号処理コア部における
プログラムの実行を停止する段階と、データのシリアル
転送のためにスキャン・パスの間に上記信号処理コア部
に属する上記第１のレジスタを上記エミュレータに接続
する段階と、上記集積回路の試験の間に、上記信号処理
コア部の内部のプログラム実行制御回路の制御の下に、
上記信号処理コア部の外部の上記第２のレジスタから上
記信号処理コア部の内部の上記第１のレジスタにバスを
介しての並列的なレジスタ間転送によってデータを転送
する段階と、その後、上記第１のレジスタをスキャンす
ることによって上記第２のレジスタの内容が上記エミュ
レータに読み出される段階とを有する。
に、本発明の第１のエミュレーション時のレジスタモニ
タ方法は、第１のレジスタを有する信号処理コア部と第
２のレジスタを有する周辺回路部とを有する集積回路に
おけるエミュレータを用いたエミュレーション時のレジ
スタモニタ方法であって、上記信号処理コア部における
プログラムの実行を停止する段階と、データのシリアル
転送のためにスキャン・パスの間に上記信号処理コア部
に属する上記第１のレジスタを上記エミュレータに接続
する段階と、上記集積回路の試験の間に、上記信号処理
コア部の内部のプログラム実行制御回路の制御の下に、
上記信号処理コア部の外部の上記第２のレジスタから上
記信号処理コア部の内部の上記第１のレジスタにバスを
介しての並列的なレジスタ間転送によってデータを転送
する段階と、その後、上記第１のレジスタをスキャンす
ることによって上記第２のレジスタの内容が上記エミュ
レータに読み出される段階とを有する。
【００１８】また、本発明の第２のエミュレーション時
のレジスタモニタ方法は、第１のレジスタを有する信号
処理コア部と第２のレジスタを有する周辺回路部とを有
する集積回路におけるエミュレータを用いたエミュレー
ション時のレジスタモニタ方法であって、上記信号処理
コア部におけるプログラムの実行を停止する段階と、デ
ータのシリアル転送のためにスキャン・パスの間に上記
信号処理コア部に属する上記第１のレジスタを上記エミ
ュレータに接続する段階と、上記第１のレジスタに対し
てスキャン・パスを介してエミュレータからデータをシ
リアルに転送する段階と、上記集積回路の試験の間に、
上記信号処理コア部の内部のプログラム実行制御回路の
制御の下に、上記信号処理コア部の内部の上記第１のレ
ジスタから上記信号処理コア部の外部の上記第２のレジ
スタにバスを介しての並列的なレジスタ間転送によって
データを転送する段階とを有し、それにより上記エミュ
レータから上記第２のレジスタにデータが書き込まれ
る。
のレジスタモニタ方法は、第１のレジスタを有する信号
処理コア部と第２のレジスタを有する周辺回路部とを有
する集積回路におけるエミュレータを用いたエミュレー
ション時のレジスタモニタ方法であって、上記信号処理
コア部におけるプログラムの実行を停止する段階と、デ
ータのシリアル転送のためにスキャン・パスの間に上記
信号処理コア部に属する上記第１のレジスタを上記エミ
ュレータに接続する段階と、上記第１のレジスタに対し
てスキャン・パスを介してエミュレータからデータをシ
リアルに転送する段階と、上記集積回路の試験の間に、
上記信号処理コア部の内部のプログラム実行制御回路の
制御の下に、上記信号処理コア部の内部の上記第１のレ
ジスタから上記信号処理コア部の外部の上記第２のレジ
スタにバスを介しての並列的なレジスタ間転送によって
データを転送する段階とを有し、それにより上記エミュ
レータから上記第２のレジスタにデータが書き込まれ
る。
【００１９】本発明のエミュレーション時のレジスタモ
ニタ方法においては、更に、上記プログラム実行制御回
路に命令を供給するために、上記信号処理コア部の内部
の命令レジスタをスキャン・パスの１つに接続する段階
と、上記スキャン・パスを介して上記命令レジスタに第
１又は第２のデータ転送命令を供給する段階とを有し、
上記第１又は第２のデータ転送命令が実行されることに
よって上記バスを介しての並列的なレジスタ間転送が行
われて上記第２のレジスタから上記第１のレジスタへ又
は上記第１のレジスタから上記第２のレジスタへデータ
が転送される。
ニタ方法においては、更に、上記プログラム実行制御回
路に命令を供給するために、上記信号処理コア部の内部
の命令レジスタをスキャン・パスの１つに接続する段階
と、上記スキャン・パスを介して上記命令レジスタに第
１又は第２のデータ転送命令を供給する段階とを有し、
上記第１又は第２のデータ転送命令が実行されることに
よって上記バスを介しての並列的なレジスタ間転送が行
われて上記第２のレジスタから上記第１のレジスタへ又
は上記第１のレジスタから上記第２のレジスタへデータ
が転送される。
【００２０】
【作用】第１のエミュレーション時のレジスタモニタ方
法では、ターゲット・プログラムの実行がブレイク・ポ
イント等で停止すると、エミュレータは、先ず各スキャ
ン・パス上のレジスタを順次シリアルにスキャンして読
み出す。そして、バスを介した並列的なレジスタ間転送
によって、信号処理コア部の外部の周辺回路部の第２の
レジスタから信号処理コア部の第１のレジスタにデータ
が転送される。エミュレータが第１のレジスタの内容を
スキャンすることによって、スキャン・パスに直接接続
されていない周辺回路部の第２のレジスタのデータが読
み出される。この第２のレジスタから第１のレジスタへ
のデータの転送は、エミュレータがスキャン・パスを介
して信号処理コア部の命令レジスタに第１のデータ転送
命令をセットし、その第１のデータ転送命令が実行され
ることで実現される。
法では、ターゲット・プログラムの実行がブレイク・ポ
イント等で停止すると、エミュレータは、先ず各スキャ
ン・パス上のレジスタを順次シリアルにスキャンして読
み出す。そして、バスを介した並列的なレジスタ間転送
によって、信号処理コア部の外部の周辺回路部の第２の
レジスタから信号処理コア部の第１のレジスタにデータ
が転送される。エミュレータが第１のレジスタの内容を
スキャンすることによって、スキャン・パスに直接接続
されていない周辺回路部の第２のレジスタのデータが読
み出される。この第２のレジスタから第１のレジスタへ
のデータの転送は、エミュレータがスキャン・パスを介
して信号処理コア部の命令レジスタに第１のデータ転送
命令をセットし、その第１のデータ転送命令が実行され
ることで実現される。
【００２１】第２のエミュレーション時のレジスタモニ
タ方法では、ターゲット・プログラムの実行がブレイク
・ポイント等で停止すると、エミュレータは、先ず各ス
キャン・パス上のレジスタを順次シリアルにスキャンし
て読み出す。また、スキャン・パス上の信号処理コア部
の第１のレジスタに所定のデータをセットする。そし
て、パスを介した並列的なレジスタ間転送によって、信
号処理コア部の内部の第１のレジスタから信号処理コア
部の外部の周辺回路部の第２のレジスタにデータが転送
される。この並列的なレジスタ間転送によって、スキャ
ン・パスに直接接続されていない周辺回路部の第２のレ
ジスタにデータが書き込まれる。この第１のレジスタか
ら第２のレジスタへのデータの転送は、エミュレータが
スキャン・パスを介して信号処理コア部の命令レジスタ
に第２のデータ転送命令をセットし、その第２のデータ
転送命令が実行されることで実現される。
タ方法では、ターゲット・プログラムの実行がブレイク
・ポイント等で停止すると、エミュレータは、先ず各ス
キャン・パス上のレジスタを順次シリアルにスキャンし
て読み出す。また、スキャン・パス上の信号処理コア部
の第１のレジスタに所定のデータをセットする。そし
て、パスを介した並列的なレジスタ間転送によって、信
号処理コア部の内部の第１のレジスタから信号処理コア
部の外部の周辺回路部の第２のレジスタにデータが転送
される。この並列的なレジスタ間転送によって、スキャ
ン・パスに直接接続されていない周辺回路部の第２のレ
ジスタにデータが書き込まれる。この第１のレジスタか
ら第２のレジスタへのデータの転送は、エミュレータが
スキャン・パスを介して信号処理コア部の命令レジスタ
に第２のデータ転送命令をセットし、その第２のデータ
転送命令が実行されることで実現される。
【００２２】
【実施例】以下、図１〜図３を参照して本発明の実施例
を説明する。
を説明する。
【００２３】図１および図２は本発明の一実施例におい
てエミュレーションを受けるコンピュータシステムたと
えばＤＳＰの内部の主要な構成のブロック図であり、図
１はデータ記憶部および演算部の構成を示し、図２はプ
ログラム記憶部および制御部の構成を示す。なお、本実
施例においても、図４に示すようにして、このＤＳＰが
ターゲット・システムとしてエミュレータ１１０に接続
される。
てエミュレーションを受けるコンピュータシステムたと
えばＤＳＰの内部の主要な構成のブロック図であり、図
１はデータ記憶部および演算部の構成を示し、図２はプ
ログラム記憶部および制御部の構成を示す。なお、本実
施例においても、図４に示すようにして、このＤＳＰが
ターゲット・システムとしてエミュレータ１１０に接続
される。
【００２４】図１において、このＤＳＰには、互いに独
立した２本のデータバス（Ｄ−ＢＵＳ１０，Ｃ−ＢＵＳ
１２）が設けられ、これらのバスに図示のようにデータ
メモリ（Ｄ−ＭＥＭ）１４，係数メモリ（Ｃ−ＭＥＭ）
１６、算術論理演算ユニット（ＡＬＵ）１８および積和
演算器（ＭＡＣ）２０が接続されている。
立した２本のデータバス（Ｄ−ＢＵＳ１０，Ｃ−ＢＵＳ
１２）が設けられ、これらのバスに図示のようにデータ
メモリ（Ｄ−ＭＥＭ）１４，係数メモリ（Ｃ−ＭＥＭ）
１６、算術論理演算ユニット（ＡＬＵ）１８および積和
演算器（ＭＡＣ）２０が接続されている。
【００２５】Ｄ−ＭＥＭ１４およびＣ−ＭＥＭ１６は、
たとえばＳＲＡＭ（Static RandamAccess Memory)から
なる。Ｄ−ＭＥＭ１４は積和演算その他の演算に用いる
データおよび演算結果のデータを蓄積する。Ｃ−ＭＥＭ
１６は積和演算のための係数データを蓄積する。
たとえばＳＲＡＭ（Static RandamAccess Memory)から
なる。Ｄ−ＭＥＭ１４は積和演算その他の演算に用いる
データおよび演算結果のデータを蓄積する。Ｃ−ＭＥＭ
１６は積和演算のための係数データを蓄積する。
【００２６】Ｄ−ＭＥＭ１４およびＣ−ＭＥＭ１６に
は、アドレスレジスタ２２，２４、制御レジスタ２６，
２８およびＩ／Ｏレジスタ３０，３２が接続されてい
る。アドレスレジスタ２２，２４には、メモリアクセス
（書き込み、読み出し）におけるアドレッシングのため
のアドレス情報が格納される。制御レジスタ２６，２８
には、メモリアクセスにおける制御信号（たとえばライ
ト信号、リード信号等）が格納される。Ｉ／Ｏレジスタ
３０，３２には、それぞれのメモリ（Ｄ−ＭＥＭ１４，
Ｃ−ＭＥＭ１６）に書き込まれるデータまたは読み出さ
れたデータが格納される。Ｄ−ＭＥＭ１４のＩ／Ｏレジ
スタ３０はＤ−ＢＵＳ１０に接続され、Ｃ−ＭＥＭ１６
のＩ／Ｏレジスタ３２はＣ−ＢＵＳ１２に接続されてい
る。
は、アドレスレジスタ２２，２４、制御レジスタ２６，
２８およびＩ／Ｏレジスタ３０，３２が接続されてい
る。アドレスレジスタ２２，２４には、メモリアクセス
（書き込み、読み出し）におけるアドレッシングのため
のアドレス情報が格納される。制御レジスタ２６，２８
には、メモリアクセスにおける制御信号（たとえばライ
ト信号、リード信号等）が格納される。Ｉ／Ｏレジスタ
３０，３２には、それぞれのメモリ（Ｄ−ＭＥＭ１４，
Ｃ−ＭＥＭ１６）に書き込まれるデータまたは読み出さ
れたデータが格納される。Ｄ−ＭＥＭ１４のＩ／Ｏレジ
スタ３０はＤ−ＢＵＳ１０に接続され、Ｃ−ＭＥＭ１６
のＩ／Ｏレジスタ３２はＣ−ＢＵＳ１２に接続されてい
る。
【００２７】これらＤ−ＭＥＭ１４およびＣ−ＭＥＭ１
６の回りのアドレスレジスタ２２，２４、制御レジスタ
２６，２８およびＩ／Ｏレジスタ３０，３２は、各々が
シリアル・スキャン可能なマスタースレーブ型のラッチ
回路からなるレジスタ構成を有しており、点線で示すよ
うに１本のスキャン・パス（説明の便宜上とする）
上で互いにシリアルに接続されている。
６の回りのアドレスレジスタ２２，２４、制御レジスタ
２６，２８およびＩ／Ｏレジスタ３０，３２は、各々が
シリアル・スキャン可能なマスタースレーブ型のラッチ
回路からなるレジスタ構成を有しており、点線で示すよ
うに１本のスキャン・パス（説明の便宜上とする）
上で互いにシリアルに接続されている。
【００２８】ＡＬＵ１８は、任意の算術演算および論理
演算を行う演算器であり、アキュムレータ(ALU-ACC) １
８ａを内蔵している。ＭＡＣ２０は、専ら積和演算を行
う演算器であり、乗算器（図示せず）およびアキュムレ
ータ(MAC-ACC) ２０ａを内蔵している。このように２つ
の演算器（ＡＬＵ１８，ＭＡＣ２０）が備えられている
ため、たとえばＡＬＵ１８で加算を行いながらＭＡＣ２
０で畳み込みを行うというような並列処理が可能となっ
ている。
演算を行う演算器であり、アキュムレータ(ALU-ACC) １
８ａを内蔵している。ＭＡＣ２０は、専ら積和演算を行
う演算器であり、乗算器（図示せず）およびアキュムレ
ータ(MAC-ACC) ２０ａを内蔵している。このように２つ
の演算器（ＡＬＵ１８，ＭＡＣ２０）が備えられている
ため、たとえばＡＬＵ１８で加算を行いながらＭＡＣ２
０で畳み込みを行うというような並列処理が可能となっ
ている。
【００２９】ＡＬＵ１８およびＭＡＣ２０にそれぞれ内
蔵されているアキュムレータ（ALU-ACC)１８ａ，(MAC-A
CC) ２０ａも、各々がシリアル・スキャン可能なマスタ
ースレーブ型のラッチ回路からなるレジスタ構成を有し
ており、点線で示すように同一のスキャン・パス（説
明の便宜上とする）上で互いにシリアルに接続されて
いる。
蔵されているアキュムレータ（ALU-ACC)１８ａ，(MAC-A
CC) ２０ａも、各々がシリアル・スキャン可能なマスタ
ースレーブ型のラッチ回路からなるレジスタ構成を有し
ており、点線で示すように同一のスキャン・パス（説
明の便宜上とする）上で互いにシリアルに接続されて
いる。
【００３０】図２において、このＤＳＰのプログラムメ
モリ（Ｐ−ＭＥＭ）４０は、たとえばＳＲＡＭからな
り、これにアドレスレジスタ４２、制御レジスタ４４お
よびＩ／Ｏレジスタ４６が接続されている。アドレスレ
ジスタ４２には、メモリアクセス（書き込み、読み出
し）におけるアドレッシングのためのアドレス情報が格
納される。制御レジスタ４４には、メモリアクセスにお
ける制御信号（たとえばライト信号Ｗ、リード信号Ｒ
等）が格納される。Ｉ／Ｏレジスタ４６には、Ｐ−ＭＥ
Ｍ４０に書き込まれるデータまたはＰ−ＭＥＭ４０より
読み出されたデータが格納される。
モリ（Ｐ−ＭＥＭ）４０は、たとえばＳＲＡＭからな
り、これにアドレスレジスタ４２、制御レジスタ４４お
よびＩ／Ｏレジスタ４６が接続されている。アドレスレ
ジスタ４２には、メモリアクセス（書き込み、読み出
し）におけるアドレッシングのためのアドレス情報が格
納される。制御レジスタ４４には、メモリアクセスにお
ける制御信号（たとえばライト信号Ｗ、リード信号Ｒ
等）が格納される。Ｉ／Ｏレジスタ４６には、Ｐ−ＭＥ
Ｍ４０に書き込まれるデータまたはＰ−ＭＥＭ４０より
読み出されたデータが格納される。
【００３１】このＤＳＰでは、ホストコントローラ（図
示せず）よりインタフェース回路（図示せず）、Ｃ−Ｂ
ＵＳ１２およびこのプログラムメモリＩ／Ｏレジスタ４
６を介してダウンロードでプログラムがＰ−ＭＥＭ４０
に格納される。
示せず）よりインタフェース回路（図示せず）、Ｃ−Ｂ
ＵＳ１２およびこのプログラムメモリＩ／Ｏレジスタ４
６を介してダウンロードでプログラムがＰ−ＭＥＭ４０
に格納される。
【００３２】命令のフェッチサイクルでＰ−ＭＥＭ４０
よりプログラムメモリＩ／Ｏレジスタ４６に読み出され
た命令コードは、命令レジスタ４８およびシーケンス・
コントローラ５４に与えられる。ＰＬＡ５０は、命令レ
ジスタ４８にロードされた命令コードを解読し、その命
令に対応した１組の制御信号をＰＬＡ出力レジスタ５２
に出力し、そこから各制御信号を各部の所要のレジス
タ、ゲート類に送るようになっている。
よりプログラムメモリＩ／Ｏレジスタ４６に読み出され
た命令コードは、命令レジスタ４８およびシーケンス・
コントローラ５４に与えられる。ＰＬＡ５０は、命令レ
ジスタ４８にロードされた命令コードを解読し、その命
令に対応した１組の制御信号をＰＬＡ出力レジスタ５２
に出力し、そこから各制御信号を各部の所要のレジス
タ、ゲート類に送るようになっている。
【００３３】ＰＬＡ５０が主として算術論理演算命令や
転送命令等を扱うのに対し、シーケンス・コントローラ
５４はジャンプ命令やサブルーチン命令等を扱う。シー
ケンス・コントローラ５４も、自己の扱う命令を解読
（識別）すると、その命令に対応した制御信号を各部の
所要のレジスタ、ゲート類に送るように動作する。シー
ケンスコントローラ５４には、コントロール／ステータ
ス用やリピートカウンタ用の数個のレジスタ５６（図２
では略して１つのレジスタ群として示す）も接続されて
いる。
転送命令等を扱うのに対し、シーケンス・コントローラ
５４はジャンプ命令やサブルーチン命令等を扱う。シー
ケンス・コントローラ５４も、自己の扱う命令を解読
（識別）すると、その命令に対応した制御信号を各部の
所要のレジスタ、ゲート類に送るように動作する。シー
ケンスコントローラ５４には、コントロール／ステータ
ス用やリピートカウンタ用の数個のレジスタ５６（図２
では略して１つのレジスタ群として示す）も接続されて
いる。
【００３４】これらＰ−ＭＥＭ４０、ＰＬＡ５０および
シーケンス・コートローラ５４の回りのアドレスレジス
タ４２、制御レジスタ４４、Ｉ／Ｏレジスタ４６、命令
レジスタ４８、ＰＬＡ出力レジスタ５２およびレジスタ
群５６は、各々がシリアル・スキャン可能なマスタース
レーブ型のラッチ回路からなるレジスタ構成を有してお
り、点線で示すように１本のスキャン・パス（説明の
便宜上とする）上で互いにシリアルに接続されてい
る。
シーケンス・コートローラ５４の回りのアドレスレジス
タ４２、制御レジスタ４４、Ｉ／Ｏレジスタ４６、命令
レジスタ４８、ＰＬＡ出力レジスタ５２およびレジスタ
群５６は、各々がシリアル・スキャン可能なマスタース
レーブ型のラッチ回路からなるレジスタ構成を有してお
り、点線で示すように１本のスキャン・パス（説明の
便宜上とする）上で互いにシリアルに接続されてい
る。
【００３５】上記したように、図１および図２に示すよ
うなこのＤＳＰの主要部つまりコア内部に属しているレ
ジスタは、ベンダ側の基本設計段階でいずれかのスキャ
ン・パスに組み込まれる。
うなこのＤＳＰの主要部つまりコア内部に属しているレ
ジスタは、ベンダ側の基本設計段階でいずれかのスキャ
ン・パスに組み込まれる。
【００３６】コア外部にも、たとえばインタフェース回
路等に各種のＩ／Ｏレジスタが設けられる。たとえば、
オーディオ用ＤＳＰの場合は、ホストコンローラとプロ
グラムやデータをやりとりするためのホスト・インタフ
ェース回路、外部のディジタル・オーディオ回路および
外部補助メモリとそれぞれデータをやりとりするための
オーディオ・インタフェース回路および外部メモリ入出
力インタフェース回路等がシステム要素として構成さ
れ、それらのインタフェースの中には内部バス（本実施
例ではＤ−ＢＵＳ１０，Ｃ−ＢＵＳ）と接続するＩ／Ｏ
レジスタが含まれている。
路等に各種のＩ／Ｏレジスタが設けられる。たとえば、
オーディオ用ＤＳＰの場合は、ホストコンローラとプロ
グラムやデータをやりとりするためのホスト・インタフ
ェース回路、外部のディジタル・オーディオ回路および
外部補助メモリとそれぞれデータをやりとりするための
オーディオ・インタフェース回路および外部メモリ入出
力インタフェース回路等がシステム要素として構成さ
れ、それらのインタフェースの中には内部バス（本実施
例ではＤ−ＢＵＳ１０，Ｃ−ＢＵＳ）と接続するＩ／Ｏ
レジスタが含まれている。
【００３７】カスタム設計でそれらのＩ／Ｏレジスタが
所望の機能を割り当てられ、しかもエミュレーションの
モニタ対象となった場合は、エミュレーション時にそれ
らのレジスタ内容がエミュレータ１１０側へ読み出され
なければならない。
所望の機能を割り当てられ、しかもエミュレーションの
モニタ対象となった場合は、エミュレーション時にそれ
らのレジスタ内容がエミュレータ１１０側へ読み出され
なければならない。
【００３８】図３に、本実施例のＤＳＰにおいてエミュ
レーションのモニタ対象とされるコア外部のＩ／Ｏレジ
スタＲＧ1,ＲＧ2,…ＲＧn を模式的に集約して示す。
レーションのモニタ対象とされるコア外部のＩ／Ｏレジ
スタＲＧ1,ＲＧ2,…ＲＧn を模式的に集約して示す。
【００３９】これらのコア外部Ｉ／ＯレジスタＲＧ1,Ｒ
Ｇ2,…ＲＧn は、Ｉ／Ｏ空間にマッピングされること
で、プログラムの命令でそのレジスタ名（たとえばI01
，IO2,…,IOn）を指定してそこにデータを書き込んだ
りそこからデータを読み出せるようになっている。たと
えば、コア内部のＤ−ＭＥＭ（データメモリ）１４と各
々のコア外部Ｉ／ＯレジスタＲＧi (i＝１，２，…，
ｎ）との間で互いにデータを転送し合えるＩＮ／ＯＵＴ
命令が定義されている。
Ｇ2,…ＲＧn は、Ｉ／Ｏ空間にマッピングされること
で、プログラムの命令でそのレジスタ名（たとえばI01
，IO2,…,IOn）を指定してそこにデータを書き込んだ
りそこからデータを読み出せるようになっている。たと
えば、コア内部のＤ−ＭＥＭ（データメモリ）１４と各
々のコア外部Ｉ／ＯレジスタＲＧi (i＝１，２，…，
ｎ）との間で互いにデータを転送し合えるＩＮ／ＯＵＴ
命令が定義されている。
【００４０】たとえば、アセンブラ言語で「ＩＮ IOi，
Ｄ(dma）」と記述される命令は、「コア外部Ｉ／Ｏレジ
スタＲＧi の内容をアドレス情報（ｄｍａ）で指定され
るＤ−ＭＥＭ１０のメモリ番地に転送せよ」という意味
の命令である。また、「ＯＵＴ Ｄ(dma) ，IOi 」と記
述される命令は、「アドレス情報（ｄｍａ）で指定され
るＤ−ＭＥＭ１０のメモリ番地の内容をコア外部Ｉ／Ｏ
レジスタＲＧi に転送せよ」という意味の命令である。
Ｄ(dma）」と記述される命令は、「コア外部Ｉ／Ｏレジ
スタＲＧi の内容をアドレス情報（ｄｍａ）で指定され
るＤ−ＭＥＭ１０のメモリ番地に転送せよ」という意味
の命令である。また、「ＯＵＴ Ｄ(dma) ，IOi 」と記
述される命令は、「アドレス情報（ｄｍａ）で指定され
るＤ−ＭＥＭ１０のメモリ番地の内容をコア外部Ｉ／Ｏ
レジスタＲＧi に転送せよ」という意味の命令である。
【００４１】このようなＩＮ／ＯＵＴ命令が実行される
とき、データはデータメモリＩ／Ｏレジスタ３０にいっ
たん保持されてから転送先へ送られる。つまり、ＩＮ命
令の場合は、転送元のコア外部Ｉ／ＯレジスタＲＧi か
らＤ−ＢＵＳ１０を介して送られてきたデータがデータ
メモリＩ／Ｏレジスタ３０にロードされ、このレジスタ
３０からＤ−ＭＥＭ１０内の転送先のメモリ番地に書き
込まれる。ＯＵＴ命令の場合は、Ｄ−ＭＥＭ１０内の転
送元のメモリ番地より読み出されたデータがレジスタ３
０にロードされ、レジスタ３０からＤ−ＢＵＳ１０を介
して転送先のコア外部Ｉ／ＯレジスタＲＧi へ送られ
る。
とき、データはデータメモリＩ／Ｏレジスタ３０にいっ
たん保持されてから転送先へ送られる。つまり、ＩＮ命
令の場合は、転送元のコア外部Ｉ／ＯレジスタＲＧi か
らＤ−ＢＵＳ１０を介して送られてきたデータがデータ
メモリＩ／Ｏレジスタ３０にロードされ、このレジスタ
３０からＤ−ＭＥＭ１０内の転送先のメモリ番地に書き
込まれる。ＯＵＴ命令の場合は、Ｄ−ＭＥＭ１０内の転
送元のメモリ番地より読み出されたデータがレジスタ３
０にロードされ、レジスタ３０からＤ−ＢＵＳ１０を介
して転送先のコア外部Ｉ／ＯレジスタＲＧi へ送られ
る。
【００４２】本実施例のＤＳＰにおいては、上記のよう
な従来より定義されている命令セットに加えて、新たに
データメモリＩ／Ｏレジスタ３０と各々のコア外部Ｉ／
ＯレジスタＲＧi (i＝１，２，…，ｎ）との間で互いに
データを転送し合えるＩＮ’／ＯＵＴ’命令が定義され
ている。
な従来より定義されている命令セットに加えて、新たに
データメモリＩ／Ｏレジスタ３０と各々のコア外部Ｉ／
ＯレジスタＲＧi (i＝１，２，…，ｎ）との間で互いに
データを転送し合えるＩＮ’／ＯＵＴ’命令が定義され
ている。
【００４３】たとえば、アセンブラ言語で「ＩＮ'IOi，
Ｄ(dma) 」と記述される命令は、「コア外部Ｉ／Ｏレジ
スタＲＧi の内容をデータメモリＩ／Ｏレジスタ３０に
転送せよ」という意味の命令である。このＩＮ’命令に
おいて、アドレス情報（ｄｍａ）には特に意味はなく、
任意の値が可能である。また、「ＯＵＴ’Ｄ(dma) ，IO
i 」と記述される命令は、「データメモリＩ／Ｏレジス
タ３０の内容をコア外部Ｉ／ＯレジスタＲＧi に転送せ
よ」という意味の命令である。ＯＵＴ’命令でも、アド
レス情報（ｄｍａ）には特に意味がなく、任意の値が可
能である。
Ｄ(dma) 」と記述される命令は、「コア外部Ｉ／Ｏレジ
スタＲＧi の内容をデータメモリＩ／Ｏレジスタ３０に
転送せよ」という意味の命令である。このＩＮ’命令に
おいて、アドレス情報（ｄｍａ）には特に意味はなく、
任意の値が可能である。また、「ＯＵＴ’Ｄ(dma) ，IO
i 」と記述される命令は、「データメモリＩ／Ｏレジス
タ３０の内容をコア外部Ｉ／ＯレジスタＲＧi に転送せ
よ」という意味の命令である。ＯＵＴ’命令でも、アド
レス情報（ｄｍａ）には特に意味がなく、任意の値が可
能である。
【００４４】上記のようなＩＮ’／ＯＵＴ’命令が定義
されたことに伴い、ＰＬＡ５０（図２）は、ＩＮ’命令
またはＯＵＴ’命令のコードが命令レジスタ４８にロー
ドされたならその命令を解読し、かつその命令に対応し
た制御信号（つまり所要のデータ転送を行うための制御
信号）を生成するように構成される。
されたことに伴い、ＰＬＡ５０（図２）は、ＩＮ’命令
またはＯＵＴ’命令のコードが命令レジスタ４８にロー
ドされたならその命令を解読し、かつその命令に対応し
た制御信号（つまり所要のデータ転送を行うための制御
信号）を生成するように構成される。
【００４５】次に、本実施例のＤＳＰをターゲット・シ
ステムとしたときのエミュレーション時の動作について
説明する。
ステムとしたときのエミュレーション時の動作について
説明する。
【００４６】エミュレーションのために、Ｐ−ＭＥＭ４
０に格納されるターゲット・プログラムには予め所定箇
所にブレイク・ポイントが設定される。本ＤＳＰでター
ゲット・プログラムを走らせると、途中で該ブレイク・
ポイントに当たり、そこでプログラムの実行が止まる。
この時、ＤＳＰ内の各レジスタにはシステム状態ないし
各部の状態を表す情報が保持されている。
０に格納されるターゲット・プログラムには予め所定箇
所にブレイク・ポイントが設定される。本ＤＳＰでター
ゲット・プログラムを走らせると、途中で該ブレイク・
ポイントに当たり、そこでプログラムの実行が止まる。
この時、ＤＳＰ内の各レジスタにはシステム状態ないし
各部の状態を表す情報が保持されている。
【００４７】エミュレータ１１０は、本ＤＳＰ内の各ス
キャン・パス，，，…を順次選択し、選択したス
キャン・パス上の各レジスタ（コア内部レジスタ）にテ
スト・クロックTCLOCKとスレーブ・クロックSCLOCKを供
給して、各レジスタの内容をスキャン・パス上でシリア
ルに移動させて順次本ＤＳＰ（ターゲット・システム１
００）からエミュレータ側に読み出して取り込む。エミ
ュレータ１１０は、各スキャン・パス上にどのコア内部
レジスタがどの順番で位置しているのかを予め知ってお
り、各スキャン・パスから取り込んだ一連のシリアルデ
ータを各レジスタ毎に分離し、ブレイク・ポイントでの
各レジスタの内容（情報）をエミュレータ内のメモリに
蓄積するとともにディスプレイ１１２の画面に表示す
る。
キャン・パス，，，…を順次選択し、選択したス
キャン・パス上の各レジスタ（コア内部レジスタ）にテ
スト・クロックTCLOCKとスレーブ・クロックSCLOCKを供
給して、各レジスタの内容をスキャン・パス上でシリア
ルに移動させて順次本ＤＳＰ（ターゲット・システム１
００）からエミュレータ側に読み出して取り込む。エミ
ュレータ１１０は、各スキャン・パス上にどのコア内部
レジスタがどの順番で位置しているのかを予め知ってお
り、各スキャン・パスから取り込んだ一連のシリアルデ
ータを各レジスタ毎に分離し、ブレイク・ポイントでの
各レジスタの内容（情報）をエミュレータ内のメモリに
蓄積するとともにディスプレイ１１２の画面に表示す
る。
【００４８】次に、エミュレータ１１０は、スキャン・
パスを選択し、このスキャン・パス上の各レジスタ
にテスト・クロックTCLOCKとスレーブ・クロックSCLOCK
を供給することにより、スキャン・パスを介して上記
のＩＮ’命令「ＩＮ'IO1，Ｄ(dma) 」の命令コードを命
令レジスタ４８に送り込む。そうすると、このＩＮ’命
令「ＩＮ'IOi，Ｄ(dma) 」がＰＬＡ５０に解読され、Ｐ
ＬＡ５０より所定の制御信号がＰＬＡ出力レジスタ５２
を通じて各部に送られる。これにより、コア外部Ｉ／Ｏ
レジスタＲＧ1 の内容がＤ−ＢＵＳ１０を介してデータ
メモリＩ／Ｏレジスタ３０に転送される。
パスを選択し、このスキャン・パス上の各レジスタ
にテスト・クロックTCLOCKとスレーブ・クロックSCLOCK
を供給することにより、スキャン・パスを介して上記
のＩＮ’命令「ＩＮ'IO1，Ｄ(dma) 」の命令コードを命
令レジスタ４８に送り込む。そうすると、このＩＮ’命
令「ＩＮ'IOi，Ｄ(dma) 」がＰＬＡ５０に解読され、Ｐ
ＬＡ５０より所定の制御信号がＰＬＡ出力レジスタ５２
を通じて各部に送られる。これにより、コア外部Ｉ／Ｏ
レジスタＲＧ1 の内容がＤ−ＢＵＳ１０を介してデータ
メモリＩ／Ｏレジスタ３０に転送される。
【００４９】次いで、エミュレータ１１０は、スキャン
・パスを選択し、このスキャン・パス上の各レジス
タにテスト・クロックTCLOCKとスレーブ・クロックSCLO
CKを供給することにより、スキャン・パスを介してデ
ータメモリＩ／Ｏレジスタ３０の内容（つまりコア外部
Ｉ／ＯレジスタＲＧ1 の内容）を本ＤＳＰから読み出
し、取り込んだこのレジスタ情報を内部メモリに格納す
るとともにディスプレイ１１２の画面に表示する。
・パスを選択し、このスキャン・パス上の各レジス
タにテスト・クロックTCLOCKとスレーブ・クロックSCLO
CKを供給することにより、スキャン・パスを介してデ
ータメモリＩ／Ｏレジスタ３０の内容（つまりコア外部
Ｉ／ＯレジスタＲＧ1 の内容）を本ＤＳＰから読み出
し、取り込んだこのレジスタ情報を内部メモリに格納す
るとともにディスプレイ１１２の画面に表示する。
【００５０】他のコア外部Ｉ／ＯレジスタＲＧ2 〜ＲＧ
n の内容についても、エミュレータ１１０は、上記コア
外部Ｉ／ＯレジスタＲＧ1 に対するのと同様にして、本
ＤＳＰにＩＮ’命令「ＩＮ'IO2，Ｄ(dma) 」〜「ＩＮ'I
On，Ｄ(dma) 」を逐次実行させ、各レジスタ情報をＤ−
ＢＵＳ１０、データメモリＩ／Ｏレジスタ３０およびス
キャン・パスを介して読み出し、内部メモリへの蓄積
と画面表示を行う。
n の内容についても、エミュレータ１１０は、上記コア
外部Ｉ／ＯレジスタＲＧ1 に対するのと同様にして、本
ＤＳＰにＩＮ’命令「ＩＮ'IO2，Ｄ(dma) 」〜「ＩＮ'I
On，Ｄ(dma) 」を逐次実行させ、各レジスタ情報をＤ−
ＢＵＳ１０、データメモリＩ／Ｏレジスタ３０およびス
キャン・パスを介して読み出し、内部メモリへの蓄積
と画面表示を行う。
【００５１】このようにして、エミュレータ１１０は、
いずれのスキャン・パス上にも接続されていない各コア
外部Ｉ／ＯレジスタＲＧ1 〜ＲＧn の内容をスキャン・
パス上に接続されているデータメモリＩ／Ｏレジスタ
３０を介して読み取ることができる。
いずれのスキャン・パス上にも接続されていない各コア
外部Ｉ／ＯレジスタＲＧ1 〜ＲＧn の内容をスキャン・
パス上に接続されているデータメモリＩ／Ｏレジスタ
３０を介して読み取ることができる。
【００５２】さらに、エミュレータ１１０は、ターゲッ
ト・プログラムが中断している間、上記のＯＵＴ’命令
を用いて、それらのコア外部Ｉ／ＯレジスタＲＧ1 〜Ｒ
Ｇnの内容を任意に書き換えることも可能である。この
場合は、最初にスキャン・パスを介して所望のデータ
をデータメモリＩ／Ｏレジスタ３０に転送し、次にスキ
ャン・パスを介して「ＯＵＴ’Ｄ(dma) ，IOi 」の命
令コードを命令レジスタ４８に送り込む。そうすると、
本ＤＳＰ内でこの「ＯＵＴ’Ｄ(dma) ，IOi 」命令が実
行され、データメモリＩ／Ｏレジスタ３０の内容（エミ
ュレータ１１０からのデータ）がＤ−ＢＵＳ１０を介し
てコア外部Ｉ／ＯレジスタＲＧi に転送される。
ト・プログラムが中断している間、上記のＯＵＴ’命令
を用いて、それらのコア外部Ｉ／ＯレジスタＲＧ1 〜Ｒ
Ｇnの内容を任意に書き換えることも可能である。この
場合は、最初にスキャン・パスを介して所望のデータ
をデータメモリＩ／Ｏレジスタ３０に転送し、次にスキ
ャン・パスを介して「ＯＵＴ’Ｄ(dma) ，IOi 」の命
令コードを命令レジスタ４８に送り込む。そうすると、
本ＤＳＰ内でこの「ＯＵＴ’Ｄ(dma) ，IOi 」命令が実
行され、データメモリＩ／Ｏレジスタ３０の内容（エミ
ュレータ１１０からのデータ）がＤ−ＢＵＳ１０を介し
てコア外部Ｉ／ＯレジスタＲＧi に転送される。
【００５３】本ＤＳＰ内のターゲット・プログラムを再
開させるとき、エミュレータ１１０は、スキャン・パス
，，…を順次選択して、上記と同様のシリアル・
スキャン操作により全てのスキャン・パス上のレジスタ
にそれぞれ元の内容（ブレイク・ポイント直前のレジス
タ内容）を送り込んでから、ターゲット・プログラムに
実行を移す。
開させるとき、エミュレータ１１０は、スキャン・パス
，，…を順次選択して、上記と同様のシリアル・
スキャン操作により全てのスキャン・パス上のレジスタ
にそれぞれ元の内容（ブレイク・ポイント直前のレジス
タ内容）を送り込んでから、ターゲット・プログラムに
実行を移す。
【００５４】このように、本実施例によれば、エミュレ
ーションのためにターゲット・プログラムが中断してい
る間に、エミュレータ１１０は、スキャン・パス上に
接続されているデータメモリＩ／Ｏレジスタ３０を中継
点として、いずれのスキャン・パス上にも接続されてい
ないコア外部Ｉ／ＯレジスタＲＧ1 〜ＲＧn の内容を読
み取ったり、書き換えたりすることができる。したがっ
て、カスタム設計においてこれらコア外部Ｉ／Ｏレジス
タＲＧ1 〜ＲＧn のいずれがシステム要素に採用されて
も、スキャン・パスには何の変更・追加も要らず、エミ
ュレータ１１０は同一のソフトウェアで対応（モニタ）
することができる。
ーションのためにターゲット・プログラムが中断してい
る間に、エミュレータ１１０は、スキャン・パス上に
接続されているデータメモリＩ／Ｏレジスタ３０を中継
点として、いずれのスキャン・パス上にも接続されてい
ないコア外部Ｉ／ＯレジスタＲＧ1 〜ＲＧn の内容を読
み取ったり、書き換えたりすることができる。したがっ
て、カスタム設計においてこれらコア外部Ｉ／Ｏレジス
タＲＧ1 〜ＲＧn のいずれがシステム要素に採用されて
も、スキャン・パスには何の変更・追加も要らず、エミ
ュレータ１１０は同一のソフトウェアで対応（モニタ）
することができる。
【００５５】また、コア外部Ｉ／ＯレジスタＲＧ1 〜Ｒ
Ｇn はスキャン・パスに組み入れられることがないの
で、それらをシリアル・スキャン可能なマスタースレー
ブ型のラッチ回路からなるレジスタ構成とする必要はな
く、パラレル入出力型のレジスタ構成に固定しておくこ
とが可能であり、そのぶん回路設計も簡単になる。
Ｇn はスキャン・パスに組み入れられることがないの
で、それらをシリアル・スキャン可能なマスタースレー
ブ型のラッチ回路からなるレジスタ構成とする必要はな
く、パラレル入出力型のレジスタ構成に固定しておくこ
とが可能であり、そのぶん回路設計も簡単になる。
【００５６】上記した実施例では、スキャン・パスから
外れているコア外部Ｉ／Ｏレジスタに対してスキャン・
パス上の中継点にデータメモリＩ／Ｏレジスタ３０を選
んだが、これは１つの例であり、他のコア内部Ｉ／Ｏレ
ジスタ、たとえばＡＬＵアキュムレータ(ALU-ACC) １８
ａ等をスキャン・パス上の中継点に選ぶことも可能であ
る。
外れているコア外部Ｉ／Ｏレジスタに対してスキャン・
パス上の中継点にデータメモリＩ／Ｏレジスタ３０を選
んだが、これは１つの例であり、他のコア内部Ｉ／Ｏレ
ジスタ、たとえばＡＬＵアキュムレータ(ALU-ACC) １８
ａ等をスキャン・パス上の中継点に選ぶことも可能であ
る。
【００５７】また、上記実施例では、コア内部レジスタ
（データメモリＩ／Ｏレジスタ３０）とコア外部レジス
タＲＧ1 〜ＲＧn との間のデータ転送はＤ−ＢＵＳ１０
を介して行われたが、Ｃ−ＢＵＳ１２を用いることも可
能であり、個々のシステム毎に任意の内部バスを使用す
ることができる。
（データメモリＩ／Ｏレジスタ３０）とコア外部レジス
タＲＧ1 〜ＲＧn との間のデータ転送はＤ−ＢＵＳ１０
を介して行われたが、Ｃ−ＢＵＳ１２を用いることも可
能であり、個々のシステム毎に任意の内部バスを使用す
ることができる。
【００５８】また、上記実施例ではエミュレーションの
対象となるコンピュータシステムがＤＳＰであったが、
本発明の方法はＤＳＰ以外の種々のコンピュータシステ
ムにも適用可能なものである。
対象となるコンピュータシステムがＤＳＰであったが、
本発明の方法はＤＳＰ以外の種々のコンピュータシステ
ムにも適用可能なものである。
【００５９】
【発明の効果】以上説明したように、本発明のエミュレ
ーション時のレジスタモニタ方法によれば、コンピュー
タシステム内でスキャン・パスに属しているレジスタと
属していないレジスタとの間での所定のデータ転送命令
を設定し、このデータ転送命令とスキャン・パス操作と
を組み合わせることにより、エミュレータのソフトウェ
アを変更することなく種々のレジスタ、特にスキャン・
パスに属していない種々のレジスタをモニタすることが
可能であり、システムの設計効率を改善することができ
る。
ーション時のレジスタモニタ方法によれば、コンピュー
タシステム内でスキャン・パスに属しているレジスタと
属していないレジスタとの間での所定のデータ転送命令
を設定し、このデータ転送命令とスキャン・パス操作と
を組み合わせることにより、エミュレータのソフトウェ
アを変更することなく種々のレジスタ、特にスキャン・
パスに属していない種々のレジスタをモニタすることが
可能であり、システムの設計効率を改善することができ
る。
【図１】本発明の一実施例においてエミュレーションを
受けるＤＳＰのデータ記憶部および演算部の構成を示す
ブロック図である。
受けるＤＳＰのデータ記憶部および演算部の構成を示す
ブロック図である。
【図２】実施例においてエミュレーションを受けるＤＳ
Ｐのプログラム記憶部および制御部の構成を示すブロッ
ク図である。
Ｐのプログラム記憶部および制御部の構成を示すブロッ
ク図である。
【図３】実施例においてエミュレーションを受けるＤＳ
Ｐ内のコア外部Ｉ／Ｏレジスタを模式的に集約して示す
ブロック図である。
Ｐ内のコア外部Ｉ／Ｏレジスタを模式的に集約して示す
ブロック図である。
【図４】エミュレーションにおけるスキャン・パス方式
を示すブロック図である。
を示すブロック図である。
【図５】スキャン・パスに組み込まれるレジスタの構成
例を示すブロック図である。
例を示すブロック図である。
【図６】図５のレジスタを構成するシリアル・スキャン
可能なマスタースレーブ型のラッチ回路（フリップフロ
ップ）の構成を示すブロック図である。
可能なマスタースレーブ型のラッチ回路（フリップフロ
ップ）の構成を示すブロック図である。
１０ Ｄ−ＢＵＳ（データバス）
１２ Ｃ−ＢＵＳ（データバス）
１４ Ｄ−ＭＥＭ（データメモリ）
１６ Ｃ−ＭＥＭ（係数メモリ）
１８ ＡＬＵ（算術論理演算ユニット）
２０ ＭＡＣ（積和演算器）
３０ データメモリＩ／Ｏレジスタ
３２ 係数メモリＩ／Ｏレジスタ
４０ Ｐ−ＭＥＭ（プログラムメモリ）
４６ プログラムメモリＩ／Ｏレジスタ
４８ 命令レジスタ
５０ ＰＬＡ
５２ ＰＬＡ出力レジスタ
ＲＧ1 〜ＲＧn コア外部Ｉ／Ｏレジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 11/22 - 11/26
G01R 31/28
ＪＳＴファイル（ＪＯＩＳ)
Claims (5)
- 【請求項１】 第１のレジスタを有する信号処理コア部
と第２のレジスタを有する周辺回路部とを有する集積回
路におけるエミュレータを用いたエミュレーション時の
レジスタモニタ方法であって、 上記信号処理コア部におけるプログラムの実行を停止す
る段階と、データのシリアル転送のためにスキャン・パスの間に上
記信号処理コア部に属する上記第１のレジスタを上記エ
ミュレータに接続する段階と、 上記集積回路の試験の間に、上記信号処理コア部の内部
のプログラム実行制御回路の制御の下に、上記信号処理
コア部の外部の上記第２のレジスタから上記信号処理コ
ア部の内部の上記第１のレジスタにバスを介しての並列
的なレジスタ間転送によってデータを転送する段階と、 その後、上記第１のレジスタをスキャンすることによっ
て上記第２のレジスタの内容が上記エミュレータに読み
出される段階とを有するエミュレーション時のレジスタ
モニタ方法。 - 【請求項２】 上記プログラム実行制御回路に命令を供
給するために、上記信号処理コア部の内部の命令レジス
タをスキャン・パスの１つに接続する段階と、 上記スキャン・パスを介して上記命令レジスタに第１の
データ転送命令を供給する段階とを有し、上記第１のデ
ータ転送命令が実行されることによって上記バスを介し
ての並列的なレジスタ間転送が行われて上記第２のレジ
スタから上記第１のレジスタへデータが転送される請求
項１に記載のエミュレーション時のレジスタモニタ方
法。 - 【請求項３】 第１のレジスタを有する信号処理コア部
と第２のレジスタを有する周辺回路部とを有する集積回
路におけるエミュレータを用いたエミュレーション時の
レジスタモニタ方法であって、 上記信号処理コア部におけるプログラムの実行を停止す
る段階と、データのシリアル転送のためにスキャン・パスの間に上
記信号処理コア部に属する上記第１のレジスタを上記エ
ミュレータに接続する段階と、 上記第１のレジスタに対してスキャン・パスを介してエ
ミュレータからデータをシリアルに転送する段階と、 上記集積回路の試験の間に、上記信号処理コア部の内部
のプログラム実行制御回路の制御の下に、上記信号処理
コア部の内部の上記第１のレジスタから上記信号処理コ
ア部の外部の上記第２のレジスタにバスを介しての並列
的なレジスタ間転送によってデータを転送する段階とを
有し、それにより上記エミュレータから上記第２のレジ
スタにデータが書き込まれるエミュレーション時のレジ
スタモニタ方法。 - 【請求項４】 上記プログラム実行制御回路に命令を供
給するために、上記信号処理コア部の内部の命令レジス
タをスキャン・パスの１つに接続する段階と、 上記スキャン・パスを介して上記命令レジスタに第２の
データ転送命令を供給する段階とを有し、上記第２のデ
ータ転送命令が実行されることによって上記バスを介し
ての並列的なレジスタ間転送が行われて上記第１のレジ
スタから上記第２のレジスタへデータが転送される請求
項３に記載のエミュレーション時のレジスタモニタ方
法。 - 【請求項５】 上記第１のレジスタがシリアル入出力及
びパラレル入出力可能なレジスタ構成であり、上記第２
のレジスタがパラレル入出力型のレジスタ構成である請
求項１、２、３又は４に記載のエミュレーション時のレ
ジスタモニタ方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29234794A JP3443694B2 (ja) | 1994-11-01 | 1994-11-01 | エミュレーション時のレジスタモニタ方法 |
| US08/548,357 US5872954A (en) | 1994-11-01 | 1995-11-01 | Method of monitoring registers during emulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29234794A JP3443694B2 (ja) | 1994-11-01 | 1994-11-01 | エミュレーション時のレジスタモニタ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129494A JPH08129494A (ja) | 1996-05-21 |
| JP3443694B2 true JP3443694B2 (ja) | 2003-09-08 |
Family
ID=17780630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29234794A Expired - Lifetime JP3443694B2 (ja) | 1994-11-01 | 1994-11-01 | エミュレーション時のレジスタモニタ方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5872954A (ja) |
| JP (1) | JP3443694B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006343A (en) * | 1993-07-30 | 1999-12-21 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
| US6701395B1 (en) | 1998-02-06 | 2004-03-02 | Analog Devices, Inc. | Analog-to-digital converter that preseeds memory with channel identifier data and makes conversions at fixed rate with direct memory access |
| US6385689B1 (en) | 1998-02-06 | 2002-05-07 | Analog Devices, Inc. | Memory and a data processor including a memory |
| US6289300B1 (en) | 1998-02-06 | 2001-09-11 | Analog Devices, Inc. | Integrated circuit with embedded emulator and emulation system for use with such an integrated circuit |
| US6230119B1 (en) * | 1998-02-06 | 2001-05-08 | Patrick Michael Mitchell | Integrated circuit with embedded emulator and emulation system for use with such an integrated circuit |
| US6167365A (en) * | 1998-02-06 | 2000-12-26 | Texas Instruments Incorporated | Method of initializing CPU for emulation |
| EP0935195A2 (en) | 1998-02-06 | 1999-08-11 | Analog Devices, Inc. | "An integrated circuit with a high resolution analog-to-digital converter, a microcontroller and high density memory and an emulator for an integrated circuit |
| KR100404747B1 (ko) * | 1998-06-29 | 2003-12-18 | 현대중공업 주식회사 | 입/출력 스캐닝 모듈의 에뮬레이터 장치 |
| KR100426304B1 (ko) * | 2001-09-17 | 2004-04-08 | 한국전자통신연구원 | 스마트 카드 에뮬레이터 및 그 에뮬레이션 방법 |
| KR100865990B1 (ko) * | 2002-05-02 | 2008-10-29 | 주식회사 케이티 | 인터페이스 카드의 양방향 에뮬레이터 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4674089A (en) * | 1985-04-16 | 1987-06-16 | Intel Corporation | In-circuit emulator |
| US5032783A (en) * | 1985-10-23 | 1991-07-16 | Texas Instruments Incorporated | Test circuit and scan tested logic device with isolated data lines during testing |
| US5329471A (en) * | 1987-06-02 | 1994-07-12 | Texas Instruments Incorporated | Emulation devices, systems and methods utilizing state machines |
| US5497456A (en) * | 1992-12-31 | 1996-03-05 | Intel Corporation | Apparatus for transferring information between an interrupt producer and an interrupt service environment |
| US5657328A (en) * | 1993-11-19 | 1997-08-12 | Texas Instruments Incorporated | Scan design with expanded access capability |
-
1994
- 1994-11-01 JP JP29234794A patent/JP3443694B2/ja not_active Expired - Lifetime
-
1995
- 1995-11-01 US US08/548,357 patent/US5872954A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08129494A (ja) | 1996-05-21 |
| US5872954A (en) | 1999-02-16 |
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