JP3439652B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3439652B2 JP3439652B2 JP08844798A JP8844798A JP3439652B2 JP 3439652 B2 JP3439652 B2 JP 3439652B2 JP 08844798 A JP08844798 A JP 08844798A JP 8844798 A JP8844798 A JP 8844798A JP 3439652 B2 JP3439652 B2 JP 3439652B2
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Description
【0001】
【発明の属する技術分野】本発明は、SOI基板を用い
た半導体装置、詳しくはシリサイドの部分を有する半導
体及びSOI基板を用いる半導体装置の製造方法、特に
シリサイド化が選択的に形成される半導体装置の製造方
法に関するものである。
た半導体装置、詳しくはシリサイドの部分を有する半導
体及びSOI基板を用いる半導体装置の製造方法、特に
シリサイド化が選択的に形成される半導体装置の製造方
法に関するものである。
【0002】
【従来の技術】近年、半導体装置の高速化、低消費電力
化にともない、活性領域、ゲートに自己整合的に高融点
金属とシリコンとの反応層(シリサイド層)を形成す
る、いわゆるサリサイドプロセスの要求が高まってい
る。しかしながら、半導体装置をいわゆるバルク(Bul
k)基板を用い作成すると、この際、ロコスによる素子分
離を含むプロセスにこのサリサイドプロセスを適用する
場合、シリコンと高融点金属とのシリサイド反応が進む
と、フィールド酸化膜領域と活性領域の境界付近、例え
ば拡散層の浅い領域で、ジャンクションリークが発生す
る要因となるという問題を有している。これは、バルク
基板ではトランジシタ単体がそれぞれ完全には分離され
難いことが要因である。一方、バルク基板によるジャン
クションリークの問題を解決する方法が、例えば特開平
8−51086号公報に提案されており、これにつき図
5を参照し説明する。シリコン基板1にフィールド酸化
膜2を形成し、その間に不純物拡散による拡散層3を形
成し、更にシリサイド防止用のカーボン膜(シリサイド
防止膜)4を堆積し、その上にレジストパターン5をフ
ィールド酸化膜2と拡散層3との境界付近に選択的に形
成する(図5(a)参照)。
化にともない、活性領域、ゲートに自己整合的に高融点
金属とシリコンとの反応層(シリサイド層)を形成す
る、いわゆるサリサイドプロセスの要求が高まってい
る。しかしながら、半導体装置をいわゆるバルク(Bul
k)基板を用い作成すると、この際、ロコスによる素子分
離を含むプロセスにこのサリサイドプロセスを適用する
場合、シリコンと高融点金属とのシリサイド反応が進む
と、フィールド酸化膜領域と活性領域の境界付近、例え
ば拡散層の浅い領域で、ジャンクションリークが発生す
る要因となるという問題を有している。これは、バルク
基板ではトランジシタ単体がそれぞれ完全には分離され
難いことが要因である。一方、バルク基板によるジャン
クションリークの問題を解決する方法が、例えば特開平
8−51086号公報に提案されており、これにつき図
5を参照し説明する。シリコン基板1にフィールド酸化
膜2を形成し、その間に不純物拡散による拡散層3を形
成し、更にシリサイド防止用のカーボン膜(シリサイド
防止膜)4を堆積し、その上にレジストパターン5をフ
ィールド酸化膜2と拡散層3との境界付近に選択的に形
成する(図5(a)参照)。
【0003】次に、このレジストパターンを用い選択的
にエッチングし、シリサイド防止膜4を前記境界付近に
残す(図5(b)参照)。その後、レジストパターン5
を剥離し、次に、高融点金属を堆積し、熱処理してシリ
サイド反応をさせて拡散層3の上部にシリサイド層6を
形成し、未反応の高融点金属を除去する(図5(c)参
照)。ここで、フィールド酸化膜2と拡散層3との境界
付近に位置しているシリサイド防止膜4により、高融点
金属の拡散が抑制されてシリサイド反応が防止されるこ
とにより、拡散層3のエッジ部分でのシリサイド層が形
成されにくくなり、ひいてはジャンクションリークが低
減される。
にエッチングし、シリサイド防止膜4を前記境界付近に
残す(図5(b)参照)。その後、レジストパターン5
を剥離し、次に、高融点金属を堆積し、熱処理してシリ
サイド反応をさせて拡散層3の上部にシリサイド層6を
形成し、未反応の高融点金属を除去する(図5(c)参
照)。ここで、フィールド酸化膜2と拡散層3との境界
付近に位置しているシリサイド防止膜4により、高融点
金属の拡散が抑制されてシリサイド反応が防止されるこ
とにより、拡散層3のエッジ部分でのシリサイド層が形
成されにくくなり、ひいてはジャンクションリークが低
減される。
【0004】
【発明が解決しようとする課題】さて、SOI基板を用
いた半導体装置に関しては、バルク基板を用いたものと
状況が異なっている。SOI基板は、下部半導体層、埋
め込み酸化膜及び上部半導体層から構成されていること
から、埋め込み酸化膜を有することでバルク基板と大き
く異なっている。SOI基板を用いた半導体装置に関し
ては、バルク基板を用いた半導体装置のようなウエル構
造はなく、例えば、トランジシタ単体が他のトランジシ
タと完全に絶縁膜(素子分離絶縁膜と埋め込み酸化膜)
で素子分離すると考えられる。従って、上記バルク基板
のような問題とは無縁のように考えられる。即ち、シリ
サイドプロセスを、下部半導体層、埋め込み酸化膜及び
上部半導体層からなるSOI基板に適用する場合、この
基板については、素子分離酸化膜に加えて埋め込み酸化
膜の存在があり、完全に絶縁膜で素子分離されてトラン
ジスタが位置していることから、ジャンクションリーク
がトランジスタ間のリークの要因としては問題にならな
いと考えられる。
いた半導体装置に関しては、バルク基板を用いたものと
状況が異なっている。SOI基板は、下部半導体層、埋
め込み酸化膜及び上部半導体層から構成されていること
から、埋め込み酸化膜を有することでバルク基板と大き
く異なっている。SOI基板を用いた半導体装置に関し
ては、バルク基板を用いた半導体装置のようなウエル構
造はなく、例えば、トランジシタ単体が他のトランジシ
タと完全に絶縁膜(素子分離絶縁膜と埋め込み酸化膜)
で素子分離すると考えられる。従って、上記バルク基板
のような問題とは無縁のように考えられる。即ち、シリ
サイドプロセスを、下部半導体層、埋め込み酸化膜及び
上部半導体層からなるSOI基板に適用する場合、この
基板については、素子分離酸化膜に加えて埋め込み酸化
膜の存在があり、完全に絶縁膜で素子分離されてトラン
ジスタが位置していることから、ジャンクションリーク
がトランジスタ間のリークの要因としては問題にならな
いと考えられる。
【0005】ところで、SOI基板を用いて半導体装置
を作製するに際しシリサイドプロセスを適用すると次の
ようなことが生じた。半導体装置としては、同じ基板に
特性の異なるトランジスタを作製することがある。例え
ば、特性として速度の異なる高速のものと低速のものと
を作製することがある。このような半導体装置を作成す
る場合について以下に説明する。
を作製するに際しシリサイドプロセスを適用すると次の
ようなことが生じた。半導体装置としては、同じ基板に
特性の異なるトランジスタを作製することがある。例え
ば、特性として速度の異なる高速のものと低速のものと
を作製することがある。このような半導体装置を作成す
る場合について以下に説明する。
【0006】SOI基板の上部半導体層に、熱酸化によ
るパッド酸化膜及びSiN膜を形成し、フォトリソグラ
フィー技術によりマスクを形成し、熱酸化処理、更には
酸化により形成された酸化膜の除去を行い、その上部半
導体層の厚さの厚い領域と薄い領域を形成する。その
後、前記SiN膜と熱酸化膜を除去し、更に熱酸化によ
るパッド酸化膜及びSiN膜を形成し、パターニングの
後、ロコス法によりこの厚い領域と薄い領域の間に形成
されたパッド酸化膜のフィールド酸化膜の部分で上部半
導体層の素子分離領域の形成を行ない、SiN膜を除去
する。その後パッド酸化膜を介し不純物イオンを閾値制
御用に注入し、上部半導体層のフィールド酸化膜の間の
活性層とされるべき領域にチャンネル領域となる例えば
P型不純物によるイオン注入層を形成する。次いで、パ
ッド酸化膜を除去後、ゲート酸化膜を形成し、更にポリ
シリコン膜を堆積した後パターニングしゲート領域(ゲ
ート電極)を形成する。次に、シリコン酸化膜を堆積
し、異方性エッチングによりサイドウオールをゲート領
域の側部に形成する。その後、サイドウオールをマスク
としてN型不純物を注入し、ソース、ドレイン領域であ
るN型不純物層及びN型ゲート電極を形成する。次に、
適宜、高融点金属例えばTiの堆積と、熱処理を行い、
活性層とゲート電極にシリサイド層を形成する。
るパッド酸化膜及びSiN膜を形成し、フォトリソグラ
フィー技術によりマスクを形成し、熱酸化処理、更には
酸化により形成された酸化膜の除去を行い、その上部半
導体層の厚さの厚い領域と薄い領域を形成する。その
後、前記SiN膜と熱酸化膜を除去し、更に熱酸化によ
るパッド酸化膜及びSiN膜を形成し、パターニングの
後、ロコス法によりこの厚い領域と薄い領域の間に形成
されたパッド酸化膜のフィールド酸化膜の部分で上部半
導体層の素子分離領域の形成を行ない、SiN膜を除去
する。その後パッド酸化膜を介し不純物イオンを閾値制
御用に注入し、上部半導体層のフィールド酸化膜の間の
活性層とされるべき領域にチャンネル領域となる例えば
P型不純物によるイオン注入層を形成する。次いで、パ
ッド酸化膜を除去後、ゲート酸化膜を形成し、更にポリ
シリコン膜を堆積した後パターニングしゲート領域(ゲ
ート電極)を形成する。次に、シリコン酸化膜を堆積
し、異方性エッチングによりサイドウオールをゲート領
域の側部に形成する。その後、サイドウオールをマスク
としてN型不純物を注入し、ソース、ドレイン領域であ
るN型不純物層及びN型ゲート電極を形成する。次に、
適宜、高融点金属例えばTiの堆積と、熱処理を行い、
活性層とゲート電極にシリサイド層を形成する。
【0007】こうして作製したトランジスタでは望むよ
うな特性を得ることが困難であった。例えば、トランジ
スタの耐圧性能について不都合が生じた。トランジスタ
の中には耐圧特性、例えば埋め込み酸化膜の耐圧特性の
劣っているものがあった。
うな特性を得ることが困難であった。例えば、トランジ
スタの耐圧性能について不都合が生じた。トランジスタ
の中には耐圧特性、例えば埋め込み酸化膜の耐圧特性の
劣っているものがあった。
【0008】そこで、本発明は、SOI基板を用いて作
製された耐圧特性の劣化の防止される、特に該基板の埋
め込み酸化膜の耐圧特性の劣化の防止される半導体装置
とその製造方法を提供することを目的とする。
製された耐圧特性の劣化の防止される、特に該基板の埋
め込み酸化膜の耐圧特性の劣化の防止される半導体装置
とその製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明の半導体装置は、
埋め込み酸化膜の上に上部半導体層を有するSOI基板
上で、前記上部半導体層のロコス酸化による素子分離領
域により分離された第1活性領域と、前記第1活性領域
に形成されたチャネル領域及び前記チャネル領域を挟む
ソース領域、ドレイン領域と、前記チャネル領域に対向
する多結晶シリコン層からなるゲート領域と、前記ソー
ス領域、ドレイン領域の表面に高融点金属とシリコンの
化合物であるシリサイドを有し、前記第1活性領域の膜
厚は、前記ロコス酸化により前記素子分離領域に近付く
ほど活性領域の中央領域に比べて薄くなっている半導体
装置であって、前記ソース領域、ドレイン領域と前記素
子分離領域との上において、前記素子分離領域と前記ソ
ース領域、ドレイン領域との境界の近傍の上にシリサイ
ド防止膜を有し、前記シリサイド防止膜下の前記ソース
領域、ドレイン領域の表面には、シリサイドが形成され
ていないことを特徴とする。本発明の半導体装置は、埋
め込み酸化膜の上に厚い領域と薄い領域とからなる上部
半導体層を有するSOI基板上で、前記上部半導体層
は、ロコス酸化による素子分離領域により分離され、前
記厚い領域からなる第1活性領域と薄い領域からなる第
2活性領域と、前記第1及び第2活性領域に形成された
チャネル領域及び前記チャネル領域を挟むソース領域、
ドレイン領域と、前記チャネル領域に対向する多結晶シ
リコン層からなるゲート領域と、前記ソース領域、ドレ
イン領域の表面に高融点金属とシリコンの化合物である
シリサイドを有し、前記第1及び第2活性領域のそれぞ
れの膜厚は、前記ロコス酸化により前記素子分離領域に
近付くほど活性領域の中央領域に比べて薄くなる半導体
装置であって、 前記第1活性領域における前記ソース領
域、ドレイン領域と前記素子分離領域との上において、
前記素子分離領域と前記ソース領域、ドレイン領域との
境界の近傍と、前記第2活性領域における前記ソース領
域、ドレイン領域を覆うシリサイド防止膜を有し、 前記
シリサイド防止膜下の前記ソース領域、ドレイン領域の
表面には、シリサイドが形成されていないことを特徴と
する。
埋め込み酸化膜の上に上部半導体層を有するSOI基板
上で、前記上部半導体層のロコス酸化による素子分離領
域により分離された第1活性領域と、前記第1活性領域
に形成されたチャネル領域及び前記チャネル領域を挟む
ソース領域、ドレイン領域と、前記チャネル領域に対向
する多結晶シリコン層からなるゲート領域と、前記ソー
ス領域、ドレイン領域の表面に高融点金属とシリコンの
化合物であるシリサイドを有し、前記第1活性領域の膜
厚は、前記ロコス酸化により前記素子分離領域に近付く
ほど活性領域の中央領域に比べて薄くなっている半導体
装置であって、前記ソース領域、ドレイン領域と前記素
子分離領域との上において、前記素子分離領域と前記ソ
ース領域、ドレイン領域との境界の近傍の上にシリサイ
ド防止膜を有し、前記シリサイド防止膜下の前記ソース
領域、ドレイン領域の表面には、シリサイドが形成され
ていないことを特徴とする。本発明の半導体装置は、埋
め込み酸化膜の上に厚い領域と薄い領域とからなる上部
半導体層を有するSOI基板上で、前記上部半導体層
は、ロコス酸化による素子分離領域により分離され、前
記厚い領域からなる第1活性領域と薄い領域からなる第
2活性領域と、前記第1及び第2活性領域に形成された
チャネル領域及び前記チャネル領域を挟むソース領域、
ドレイン領域と、前記チャネル領域に対向する多結晶シ
リコン層からなるゲート領域と、前記ソース領域、ドレ
イン領域の表面に高融点金属とシリコンの化合物である
シリサイドを有し、前記第1及び第2活性領域のそれぞ
れの膜厚は、前記ロコス酸化により前記素子分離領域に
近付くほど活性領域の中央領域に比べて薄くなる半導体
装置であって、 前記第1活性領域における前記ソース領
域、ドレイン領域と前記素子分離領域との上において、
前記素子分離領域と前記ソース領域、ドレイン領域との
境界の近傍と、前記第2活性領域における前記ソース領
域、ドレイン領域を覆うシリサイド防止膜を有し、 前記
シリサイド防止膜下の前記ソース領域、ドレイン領域の
表面には、シリサイドが形成されていないことを特徴と
する。
【0010】本発明の半導体装置は、好ましくは、前記
ゲート領域の側部に位置するサイドウオールの上に前記
ゲート領域と前記活性領域との間においてシリサイド防
止膜を有するものとすることができる。
ゲート領域の側部に位置するサイドウオールの上に前記
ゲート領域と前記活性領域との間においてシリサイド防
止膜を有するものとすることができる。
【0011】本発明の半導体装置は、好ましくは、前記
素子分離領域から離れた活性領域における前記厚い領域
では所定の開口部を有するよう選択的に形成されている
シリサイド防止膜に対向して前記開口部に対面するシリ
サイド化された部分を有し、前記素子分離領域に近い活
性領域の前記薄い領域では該領域を覆うよう形成された
シリサイド防止膜に対面する高融点金属と未反応の(シ
リサイド化されない)部分とすることができる。また、
前記素子分離領域で分離された異なる活性領域でその厚
さが異なって、厚膜の上部半導体層と薄膜の上部半導体
層とをさらに有し、前記薄膜の上部半導体層における活
性領域には、該領域を覆うよう形成されたシリサイド防
止膜に対面する高融点金属と未反応の(シリサイド化さ
れない)部分が存在することが好ましい。
素子分離領域から離れた活性領域における前記厚い領域
では所定の開口部を有するよう選択的に形成されている
シリサイド防止膜に対向して前記開口部に対面するシリ
サイド化された部分を有し、前記素子分離領域に近い活
性領域の前記薄い領域では該領域を覆うよう形成された
シリサイド防止膜に対面する高融点金属と未反応の(シ
リサイド化されない)部分とすることができる。また、
前記素子分離領域で分離された異なる活性領域でその厚
さが異なって、厚膜の上部半導体層と薄膜の上部半導体
層とをさらに有し、前記薄膜の上部半導体層における活
性領域には、該領域を覆うよう形成されたシリサイド防
止膜に対面する高融点金属と未反応の(シリサイド化さ
れない)部分が存在することが好ましい。
【0012】本発明の半導体装置の製造方法は、埋め込
み酸化膜の上に上部半導体層を有するSOI基板の前記
上部半導体層に素子分離領域形成のためのロコス酸化を
行なうことにより、第1活性領域を形成するとともに、
前記第1活性領域の膜厚を、前記素子分離領域に近付く
ほど活性領域の中央領域に比べて薄くする工程と、 前記
第1活性領域に、チャネル領域及び前記チャネル領域を
挟むソース領域、ドレイン領域を形成し、前記チャネル
領域に対向する多結晶シリコン層からなるゲート領域
と、前記ゲート領域の側部にサイドウオールを形成する
工程と、前記ソース領域、ドレイン領域と前記素子分離
領域との上であって、前記素子分離領域と前記ソース領
域、ドレイン領域との境界の近傍の上にシリサイド防止
膜を選択的に形成する工程と、高融点金属を堆積した
後、熱処理を行い、前記シリサイド防止膜が形成されて
いない前記ソース領域、ドレイン領域の表面をシリサイ
ド化する工程を有することを特徴とする。本発明の半導
体装置の製造方法は、埋め込み酸化膜の上に、厚い領域
と薄い領域とからなる上部半導体層を有するSOI基板
の前記上部半導体層に素子分離領域形成のためのロコス
酸化を行なうことにより、前記厚い領域からなる第1活
性領域と前記薄い領域からなる第2活性領域を形成する
とともに、前記第1及び第2活性領域のそれぞれの膜厚
を、前記素子分離領域に近付くほど活性領域の中央領域
に比べて薄くする工程と、 前記第1及び第2活性領域
に、チャネル領域及び前記チャネル領域を挟むソース領
域、ドレイン領域を形成し、前記チャネル領域に対向す
る多結晶シリコン層からなるゲート領域と、前記ゲート
領域の側部にサイドウォールを形成する工程と、 前記第
1活性領域における前記ソース領域、ドレイン領域と前
記素子分離領域との上であって、前記素子分離領域と前
記ソース領域、ドレイン領域との境界の近傍と、前記第
2活性領域における前記ソース領域、ドレイン領域を覆
うようにシリサイド防止膜を選択的に形成する工程と、
高融点金属を堆積した後、熱処理を行い、前記シリサイ
ド防止膜が形成されて いない前記第1活性領域における
前記ソース領域、ドレイン領域の表面をシリサイド化す
る工程を有することを特徴とする。
み酸化膜の上に上部半導体層を有するSOI基板の前記
上部半導体層に素子分離領域形成のためのロコス酸化を
行なうことにより、第1活性領域を形成するとともに、
前記第1活性領域の膜厚を、前記素子分離領域に近付く
ほど活性領域の中央領域に比べて薄くする工程と、 前記
第1活性領域に、チャネル領域及び前記チャネル領域を
挟むソース領域、ドレイン領域を形成し、前記チャネル
領域に対向する多結晶シリコン層からなるゲート領域
と、前記ゲート領域の側部にサイドウオールを形成する
工程と、前記ソース領域、ドレイン領域と前記素子分離
領域との上であって、前記素子分離領域と前記ソース領
域、ドレイン領域との境界の近傍の上にシリサイド防止
膜を選択的に形成する工程と、高融点金属を堆積した
後、熱処理を行い、前記シリサイド防止膜が形成されて
いない前記ソース領域、ドレイン領域の表面をシリサイ
ド化する工程を有することを特徴とする。本発明の半導
体装置の製造方法は、埋め込み酸化膜の上に、厚い領域
と薄い領域とからなる上部半導体層を有するSOI基板
の前記上部半導体層に素子分離領域形成のためのロコス
酸化を行なうことにより、前記厚い領域からなる第1活
性領域と前記薄い領域からなる第2活性領域を形成する
とともに、前記第1及び第2活性領域のそれぞれの膜厚
を、前記素子分離領域に近付くほど活性領域の中央領域
に比べて薄くする工程と、 前記第1及び第2活性領域
に、チャネル領域及び前記チャネル領域を挟むソース領
域、ドレイン領域を形成し、前記チャネル領域に対向す
る多結晶シリコン層からなるゲート領域と、前記ゲート
領域の側部にサイドウォールを形成する工程と、 前記第
1活性領域における前記ソース領域、ドレイン領域と前
記素子分離領域との上であって、前記素子分離領域と前
記ソース領域、ドレイン領域との境界の近傍と、前記第
2活性領域における前記ソース領域、ドレイン領域を覆
うようにシリサイド防止膜を選択的に形成する工程と、
高融点金属を堆積した後、熱処理を行い、前記シリサイ
ド防止膜が形成されて いない前記第1活性領域における
前記ソース領域、ドレイン領域の表面をシリサイド化す
る工程を有することを特徴とする。
【0013】本発明の半導体装置の製造方法は、前記シ
リサイド防止膜を選択的に形成する工程が、前記素子分
離領域に近い活性領域の前記薄い領域では該領域を覆う
ようにシリサイド防止膜を形成することを含むことが好
ましく、あるいは、前記素子分離領域で分離された異な
る活性領域でその厚さを異ならせて、厚膜の上部半導体
層と、薄膜の上部半導体層とを形成する工程をさらに有
し、前記シリサイド防止膜を選択的に形成する工程にお
いて、薄膜の上部半導体層を覆うようにシリサイド防止
膜を形成することを含むことが好ましい。
リサイド防止膜を選択的に形成する工程が、前記素子分
離領域に近い活性領域の前記薄い領域では該領域を覆う
ようにシリサイド防止膜を形成することを含むことが好
ましく、あるいは、前記素子分離領域で分離された異な
る活性領域でその厚さを異ならせて、厚膜の上部半導体
層と、薄膜の上部半導体層とを形成する工程をさらに有
し、前記シリサイド防止膜を選択的に形成する工程にお
いて、薄膜の上部半導体層を覆うようにシリサイド防止
膜を形成することを含むことが好ましい。
【0014】本発明の半導体装置の製造方法は、好まし
くは、前記シリサイド防止膜を選択的に形成する工程が
サイドウオールの上にシリサイド防止膜を形成すること
を含むものとすることができる。
くは、前記シリサイド防止膜を選択的に形成する工程が
サイドウオールの上にシリサイド防止膜を形成すること
を含むものとすることができる。
【0015】本発明の半導体装置の製造方法は、更に好
ましくは、前記シリサイド化する工程は、ゲート領域の
シリサイド化を含むものとすることができる。
ましくは、前記シリサイド化する工程は、ゲート領域の
シリサイド化を含むものとすることができる。
【0016】本発明の作用を以下に説明する。本発明の
半導体装置は、少なくとも前記素子分離領域と前記活性
領域との境界の近傍の上にシリサイド防止膜を有し、前
記活性領域には前記シリサイドと前記埋め込み酸化膜と
の間に前記境界の近傍の下で高融点金属と未反応の領域
を有するものであるから、SOI基板の埋め込み酸化膜
がその製造過程等によりたとえ前記境界の近傍の下の近
くに欠陥等が生じ、耐圧特性に影響を及ぼすようなもの
であっても、この未反応領域によりその耐圧特性のさら
なる劣化を防止することが可能となる。
半導体装置は、少なくとも前記素子分離領域と前記活性
領域との境界の近傍の上にシリサイド防止膜を有し、前
記活性領域には前記シリサイドと前記埋め込み酸化膜と
の間に前記境界の近傍の下で高融点金属と未反応の領域
を有するものであるから、SOI基板の埋め込み酸化膜
がその製造過程等によりたとえ前記境界の近傍の下の近
くに欠陥等が生じ、耐圧特性に影響を及ぼすようなもの
であっても、この未反応領域によりその耐圧特性のさら
なる劣化を防止することが可能となる。
【0017】本発明の半導体装置は、前記ゲート領域の
側部に位置するサイドウオールの上に前記ゲート領域と
前記活性領域との間においてシリサイド防止膜を有する
ものであることから、半導体装置のソース、ドレインと
ゲート間のブリッジショートを低減することができる。
側部に位置するサイドウオールの上に前記ゲート領域と
前記活性領域との間においてシリサイド防止膜を有する
ものであることから、半導体装置のソース、ドレインと
ゲート間のブリッジショートを低減することができる。
【0018】本発明の半導体装置は、前記活性領域は膜
厚の厚い領域と薄い領域を有し、前記厚い領域では所定
の開口部を有するよう選択的に形成されているシリサイ
ド防止膜に対向して前記開口部に対面するシリサイド化
された部分を有し、前記薄い領域では該領域を覆うよう
形成されたシリサイド防止膜に対面する高融点金属と未
反応の(シリサイド化されない)部分とするものである
ことから、SOI基板の埋め込み酸化膜の耐圧特性の劣
化を防止することができる。詳しくは、SOI基板の埋
め込み酸化膜がその製造過程等によりたとえ前記薄い領
域の下の近くに欠陥等が生じ、耐圧特性に影響を及ぼす
ようなものであっても、前記未反応の領域によりその耐
圧特性のさらなる劣化を防止することが可能となる。
厚の厚い領域と薄い領域を有し、前記厚い領域では所定
の開口部を有するよう選択的に形成されているシリサイ
ド防止膜に対向して前記開口部に対面するシリサイド化
された部分を有し、前記薄い領域では該領域を覆うよう
形成されたシリサイド防止膜に対面する高融点金属と未
反応の(シリサイド化されない)部分とするものである
ことから、SOI基板の埋め込み酸化膜の耐圧特性の劣
化を防止することができる。詳しくは、SOI基板の埋
め込み酸化膜がその製造過程等によりたとえ前記薄い領
域の下の近くに欠陥等が生じ、耐圧特性に影響を及ぼす
ようなものであっても、前記未反応の領域によりその耐
圧特性のさらなる劣化を防止することが可能となる。
【0019】本発明の半導体装置の製造方法は、前記活
性層と前記素子分離領域の上であって、前記素子分離領
域と前記活性領域との境界の近傍の上にシリサイド防止
膜を選択的に形成する工程と、高融点金属を堆積した後
熱処理を行い、前記シリサイド防止膜の間に対向する前
記活性領域の部分をシリサイド化する工程を有するもの
であるから、更には、前記シリサイド防止膜を選択的に
形成する工程が前記活性層の上であって前記薄い領域に
対向する領域を覆うようにシリサイド防止膜を形成する
ことを含むものとすることができるものであるから、前
記活性領域には、前記シリサイドと前記埋め込み酸化膜
との間で、前記境界の近傍の下で、更には前記薄い領域
の下でそれぞれ高融点金属と未反応の領域を有するもの
とできる。
性層と前記素子分離領域の上であって、前記素子分離領
域と前記活性領域との境界の近傍の上にシリサイド防止
膜を選択的に形成する工程と、高融点金属を堆積した後
熱処理を行い、前記シリサイド防止膜の間に対向する前
記活性領域の部分をシリサイド化する工程を有するもの
であるから、更には、前記シリサイド防止膜を選択的に
形成する工程が前記活性層の上であって前記薄い領域に
対向する領域を覆うようにシリサイド防止膜を形成する
ことを含むものとすることができるものであるから、前
記活性領域には、前記シリサイドと前記埋め込み酸化膜
との間で、前記境界の近傍の下で、更には前記薄い領域
の下でそれぞれ高融点金属と未反応の領域を有するもの
とできる。
【0020】従って、耐圧特性の改善された半導体装
置、特に埋め込み酸化膜の耐圧特性の劣化の防止されう
る半導体装置の提供に寄与する。そして、ひいてはSO
I基板の埋め込み酸化膜がその製造過程等によりたとえ
前記境界の領域の下の近傍や、前記薄い領域の下で欠陥
等が生じ、耐圧特性に影響を及ぼすようなものであって
も、この未反応領域によりその耐圧特性のさらなる劣化
を防止することが可能となるので、SOI基板として全
く欠陥のないもののみしか用いられないといったSOI
基板の品質に対する要求を緩和できる可能性がある。
置、特に埋め込み酸化膜の耐圧特性の劣化の防止されう
る半導体装置の提供に寄与する。そして、ひいてはSO
I基板の埋め込み酸化膜がその製造過程等によりたとえ
前記境界の領域の下の近傍や、前記薄い領域の下で欠陥
等が生じ、耐圧特性に影響を及ぼすようなものであって
も、この未反応領域によりその耐圧特性のさらなる劣化
を防止することが可能となるので、SOI基板として全
く欠陥のないもののみしか用いられないといったSOI
基板の品質に対する要求を緩和できる可能性がある。
【0021】本発明の半導体装置の製造方法は、前記シ
リサイド防止膜を選択的に形成する工程がサイドウオー
ルの上にシリサイド防止膜を形成することを含むことに
よって、ゲートとドレイン或いはソースとのブリッジシ
ョートを防止することができる。
リサイド防止膜を選択的に形成する工程がサイドウオー
ルの上にシリサイド防止膜を形成することを含むことに
よって、ゲートとドレイン或いはソースとのブリッジシ
ョートを防止することができる。
【0022】
【発明の実施の形態】上記のように、SOI基板を用
い、シリサイドプロセスを適用して作製された半導体装
置について、特性に問題の生じたことは上述の通りであ
るが、その点について以下に説明する。このようにして
作製された半導体装置について、その概略構成として、
その断面を図6に示す。尚、この例は、SOI基板とし
ては、シリコン基板に酸素をイオン注入することによ
り、埋め込み酸化膜20を上部半導体層10と下部半導
体層30の間に形成して作製されたものを用いた。この
図6において、10は上部半導体層であり、チャンネル
領域10−1、ソース/ドレイン領域10−2、シリサ
イド層10−3として形成されている。60はフィール
ド酸化膜による素子分離領域、70はゲート酸化膜、8
0はサイドウオール、80−1はブリッジショート、9
0はゲート領域、90−1はシリサイド層である。この
図において、上部半導体層10の厚く形成された厚い領
域で作製されたトランジスタは左側に、薄い領域で作製
されたトランジスタは右側にそれぞれ表示している。
い、シリサイドプロセスを適用して作製された半導体装
置について、特性に問題の生じたことは上述の通りであ
るが、その点について以下に説明する。このようにして
作製された半導体装置について、その概略構成として、
その断面を図6に示す。尚、この例は、SOI基板とし
ては、シリコン基板に酸素をイオン注入することによ
り、埋め込み酸化膜20を上部半導体層10と下部半導
体層30の間に形成して作製されたものを用いた。この
図6において、10は上部半導体層であり、チャンネル
領域10−1、ソース/ドレイン領域10−2、シリサ
イド層10−3として形成されている。60はフィール
ド酸化膜による素子分離領域、70はゲート酸化膜、8
0はサイドウオール、80−1はブリッジショート、9
0はゲート領域、90−1はシリサイド層である。この
図において、上部半導体層10の厚く形成された厚い領
域で作製されたトランジスタは左側に、薄い領域で作製
されたトランジスタは右側にそれぞれ表示している。
【0023】この図において、厚い領域に形成されたト
ランジスタに着目すると、シリサイド層10−3は、素
子分離領域60の近傍で埋め込み酸化膜20に達してい
るが、それから遠ざかるチャンネル領域10−1側では
埋め込み酸化膜2に達していない。ここで、ソース、ド
レイン領域10−2は素子分離領域60に近付くほど薄
くなっている。そして、薄い領域に形成されたトランジ
スタに着目すると、シリサイド層10−3は埋め込み酸
化膜20に全ての領域で達している。そして、シリサイ
ド層10−3は素子分離領域60に近付くほど薄くなっ
ている。この薄くなっている程度は、両者において同様
である。
ランジスタに着目すると、シリサイド層10−3は、素
子分離領域60の近傍で埋め込み酸化膜20に達してい
るが、それから遠ざかるチャンネル領域10−1側では
埋め込み酸化膜2に達していない。ここで、ソース、ド
レイン領域10−2は素子分離領域60に近付くほど薄
くなっている。そして、薄い領域に形成されたトランジ
スタに着目すると、シリサイド層10−3は埋め込み酸
化膜20に全ての領域で達している。そして、シリサイ
ド層10−3は素子分離領域60に近付くほど薄くなっ
ている。この薄くなっている程度は、両者において同様
である。
【0024】これは、次のように考えられる。SOI基
板の上部半導体層10に素子分離領域60であるフィー
ルド酸化膜を形成するとき、酸化に必要な酸素は、上部
半導体層10のマスクとしてパターニングされたSiN
膜の開口部から供給される。ここで、素子分離領域形成
用のロコス酸化量は、必ず素子分離を達成するため、上
部半導体層10のSi換算量よりもオーバー酸化する。
例えば、上部半導体層10が50nmの場合、ちょうど
酸化するときの酸化量は、SiO2膜厚で110nm必
要とするが、実際に処理する場合、15〜20%のオー
バー酸化を行う。このオーバー酸化によって、オーバー
している間の酸素の供給に伴う酸化されるSiの供給元
として、素子分離領域60端の上部半導体層10界面の
Siと、素子分離領域60下の下部半導体層30のSi
が使用される。このため、上部半導体層10の酸化され
ないままの活性領域は素子分離領域60に近付くほど薄
くなる。この結果、上部半導体層10の酸化されないま
まの活性領域は、素子分離領域60に近付くほど中央領
域に比べて薄くなる。
板の上部半導体層10に素子分離領域60であるフィー
ルド酸化膜を形成するとき、酸化に必要な酸素は、上部
半導体層10のマスクとしてパターニングされたSiN
膜の開口部から供給される。ここで、素子分離領域形成
用のロコス酸化量は、必ず素子分離を達成するため、上
部半導体層10のSi換算量よりもオーバー酸化する。
例えば、上部半導体層10が50nmの場合、ちょうど
酸化するときの酸化量は、SiO2膜厚で110nm必
要とするが、実際に処理する場合、15〜20%のオー
バー酸化を行う。このオーバー酸化によって、オーバー
している間の酸素の供給に伴う酸化されるSiの供給元
として、素子分離領域60端の上部半導体層10界面の
Siと、素子分離領域60下の下部半導体層30のSi
が使用される。このため、上部半導体層10の酸化され
ないままの活性領域は素子分離領域60に近付くほど薄
くなる。この結果、上部半導体層10の酸化されないま
まの活性領域は、素子分離領域60に近付くほど中央領
域に比べて薄くなる。
【0025】このような状態のSOI基板に、シリサイ
ド工程を適用した場合、上部半導体層(活性領域)10
はある程度薄くなったところからシリサイド層が埋め込
み酸化膜20まで達してしまう。この結果、シリサイド
層10−3が、前記厚い領域では素子分離領域60の近
傍で、前記薄い領域ではそのほぼ全面が埋め込み酸化膜
20に達する。
ド工程を適用した場合、上部半導体層(活性領域)10
はある程度薄くなったところからシリサイド層が埋め込
み酸化膜20まで達してしまう。この結果、シリサイド
層10−3が、前記厚い領域では素子分離領域60の近
傍で、前記薄い領域ではそのほぼ全面が埋め込み酸化膜
20に達する。
【0026】このトランジスタは、埋め込み酸化膜20
の存在によりシリサイド層10−3と下部半導体層30
が絶縁されている。ところが、トランジスタの間に相互
に動作に影響のあること、ひいてはトランジスタが下部
半導体層30に対し耐圧特性に問題のあるものが存在し
た。これから、埋め込み酸化膜20に問題のあることが
要因であると考えた。その要因として次のことが考えら
れる。
の存在によりシリサイド層10−3と下部半導体層30
が絶縁されている。ところが、トランジスタの間に相互
に動作に影響のあること、ひいてはトランジスタが下部
半導体層30に対し耐圧特性に問題のあるものが存在し
た。これから、埋め込み酸化膜20に問題のあることが
要因であると考えた。その要因として次のことが考えら
れる。
【0027】SOI基板において、その埋め込み酸化膜
20中に残留シリコン層や欠陥等が点在して存在するこ
とがある。この場合、前記残留シリコン層や欠陥が、例
えば上部半導体層10側の近傍に点在し、上部半導体層
10に対し埋め込み酸化膜20により充分に分離されて
いないと、上述のようにシリサイド層10−3が埋め込
み酸化膜20に達するような状況においては、前記高融
点金属により埋め込み酸化膜20中の前記残留シリコン
層がシリサイド化され、前記欠陥が侵食される。この結
果、埋め込み酸化膜20の耐圧の劣化もしくは上部半導
体層10と下部半導体層30とのショートの要因となる
と考えられる。
20中に残留シリコン層や欠陥等が点在して存在するこ
とがある。この場合、前記残留シリコン層や欠陥が、例
えば上部半導体層10側の近傍に点在し、上部半導体層
10に対し埋め込み酸化膜20により充分に分離されて
いないと、上述のようにシリサイド層10−3が埋め込
み酸化膜20に達するような状況においては、前記高融
点金属により埋め込み酸化膜20中の前記残留シリコン
層がシリサイド化され、前記欠陥が侵食される。この結
果、埋め込み酸化膜20の耐圧の劣化もしくは上部半導
体層10と下部半導体層30とのショートの要因となる
と考えられる。
【0028】SOI基板は、欠陥がないものを常に厳選
して使用することにより対応しておれば、このような要
因には気付き難い。SOI基板を、特には厳選しないで
使用したいという要求と、それに応えたいという提案を
する場合には、上記のような半導体装置の耐圧に問題が
生じ、それに対する解決策が求められる。
して使用することにより対応しておれば、このような要
因には気付き難い。SOI基板を、特には厳選しないで
使用したいという要求と、それに応えたいという提案を
する場合には、上記のような半導体装置の耐圧に問題が
生じ、それに対する解決策が求められる。
【0029】本発明者は、上述のようなSOI基板の問
題について着目し、本発明を創作するに至ったものであ
る。
題について着目し、本発明を創作するに至ったものであ
る。
【0030】そこで、本発明は、SOI基板において、
上部半導体層に素子分離を行った後シリサイド化する前
に、素子分離領域の形成プロセス上で部分的に上部半導
体層の膜厚が薄くなる領域、例えば素子分離領域とその
間に位置する活性領域との境界の近傍の上に、更には、
上部半導体層の膜厚の薄くなる領域、例えば図3で右側
のトランジスタを形成する領域のように意識的に膜厚を
薄くした領域の上に、シリサイド防止膜を形成し、その
後シリサイド化することにより、埋め込み酸化膜にシリ
サイド層が達しないようにすることが可能となること、
その結果として、上記のSOI基板における問題の解決
の可能な半導体装置を得るものである。そして、ゲート
領域の側部に形成されたサイドウオールの上にシリサイ
ド防止膜を形成することにより、さらに特性の改善され
た半導体装置を得るものである。
上部半導体層に素子分離を行った後シリサイド化する前
に、素子分離領域の形成プロセス上で部分的に上部半導
体層の膜厚が薄くなる領域、例えば素子分離領域とその
間に位置する活性領域との境界の近傍の上に、更には、
上部半導体層の膜厚の薄くなる領域、例えば図3で右側
のトランジスタを形成する領域のように意識的に膜厚を
薄くした領域の上に、シリサイド防止膜を形成し、その
後シリサイド化することにより、埋め込み酸化膜にシリ
サイド層が達しないようにすることが可能となること、
その結果として、上記のSOI基板における問題の解決
の可能な半導体装置を得るものである。そして、ゲート
領域の側部に形成されたサイドウオールの上にシリサイ
ド防止膜を形成することにより、さらに特性の改善され
た半導体装置を得るものである。
【0031】(実施の形態)本発明の半導体装置の実施
の形態について、その製造工程を模式的に示す図1及び
2を参照し、以下に説明する。SOI基板として、厚さ
例えば600μmの下部半導体層30、厚さ例えば10
0nmの埋め込み酸化膜20及び厚さ例えば50〜60
nmの上部半導体層10の順に積層したものを用いる。
尚、ここで、このSOI基板はシリコン基板に酸素をイ
オン注入した後熱処理し、埋め込み酸化膜20を形成し
作製したものである。
の形態について、その製造工程を模式的に示す図1及び
2を参照し、以下に説明する。SOI基板として、厚さ
例えば600μmの下部半導体層30、厚さ例えば10
0nmの埋め込み酸化膜20及び厚さ例えば50〜60
nmの上部半導体層10の順に積層したものを用いる。
尚、ここで、このSOI基板はシリコン基板に酸素をイ
オン注入した後熱処理し、埋め込み酸化膜20を形成し
作製したものである。
【0032】SOI基板にSiO2膜を厚さ例えば7n
m堆積した後、さらに減圧CVD法により、SiN膜を
厚さ例えば85nmに形成する。フォトエッチング工程
により、フォトレジストを薄い領域を形成する部分を開
口するようパターニングし、更に、SiN膜及びSiO
2膜をエッチング後、熱酸化を行い上部半導体層10に
表面酸化膜を形成し、まずSiN膜をリン酸等のエッチ
ャントを用いて除去し、更にその表面酸化膜をHF等の
酸化膜エッチャントを用いて除去する(図1(a)参
照)。こうして、上部半導体層10には、薄い領域とそ
れに比べて厚い領域が存在するよう膜厚が調整される。
ここで、薄い領域は膜厚が例えば40nmとされてお
り、この領域は図示していない。
m堆積した後、さらに減圧CVD法により、SiN膜を
厚さ例えば85nmに形成する。フォトエッチング工程
により、フォトレジストを薄い領域を形成する部分を開
口するようパターニングし、更に、SiN膜及びSiO
2膜をエッチング後、熱酸化を行い上部半導体層10に
表面酸化膜を形成し、まずSiN膜をリン酸等のエッチ
ャントを用いて除去し、更にその表面酸化膜をHF等の
酸化膜エッチャントを用いて除去する(図1(a)参
照)。こうして、上部半導体層10には、薄い領域とそ
れに比べて厚い領域が存在するよう膜厚が調整される。
ここで、薄い領域は膜厚が例えば40nmとされてお
り、この領域は図示していない。
【0033】次に、熱酸化を行いパッド酸化膜40を厚
さ例えば7nmに形成し、更に減圧CDV法によりSi
N膜50を厚さ例えば85nmに形成する((図1
(b)参照。)。次いで、素子分離領域と活性領域を決
定するためのフォトエッチング工程を行い、SiN膜5
0をパターニングする(図1(c)参照)。尚、ここで
SiN膜は素子分離領域に対向する部分に開口される。
さ例えば7nmに形成し、更に減圧CDV法によりSi
N膜50を厚さ例えば85nmに形成する((図1
(b)参照。)。次いで、素子分離領域と活性領域を決
定するためのフォトエッチング工程を行い、SiN膜5
0をパターニングする(図1(c)参照)。尚、ここで
SiN膜は素子分離領域に対向する部分に開口される。
【0034】次に、ロコス法を用い、素子分離領域60
を形成する(図1(d)参照)。尚、このロコス法によ
る酸化は、ドライO2酸化で、基板温度が1100℃、
時間が90分で行う。このとき、上部半導体層10の酸
化されないままの領域(活性領域)は、素子分離領域6
0に近付くほど中央領域に比べて薄くなる。これは、活
性領域のエッジ部分においては、熱酸化時に上部半導体
層10の表面及び埋め込み酸化膜20の界面にバーズビ
ークが入るため、活性領域を形成している上部半導体層
10の膜厚が薄くなるからである。ここで、素子分離領
域形成用のロコス酸化量は、必ず素子分離を達成するた
め、上部半導体層のSi換算量よりもオーバー酸化す
る。例えば、上部半導体層が50nmの場合、ちょうど
酸化するときの酸化量は、SiO2膜厚で110nm必
要とするが、実際の処理の場合、15〜20%のオーバ
ー酸化を行う。
を形成する(図1(d)参照)。尚、このロコス法によ
る酸化は、ドライO2酸化で、基板温度が1100℃、
時間が90分で行う。このとき、上部半導体層10の酸
化されないままの領域(活性領域)は、素子分離領域6
0に近付くほど中央領域に比べて薄くなる。これは、活
性領域のエッジ部分においては、熱酸化時に上部半導体
層10の表面及び埋め込み酸化膜20の界面にバーズビ
ークが入るため、活性領域を形成している上部半導体層
10の膜厚が薄くなるからである。ここで、素子分離領
域形成用のロコス酸化量は、必ず素子分離を達成するた
め、上部半導体層のSi換算量よりもオーバー酸化す
る。例えば、上部半導体層が50nmの場合、ちょうど
酸化するときの酸化量は、SiO2膜厚で110nm必
要とするが、実際の処理の場合、15〜20%のオーバ
ー酸化を行う。
【0035】ここで、上部半導体層10は、その中央部
分の厚みは例えば約50nmであり、素子分離領域60
の近傍の最も薄い部分は例えば約45nmである。上部
半導体層10は、その素子分離領域60の近傍では中央
部分に比べて例えば約5nm薄くなり、その中央部は元
の厚に比べて例えば殆ど薄くなっていない或いは約5n
m薄くなっている。
分の厚みは例えば約50nmであり、素子分離領域60
の近傍の最も薄い部分は例えば約45nmである。上部
半導体層10は、その素子分離領域60の近傍では中央
部分に比べて例えば約5nm薄くなり、その中央部は元
の厚に比べて例えば殆ど薄くなっていない或いは約5n
m薄くなっている。
【0036】次に、SiN膜50をリン酸等のエッチャ
ントを用いて除去する。素子分離領域60に囲まれた活
性領域となる上部半導体層10に、パッド酸化膜40を
介して、P型の不純物イオンを閾値制御用として半導体
基板の法線方向から注入する(図1(e)参照)。ここ
で、例えば、パッド酸化膜40が5〜10nmである場
合、P型不純物によるイオン注入条件は、上部半導体の
中央部にピークを作るように11B+イオンを5〜15K
eV、又は49BF2 +イオンを20〜70KeV、注入量
を0.2〜1×1013ions/cm2で行う。
ントを用いて除去する。素子分離領域60に囲まれた活
性領域となる上部半導体層10に、パッド酸化膜40を
介して、P型の不純物イオンを閾値制御用として半導体
基板の法線方向から注入する(図1(e)参照)。ここ
で、例えば、パッド酸化膜40が5〜10nmである場
合、P型不純物によるイオン注入条件は、上部半導体の
中央部にピークを作るように11B+イオンを5〜15K
eV、又は49BF2 +イオンを20〜70KeV、注入量
を0.2〜1×1013ions/cm2で行う。
【0037】次いで、パッド酸化膜40を除去後、活性
領域にシリコン酸化膜であるゲート絶縁膜70を堆積す
る。ここで、ゲート絶縁膜70は、作製すべきトランジ
スタのチャンネル長さが0.35μmならば7〜10n
mとする。次に、ポリシリコン膜を厚さ200nmに減
圧CVD法を用いてゲート絶縁膜70の全面に形成した
後、フォトエッチング工程によりパターニングし、ゲー
ト領域(ゲート電極)90を形成する。更に、半導体基
板の全面にCVD法等によってシリコン酸化膜を堆積
し、異方性エッチングを用いてゲート領域の側面にサイ
ドウオール80を形成する。
領域にシリコン酸化膜であるゲート絶縁膜70を堆積す
る。ここで、ゲート絶縁膜70は、作製すべきトランジ
スタのチャンネル長さが0.35μmならば7〜10n
mとする。次に、ポリシリコン膜を厚さ200nmに減
圧CVD法を用いてゲート絶縁膜70の全面に形成した
後、フォトエッチング工程によりパターニングし、ゲー
ト領域(ゲート電極)90を形成する。更に、半導体基
板の全面にCVD法等によってシリコン酸化膜を堆積
し、異方性エッチングを用いてゲート領域の側面にサイ
ドウオール80を形成する。
【0038】次に、半導体基板の表面全体に、半導体基
板の法線方向から、ゲート領域90及びサイドウオール
80をマスクとしてN型不純物である31P+イオンを注
入し、ソース/ドレイン領域であるN型不純物拡散層1
0−2及びゲート領域(ゲート電極)90を形成する
(図2(f)参照)。
板の法線方向から、ゲート領域90及びサイドウオール
80をマスクとしてN型不純物である31P+イオンを注
入し、ソース/ドレイン領域であるN型不純物拡散層1
0−2及びゲート領域(ゲート電極)90を形成する
(図2(f)参照)。
【0039】次いで、シリサイド化を防止するための膜
(シリサイド防止膜)として、CVD法によって、半導
体基板の表面全体にシリコン酸化膜100を、例えば厚
さ20〜50nmでよいが、この例では約500Å堆積
する(図2(g)参照)。尚、シリサイド防止膜として
は、シリコン酸化膜に限らずSiO2及びSiN膜の2
重構造等を挙げることができ、その厚さは例えばSiO
2膜が厚さ5〜10nmで、SiN膜が厚さ10〜40
nmでよい。要するに、シリコン酸化膜のようにウエッ
トエッチングが可能で、シリサイド防止可能であればよ
い。
(シリサイド防止膜)として、CVD法によって、半導
体基板の表面全体にシリコン酸化膜100を、例えば厚
さ20〜50nmでよいが、この例では約500Å堆積
する(図2(g)参照)。尚、シリサイド防止膜として
は、シリコン酸化膜に限らずSiO2及びSiN膜の2
重構造等を挙げることができ、その厚さは例えばSiO
2膜が厚さ5〜10nmで、SiN膜が厚さ10〜40
nmでよい。要するに、シリコン酸化膜のようにウエッ
トエッチングが可能で、シリサイド防止可能であればよ
い。
【0040】その後、フォトエッチング工程により、シ
リサイド化する領域(シリサイド化領域)を開口するよ
うフォトレジスト110をパターニングする(図2
(h)参照)。この開口は、ゲート領域、ソース/ドレ
インに対向して形成される。このパターニングを行う
際、活性領域と素子分離領域の境界の近傍の上において
は以後のエッチング工程でシリコン酸化膜100が少な
くともエッチングされないように、活性領域及び素子分
離領域60の上においてフォトレジスト110が残るよ
うにパターニングを行う。
リサイド化する領域(シリサイド化領域)を開口するよ
うフォトレジスト110をパターニングする(図2
(h)参照)。この開口は、ゲート領域、ソース/ドレ
インに対向して形成される。このパターニングを行う
際、活性領域と素子分離領域の境界の近傍の上において
は以後のエッチング工程でシリコン酸化膜100が少な
くともエッチングされないように、活性領域及び素子分
離領域60の上においてフォトレジスト110が残るよ
うにパターニングを行う。
【0041】このとき、上部半導体層10の前記薄い領
域、更にはサイドウオール80の上においてもフォトレ
ジスト110が残るようにパターニングされる。ここ
で、サイドウオール80の上にもフォトレジスト110
を残すのは、ソース/ドレイン領域形成のために上述の
ようにイオン注入を行っているので、サイドウオール8
0部の酸化膜にはダメージが入っており、後の工程のH
F等の酸化膜エッチングレートがシリサイド防止膜より
も速くなることから、ゲート領域のシリサイド化時に、
サイドウオール80が充分にゲート領域とソース/ドレ
イン領域のブリッジショート防止のための膜厚を確保す
ることが困難となる可能性が高いためである。尚、半導
体基板の上部半導体層10に抵抗素子やバイポーラ素子
等を得る領域を設ける場合、それらの素子の為にはシリ
サイド化されると不都合な領域についてもフォトレジス
ト110が残される。
域、更にはサイドウオール80の上においてもフォトレ
ジスト110が残るようにパターニングされる。ここ
で、サイドウオール80の上にもフォトレジスト110
を残すのは、ソース/ドレイン領域形成のために上述の
ようにイオン注入を行っているので、サイドウオール8
0部の酸化膜にはダメージが入っており、後の工程のH
F等の酸化膜エッチングレートがシリサイド防止膜より
も速くなることから、ゲート領域のシリサイド化時に、
サイドウオール80が充分にゲート領域とソース/ドレ
イン領域のブリッジショート防止のための膜厚を確保す
ることが困難となる可能性が高いためである。尚、半導
体基板の上部半導体層10に抵抗素子やバイポーラ素子
等を得る領域を設ける場合、それらの素子の為にはシリ
サイド化されると不都合な領域についてもフォトレジス
ト110が残される。
【0042】次いで、HF等の酸化膜エッチャントを用
い、フォトレジスト110をマスクとしてシリサイド防
止膜であるシリコン酸化膜100をエッチングする(図
1(h)参照)。このとき、シリサイド化領域に対向
し、このシリコン酸化膜100をエッチングし、続い
て、サイドウオール用酸化膜の残膜及び、ゲート酸化膜
70であるシリコン酸化膜に対しても上部半導体層10
に到達するまでエッチングする。ここで、シリサイド防
止膜であるシリコン酸化膜100のエッチング方法とし
ては、ドライエッチングで行うと、上部半導体層10の
表面にダメージを与え、更に完全シリサイド防止膜を除
去するためにはオーバーエッチングが必要であり、オー
バーエッチング相当の厚さで上部半導体層10が薄膜化
され、後工程のシリサイド化の反応バラツキ又はシリサ
イドが埋め込み酸化膜20まで到達してしまうこと、更
には上部半導体層10の薄膜化により、後のコンタクト
ホール形成工程のエッチングにおいて上部半導体層10
を突き抜ける可能性がある。そのため、シリサイド化領
域を開口するエッチングは、ダメージのないウエットエ
ッチングで行う。
い、フォトレジスト110をマスクとしてシリサイド防
止膜であるシリコン酸化膜100をエッチングする(図
1(h)参照)。このとき、シリサイド化領域に対向
し、このシリコン酸化膜100をエッチングし、続い
て、サイドウオール用酸化膜の残膜及び、ゲート酸化膜
70であるシリコン酸化膜に対しても上部半導体層10
に到達するまでエッチングする。ここで、シリサイド防
止膜であるシリコン酸化膜100のエッチング方法とし
ては、ドライエッチングで行うと、上部半導体層10の
表面にダメージを与え、更に完全シリサイド防止膜を除
去するためにはオーバーエッチングが必要であり、オー
バーエッチング相当の厚さで上部半導体層10が薄膜化
され、後工程のシリサイド化の反応バラツキ又はシリサ
イドが埋め込み酸化膜20まで到達してしまうこと、更
には上部半導体層10の薄膜化により、後のコンタクト
ホール形成工程のエッチングにおいて上部半導体層10
を突き抜ける可能性がある。そのため、シリサイド化領
域を開口するエッチングは、ダメージのないウエットエ
ッチングで行う。
【0043】次に、フォトレジスト110を除去した
後、高融点金属であるTiをスパッタし、高融点金属層
120を堆積する(図2(i)参照)。例えば、上部半
導体層10の元の厚さが50〜60nmで前記薄い領域
の厚さが約40nmの場合、この半導体層が完全にシリ
サイド化されないために高融点金属層の厚さは15〜2
5nmとする。尚、シリサイド化のための高融点金属と
してTiの例を挙げたが、これに限らず例えばCoやN
i等を用いてもよい。
後、高融点金属であるTiをスパッタし、高融点金属層
120を堆積する(図2(i)参照)。例えば、上部半
導体層10の元の厚さが50〜60nmで前記薄い領域
の厚さが約40nmの場合、この半導体層が完全にシリ
サイド化されないために高融点金属層の厚さは15〜2
5nmとする。尚、シリサイド化のための高融点金属と
してTiの例を挙げたが、これに限らず例えばCoやN
i等を用いてもよい。
【0044】続いて、SiとTiとを反応させるため
に、ランプアニール装置にて650℃で40秒程度熱処
理を行い、ゲート領域上部、及びソース/ドレイン領域
のシリサイド化領域にそれぞれチタンとシリコンのシリ
サイド化によるシリサイド層90’及び、シリサイド層
10−2’を形成する。次に、未反応のTiの除去のた
めに、アンモニア過水処理を行う。さらに、シリサイド
層の相変化を行うことを目的として850℃10秒程度
のアニールを行い、これらシリサイド層を低抵抗化をさ
せる(図2(j)参照)。
に、ランプアニール装置にて650℃で40秒程度熱処
理を行い、ゲート領域上部、及びソース/ドレイン領域
のシリサイド化領域にそれぞれチタンとシリコンのシリ
サイド化によるシリサイド層90’及び、シリサイド層
10−2’を形成する。次に、未反応のTiの除去のた
めに、アンモニア過水処理を行う。さらに、シリサイド
層の相変化を行うことを目的として850℃10秒程度
のアニールを行い、これらシリサイド層を低抵抗化をさ
せる(図2(j)参照)。
【0045】図2(j)では、上部半導体層10の厚い
領域に対応する領域に関して図示しているので、厚い領
域と薄い領域を合わせて図3に示す。この図において、
厚い領域に形成されているトランジスタを左側に、薄い
領域に形成されているトランジスタを右側にそれぞれ示
している。厚い領域に形成されたトランジスタに着目す
ると、活性領域が素子分離領域60との境界近傍で薄く
なっているが、その活性層の形成されたシリサイド層1
0−2’は該境界の近傍においても埋め込み酸化膜20
に到達していない。このシリサイド層10−2’の厚さ
は、例えば30nm程度である。
領域に対応する領域に関して図示しているので、厚い領
域と薄い領域を合わせて図3に示す。この図において、
厚い領域に形成されているトランジスタを左側に、薄い
領域に形成されているトランジスタを右側にそれぞれ示
している。厚い領域に形成されたトランジスタに着目す
ると、活性領域が素子分離領域60との境界近傍で薄く
なっているが、その活性層の形成されたシリサイド層1
0−2’は該境界の近傍においても埋め込み酸化膜20
に到達していない。このシリサイド層10−2’の厚さ
は、例えば30nm程度である。
【0046】ここで、上部半導体層10の厚い領域の元
の厚さが例えば50〜60nmでは、シリサイド層10
−2’の素子分離領域60側の端部が素子分離領域60
から例えば0.2μm程度の距離にあるが、例えば0.
1μm程度以上であれば足りる。尚、ここで0.1μm
以下とした場合シリサイド防止膜100のウエットエッ
チング時のプロセスばらつきにより、十分なシリサイド
防止膜幅を得ることができない等のデメリット等があ
る。そのためには、上記シリサイド防止膜100は、上
述のように活性層と素子分離領域60との境界の近傍の
上に設けられるが、その境界よりゲート領域90側の方
向に例えば0.2μmの長さにされており、例えば0.
1μm以上程度にしてもよい。尚、ここで0.1μm以
下とした場合シリサイド防止膜のウエットエッチング時
のプロセスばらつきにより、十分なシリサイド防止膜幅
を得ることができない等のデメリット(不都合)等があ
る。尚、シリサイド防止膜100は、前記境界よりこの
方向と反対の方向に長さ例えば0.2μmとすることも
でき、0.1μm以上としてもよい。尚、ここで0.1
μm以下とした場合シリサイド防止膜のウエットエッチ
ング時のプロセスばらつきにより、十分なシリサイド防
止膜幅を得ることができない等のデメリット(不都合)
等がある。また、薄い領域に形成されたトランジスタに
着目すると、活性層にはシリサイド層が形成されていな
い。
の厚さが例えば50〜60nmでは、シリサイド層10
−2’の素子分離領域60側の端部が素子分離領域60
から例えば0.2μm程度の距離にあるが、例えば0.
1μm程度以上であれば足りる。尚、ここで0.1μm
以下とした場合シリサイド防止膜100のウエットエッ
チング時のプロセスばらつきにより、十分なシリサイド
防止膜幅を得ることができない等のデメリット等があ
る。そのためには、上記シリサイド防止膜100は、上
述のように活性層と素子分離領域60との境界の近傍の
上に設けられるが、その境界よりゲート領域90側の方
向に例えば0.2μmの長さにされており、例えば0.
1μm以上程度にしてもよい。尚、ここで0.1μm以
下とした場合シリサイド防止膜のウエットエッチング時
のプロセスばらつきにより、十分なシリサイド防止膜幅
を得ることができない等のデメリット(不都合)等があ
る。尚、シリサイド防止膜100は、前記境界よりこの
方向と反対の方向に長さ例えば0.2μmとすることも
でき、0.1μm以上としてもよい。尚、ここで0.1
μm以下とした場合シリサイド防止膜のウエットエッチ
ング時のプロセスばらつきにより、十分なシリサイド防
止膜幅を得ることができない等のデメリット(不都合)
等がある。また、薄い領域に形成されたトランジスタに
着目すると、活性層にはシリサイド層が形成されていな
い。
【0047】そして、両者のトランジスタにおいて、ゲ
ート領域90の上部にシリサイド層90’が形成されて
いる。また、サイドウオール80の上には、シリサイド
防止膜100の存在により、ソース/ドレイン領域10
−2からゲート領域90へのシリサイドのはい上がりが
ないことからブリッジショートが形成されてない。
ート領域90の上部にシリサイド層90’が形成されて
いる。また、サイドウオール80の上には、シリサイド
防止膜100の存在により、ソース/ドレイン領域10
−2からゲート領域90へのシリサイドのはい上がりが
ないことからブリッジショートが形成されてない。
【0048】このように、活性層であるソース/ドレイ
ン領域10−2は、埋め込み酸化膜20との間にTiと
Siの未反応である、シリサイド化されていないままの
状態で残されている。このため、埋め込み酸化膜20の
残留シリコンはシリサイド化されることが防止されてい
るばかりでなく、埋め込み酸化膜20の欠陥が侵食され
ることも防止される。
ン領域10−2は、埋め込み酸化膜20との間にTiと
Siの未反応である、シリサイド化されていないままの
状態で残されている。このため、埋め込み酸化膜20の
残留シリコンはシリサイド化されることが防止されてい
るばかりでなく、埋め込み酸化膜20の欠陥が侵食され
ることも防止される。
【0049】この後、公知技術により、これらのシリサ
イド層にコンタクトが形成されトランジスタが構成され
るのはいうまでもない。
イド層にコンタクトが形成されトランジスタが構成され
るのはいうまでもない。
【0050】この実施の形態のトランジスタにおける埋
め込み酸化膜の耐圧特性を図4に示す。この図におい
て、横軸は電圧、縦軸は電流を示し、本発明の図3に示
すトランジスタの特性を丸印で、図6に示すトランジス
タの特性を四角印でそれぞれ示す。この図より、本発明
の実施の形態のトランジスタの埋め込み酸化膜の耐圧特
性が優れていることが分かる。
め込み酸化膜の耐圧特性を図4に示す。この図におい
て、横軸は電圧、縦軸は電流を示し、本発明の図3に示
すトランジスタの特性を丸印で、図6に示すトランジス
タの特性を四角印でそれぞれ示す。この図より、本発明
の実施の形態のトランジスタの埋め込み酸化膜の耐圧特
性が優れていることが分かる。
【0051】上記例においては、シリサイド防止膜をゲ
ートサイドウオール形成後に再度堆積した場合について
説明したが、本発明はこれに限定されるものではなく、
ゲートサイドウオール用の酸化膜そのものをシリサイド
防止膜として使用することも可能であり、それは例えば
ゲートサイドウオール形成時の異方性エッチング時に、
活性領域上のシリコン酸化膜を、後工程のシリサイド防
止膜となるよう約500〜600Åの残すことにより実
現できる。
ートサイドウオール形成後に再度堆積した場合について
説明したが、本発明はこれに限定されるものではなく、
ゲートサイドウオール用の酸化膜そのものをシリサイド
防止膜として使用することも可能であり、それは例えば
ゲートサイドウオール形成時の異方性エッチング時に、
活性領域上のシリコン酸化膜を、後工程のシリサイド防
止膜となるよう約500〜600Åの残すことにより実
現できる。
【0052】
【発明の効果】本発明によれば、半導体装置において、
SOI基板の埋め込み酸化膜の耐圧特性の劣化を防止す
ることがで可能であり、さらには、ゲートとソース/ド
レイン間のブリッジショートを防止されたものとするこ
とが可能であり、半導体装置の製造方法によれば、SO
I基板に特有の埋め込み酸化膜中の残留シリコンの存在
もしくは欠陥が存在した場合においても、埋め込み酸化
膜中の残留シリコンがシリサイド化されず、また欠陥部
においては高融点金属が侵食することもなく、埋め込み
酸化膜の耐圧劣化もしくは上部半導体層と下部半導体層
のショートが防止される半導体装置の提供に寄与する。
SOI基板の埋め込み酸化膜の耐圧特性の劣化を防止す
ることがで可能であり、さらには、ゲートとソース/ド
レイン間のブリッジショートを防止されたものとするこ
とが可能であり、半導体装置の製造方法によれば、SO
I基板に特有の埋め込み酸化膜中の残留シリコンの存在
もしくは欠陥が存在した場合においても、埋め込み酸化
膜中の残留シリコンがシリサイド化されず、また欠陥部
においては高融点金属が侵食することもなく、埋め込み
酸化膜の耐圧劣化もしくは上部半導体層と下部半導体層
のショートが防止される半導体装置の提供に寄与する。
【図1】本発明の半導体装置の実施の形態の製造工程を
模式的に説明する断面図である。
模式的に説明する断面図である。
【図2】本発明の半導体装置の実施の形態の製造工程を
模式的に説明する断面図である。
模式的に説明する断面図である。
【図3】本発明の半導体装置の実施の形態の構成を模式
的に説明する断面図である。
的に説明する断面図である。
【図4】本発明の半導体装置の実施の形態の埋め込み酸
化膜の耐圧特性図である。
化膜の耐圧特性図である。
【図5】従来の半導体装置の実施の形態の製造工程を模
式的に説明する断面図である。
式的に説明する断面図である。
【図6】本発明の適用前の半導体装置の構成を模式的に
説明する断面図である。
説明する断面図である。
10 上部半導体層
20 埋め込み酸化膜
30 下部半導体層
40 パッド酸化膜
50 SiN膜
60 素子分離領域
70 ゲート絶縁膜
80 サイドウオール
90 ゲート領域
90' シリサイド層100 シリコン酸化膜(シリサイド防止膜)
10−1 チャンネル領域
10−2 ソース/ドレイン領域
10−2' シリサイド層
120 高融点金属
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/78
H01L 29/786
H01L 21/336
Claims (9)
- 【請求項1】 埋め込み酸化膜の上に上部半導体層を有
するSOI基板上で、前記上部半導体層のロコス酸化に
よる素子分離領域により分離された第1活性領域と、前
記第1活性領域に形成されたチャネル領域及び前記チャ
ネル領域を挟むソース領域、ドレイン領域と、前記チャ
ネル領域に対向する多結晶シリコン層からなるゲート領
域と、前記ソース領域、ドレイン領域の表面に高融点金
属とシリコンの化合物であるシリサイドを有し、前記第
1活性領域の膜厚は、前記ロコス酸化により前記素子分
離領域に近付くほど活性領域の中央領域に比べて薄くな
っている半導体装置であって、 前記ソース領域、ドレイン領域と前記素子分離領域との
上において、前記素子分離領域と前記ソース領域、ドレ
イン領域との境界の近傍の上にシリサイド防止膜を有
し、前記シリサイド防止膜下の前記ソース領域、ドレイン領
域の表面には、シリサイドが形成されていない ことを特
徴とする半導体装置。 - 【請求項2】 埋め込み酸化膜の上に厚い領域と薄い領
域とからなる上部半導体層を有するSOI基板上で、前
記上部半導体層は、ロコス酸化による素子分離領域によ
り分離され、前記厚い領域からなる第1活性領域と薄い
領域からなる第2活性領域と、前記第1及び第2活性領
域に形成されたチャネル領域及び前記チャネル領域を挟
むソース領域、ドレイン領域と、前記チャネル領域に対
向する多結晶シリコン層からなるゲート領域と、前記ソ
ース領域、ドレイン領域の表面に高融点金属とシリコン
の化合物であるシリサイドを有し、前記第1及び第2活
性領域のそれぞれの膜厚は、前記ロコス酸化により前記
素子分離領域に近付くほど活性領域の中央領域に比べて
薄くなる半導体装置であって、 前記第1活性領域における前記ソース領域、ドレイン領
域と前記素子分離領域との上において、前記素子分離領
域と前記ソース領域、ドレイン領域との境界の近傍と、
前記第2活性領域における前記ソース領域、ドレイン領
域を覆うシリサイド防止膜を有し、 前記シリサイド防止膜下の前記ソース領域、ドレイン領
域の表面には、シリサイドが形成されていないことを特
徴とする 半導体装置。 - 【請求項3】 前記ゲート領域の側部に位置するサイド
ウオールの上にもシリサイド防止膜を有することを特徴
とする請求項1又は2に記載の半導体装置。 - 【請求項4】 前記シリサイド防止膜は、前記第1活性
領域における前記ソース領域、ドレイン領域上に所定の
開口部を有するように選択的に形成され、前記開口部
は、前記第1活性領域のうち、前記素子分離領域に近付
くほど薄くなっている領域とは重ならないことを特徴と
する請求項1〜3のいずれか1つに記載の半導体装置。 - 【請求項5】 埋め込み酸化膜の上に上部半導体層を有
するSOI基板の前記上部半導体層に素子分離領域形成
のためのロコス酸化を行なうことにより、第1活性領域
を形成するとともに、前記第1活性領域の膜厚を、前記
素子分離領域に近付くほど活性領域の中央領域に比べて
薄くする工程と、 前記第1活性領域に、チャネル領域及び前記チャネル領
域を挟むソース領域、ドレイン領域を形成し、前記チャ
ネル領域に対向する多結晶シリコン層からなるゲート領
域と、前記 ゲート領域の側部にサイドウオールを形成す
る工程と、 前記ソース領域、ドレイン領域と前記素子分離領域との
上であって、前記素子分離領域と前記ソース領域、ドレ
イン領域との境界の近傍の上にシリサイド防止膜を選択
的に形成する工程と、 高融点金属を堆積した後、熱処理を行い、前記シリサイ
ド防止膜が形成されていない前記ソース領域、ドレイン
領域の表面をシリサイド化する工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項6】 埋め込み酸化膜の上に、厚い領域と薄い
領域とからなる上部半導体層を有するSOI基板の前記
上部半導体層に素子分離領域形成のためのロコス酸化を
行なうことにより、前記厚い領域からなる第1活性領域
と前記薄い領域からなる第2活性領域を形成するととも
に、前記第1及び第2活性領域のそれぞれの膜厚を、前
記素子分離領域に近付くほど活性領域の中央領域に比べ
て薄くする工程と、 前記第1及び第2活性領域に、チャネル領域及び前記チ
ャネル領域を挟むソース領域、ドレイン領域を形成し、
前記チャネル領域に対向する多結晶シリコン層からなる
ゲート領域と、前記ゲート領域の側部にサイドウォール
を形成する工程 と、 前記第1活性領域における前記ソース領域、ドレイン領
域と前記素子分離領域との上であって、前記素子分離領
域と前記ソース領域、ドレイン領域との境界の近傍と、
前記第2活性領域における前記ソース領域、ドレイン領
域を覆うようにシリサイド防止膜を選択的に形成する工
程と、 高融点金属を堆積した後、熱処理を行い、前記シリサイ
ド防止膜が形成されていない前記第1活性領域における
前記ソース領域、ドレイン領域の表面をシリサイド化す
る工程を有することを 特徴とする半導体装置の製造方
法。 - 【請求項7】 前記シリサイド防止膜を選択的に形成す
る工程において、前記第1活性領域のうち、前記素子分
離領域に近付くほど薄くなっている領域を覆うようにシ
リサイド防止膜を形成することを特徴とする請求項5又
は6に記載の半導体装置の製造方法。 - 【請求項8】 前記シリサイド防止膜を選択的に形成す
る工程において、サイドウオールの上にもシリサイド防
止膜を形成することを特徴とする請求項5〜7のいずれ
か1つに記載の半導体装置の製造方法。 - 【請求項9】 前記シリサイド化する工程は、前記ゲー
ト領域のシリサイド化を含むことを特徴とする請求項5
〜8のいずれか1つに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08844798A JP3439652B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08844798A JP3439652B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11289092A JPH11289092A (ja) | 1999-10-19 |
JP3439652B2 true JP3439652B2 (ja) | 2003-08-25 |
Family
ID=13943065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08844798A Expired - Fee Related JP3439652B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3439652B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5160709B2 (ja) * | 2001-09-28 | 2013-03-13 | ラピスセミコンダクタ株式会社 | Soi型mos電界効果トランジスタ及びその製造方法 |
JP2003158091A (ja) * | 2001-11-20 | 2003-05-30 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
-
1998
- 1998-04-01 JP JP08844798A patent/JP3439652B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH11289092A (ja) | 1999-10-19 |
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