JP3439076B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、フローティングゲ
ートと該フローティングゲートに重なって形成されるコ
ントロールゲートとを有する不揮発性半導体記憶装置の
製造方法に関し、更に言えばフローティングゲートに蓄
積された電荷(電子)をコントロールゲート側に抜き取
ることによるデータの消去を繰り返し行う際の消去効率
の低下を抑制し、メモリセルのサイクル寿命を延長させ
るものである。 【0002】 【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルROM(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する2重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな2重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、F−
N伝導(Fowler-Nordheim tunneling)によってフローテ
ィングゲートからコントルールゲートへ電荷を引き抜く
ことでデータの消去が行われる。 【0003】図11は、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図で、
図12は、そのX−X線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。P
型のシリコン基板1の表面領域に、選択的に厚く形成さ
れる酸化膜(LOCOS)よりなる複数の分離領域2が短冊状
に形成され、素子領域が区画される。シリコン基板1上
に、酸化膜3を介し、隣り合う分離領域2の間に跨るよ
うにしてフローティングゲート4が配置される。このフ
ローティングゲート4は、1つのメモリセル毎に独立し
て配置される。また、フローティングゲート4上の選択
酸化膜5は、選択酸化法によりフローティングゲート4
の中央部で厚く形成され、フローティングゲート4の端
部を鋭角にしている。これにより、データの消去動作時
にフローティングゲート4の端部で電界集中が生じ易い
ようにしている。 【0004】複数のフローティングゲート4が配置され
たシリコン基板1上に、フローティングゲート4の各列
毎に対応してコントロールゲート6が配置される。この
コントロールゲート6は、一部がフローティングゲート
4上に重なり、残りの部分が酸化膜3を介してシリコン
基板1に接するように配置される。また、これらのフロ
ーティングゲート4及びコントロールゲート6は、それ
ぞれ隣り合う列が互いに面対称となるように配置され
る。 【0005】前記コントロールゲート6の間の基板領域
及びフローティングゲート4の間の基板領域に、N型の
ドレイン領域7及びソース領域8が形成される。ドレイ
ン領域7は、コントロールゲート6の間で分離領域2に
囲まれてそれぞれが独立し、ソース領域8は、コントロ
ールゲート6の延在する方向に連続する。これらのフロ
ーティングゲート4、コントロールゲート6、ドレイン
領域7及びソース領域8によりメモリセルトランジスタ
が構成される。 【0006】そして、前記コントロールゲート6上に、
酸化膜9を介して、アルミニウム配線10がコントロー
ルゲート6と交差する方向に配置される。このアルミニ
ウム配線10は、コンタクトホール11を通して、ドレ
イン領域7に接続される。そして、各コントロールゲー
ト6は、ワード線となり、コントロールゲート6と平行
に延在するソース領域8は、ソース線となる。また、ド
レイン領域7に接続されるアルミニウム配線10は、ビ
ット線となる。 【0007】このような2重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート4に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート4に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応つけるようにしている。 【0008】ところで、シリコン基板1、フローティン
グゲート4及びコントロールゲート6の間を絶縁する絶
縁膜3は、図13に示すように3種類のシリコン酸化膜
3a〜3cより構成される。第1のシリコン酸化膜3a
は、シリコン基板1の表面を熱酸化することにより形成
されるゲート絶縁膜で、シリコン基板1とフローティン
グゲート4との間を絶縁する。尚、第1のシリコン酸化
膜3aは、フローティングゲート4が形成される際、フ
ローティングゲート4のパターニング時にフローティン
グゲート4の下面以外のシリコン酸化膜3aは所定量エ
ッチング除去される。 【0009】また、第2のシリコン酸化膜3bは、前記
シリコン基板1上に形成されることでフローティングゲ
ート4を被覆するようにCVD(Chemical Vapor Deposi
tion)法により化学気相形成されるCVD酸化膜であ
る。そして、第3のシリコン酸化膜3cは、第2のシリ
コン酸化膜3bが形成された後、シリコン基板1を熱酸
化することにより、前記フローティングゲート4の側壁
部と前記シリコン基板1の表面に形成される。これらの
第1〜第3のシリコン酸化膜3a〜3cは、3層構造を
成し、シリコン基板1とコントロールゲート6との間、
フローティングゲート4とコントロールゲート6との間
を絶縁する。即ち、3層構造の絶縁膜3でフローティン
グゲート4を被覆することにより、フローティングゲー
ト4とコントロールゲート6との間の耐圧を高め、メモ
リセルの書き込み動作及び読み出し動作時の誤動作、所
謂ライトディスターブ及びリードディスターブを防止す
るようにしている。 【0010】尚、上記したような従来技術に関する記載
は、本出願人が先に出願した特開平8−236647号
公報に開示されている。 【0011】 【発明が解決しようとする課題】上記公報では、トンネ
ル酸化膜(絶縁膜3)の最適化を図り、メモリセルトラ
ンジスタにおけるデータの書き込み/消去を繰り返すこ
とのできる回数(サイクル寿命)を延長している。しか
し、最近の更なるサイクル寿命の要求を満足するには不
十分なものとなってきている。 【0012】図8は、上記構成の従来装置におけるサイ
クル寿命の測定結果を示し、データの書き換え回数(横
軸)の増加につれて、測定した消去状態のメモリセルの
メモリセル電流(縦軸)が低下していく様子を示してい
る。この図に示すように従来の工程を経て製造された不
揮発性半導体記憶装置では、セル電流が判定可能レベル
(例えば、前記した消去状態のメモリセルのメモリセル
電流の初期値100μAの30%程度:メモリセル電流
30μA)まで低下するまでの書き換え回数が、およそ
7万回であることを示している。一般のプログラマブル
メモリにおいては、データの書き込み/消去の繰り返し
は10万回程度が必要とされており、7万回程度では不
十分であり、更なる書き換え回数を可能にしたい。 【0013】そこで、本願出願人は、フローティングゲ
ートとコントロールゲートとの間に形成されるトンネル
酸化膜の構成を適正化してメモリセルトランジスタのサ
イクル寿命の更なる向上を図ることを目的とし、トンネ
ル酸化膜の膜質とサイクル寿命との間に以下に記載する
因果関係があることを突きとめた。即ち、消去動作時に
前記フローティングゲートから飛び出した電荷(電子)
がコントロールゲートとの間に生じた電界により加速さ
れエネルギーを持つために、この電荷(電子)に起因し
て第2のシリコン酸化膜とコントロールゲートの界面付
近にトラップサイトを発生し易く、このトラップサイト
に電子がトラップされ、消去効率を低下させるというも
のである。 【0014】そこで本発明は、絶縁膜の構成を適正化し
て前記トラップサイトの発生を抑制することでメモリセ
ルトランジスタのサイクル寿命の更なる向上を可能とす
る不揮発性半導体記憶装置の製造方法を提供することを
目的とする。 【0015】 【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、フローティングゲートとコントロールゲートとの間
に形成されるトンネル酸化膜は、少なくとも減圧CVD
法により化学気相成長させたCVD酸化膜から成り、当
該CVD酸化膜をN2O、NO、NH3を含む窒化雰囲気
中で熱処理する工程を有するものである。 【0016】また、本発明のトンネル酸化膜の形成工程
において、およそ800℃乃至900℃の減圧CVD炉
内にモノシラン(SiH4)とN2Oを用いた減圧CVD
法でCVD酸化膜を形成した後に、連続して当該減圧C
VD炉内にN2O、NO、NH3を供給することで、N2
O、NO、NH3を含む窒化雰囲気で熱処理を行うもの
である。更に、CVD酸化膜の形成途中でN2O、N
O、NH3を含む窒化雰囲気中で熱処理を行うものであ
る。 【0017】これにより前記コントロールゲートとトン
ネル酸化膜との界面部分に窒素原子を導入し、SiとO
により形成される結合中に編入することによりトンネル
酸化膜の膜質を改善することができ、トラップサイトを
抑制することができる。従って、前記トラップサイトの
発生が抑制されるため、消去動作時にフローティングゲ
ートから飛び出した電荷(電子)がトラップされる割合
が減少し、サイクル寿命の向上が可能である。 【0018】 【発明の実施の形態】図1は、本発明の不揮発性半導体
記憶装置のメモリセルトランジスタの構造を説明するた
めの図である。P型のシリコン基板11の表面に第1の
酸化シリコン膜12が形成され、この第1のシリコン酸
化膜12上に多結晶シリコン膜からなるフローティング
ゲート13が配置される。この第1のシリコン酸化膜1
2は、シリコン基板11の表面を熱酸化することにより
形成されるゲート絶縁膜で、フローティングゲート13
を形成する際のエッチング工程によりフローティングゲ
ート13の下以外の部分の該シリコン酸化膜12は削ら
れ薄く形成される。フローティングゲート13上には、
フローティングゲート13の端部で膜厚が薄くなる選択
酸化膜14が形成される。この選択酸化膜14は、フロ
ーティングゲート13を形成する前にフローティングゲ
ートとなる多結晶シリコン膜の表面を選択酸化すること
によって形成される。これにより、フローティングゲー
ト13の角部が鋭角に形成され、後述するコントロール
ゲート17側で電界集中が起きやすいようにしている。 【0019】前記フローティングゲート13が形成され
たシリコン基板11上に、フローティングゲート13及
び選択酸化膜14を被覆するように第2のシリコン酸化
膜15が形成される。この第2のシリコン酸化膜15
は、CVD法により形成されるCVD酸化膜で、該シリ
コン酸化膜15中には窒素原子が含有されている。ま
た、前記シリコン基板11の表面と前記フローティング
ゲート13の側壁部に第3のシリコン酸化膜16が形成
される。この第3のシリコン酸化膜16は、第2のシリ
コン酸化膜15をCVD法により形成した後に全面を熱
酸化することによって形成される。従って、前記フロー
ティングゲート13とコントロールゲート17との間に
形成されるトンネル酸化膜は、上記した第1のシリコン
酸化膜12、第2のシリコン酸化膜15及び第3のシリ
コン酸化膜16からなる3層構造の絶縁膜から構成され
ている。 【0020】前記トンネル酸化膜としての第3のシリコ
ン酸化膜16上には、シリコン基板11の表面からフロ
ーティングゲート13上に跨り、多結晶シリコン膜から
なるコントロールゲート17が形成される。そして、こ
のコントロールゲート17に隣接するシリコン基板11
の表面に、N型の不純物が拡散されたドレイン領域18
が形成され、同様に、フローティングゲート13に隣接
するシリコン基板11の表面にN型の不純物が拡散され
たソース領域19が形成される。このドレイン領域18
及びソース領域19が、フローティングゲート13及び
コントロールゲート17と共にメモリセルトランジスタ
を構成する。尚、このメモリセルトランジスタは、図1
1と同様にして、シリコン基板11上に複数個が行列配
置され、メモリセルアレイを形成する。 【0021】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート17の電位を2V、ドレイン領
域18の電位を0.5V、ソース領域19の電位を12
Vとする。これにより、ドレイン領域18付近で発生す
るホットエレクトロンがフローティングゲート13側へ
加速され、第1のシリコン酸化膜12を通してフローテ
ィングゲート13に注入されてデータの書き込みが行わ
れる。 【0022】一方、消去動作においては、ドレイン領域
18及びソース領域19の電位を0Vとし、コントロー
ルゲート17を14Vとする。これにより、フローティ
ングゲート13内に蓄積されている電荷(電子)が、フ
ローティングゲート13の角部の鋭角部分からFN伝導
によって前記トンネル酸化膜を突き抜けてコントロール
ゲート17に放出されてデータが消去される。 【0023】そして、読み出し動作においては、コント
ロールゲート17の電位を4Vとし、ドレイン領域18
を2V、ソース領域19を0Vとする。このとき、フロ
ーティングゲート13に電荷(電子)が注入されている
と、フローティングゲート13の電位が低くなるため、
フローティングゲート13の下にはチャネルが形成され
ずドレイン電流は流れない。逆に、フローティングゲー
ト13に電荷(電子)が注入されていなければ、フロー
ティングゲート13の電位が高くなるため、フローティ
ングゲート13の下にチャネルが形成されてドレイン電
流が流れる。そこで、ドレイン領域18から流れ出す電
流をセンスアンプにより検出することでメモリセルトラ
ンジスタのオン/オフの判定、即ち、書き込まれたデー
タの判定が行える。尚、上記したように本実施の形態の
不揮発性半導体記憶装置及び従来の不揮発性半導体装置
のオン/オフの判定レベルの限界点として、図8に示す
ように消去時のメモリセル電流が初期値100μAの3
0%となる30μAまで低下した点をデータの書き換え
回数の限界点とし、メモリセルトランジスタの寿命と規
定している。 【0024】続いて、本発明の不揮発性半導体記憶装置
の製造方法を説明する。 第1工程:図2 P型のシリコン基板11の表面を熱酸化して第1のシリ
コン酸化膜12を例えば150Åの膜厚に形成する。更
に、第1のシリコン酸化膜12上に、CVD法により多
結晶シリコン膜21を例えば1700Åの膜厚に形成す
る。そして、多結晶シリコン膜21の表面に耐酸化膜と
なるシリコン窒化膜22を形成し、このシリコン窒化膜
22をパターニングしてフローティングゲート13を形
成する位置に開口23を形成する。 【0025】第2工程:図3 シリコン窒化膜22の開口23部分で、多結晶シリコン
膜21の表面を選択酸化して選択酸化膜14を形成す
る。その後、シリコン窒化膜23はエッチングにより除
去する。 第3工程:図4 多結晶シリコン膜21を選択酸化膜14をマスクとして
エッチングし、選択酸化膜14の下に角部が鋭角となる
フローティングゲート13を形成する。このとき、選択
酸化膜14の形成されていない部分については、第1の
シリコン酸化膜12の一部、例えば100Å程度の膜厚
を残すようにしている。 【0026】第4工程:図5 シリコン基板11上に、CVD法によりフローティング
ゲート13及び選択酸化膜14を被覆するように第2の
シリコン酸化膜15を200Å程度の膜厚で形成する。
尚、前記第2のシリコン酸化膜15は、およそ800℃
乃至900℃(本実施の形態では800℃に設定)の減
圧(LP)CVD炉内にモノシラン(SiH4)とN2O
とを例えば流量比300cc:3000ccの比率で用
い、真空度0.5乃至5Torrの条件下の減圧(L
P)CVD法によりHTO(High Temperature Oxide)
膜と称されるCVD酸化膜である。 【0027】続いて、当該LPCVD炉内に流量300
0cc〜5000cc程度のN2Oのみを供給し、およ
そ20分〜40分間のN2Oアニールを行う。これによ
り、前記第2のシリコン酸化膜15内に窒素原子(図5
等に示す第2のシリコン酸化膜15中の×印参照)が混
入される。これにより、従来の課題(前記コントロール
ゲート17と第2のシリコン酸化膜15との界面部分に
は前記フローティングゲート13から飛び出しコントロ
ールゲートとの電界で加速されエネルギーを持った電荷
(電子)に起因してトラップサイトが発生し易く、この
トラップサイトの発生領域で消去動作時にフローティン
グゲート13から飛び出した電荷(電子)がトラップさ
れるため、消去効率が低下する。)を抑制できる。即
ち、そのトラップサイト発生領域に対応する第2のシリ
コン酸化膜15に窒素原子を含有させることにより、そ
の領域のO−Si−Oの形を取らないダングリングボン
ドの未結合手を3価の窒素原子によってターミネートす
ることが可能となり、ダングリングボンドを抑制するこ
とができる。従って、電荷(電子)トラップサイトとな
るダングリングボンドの発生が抑制されるため、消去動
作時にフローティングゲートから飛び出した電子がトラ
ップされる割合が減少し、消去効率が向上する。 【0028】更に言えば、前記したようにN2Oアニー
ルを減圧(LP)CVD炉内の設定温度をおよそ800
℃と低温度に設定しているため、前記第2のシリコン酸
化膜15の比較的表面に近い領域により多く窒素原子が
含有されることになり、この領域における第2のシリコ
ン酸化膜15の膜質が高品質となり、消去動作時にフロ
ーティングゲートの角部から飛び出る電荷(電子)の移
動による該第2のシリコン酸化膜15の摩耗劣化が抑制
され、サイクル寿命の延長を図る上で有効である。 【0029】また、本実施形態では、前記第2のシリコ
ン酸化膜15を窒化処理する際にN2Oアニールを行っ
ているが、N2Oに限らず、例えばNO、NH3等の窒化
雰囲気中で熱処理を行うようにしても良い。図8は本発
明装置と従来装置におけるサイクル寿命を説明するため
の図であり、データの書き換え回数(横軸)の増加につ
れて、消去状態のメモリセルのメモリセル電流(縦軸)
が低下していく様子を示している。この図に示すように
従来の工程を経て製造された不揮発性半導体記憶装置で
は、メモリセル電流が判定可能レベル(例えば、セル電
流30μA)まで低下するまでの書き換え回数が、およ
そ7万回であったものが、本発明の工程を経て製造され
た不揮発性半導体記憶装置では、メモリセル電流が判定
可能レベルまで低下するまでの書き換え回数が、およそ
10万回に向上したことを示している。 【0030】このように本発明では、トンネル酸化膜の
一部である前記第2のシリコン酸化膜15に対してN2
O、NO、NH3等を含む窒化雰囲気中で熱処理を行う
ことで、サイクル寿命を従来装置に比べておよそ1.5
倍程度向上させることができた。 第5工程:図6 CVD法による第2のシリコン酸化膜15が形成された
シリコン基板11を熱酸化することにより、第3のシリ
コン酸化膜16を例えば200Åの膜厚に形成する。こ
の熱酸化においては、第2のシリコン酸化膜15の密度
が粗く酸素分子が透過しやすいことから、第2のシリコ
ン酸化膜15を介して前記シリコン基板1の表面及びフ
ローティングゲート13の側壁部にシリコン酸化膜が成
長する。 【0031】第6工程:図7 シリコン基板11上に第1のシリコン酸化膜12及び2
層構造の絶縁膜を介して多結晶シリコン膜24を例えば
3000Åの膜厚に形成する。そして、この多結晶シリ
コン膜24をパターニングしてフローティングゲート1
3と一部が重なるコントロールゲート17を形成する。
尚、当該コントロールゲート17は、ポリシリコン膜及
びタングステンシリサイド(WSix)膜から成る2層
構造としても良い。 【0032】この後、リン等のN型の不純物をフローテ
ィングゲート13及びコントロールゲート17をマスク
としてシリコン基板11にセルフアライメント注入する
ことで、図1に示すように、ドレイン領域18及びソー
ス領域19が形成される。以上の製造方法によれば、上
記したように減圧(LP)CVD炉によりトンネル酸化
膜となるHTO膜を形成した後に、続けて該減圧(L
P)CVD炉によりN2O、NO、NH3等の窒化雰囲気
中で熱処理を行うことで、第2のシリコン酸化膜15内
に窒素原子が入り込むことになる。ここで、上記したよ
うにコントロールゲート17と第2のシリコン酸化膜1
5との界面部分にはトラップサイト発生領域が存在し、
そのトラップサイト発生領域にはO−Si−Oの形をと
らないダングリングボンドが発生しやすい。しかし、そ
のトラップサイト発生領域に対応する第2のシリコン酸
化膜15に窒素原子を含有させることにより、そのダン
グリングボンドの未結合手を3価の窒素原子によってタ
ーミネートすることが可能となり、ダングリングボンド
を抑制することができる。従って、電荷(電子)トラッ
プサイトとなるダングリングボンドの発生が抑制される
ため、消去動作時にフローティングゲートから飛び出し
た電子がトラップされる割合が減少し、消去効率の低下
を防止し、サイクル寿命の向上が図れる。 【0033】また、本発明の他の実施の形態について図
9及び図10を基に説明する。尚、前述した一実施の形
態と同等の構成については説明の重複を避けるため同符
号を付して説明を省略する。当該他の実施の形態の特徴
は、前述した一実施の形態の第4工程である図5に示す
フローティングゲート13及び選択酸化膜14を被覆す
る第2のシリコン酸化膜15の形成を複数回に分けて形
成したことに特徴がある。即ち、先ず、図9に示すよう
にシリコン基板11上に、CVD法によりフローティン
グゲート13及び選択酸化膜14を被覆するように一層
目の第2のシリコン酸化膜15Aを100Å程度の膜厚
で形成する。尚、当該第2のシリコン酸化膜15Aの形
成条件は、前述した一実施の形態と同様で、およそ80
0℃乃至900℃(本実施の形態では800℃に設定)
の減圧(LP)CVD炉内にモノシラン(SiH4)と
N2Oとを例えば流量比300cc:3000ccの比
率で用い、真空度0.5乃至5Torrの条件下の減圧
(LP)CVD法により形成する。 【0034】続いて、当該LPCVD炉内に流量300
0cc〜5000cc程度のN2Oのみを供給し、およ
そ20分〜40分間のN2Oアニールを行う。これによ
り、前記第2のシリコン酸化膜15A内に窒素原子(図
9に示す第2のシリコン酸化膜15A中の×印参照)が
混入される。そして、前記第2のシリコン酸化膜15A
上に更に前記した形成条件で100Å程度の膜厚の二層
目の第2のシリコン酸化膜15Bを形成した後に、該第
2のシリコン酸化膜15BにN2Oアニールを行う。こ
れにより、前記第2のシリコン酸化膜15B内に窒素原
子(図10に示す第2のシリコン酸化膜15B中の×印
参照)が混入される。 【0035】このように本発明では、同一の減圧(L
P)CVD炉内で第2のシリコン膜の形成及び該第2の
シリコン酸化膜へのN2Oアニールを行っているため、
当該第2のシリコン酸化膜の形成工程とN2Oアニール
工程とを複数回(本実施の形態では、2回)に分けて行
うことができ、第2のシリコン酸化膜内の所望位置に窒
素原子を含有させることができる。つまり、トラップサ
イトの発生し易い箇所を窒化処理することで、消去効率
の低下を抑制できる。尚、本実施の形態では、第2のシ
リコン酸化膜の形成工程とN2Oアニール工程を2回に
分けて行っているが、窒化処理を行いたい領域に対応さ
せて、更に複数回に分けても良い。 【0036】 【発明の効果】本発明によれば、減圧(LP)CVD炉
において減圧(LP)CVD法によりトンネル酸化膜と
してのCVD酸化膜を形成した後に、同じ減圧(LP)
CVD炉にて窒化雰囲気で熱処理を行うことで、当該ト
ンネル酸化膜に対する窒化処理が800℃乃至900℃
という比較的低温で簡単に、しかも容易に行うことがで
きる。そして、トンネル酸化膜の膜質を高品質のものと
することができ、消去動作時においてフローティングゲ
ートから飛び出た電荷(電子)がトンネル酸化膜にトラ
ップされる割合を従来より減少させることができ、消去
効率の低下を防止し、長寿命な不揮発性半導体装置を提
供することができる。 【0037】更に、同じ減圧(LP)CVD炉において
CVD酸化膜を形成した後に、窒化雰囲気で熱処理を行
うため、CVD酸化膜の形成途中で窒化処理し、再びC
VD酸化膜を形成し、更に窒化処理を行うといったCV
D酸化膜の形成工程と、窒化処理工程を複数回に分けて
行うことができるため、CVD酸化膜内の所望位置(ト
ラップサイトの発生し易い箇所)に窒素原子を含有させ
ることができる。
ートと該フローティングゲートに重なって形成されるコ
ントロールゲートとを有する不揮発性半導体記憶装置の
製造方法に関し、更に言えばフローティングゲートに蓄
積された電荷(電子)をコントロールゲート側に抜き取
ることによるデータの消去を繰り返し行う際の消去効率
の低下を抑制し、メモリセルのサイクル寿命を延長させ
るものである。 【0002】 【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルROM(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する2重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな2重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、F−
N伝導(Fowler-Nordheim tunneling)によってフローテ
ィングゲートからコントルールゲートへ電荷を引き抜く
ことでデータの消去が行われる。 【0003】図11は、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図で、
図12は、そのX−X線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。P
型のシリコン基板1の表面領域に、選択的に厚く形成さ
れる酸化膜(LOCOS)よりなる複数の分離領域2が短冊状
に形成され、素子領域が区画される。シリコン基板1上
に、酸化膜3を介し、隣り合う分離領域2の間に跨るよ
うにしてフローティングゲート4が配置される。このフ
ローティングゲート4は、1つのメモリセル毎に独立し
て配置される。また、フローティングゲート4上の選択
酸化膜5は、選択酸化法によりフローティングゲート4
の中央部で厚く形成され、フローティングゲート4の端
部を鋭角にしている。これにより、データの消去動作時
にフローティングゲート4の端部で電界集中が生じ易い
ようにしている。 【0004】複数のフローティングゲート4が配置され
たシリコン基板1上に、フローティングゲート4の各列
毎に対応してコントロールゲート6が配置される。この
コントロールゲート6は、一部がフローティングゲート
4上に重なり、残りの部分が酸化膜3を介してシリコン
基板1に接するように配置される。また、これらのフロ
ーティングゲート4及びコントロールゲート6は、それ
ぞれ隣り合う列が互いに面対称となるように配置され
る。 【0005】前記コントロールゲート6の間の基板領域
及びフローティングゲート4の間の基板領域に、N型の
ドレイン領域7及びソース領域8が形成される。ドレイ
ン領域7は、コントロールゲート6の間で分離領域2に
囲まれてそれぞれが独立し、ソース領域8は、コントロ
ールゲート6の延在する方向に連続する。これらのフロ
ーティングゲート4、コントロールゲート6、ドレイン
領域7及びソース領域8によりメモリセルトランジスタ
が構成される。 【0006】そして、前記コントロールゲート6上に、
酸化膜9を介して、アルミニウム配線10がコントロー
ルゲート6と交差する方向に配置される。このアルミニ
ウム配線10は、コンタクトホール11を通して、ドレ
イン領域7に接続される。そして、各コントロールゲー
ト6は、ワード線となり、コントロールゲート6と平行
に延在するソース領域8は、ソース線となる。また、ド
レイン領域7に接続されるアルミニウム配線10は、ビ
ット線となる。 【0007】このような2重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート4に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート4に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応つけるようにしている。 【0008】ところで、シリコン基板1、フローティン
グゲート4及びコントロールゲート6の間を絶縁する絶
縁膜3は、図13に示すように3種類のシリコン酸化膜
3a〜3cより構成される。第1のシリコン酸化膜3a
は、シリコン基板1の表面を熱酸化することにより形成
されるゲート絶縁膜で、シリコン基板1とフローティン
グゲート4との間を絶縁する。尚、第1のシリコン酸化
膜3aは、フローティングゲート4が形成される際、フ
ローティングゲート4のパターニング時にフローティン
グゲート4の下面以外のシリコン酸化膜3aは所定量エ
ッチング除去される。 【0009】また、第2のシリコン酸化膜3bは、前記
シリコン基板1上に形成されることでフローティングゲ
ート4を被覆するようにCVD(Chemical Vapor Deposi
tion)法により化学気相形成されるCVD酸化膜であ
る。そして、第3のシリコン酸化膜3cは、第2のシリ
コン酸化膜3bが形成された後、シリコン基板1を熱酸
化することにより、前記フローティングゲート4の側壁
部と前記シリコン基板1の表面に形成される。これらの
第1〜第3のシリコン酸化膜3a〜3cは、3層構造を
成し、シリコン基板1とコントロールゲート6との間、
フローティングゲート4とコントロールゲート6との間
を絶縁する。即ち、3層構造の絶縁膜3でフローティン
グゲート4を被覆することにより、フローティングゲー
ト4とコントロールゲート6との間の耐圧を高め、メモ
リセルの書き込み動作及び読み出し動作時の誤動作、所
謂ライトディスターブ及びリードディスターブを防止す
るようにしている。 【0010】尚、上記したような従来技術に関する記載
は、本出願人が先に出願した特開平8−236647号
公報に開示されている。 【0011】 【発明が解決しようとする課題】上記公報では、トンネ
ル酸化膜(絶縁膜3)の最適化を図り、メモリセルトラ
ンジスタにおけるデータの書き込み/消去を繰り返すこ
とのできる回数(サイクル寿命)を延長している。しか
し、最近の更なるサイクル寿命の要求を満足するには不
十分なものとなってきている。 【0012】図8は、上記構成の従来装置におけるサイ
クル寿命の測定結果を示し、データの書き換え回数(横
軸)の増加につれて、測定した消去状態のメモリセルの
メモリセル電流(縦軸)が低下していく様子を示してい
る。この図に示すように従来の工程を経て製造された不
揮発性半導体記憶装置では、セル電流が判定可能レベル
(例えば、前記した消去状態のメモリセルのメモリセル
電流の初期値100μAの30%程度:メモリセル電流
30μA)まで低下するまでの書き換え回数が、およそ
7万回であることを示している。一般のプログラマブル
メモリにおいては、データの書き込み/消去の繰り返し
は10万回程度が必要とされており、7万回程度では不
十分であり、更なる書き換え回数を可能にしたい。 【0013】そこで、本願出願人は、フローティングゲ
ートとコントロールゲートとの間に形成されるトンネル
酸化膜の構成を適正化してメモリセルトランジスタのサ
イクル寿命の更なる向上を図ることを目的とし、トンネ
ル酸化膜の膜質とサイクル寿命との間に以下に記載する
因果関係があることを突きとめた。即ち、消去動作時に
前記フローティングゲートから飛び出した電荷(電子)
がコントロールゲートとの間に生じた電界により加速さ
れエネルギーを持つために、この電荷(電子)に起因し
て第2のシリコン酸化膜とコントロールゲートの界面付
近にトラップサイトを発生し易く、このトラップサイト
に電子がトラップされ、消去効率を低下させるというも
のである。 【0014】そこで本発明は、絶縁膜の構成を適正化し
て前記トラップサイトの発生を抑制することでメモリセ
ルトランジスタのサイクル寿命の更なる向上を可能とす
る不揮発性半導体記憶装置の製造方法を提供することを
目的とする。 【0015】 【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、フローティングゲートとコントロールゲートとの間
に形成されるトンネル酸化膜は、少なくとも減圧CVD
法により化学気相成長させたCVD酸化膜から成り、当
該CVD酸化膜をN2O、NO、NH3を含む窒化雰囲気
中で熱処理する工程を有するものである。 【0016】また、本発明のトンネル酸化膜の形成工程
において、およそ800℃乃至900℃の減圧CVD炉
内にモノシラン(SiH4)とN2Oを用いた減圧CVD
法でCVD酸化膜を形成した後に、連続して当該減圧C
VD炉内にN2O、NO、NH3を供給することで、N2
O、NO、NH3を含む窒化雰囲気で熱処理を行うもの
である。更に、CVD酸化膜の形成途中でN2O、N
O、NH3を含む窒化雰囲気中で熱処理を行うものであ
る。 【0017】これにより前記コントロールゲートとトン
ネル酸化膜との界面部分に窒素原子を導入し、SiとO
により形成される結合中に編入することによりトンネル
酸化膜の膜質を改善することができ、トラップサイトを
抑制することができる。従って、前記トラップサイトの
発生が抑制されるため、消去動作時にフローティングゲ
ートから飛び出した電荷(電子)がトラップされる割合
が減少し、サイクル寿命の向上が可能である。 【0018】 【発明の実施の形態】図1は、本発明の不揮発性半導体
記憶装置のメモリセルトランジスタの構造を説明するた
めの図である。P型のシリコン基板11の表面に第1の
酸化シリコン膜12が形成され、この第1のシリコン酸
化膜12上に多結晶シリコン膜からなるフローティング
ゲート13が配置される。この第1のシリコン酸化膜1
2は、シリコン基板11の表面を熱酸化することにより
形成されるゲート絶縁膜で、フローティングゲート13
を形成する際のエッチング工程によりフローティングゲ
ート13の下以外の部分の該シリコン酸化膜12は削ら
れ薄く形成される。フローティングゲート13上には、
フローティングゲート13の端部で膜厚が薄くなる選択
酸化膜14が形成される。この選択酸化膜14は、フロ
ーティングゲート13を形成する前にフローティングゲ
ートとなる多結晶シリコン膜の表面を選択酸化すること
によって形成される。これにより、フローティングゲー
ト13の角部が鋭角に形成され、後述するコントロール
ゲート17側で電界集中が起きやすいようにしている。 【0019】前記フローティングゲート13が形成され
たシリコン基板11上に、フローティングゲート13及
び選択酸化膜14を被覆するように第2のシリコン酸化
膜15が形成される。この第2のシリコン酸化膜15
は、CVD法により形成されるCVD酸化膜で、該シリ
コン酸化膜15中には窒素原子が含有されている。ま
た、前記シリコン基板11の表面と前記フローティング
ゲート13の側壁部に第3のシリコン酸化膜16が形成
される。この第3のシリコン酸化膜16は、第2のシリ
コン酸化膜15をCVD法により形成した後に全面を熱
酸化することによって形成される。従って、前記フロー
ティングゲート13とコントロールゲート17との間に
形成されるトンネル酸化膜は、上記した第1のシリコン
酸化膜12、第2のシリコン酸化膜15及び第3のシリ
コン酸化膜16からなる3層構造の絶縁膜から構成され
ている。 【0020】前記トンネル酸化膜としての第3のシリコ
ン酸化膜16上には、シリコン基板11の表面からフロ
ーティングゲート13上に跨り、多結晶シリコン膜から
なるコントロールゲート17が形成される。そして、こ
のコントロールゲート17に隣接するシリコン基板11
の表面に、N型の不純物が拡散されたドレイン領域18
が形成され、同様に、フローティングゲート13に隣接
するシリコン基板11の表面にN型の不純物が拡散され
たソース領域19が形成される。このドレイン領域18
及びソース領域19が、フローティングゲート13及び
コントロールゲート17と共にメモリセルトランジスタ
を構成する。尚、このメモリセルトランジスタは、図1
1と同様にして、シリコン基板11上に複数個が行列配
置され、メモリセルアレイを形成する。 【0021】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート17の電位を2V、ドレイン領
域18の電位を0.5V、ソース領域19の電位を12
Vとする。これにより、ドレイン領域18付近で発生す
るホットエレクトロンがフローティングゲート13側へ
加速され、第1のシリコン酸化膜12を通してフローテ
ィングゲート13に注入されてデータの書き込みが行わ
れる。 【0022】一方、消去動作においては、ドレイン領域
18及びソース領域19の電位を0Vとし、コントロー
ルゲート17を14Vとする。これにより、フローティ
ングゲート13内に蓄積されている電荷(電子)が、フ
ローティングゲート13の角部の鋭角部分からFN伝導
によって前記トンネル酸化膜を突き抜けてコントロール
ゲート17に放出されてデータが消去される。 【0023】そして、読み出し動作においては、コント
ロールゲート17の電位を4Vとし、ドレイン領域18
を2V、ソース領域19を0Vとする。このとき、フロ
ーティングゲート13に電荷(電子)が注入されている
と、フローティングゲート13の電位が低くなるため、
フローティングゲート13の下にはチャネルが形成され
ずドレイン電流は流れない。逆に、フローティングゲー
ト13に電荷(電子)が注入されていなければ、フロー
ティングゲート13の電位が高くなるため、フローティ
ングゲート13の下にチャネルが形成されてドレイン電
流が流れる。そこで、ドレイン領域18から流れ出す電
流をセンスアンプにより検出することでメモリセルトラ
ンジスタのオン/オフの判定、即ち、書き込まれたデー
タの判定が行える。尚、上記したように本実施の形態の
不揮発性半導体記憶装置及び従来の不揮発性半導体装置
のオン/オフの判定レベルの限界点として、図8に示す
ように消去時のメモリセル電流が初期値100μAの3
0%となる30μAまで低下した点をデータの書き換え
回数の限界点とし、メモリセルトランジスタの寿命と規
定している。 【0024】続いて、本発明の不揮発性半導体記憶装置
の製造方法を説明する。 第1工程:図2 P型のシリコン基板11の表面を熱酸化して第1のシリ
コン酸化膜12を例えば150Åの膜厚に形成する。更
に、第1のシリコン酸化膜12上に、CVD法により多
結晶シリコン膜21を例えば1700Åの膜厚に形成す
る。そして、多結晶シリコン膜21の表面に耐酸化膜と
なるシリコン窒化膜22を形成し、このシリコン窒化膜
22をパターニングしてフローティングゲート13を形
成する位置に開口23を形成する。 【0025】第2工程:図3 シリコン窒化膜22の開口23部分で、多結晶シリコン
膜21の表面を選択酸化して選択酸化膜14を形成す
る。その後、シリコン窒化膜23はエッチングにより除
去する。 第3工程:図4 多結晶シリコン膜21を選択酸化膜14をマスクとして
エッチングし、選択酸化膜14の下に角部が鋭角となる
フローティングゲート13を形成する。このとき、選択
酸化膜14の形成されていない部分については、第1の
シリコン酸化膜12の一部、例えば100Å程度の膜厚
を残すようにしている。 【0026】第4工程:図5 シリコン基板11上に、CVD法によりフローティング
ゲート13及び選択酸化膜14を被覆するように第2の
シリコン酸化膜15を200Å程度の膜厚で形成する。
尚、前記第2のシリコン酸化膜15は、およそ800℃
乃至900℃(本実施の形態では800℃に設定)の減
圧(LP)CVD炉内にモノシラン(SiH4)とN2O
とを例えば流量比300cc:3000ccの比率で用
い、真空度0.5乃至5Torrの条件下の減圧(L
P)CVD法によりHTO(High Temperature Oxide)
膜と称されるCVD酸化膜である。 【0027】続いて、当該LPCVD炉内に流量300
0cc〜5000cc程度のN2Oのみを供給し、およ
そ20分〜40分間のN2Oアニールを行う。これによ
り、前記第2のシリコン酸化膜15内に窒素原子(図5
等に示す第2のシリコン酸化膜15中の×印参照)が混
入される。これにより、従来の課題(前記コントロール
ゲート17と第2のシリコン酸化膜15との界面部分に
は前記フローティングゲート13から飛び出しコントロ
ールゲートとの電界で加速されエネルギーを持った電荷
(電子)に起因してトラップサイトが発生し易く、この
トラップサイトの発生領域で消去動作時にフローティン
グゲート13から飛び出した電荷(電子)がトラップさ
れるため、消去効率が低下する。)を抑制できる。即
ち、そのトラップサイト発生領域に対応する第2のシリ
コン酸化膜15に窒素原子を含有させることにより、そ
の領域のO−Si−Oの形を取らないダングリングボン
ドの未結合手を3価の窒素原子によってターミネートす
ることが可能となり、ダングリングボンドを抑制するこ
とができる。従って、電荷(電子)トラップサイトとな
るダングリングボンドの発生が抑制されるため、消去動
作時にフローティングゲートから飛び出した電子がトラ
ップされる割合が減少し、消去効率が向上する。 【0028】更に言えば、前記したようにN2Oアニー
ルを減圧(LP)CVD炉内の設定温度をおよそ800
℃と低温度に設定しているため、前記第2のシリコン酸
化膜15の比較的表面に近い領域により多く窒素原子が
含有されることになり、この領域における第2のシリコ
ン酸化膜15の膜質が高品質となり、消去動作時にフロ
ーティングゲートの角部から飛び出る電荷(電子)の移
動による該第2のシリコン酸化膜15の摩耗劣化が抑制
され、サイクル寿命の延長を図る上で有効である。 【0029】また、本実施形態では、前記第2のシリコ
ン酸化膜15を窒化処理する際にN2Oアニールを行っ
ているが、N2Oに限らず、例えばNO、NH3等の窒化
雰囲気中で熱処理を行うようにしても良い。図8は本発
明装置と従来装置におけるサイクル寿命を説明するため
の図であり、データの書き換え回数(横軸)の増加につ
れて、消去状態のメモリセルのメモリセル電流(縦軸)
が低下していく様子を示している。この図に示すように
従来の工程を経て製造された不揮発性半導体記憶装置で
は、メモリセル電流が判定可能レベル(例えば、セル電
流30μA)まで低下するまでの書き換え回数が、およ
そ7万回であったものが、本発明の工程を経て製造され
た不揮発性半導体記憶装置では、メモリセル電流が判定
可能レベルまで低下するまでの書き換え回数が、およそ
10万回に向上したことを示している。 【0030】このように本発明では、トンネル酸化膜の
一部である前記第2のシリコン酸化膜15に対してN2
O、NO、NH3等を含む窒化雰囲気中で熱処理を行う
ことで、サイクル寿命を従来装置に比べておよそ1.5
倍程度向上させることができた。 第5工程:図6 CVD法による第2のシリコン酸化膜15が形成された
シリコン基板11を熱酸化することにより、第3のシリ
コン酸化膜16を例えば200Åの膜厚に形成する。こ
の熱酸化においては、第2のシリコン酸化膜15の密度
が粗く酸素分子が透過しやすいことから、第2のシリコ
ン酸化膜15を介して前記シリコン基板1の表面及びフ
ローティングゲート13の側壁部にシリコン酸化膜が成
長する。 【0031】第6工程:図7 シリコン基板11上に第1のシリコン酸化膜12及び2
層構造の絶縁膜を介して多結晶シリコン膜24を例えば
3000Åの膜厚に形成する。そして、この多結晶シリ
コン膜24をパターニングしてフローティングゲート1
3と一部が重なるコントロールゲート17を形成する。
尚、当該コントロールゲート17は、ポリシリコン膜及
びタングステンシリサイド(WSix)膜から成る2層
構造としても良い。 【0032】この後、リン等のN型の不純物をフローテ
ィングゲート13及びコントロールゲート17をマスク
としてシリコン基板11にセルフアライメント注入する
ことで、図1に示すように、ドレイン領域18及びソー
ス領域19が形成される。以上の製造方法によれば、上
記したように減圧(LP)CVD炉によりトンネル酸化
膜となるHTO膜を形成した後に、続けて該減圧(L
P)CVD炉によりN2O、NO、NH3等の窒化雰囲気
中で熱処理を行うことで、第2のシリコン酸化膜15内
に窒素原子が入り込むことになる。ここで、上記したよ
うにコントロールゲート17と第2のシリコン酸化膜1
5との界面部分にはトラップサイト発生領域が存在し、
そのトラップサイト発生領域にはO−Si−Oの形をと
らないダングリングボンドが発生しやすい。しかし、そ
のトラップサイト発生領域に対応する第2のシリコン酸
化膜15に窒素原子を含有させることにより、そのダン
グリングボンドの未結合手を3価の窒素原子によってタ
ーミネートすることが可能となり、ダングリングボンド
を抑制することができる。従って、電荷(電子)トラッ
プサイトとなるダングリングボンドの発生が抑制される
ため、消去動作時にフローティングゲートから飛び出し
た電子がトラップされる割合が減少し、消去効率の低下
を防止し、サイクル寿命の向上が図れる。 【0033】また、本発明の他の実施の形態について図
9及び図10を基に説明する。尚、前述した一実施の形
態と同等の構成については説明の重複を避けるため同符
号を付して説明を省略する。当該他の実施の形態の特徴
は、前述した一実施の形態の第4工程である図5に示す
フローティングゲート13及び選択酸化膜14を被覆す
る第2のシリコン酸化膜15の形成を複数回に分けて形
成したことに特徴がある。即ち、先ず、図9に示すよう
にシリコン基板11上に、CVD法によりフローティン
グゲート13及び選択酸化膜14を被覆するように一層
目の第2のシリコン酸化膜15Aを100Å程度の膜厚
で形成する。尚、当該第2のシリコン酸化膜15Aの形
成条件は、前述した一実施の形態と同様で、およそ80
0℃乃至900℃(本実施の形態では800℃に設定)
の減圧(LP)CVD炉内にモノシラン(SiH4)と
N2Oとを例えば流量比300cc:3000ccの比
率で用い、真空度0.5乃至5Torrの条件下の減圧
(LP)CVD法により形成する。 【0034】続いて、当該LPCVD炉内に流量300
0cc〜5000cc程度のN2Oのみを供給し、およ
そ20分〜40分間のN2Oアニールを行う。これによ
り、前記第2のシリコン酸化膜15A内に窒素原子(図
9に示す第2のシリコン酸化膜15A中の×印参照)が
混入される。そして、前記第2のシリコン酸化膜15A
上に更に前記した形成条件で100Å程度の膜厚の二層
目の第2のシリコン酸化膜15Bを形成した後に、該第
2のシリコン酸化膜15BにN2Oアニールを行う。こ
れにより、前記第2のシリコン酸化膜15B内に窒素原
子(図10に示す第2のシリコン酸化膜15B中の×印
参照)が混入される。 【0035】このように本発明では、同一の減圧(L
P)CVD炉内で第2のシリコン膜の形成及び該第2の
シリコン酸化膜へのN2Oアニールを行っているため、
当該第2のシリコン酸化膜の形成工程とN2Oアニール
工程とを複数回(本実施の形態では、2回)に分けて行
うことができ、第2のシリコン酸化膜内の所望位置に窒
素原子を含有させることができる。つまり、トラップサ
イトの発生し易い箇所を窒化処理することで、消去効率
の低下を抑制できる。尚、本実施の形態では、第2のシ
リコン酸化膜の形成工程とN2Oアニール工程を2回に
分けて行っているが、窒化処理を行いたい領域に対応さ
せて、更に複数回に分けても良い。 【0036】 【発明の効果】本発明によれば、減圧(LP)CVD炉
において減圧(LP)CVD法によりトンネル酸化膜と
してのCVD酸化膜を形成した後に、同じ減圧(LP)
CVD炉にて窒化雰囲気で熱処理を行うことで、当該ト
ンネル酸化膜に対する窒化処理が800℃乃至900℃
という比較的低温で簡単に、しかも容易に行うことがで
きる。そして、トンネル酸化膜の膜質を高品質のものと
することができ、消去動作時においてフローティングゲ
ートから飛び出た電荷(電子)がトンネル酸化膜にトラ
ップされる割合を従来より減少させることができ、消去
効率の低下を防止し、長寿命な不揮発性半導体装置を提
供することができる。 【0037】更に、同じ減圧(LP)CVD炉において
CVD酸化膜を形成した後に、窒化雰囲気で熱処理を行
うため、CVD酸化膜の形成途中で窒化処理し、再びC
VD酸化膜を形成し、更に窒化処理を行うといったCV
D酸化膜の形成工程と、窒化処理工程を複数回に分けて
行うことができるため、CVD酸化膜内の所望位置(ト
ラップサイトの発生し易い箇所)に窒素原子を含有させ
ることができる。
【図面の簡単な説明】
【図1】本発明の不揮発性半導体記憶装置のメモリセル
トランジスタの構造を示す断面図である。 【図2】本発明の不揮発性半導体記憶装置の製造方法の
第1の工程を示す断面図である。 【図3】本発明の不揮発性半導体記憶装置の製造方法の
第2の工程を示す断面図である。 【図4】本発明の不揮発性半導体記憶装置の製造方法の
第3の工程を示す断面図である。 【図5】本発明の不揮発性半導体記憶装置の製造方法の
第4の工程を示す断面図である。 【図6】本発明の不揮発性半導体記憶装置の製造方法の
第5の工程を示す断面図である。 【図7】本発明の不揮発性半導体記憶装置の製造方法の
第6の工程を示す断面図である。 【図8】本発明及び従来の不揮発性半導体記憶装置にお
けるサイクル寿命を説明するための図である。 【図9】本発明の他の不揮発性半導体記憶装置の製造方
法の第1の工程を示す断面図である。 【図10】本発明の他の不揮発性半導体記憶装置の製造
方法の第2の工程を示す断面図である。 【図11】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。 【図12】図10のX−X線の断面図である。 【図13】従来の不揮発性半導体記憶装置のメモリセル
トランジスタの構造を示す断面図である。
トランジスタの構造を示す断面図である。 【図2】本発明の不揮発性半導体記憶装置の製造方法の
第1の工程を示す断面図である。 【図3】本発明の不揮発性半導体記憶装置の製造方法の
第2の工程を示す断面図である。 【図4】本発明の不揮発性半導体記憶装置の製造方法の
第3の工程を示す断面図である。 【図5】本発明の不揮発性半導体記憶装置の製造方法の
第4の工程を示す断面図である。 【図6】本発明の不揮発性半導体記憶装置の製造方法の
第5の工程を示す断面図である。 【図7】本発明の不揮発性半導体記憶装置の製造方法の
第6の工程を示す断面図である。 【図8】本発明及び従来の不揮発性半導体記憶装置にお
けるサイクル寿命を説明するための図である。 【図9】本発明の他の不揮発性半導体記憶装置の製造方
法の第1の工程を示す断面図である。 【図10】本発明の他の不揮発性半導体記憶装置の製造
方法の第2の工程を示す断面図である。 【図11】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。 【図12】図10のX−X線の断面図である。 【図13】従来の不揮発性半導体記憶装置のメモリセル
トランジスタの構造を示す断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 一導電型の半導体基板の表面を熱酸化し
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第1の多結晶シリコン膜を形成
し、該第1の多結晶シリコン膜上に所定のパターンの開
口を有する耐酸化膜を形成した後、前記開口に応じて該
第1の多結晶シリコン膜を選択酸化して選択酸化膜を形
成する工程と、 前記選択酸化膜が形成された部分をマスクとして、前記
第1の多結晶シリコン膜をエッチングしてフローティン
グゲートを形成する工程と、 前記半導体基板上に、減圧CVD炉を用いて減圧CVD
法により化学気相成長させて前記フローティングゲート
を被覆するシリコン酸化膜を形成する工程において、 同一の減圧CVD炉内で、前記シリコン酸化膜の成膜
と、窒化雰囲気中での熱処理で、前記シリコン酸化膜の
窒化を、2回以上の複数回繰り返すことによって、所望
の膜厚を成膜する工程と、 前記半導体基板の表面を熱酸化して前記フローティング
ゲートの側壁部と前記半導体基板表面にシリコン酸化膜
を形成する工程と、 少なくとも、前記減圧CVD炉によって窒化されたシリ
コン酸化膜及びフローティングゲート側壁部のシリコン
酸化膜から成るトンネル酸化膜を介して、第2の導電膜
を形成した後に、該導電膜をパターニングして前記フロ
ーティングゲートと重なるコントロールゲートを形成す
る工程と、 前記フローティングゲート及び前記コントロールゲート
に隣接する前記半導体基板の表面に形成される逆導電型
の拡散領域とを形成する工程を有することを特徴とする
不揮発性半導体記憶装置の製造方法。
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