JP3439076B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、フローティングゲ
ートと該フローティングゲートに重なって形成されるコ
ントロールゲートとを有する不揮発性半導体記憶装置の
製造方法に関し、更に言えばフローティングゲートに蓄
積された電荷（電子）をコントロールゲート側に抜き取
ることによるデータの消去を繰り返し行う際の消去効率
の低下を抑制し、メモリセルのサイクル寿命を延長させ
るものである。 【０００２】 【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler-Nordheim tunneling)によってフローテ
ィングゲートからコントルールゲートへ電荷を引き抜く
ことでデータの消去が行われる。 【０００３】図１１は、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図で、
図１２は、そのＸ−Ｘ線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。Ｐ
型のシリコン基板１の表面領域に、選択的に厚く形成さ
れる酸化膜(LOCOS)よりなる複数の分離領域２が短冊状
に形成され、素子領域が区画される。シリコン基板１上
に、酸化膜３を介し、隣り合う分離領域２の間に跨るよ
うにしてフローティングゲート４が配置される。このフ
ローティングゲート４は、１つのメモリセル毎に独立し
て配置される。また、フローティングゲート４上の選択
酸化膜５は、選択酸化法によりフローティングゲート４
の中央部で厚く形成され、フローティングゲート４の端
部を鋭角にしている。これにより、データの消去動作時
にフローティングゲート４の端部で電界集中が生じ易い
ようにしている。 【０００４】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応してコントロールゲート６が配置される。この
コントロールゲート６は、一部がフローティングゲート
４上に重なり、残りの部分が酸化膜３を介してシリコン
基板１に接するように配置される。また、これらのフロ
ーティングゲート４及びコントロールゲート６は、それ
ぞれ隣り合う列が互いに面対称となるように配置され
る。 【０００５】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で分離領域２に
囲まれてそれぞれが独立し、ソース領域８は、コントロ
ールゲート６の延在する方向に連続する。これらのフロ
ーティングゲート４、コントロールゲート６、ドレイン
領域７及びソース領域８によりメモリセルトランジスタ
が構成される。 【０００６】そして、前記コントロールゲート６上に、
酸化膜９を介して、アルミニウム配線１０がコントロー
ルゲート６と交差する方向に配置される。このアルミニ
ウム配線１０は、コンタクトホール１１を通して、ドレ
イン領域７に接続される。そして、各コントロールゲー
ト６は、ワード線となり、コントロールゲート６と平行
に延在するソース領域８は、ソース線となる。また、ド
レイン領域７に接続されるアルミニウム配線１０は、ビ
ット線となる。 【０００７】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応つけるようにしている。 【０００８】ところで、シリコン基板１、フローティン
グゲート４及びコントロールゲート６の間を絶縁する絶
縁膜３は、図１３に示すように３種類のシリコン酸化膜
３ａ〜３ｃより構成される。第１のシリコン酸化膜３ａ
は、シリコン基板１の表面を熱酸化することにより形成
されるゲート絶縁膜で、シリコン基板１とフローティン
グゲート４との間を絶縁する。尚、第１のシリコン酸化
膜３ａは、フローティングゲート４が形成される際、フ
ローティングゲート４のパターニング時にフローティン
グゲート４の下面以外のシリコン酸化膜３ａは所定量エ
ッチング除去される。 【０００９】また、第２のシリコン酸化膜３ｂは、前記
シリコン基板１上に形成されることでフローティングゲ
ート４を被覆するようにＣＶＤ(Chemical Vapor Deposi
tion)法により化学気相形成されるＣＶＤ酸化膜であ
る。そして、第３のシリコン酸化膜３ｃは、第２のシリ
コン酸化膜３ｂが形成された後、シリコン基板１を熱酸
化することにより、前記フローティングゲート４の側壁
部と前記シリコン基板１の表面に形成される。これらの
第１〜第３のシリコン酸化膜３ａ〜３ｃは、３層構造を
成し、シリコン基板１とコントロールゲート６との間、
フローティングゲート４とコントロールゲート６との間
を絶縁する。即ち、３層構造の絶縁膜３でフローティン
グゲート４を被覆することにより、フローティングゲー
ト４とコントロールゲート６との間の耐圧を高め、メモ
リセルの書き込み動作及び読み出し動作時の誤動作、所
謂ライトディスターブ及びリードディスターブを防止す
るようにしている。 【００１０】尚、上記したような従来技術に関する記載
は、本出願人が先に出願した特開平８−２３６６４７号
公報に開示されている。 【００１１】 【発明が解決しようとする課題】上記公報では、トンネ
ル酸化膜（絶縁膜３）の最適化を図り、メモリセルトラ
ンジスタにおけるデータの書き込み／消去を繰り返すこ
とのできる回数（サイクル寿命）を延長している。しか
し、最近の更なるサイクル寿命の要求を満足するには不
十分なものとなってきている。 【００１２】図８は、上記構成の従来装置におけるサイ
クル寿命の測定結果を示し、データの書き換え回数（横
軸）の増加につれて、測定した消去状態のメモリセルの
メモリセル電流（縦軸）が低下していく様子を示してい
る。この図に示すように従来の工程を経て製造された不
揮発性半導体記憶装置では、セル電流が判定可能レベル
（例えば、前記した消去状態のメモリセルのメモリセル
電流の初期値１００μＡの３０％程度：メモリセル電流
３０μＡ）まで低下するまでの書き換え回数が、およそ
７万回であることを示している。一般のプログラマブル
メモリにおいては、データの書き込み／消去の繰り返し
は１０万回程度が必要とされており、７万回程度では不
十分であり、更なる書き換え回数を可能にしたい。 【００１３】そこで、本願出願人は、フローティングゲ
ートとコントロールゲートとの間に形成されるトンネル
酸化膜の構成を適正化してメモリセルトランジスタのサ
イクル寿命の更なる向上を図ることを目的とし、トンネ
ル酸化膜の膜質とサイクル寿命との間に以下に記載する
因果関係があることを突きとめた。即ち、消去動作時に
前記フローティングゲートから飛び出した電荷（電子）
がコントロールゲートとの間に生じた電界により加速さ
れエネルギーを持つために、この電荷（電子）に起因し
て第２のシリコン酸化膜とコントロールゲートの界面付
近にトラップサイトを発生し易く、このトラップサイト
に電子がトラップされ、消去効率を低下させるというも
のである。 【００１４】そこで本発明は、絶縁膜の構成を適正化し
て前記トラップサイトの発生を抑制することでメモリセ
ルトランジスタのサイクル寿命の更なる向上を可能とす
る不揮発性半導体記憶装置の製造方法を提供することを
目的とする。 【００１５】 【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、フローティングゲートとコントロールゲートとの間
に形成されるトンネル酸化膜は、少なくとも減圧ＣＶＤ
法により化学気相成長させたＣＶＤ酸化膜から成り、当
該ＣＶＤ酸化膜をＮ2Ｏ、ＮＯ、ＮＨ3を含む窒化雰囲気
中で熱処理する工程を有するものである。 【００１６】また、本発明のトンネル酸化膜の形成工程
において、およそ８００℃乃至９００℃の減圧ＣＶＤ炉
内にモノシラン（ＳｉＨ4）とＮ2Ｏを用いた減圧ＣＶＤ
法でＣＶＤ酸化膜を形成した後に、連続して当該減圧Ｃ
ＶＤ炉内にＮ2Ｏ、ＮＯ、ＮＨ3を供給することで、Ｎ2
Ｏ、ＮＯ、ＮＨ3を含む窒化雰囲気で熱処理を行うもの
である。更に、ＣＶＤ酸化膜の形成途中でＮ2Ｏ、Ｎ
Ｏ、ＮＨ3を含む窒化雰囲気中で熱処理を行うものであ
る。 【００１７】これにより前記コントロールゲートとトン
ネル酸化膜との界面部分に窒素原子を導入し、ＳｉとＯ
により形成される結合中に編入することによりトンネル
酸化膜の膜質を改善することができ、トラップサイトを
抑制することができる。従って、前記トラップサイトの
発生が抑制されるため、消去動作時にフローティングゲ
ートから飛び出した電荷（電子）がトラップされる割合
が減少し、サイクル寿命の向上が可能である。 【００１８】 【発明の実施の形態】図１は、本発明の不揮発性半導体
記憶装置のメモリセルトランジスタの構造を説明するた
めの図である。Ｐ型のシリコン基板１１の表面に第１の
酸化シリコン膜１２が形成され、この第１のシリコン酸
化膜１２上に多結晶シリコン膜からなるフローティング
ゲート１３が配置される。この第１のシリコン酸化膜１
２は、シリコン基板１１の表面を熱酸化することにより
形成されるゲート絶縁膜で、フローティングゲート１３
を形成する際のエッチング工程によりフローティングゲ
ート１３の下以外の部分の該シリコン酸化膜１２は削ら
れ薄く形成される。フローティングゲート１３上には、
フローティングゲート１３の端部で膜厚が薄くなる選択
酸化膜１４が形成される。この選択酸化膜１４は、フロ
ーティングゲート１３を形成する前にフローティングゲ
ートとなる多結晶シリコン膜の表面を選択酸化すること
によって形成される。これにより、フローティングゲー
ト１３の角部が鋭角に形成され、後述するコントロール
ゲート１７側で電界集中が起きやすいようにしている。 【００１９】前記フローティングゲート１３が形成され
たシリコン基板１１上に、フローティングゲート１３及
び選択酸化膜１４を被覆するように第２のシリコン酸化
膜１５が形成される。この第２のシリコン酸化膜１５
は、ＣＶＤ法により形成されるＣＶＤ酸化膜で、該シリ
コン酸化膜１５中には窒素原子が含有されている。ま
た、前記シリコン基板１１の表面と前記フローティング
ゲート１３の側壁部に第３のシリコン酸化膜１６が形成
される。この第３のシリコン酸化膜１６は、第２のシリ
コン酸化膜１５をＣＶＤ法により形成した後に全面を熱
酸化することによって形成される。従って、前記フロー
ティングゲート１３とコントロールゲート１７との間に
形成されるトンネル酸化膜は、上記した第１のシリコン
酸化膜１２、第２のシリコン酸化膜１５及び第３のシリ
コン酸化膜１６からなる３層構造の絶縁膜から構成され
ている。 【００２０】前記トンネル酸化膜としての第３のシリコ
ン酸化膜１６上には、シリコン基板１１の表面からフロ
ーティングゲート１３上に跨り、多結晶シリコン膜から
なるコントロールゲート１７が形成される。そして、こ
のコントロールゲート１７に隣接するシリコン基板１１
の表面に、Ｎ型の不純物が拡散されたドレイン領域１８
が形成され、同様に、フローティングゲート１３に隣接
するシリコン基板１１の表面にＮ型の不純物が拡散され
たソース領域１９が形成される。このドレイン領域１８
及びソース領域１９が、フローティングゲート１３及び
コントロールゲート１７と共にメモリセルトランジスタ
を構成する。尚、このメモリセルトランジスタは、図１
１と同様にして、シリコン基板１１上に複数個が行列配
置され、メモリセルアレイを形成する。 【００２１】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート１７の電位を２Ｖ、ドレイン領
域１８の電位を０．５Ｖ、ソース領域１９の電位を１２
Ｖとする。これにより、ドレイン領域１８付近で発生す
るホットエレクトロンがフローティングゲート１３側へ
加速され、第１のシリコン酸化膜１２を通してフローテ
ィングゲート１３に注入されてデータの書き込みが行わ
れる。 【００２２】一方、消去動作においては、ドレイン領域
１８及びソース領域１９の電位を０Ｖとし、コントロー
ルゲート１７を１４Ｖとする。これにより、フローティ
ングゲート１３内に蓄積されている電荷（電子）が、フ
ローティングゲート１３の角部の鋭角部分からＦＮ伝導
によって前記トンネル酸化膜を突き抜けてコントロール
ゲート１７に放出されてデータが消去される。 【００２３】そして、読み出し動作においては、コント
ロールゲート１７の電位を４Ｖとし、ドレイン領域１８
を２Ｖ、ソース領域１９を０Ｖとする。このとき、フロ
ーティングゲート１３に電荷（電子）が注入されている
と、フローティングゲート１３の電位が低くなるため、
フローティングゲート１３の下にはチャネルが形成され
ずドレイン電流は流れない。逆に、フローティングゲー
ト１３に電荷（電子）が注入されていなければ、フロー
ティングゲート１３の電位が高くなるため、フローティ
ングゲート１３の下にチャネルが形成されてドレイン電
流が流れる。そこで、ドレイン領域１８から流れ出す電
流をセンスアンプにより検出することでメモリセルトラ
ンジスタのオン／オフの判定、即ち、書き込まれたデー
タの判定が行える。尚、上記したように本実施の形態の
不揮発性半導体記憶装置及び従来の不揮発性半導体装置
のオン／オフの判定レベルの限界点として、図８に示す
ように消去時のメモリセル電流が初期値１００μＡの３
０％となる３０μＡまで低下した点をデータの書き換え
回数の限界点とし、メモリセルトランジスタの寿命と規
定している。 【００２４】続いて、本発明の不揮発性半導体記憶装置
の製造方法を説明する。 第１工程：図２ Ｐ型のシリコン基板１１の表面を熱酸化して第１のシリ
コン酸化膜１２を例えば１５０Åの膜厚に形成する。更
に、第１のシリコン酸化膜１２上に、ＣＶＤ法により多
結晶シリコン膜２１を例えば１７００Åの膜厚に形成す
る。そして、多結晶シリコン膜２１の表面に耐酸化膜と
なるシリコン窒化膜２２を形成し、このシリコン窒化膜
２２をパターニングしてフローティングゲート１３を形
成する位置に開口２３を形成する。 【００２５】第２工程：図３ シリコン窒化膜２２の開口２３部分で、多結晶シリコン
膜２１の表面を選択酸化して選択酸化膜１４を形成す
る。その後、シリコン窒化膜２３はエッチングにより除
去する。 第３工程：図４ 多結晶シリコン膜２１を選択酸化膜１４をマスクとして
エッチングし、選択酸化膜１４の下に角部が鋭角となる
フローティングゲート１３を形成する。このとき、選択
酸化膜１４の形成されていない部分については、第１の
シリコン酸化膜１２の一部、例えば１００Å程度の膜厚
を残すようにしている。 【００２６】第４工程：図５ シリコン基板１１上に、ＣＶＤ法によりフローティング
ゲート１３及び選択酸化膜１４を被覆するように第２の
シリコン酸化膜１５を２００Å程度の膜厚で形成する。
尚、前記第２のシリコン酸化膜１５は、およそ８００℃
乃至９００℃（本実施の形態では８００℃に設定）の減
圧（ＬＰ）ＣＶＤ炉内にモノシラン（ＳｉＨ4）とＮ2Ｏ
とを例えば流量比３００ｃｃ：３０００ｃｃの比率で用
い、真空度０．５乃至５Ｔｏｒｒの条件下の減圧（Ｌ
Ｐ）ＣＶＤ法によりＨＴＯ（High Temperature Oxide）
膜と称されるＣＶＤ酸化膜である。 【００２７】続いて、当該ＬＰＣＶＤ炉内に流量３００
０ｃｃ〜５０００ｃｃ程度のＮ2Ｏのみを供給し、およ
そ２０分〜４０分間のＮ2Ｏアニールを行う。これによ
り、前記第２のシリコン酸化膜１５内に窒素原子（図５
等に示す第２のシリコン酸化膜１５中の×印参照）が混
入される。これにより、従来の課題（前記コントロール
ゲート１７と第２のシリコン酸化膜１５との界面部分に
は前記フローティングゲート１３から飛び出しコントロ
ールゲートとの電界で加速されエネルギーを持った電荷
（電子）に起因してトラップサイトが発生し易く、この
トラップサイトの発生領域で消去動作時にフローティン
グゲート１３から飛び出した電荷（電子）がトラップさ
れるため、消去効率が低下する。）を抑制できる。即
ち、そのトラップサイト発生領域に対応する第２のシリ
コン酸化膜１５に窒素原子を含有させることにより、そ
の領域のＯ−Ｓｉ−Ｏの形を取らないダングリングボン
ドの未結合手を３価の窒素原子によってターミネートす
ることが可能となり、ダングリングボンドを抑制するこ
とができる。従って、電荷（電子）トラップサイトとな
るダングリングボンドの発生が抑制されるため、消去動
作時にフローティングゲートから飛び出した電子がトラ
ップされる割合が減少し、消去効率が向上する。 【００２８】更に言えば、前記したようにＮ2Ｏアニー
ルを減圧（ＬＰ）ＣＶＤ炉内の設定温度をおよそ８００
℃と低温度に設定しているため、前記第２のシリコン酸
化膜１５の比較的表面に近い領域により多く窒素原子が
含有されることになり、この領域における第２のシリコ
ン酸化膜１５の膜質が高品質となり、消去動作時にフロ
ーティングゲートの角部から飛び出る電荷（電子）の移
動による該第２のシリコン酸化膜１５の摩耗劣化が抑制
され、サイクル寿命の延長を図る上で有効である。 【００２９】また、本実施形態では、前記第２のシリコ
ン酸化膜１５を窒化処理する際にＮ2Ｏアニールを行っ
ているが、Ｎ2Ｏに限らず、例えばＮＯ、ＮＨ3等の窒化
雰囲気中で熱処理を行うようにしても良い。図８は本発
明装置と従来装置におけるサイクル寿命を説明するため
の図であり、データの書き換え回数（横軸）の増加につ
れて、消去状態のメモリセルのメモリセル電流（縦軸）
が低下していく様子を示している。この図に示すように
従来の工程を経て製造された不揮発性半導体記憶装置で
は、メモリセル電流が判定可能レベル（例えば、セル電
流３０μＡ）まで低下するまでの書き換え回数が、およ
そ７万回であったものが、本発明の工程を経て製造され
た不揮発性半導体記憶装置では、メモリセル電流が判定
可能レベルまで低下するまでの書き換え回数が、およそ
１０万回に向上したことを示している。 【００３０】このように本発明では、トンネル酸化膜の
一部である前記第２のシリコン酸化膜１５に対してＮ2
Ｏ、ＮＯ、ＮＨ3等を含む窒化雰囲気中で熱処理を行う
ことで、サイクル寿命を従来装置に比べておよそ１．５
倍程度向上させることができた。 第５工程：図６ ＣＶＤ法による第２のシリコン酸化膜１５が形成された
シリコン基板１１を熱酸化することにより、第３のシリ
コン酸化膜１６を例えば２００Åの膜厚に形成する。こ
の熱酸化においては、第２のシリコン酸化膜１５の密度
が粗く酸素分子が透過しやすいことから、第２のシリコ
ン酸化膜１５を介して前記シリコン基板１の表面及びフ
ローティングゲート１３の側壁部にシリコン酸化膜が成
長する。 【００３１】第６工程：図７ シリコン基板１１上に第１のシリコン酸化膜１２及び２
層構造の絶縁膜を介して多結晶シリコン膜２４を例えば
３０００Åの膜厚に形成する。そして、この多結晶シリ
コン膜２４をパターニングしてフローティングゲート１
３と一部が重なるコントロールゲート１７を形成する。
尚、当該コントロールゲート１７は、ポリシリコン膜及
びタングステンシリサイド（ＷＳｉｘ）膜から成る２層
構造としても良い。 【００３２】この後、リン等のＮ型の不純物をフローテ
ィングゲート１３及びコントロールゲート１７をマスク
としてシリコン基板１１にセルフアライメント注入する
ことで、図１に示すように、ドレイン領域１８及びソー
ス領域１９が形成される。以上の製造方法によれば、上
記したように減圧（ＬＰ）ＣＶＤ炉によりトンネル酸化
膜となるＨＴＯ膜を形成した後に、続けて該減圧（Ｌ
Ｐ）ＣＶＤ炉によりＮ2Ｏ、ＮＯ、ＮＨ3等の窒化雰囲気
中で熱処理を行うことで、第２のシリコン酸化膜１５内
に窒素原子が入り込むことになる。ここで、上記したよ
うにコントロールゲート１７と第２のシリコン酸化膜１
５との界面部分にはトラップサイト発生領域が存在し、
そのトラップサイト発生領域にはＯ−Ｓｉ−Ｏの形をと
らないダングリングボンドが発生しやすい。しかし、そ
のトラップサイト発生領域に対応する第２のシリコン酸
化膜１５に窒素原子を含有させることにより、そのダン
グリングボンドの未結合手を３価の窒素原子によってタ
ーミネートすることが可能となり、ダングリングボンド
を抑制することができる。従って、電荷（電子）トラッ
プサイトとなるダングリングボンドの発生が抑制される
ため、消去動作時にフローティングゲートから飛び出し
た電子がトラップされる割合が減少し、消去効率の低下
を防止し、サイクル寿命の向上が図れる。 【００３３】また、本発明の他の実施の形態について図
９及び図１０を基に説明する。尚、前述した一実施の形
態と同等の構成については説明の重複を避けるため同符
号を付して説明を省略する。当該他の実施の形態の特徴
は、前述した一実施の形態の第４工程である図５に示す
フローティングゲート１３及び選択酸化膜１４を被覆す
る第２のシリコン酸化膜１５の形成を複数回に分けて形
成したことに特徴がある。即ち、先ず、図９に示すよう
にシリコン基板１１上に、ＣＶＤ法によりフローティン
グゲート１３及び選択酸化膜１４を被覆するように一層
目の第２のシリコン酸化膜１５Ａを１００Å程度の膜厚
で形成する。尚、当該第２のシリコン酸化膜１５Ａの形
成条件は、前述した一実施の形態と同様で、およそ８０
０℃乃至９００℃（本実施の形態では８００℃に設定）
の減圧（ＬＰ）ＣＶＤ炉内にモノシラン（ＳｉＨ4）と
Ｎ2Ｏとを例えば流量比３００ｃｃ：３０００ｃｃの比
率で用い、真空度０．５乃至５Ｔｏｒｒの条件下の減圧
（ＬＰ）ＣＶＤ法により形成する。 【００３４】続いて、当該ＬＰＣＶＤ炉内に流量３００
０ｃｃ〜５０００ｃｃ程度のＮ2Ｏのみを供給し、およ
そ２０分〜４０分間のＮ2Ｏアニールを行う。これによ
り、前記第２のシリコン酸化膜１５Ａ内に窒素原子（図
９に示す第２のシリコン酸化膜１５Ａ中の×印参照）が
混入される。そして、前記第２のシリコン酸化膜１５Ａ
上に更に前記した形成条件で１００Å程度の膜厚の二層
目の第２のシリコン酸化膜１５Ｂを形成した後に、該第
２のシリコン酸化膜１５ＢにＮ2Ｏアニールを行う。こ
れにより、前記第２のシリコン酸化膜１５Ｂ内に窒素原
子（図１０に示す第２のシリコン酸化膜１５Ｂ中の×印
参照）が混入される。 【００３５】このように本発明では、同一の減圧（Ｌ
Ｐ）ＣＶＤ炉内で第２のシリコン膜の形成及び該第２の
シリコン酸化膜へのＮ2Ｏアニールを行っているため、
当該第２のシリコン酸化膜の形成工程とＮ2Ｏアニール
工程とを複数回（本実施の形態では、２回）に分けて行
うことができ、第２のシリコン酸化膜内の所望位置に窒
素原子を含有させることができる。つまり、トラップサ
イトの発生し易い箇所を窒化処理することで、消去効率
の低下を抑制できる。尚、本実施の形態では、第２のシ
リコン酸化膜の形成工程とＮ2Ｏアニール工程を２回に
分けて行っているが、窒化処理を行いたい領域に対応さ
せて、更に複数回に分けても良い。 【００３６】 【発明の効果】本発明によれば、減圧（ＬＰ）ＣＶＤ炉
において減圧（ＬＰ）ＣＶＤ法によりトンネル酸化膜と
してのＣＶＤ酸化膜を形成した後に、同じ減圧（ＬＰ）
ＣＶＤ炉にて窒化雰囲気で熱処理を行うことで、当該ト
ンネル酸化膜に対する窒化処理が８００℃乃至９００℃
という比較的低温で簡単に、しかも容易に行うことがで
きる。そして、トンネル酸化膜の膜質を高品質のものと
することができ、消去動作時においてフローティングゲ
ートから飛び出た電荷（電子）がトンネル酸化膜にトラ
ップされる割合を従来より減少させることができ、消去
効率の低下を防止し、長寿命な不揮発性半導体装置を提
供することができる。 【００３７】更に、同じ減圧（ＬＰ）ＣＶＤ炉において
ＣＶＤ酸化膜を形成した後に、窒化雰囲気で熱処理を行
うため、ＣＶＤ酸化膜の形成途中で窒化処理し、再びＣ
ＶＤ酸化膜を形成し、更に窒化処理を行うといったＣＶ
Ｄ酸化膜の形成工程と、窒化処理工程を複数回に分けて
行うことができるため、ＣＶＤ酸化膜内の所望位置（ト
ラップサイトの発生し易い箇所）に窒素原子を含有させ
ることができる。

【図面の簡単な説明】 【図１】本発明の不揮発性半導体記憶装置のメモリセル
トランジスタの構造を示す断面図である。 【図２】本発明の不揮発性半導体記憶装置の製造方法の
第１の工程を示す断面図である。 【図３】本発明の不揮発性半導体記憶装置の製造方法の
第２の工程を示す断面図である。 【図４】本発明の不揮発性半導体記憶装置の製造方法の
第３の工程を示す断面図である。 【図５】本発明の不揮発性半導体記憶装置の製造方法の
第４の工程を示す断面図である。 【図６】本発明の不揮発性半導体記憶装置の製造方法の
第５の工程を示す断面図である。 【図７】本発明の不揮発性半導体記憶装置の製造方法の
第６の工程を示す断面図である。 【図８】本発明及び従来の不揮発性半導体記憶装置にお
けるサイクル寿命を説明するための図である。 【図９】本発明の他の不揮発性半導体記憶装置の製造方
法の第１の工程を示す断面図である。 【図１０】本発明の他の不揮発性半導体記憶装置の製造
方法の第２の工程を示す断面図である。 【図１１】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。 【図１２】図１０のＸ−Ｘ線の断面図である。 【図１３】従来の不揮発性半導体記憶装置のメモリセル
トランジスタの構造を示す断面図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 一導電型の半導体基板の表面を熱酸化し
   てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１の多結晶シリコン膜を形成
   し、該第１の多結晶シリコン膜上に所定のパターンの開
   口を有する耐酸化膜を形成した後、前記開口に応じて該
   第１の多結晶シリコン膜を選択酸化して選択酸化膜を形
   成する工程と、 前記選択酸化膜が形成された部分をマスクとして、前記
   第１の多結晶シリコン膜をエッチングしてフローティン
   グゲートを形成する工程と、 前記半導体基板上に、減圧ＣＶＤ炉を用いて減圧ＣＶＤ
   法により化学気相成長させて前記フローティングゲート
   を被覆するシリコン酸化膜を形成する工程において、 同一の減圧ＣＶＤ炉内で、前記シリコン酸化膜の成膜
   と、窒化雰囲気中での熱処理で、前記シリコン酸化膜の
   窒化を、２回以上の複数回繰り返すことによって、所望
   の膜厚を成膜する工程と、 前記半導体基板の表面を熱酸化して前記フローティング
   ゲートの側壁部と前記半導体基板表面にシリコン酸化膜
   を形成する工程と、 少なくとも、前記減圧ＣＶＤ炉によって窒化されたシリ
   コン酸化膜及びフローティングゲート側壁部のシリコン
   酸化膜から成るトンネル酸化膜を介して、第２の導電膜
   を形成した後に、該導電膜をパターニングして前記フロ
   ーティングゲートと重なるコントロールゲートを形成す
   る工程と、 前記フローティングゲート及び前記コントロールゲート
   に隣接する前記半導体基板の表面に形成される逆導電型
   の拡散領域とを形成する工程を有することを特徴とする
   不揮発性半導体記憶装置の製造方法。