JP3436984B2 - Traffic shaping device for ATM communication system - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ＡＴＭ通信システム
（非同期転送モード“Asynchronous Transfer Mode”を
用いて行う通信システム）のトラフィックシェーピング
装置に関し、さらに詳しくは、出力回線上に複数のバッ
ファを設け、各バッファの読み出し周期をスケジュール
としてスケジュールメモリに記憶し、そのスケジュール
メモリからスケジュールを読み出すことにより帯域管理
を行うＡＴＭ通信システムのトラフィックシェーピング
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a traffic shaping device for an ATM communication system (communication system using the asynchronous transfer mode "Asynchronous Transfer Mode"), more specifically, a plurality of buffers are provided on an output line, The present invention relates to a traffic shaping device for an ATM communication system that stores a read cycle of each buffer as a schedule in a schedule memory and reads the schedule from the schedule memory to perform bandwidth management.

【０００２】[0002]

【従来の技術】ＡＴＭ通信システムにおいては、各ユー
ザーが決められた情報量の帯域を守って通信を行うよう
にしているが、交換機側の通話路部での多重効果によ
り、ＳＷ（スイッチ）部の出力側で、各ユーザーのバー
ストトラフィックの重なり合いによる輻輳が生じること
が考えられる。2. Description of the Related Art In an ATM communication system, each user performs communication while keeping a band of a predetermined amount of information. However, due to a multiplex effect in a communication path section of a switch side, a SW (switch) section is provided. It is conceivable that congestion will occur on the output side of each due to the overlap of burst traffic of each user.

【０００３】その問題を解決するためには、ＳＷ部の出
力側で帯域管理機能として、トラフィックシェーピング
（トラフィックの平滑化）機能を有する装置が必要とな
る。このトラフィックシェーピング装置では、各出力ハ
イウェイ毎に複数のバッファを設け、これらの各バッフ
ァの読み出し周期を決めることにより帯域管理を行う。In order to solve the problem, an apparatus having a traffic shaping (traffic smoothing) function as a band management function on the output side of the SW unit is required. In this traffic shaping device, a plurality of buffers are provided for each output highway, and bandwidth management is performed by determining the read cycle of each of these buffers.

【０００４】[0004]

【発明が解決しようとする課題】このようなトラフィッ
クシェーピングのためのバッファの読み出し周期は、時
間軸におけるトラフィックの変動に対して更新できるよ
うに、柔軟な構成が必要となる。つまり、トラフィック
の変動によって各バッファの読み出し周期を更新する場
合でも、各ユーザーの決められた帯域を守らなければな
らないし、それと同時に、読み出し周期を更新する作業
により輻輳が生じることがあってはならない。The buffer read cycle for such traffic shaping requires a flexible configuration so that it can be updated with respect to traffic fluctuations on the time axis. In other words, even when updating the read cycle of each buffer due to traffic fluctuations, the band that each user has determined must be observed, and at the same time, the work of updating the read cycle must not cause congestion. .

【０００５】したがって、各バッファの読み出し周期を
記憶するスケジュールメモリの書き換え作業を、サービ
ス中の通信に何の影響も与えずに変更する機能が必要と
なる。Therefore, it is necessary to have a function of changing the rewriting operation of the schedule memory for storing the reading cycle of each buffer without affecting communication during service.

【０００６】この発明は、このような事情を考慮してな
されたもので、スケジュールメモリを２面構成にするこ
とにより、サービス中の通信に何の影響も与えずにスケ
ジュールの変更を実現することができるようにしたＡＴ
Ｍ通信システムのトラフィックシェーピング装置を提供
するものである。The present invention has been made in view of the above circumstances, and realizes a schedule change without any influence on communication during service by configuring the schedule memory to have two surfaces. AT that allows
A traffic shaping device for an M communication system is provided.

【０００７】[0007]

【課題を解決するための手段および作用】この発明は、
出力回線上に複数のバッファを設け、各バッファの読み
出し周期をスケジュールとしてスケジュールメモリに記
憶し、その読み出しスケジュールに従って各バッファか
らセルを読み出し出力することにより帯域管理を行うＡ
ＴＭ通信システムのトラフィックシェーピング装置にお
いて、スケジュールメモリをアクティブ面とスタンバイ
面の２面で構成し、アクティブ面に記憶されたスケジュ
ールでバッファの読み出しが行われるようにスケジュー
ルメモリのアクティブ面からスケジュールを読み出し、
バッファの読み出しスケジュールの変更時には、スタン
バイ面のスケジュールを書き換えて、所定のタイミング
でアクティブ面とスタンバイ面を切り換えることによ
り、バッファの読み出しスケジュールを変更するスケジ
ュールメモリアクセス制御手段を設け、さらに、スケジ
ュールの読み出し周期長を記憶し、この記憶内容を書き
換えることでスケジュールの読み出し周期長を変更する
ことが可能なスケジュール周期長レジスタを設け、スケ
ジュールメモリのアクティブ面に記憶されたスケジュー
ルに従い、スケジュール周期長レジスタに記憶された周
期長で、バッファの読み出しが行われるようにしたこと
を特徴とするＡＴＭ通信システムのトラフィックシェー
ピング装置である。Means and Actions for Solving the Problems
Bandwidth management is performed by providing a plurality of buffers on the output line, storing the read cycle of each buffer in the schedule memory as a schedule, and reading and outputting cells from each buffer according to the read schedule.
In a traffic shaping device of a TM communication system, a schedule memory is composed of two surfaces, an active surface and a standby surface, and a schedule stored in the active surface.
Schedule so that the buffer will be read
Read the schedule from the active side of the memory
When changing the buffer read schedule,
Rewrite the buy-side schedule and set the desired timing
By switching the active surface and the standby surface with
Ri, the Sukeji <br/>-menu memory access control means for changing the reading schedule buffer provided, further, Sukeji
The read cycle length of the tool is memorized and this memory content is written.
Change the read cycle length of the schedule by changing
A schedule cycle length register that enables
Schedule stored on the active side of the Joule memory
The cycle stored in the schedule cycle length register
Enabled to read the buffer during the term
Is a traffic shaping device for an ATM communication system.

【０００８】上記構成によれば、スケジュールメモリを
２面構成としたので、現在通信サービスを提供している
各ユーザーに対し、何の影響も与えることなく、別のス
ケジュールをスタンバイ面に組むことが可能となる。ま
た、スケジュール周期長レジスタに記憶した周期長を書
き換えることで、スケジュールの読み出し周期長だけを
変更することができるので、スケジュールの順序を変更
することなく、部分的なスケジュールの調整が可能とな
る。 According to the above configuration, since the schedule memory has a two-sided configuration, it is possible to set up another schedule on the standby side without any influence on each user who is currently providing the communication service. It will be possible. Well
Also, write the cycle length stored in the schedule cycle length register.
Only the read cycle length of the schedule can be changed.
You can change it, so change the order of the schedule
It is possible to adjust the partial schedule without
It

【０００９】上記構成においては、スケジュールメモリ
のアクティブ面とスタンバイ面の切り換え状態を記憶す
る状態記憶部を有し、スケジュールメモリのアクティブ
面とスタンバイ面を切り換える毎にその状態記憶部の状
態を切り換え、その状態記憶部の状態により、スケジュ
ールメモリのどちらの面がアクティブ面かスタンバイ面
かを認識することが可能な面認識の回路をさらに備えた
構成とすることが好ましい。In the above structure, the schedule memory has a state storage section for storing the switching state of the active side and the standby side, and the state of the state storage section is switched every time the active side and the standby side of the schedule memory are switched. It is preferable to further include a face recognition circuit capable of recognizing which face of the schedule memory is the active face or the standby face depending on the state of the state storage unit.

【００１０】このような構成である場合には、面認識の
回路によってスケジュールメモリの面状態を認識するこ
とができるので、スケジュールメモリをアクセスする時
に、アクティブ面とスタンバイ面を容易に認識すること
が可能となる。With such a configuration, the surface state of the schedule memory can be recognized by the surface recognition circuit, so that the active surface and the standby surface can be easily recognized when accessing the schedule memory. It will be possible.

【００１１】[0011]

【００１２】[0012]

【００１３】さらに、上記構成においては、スケジュー
ル周期長レジスタが、アクティブ面用とスタンバイ面用
の２面で構成され、スケジュールメモリのアクティブ面
とスタンバイ面に対し、それぞれ周期長が異なるスケジ
ュールを設定できるように構成することが好ましい。Further, in the above configuration, the schedule cycle length register is composed of two planes, one for the active plane and the other for the standby plane, and schedules having different cycle lengths can be set for the active plane and the standby plane of the schedule memory. It is preferable to configure as follows.

【００１４】このような構成である場合には、スケジュ
ールメモリのアクティブ面とスタンバイ面に対し、それ
ぞれ周期長が異なるスケジュールを設定することができ
るので、スケジュールメモリの面切り換えを行った後
に、新たにスケジュール周期長を設定しなおす必要がな
くなる。In such a configuration, schedules having different cycle lengths can be set for the active surface and the standby surface of the schedule memory. Therefore, after switching the surfaces of the schedule memory, a new schedule can be newly set. There is no need to reset the schedule cycle length.

【００１５】そして、上記構成においては、トラフィッ
クシェーピング処理を行う出力回線毎にスケジュールメ
モリアクセス制御手段とスケジュール周期長レジスタを
設け、スケジュールメモリアクセス制御手段とスケジュ
ール周期長レジスタを順次選択することにより複数のス
ケジュールメモリアクセス制御手段とスケジュール周期
長レジスタから１セルスロット内に時分割で単一のスケ
ジュールメモリに対してアクセスを可能とするセレクタ
部と、出力回線数を順次カウントすることによりセレク
タ部を切り換えるための信号を生成するカウンタ部をさ
らに備えた構成とすることが好ましい。このような構成
である場合には、単一のスケジュールメモリで複数の出
力回線のトラフィックシェーピング処理を行うことが可
能となる。[0015] In the above configuration, provided the schedule memory access control means and scheduling period length register for each output line to perform traffic shaping, the schedule memory access control means and schedule
A plurality of schedule memory access control means and schedule cycles by sequentially selecting the cycle cycle length register.
A selector unit that enables time-divisional access to a single schedule memory from a long register and a counter unit that generates a signal for switching the selector unit by sequentially counting the number of output lines. It is preferable to have a configuration further provided. With such a configuration, it is possible to perform traffic shaping processing for a plurality of output lines with a single schedule memory.

【００１６】[0016]

【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the embodiments shown in the drawings. The present invention is not limited to this.

【００１７】図１はこの発明の一実施例の構成を示すブ
ロック図である。この図において、１はＡ面とＢ面の２
面構成のスケジュールメモリであり、ソフトウエア（コ
ントローラ）によって設定された各バッファの読み出し
スケジュールを格納する。２はスケジュールメモリアク
セス制御部であり、ハードウエアによってスケジュール
メモリ１からスケジュールデータを読み出す動作を制御
している。また、このスケジュールメモリアクセス制御
部２は、ソフトウエアによってスケジュールメモリ１に
対してスケジュールデータを書き換える動作、及び保守
のための読み出し（保守読み）動作を制御している。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In this figure, 1 is 2 of A side and B side
This is a schedule memory having a surface configuration, and stores a read schedule of each buffer set by software (controller). A schedule memory access control unit 2 controls the operation of reading the schedule data from the schedule memory 1 by hardware. Further, the schedule memory access control unit 2 controls an operation of rewriting schedule data in the schedule memory 1 by software and a read operation for maintenance (maintenance reading).

【００１８】例えば、スケジュールメモリ１のＡ面がア
クティブ面（現在、そのメモリに書き込まれているスケ
ジュールによってサービスを提供している側）とし、ス
ケジュールメモリ１のＢ面がスタンバイ面（現在そのメ
モリに書き込まれているスケジュールによってサービス
を提供していない側）とすれば、ハードウエアによって
アクティブ面であるＡ面からスケジュールデータを読み
出し、そのスケジュールによってサービスを提供する。For example, side A of the schedule memory 1 is the active side (the side that currently provides the service according to the schedule written in that memory), and side B of the schedule memory 1 is the standby side (currently in that memory). Assuming that the side which does not provide the service according to the written schedule), the hardware reads the schedule data from the side A, which is the active side, and provides the service according to the schedule.

【００１９】ソフトウエアによるスケジュールデータの
書き換え及び保守読みは、スケジュールメモリ１のＡ面
とＢ面の両面にアクセスが可能となる構成であり、サー
ビス中においてもスタンバイ面であるＢ面に別のスケジ
ュールを設定することができる。そして、図２に示すよ
うに、アクティブ面を切り換えることにより、今度はＢ
面がアクティブ面となり、Ａ面がスタンバイ面となる。
この場合、ハードウエアによる読み出しは、アクティブ
面であるＢ面からスケジュールデータを読み出し、その
新しいスケジュールによってサービスを提供する。The rewriting of the schedule data and the maintenance reading by the software have a structure in which both the A side and the B side of the schedule memory 1 can be accessed, and another schedule is provided on the B side which is the standby side even during the service. Can be set. Then, as shown in FIG. 2, by switching the active surface, B
The surface becomes the active surface and the surface A becomes the standby surface.
In this case, the hardware read-out reads the schedule data from the side B, which is the active side, and provides the service according to the new schedule.

【００２０】したがって、通信サービス中にトラックの
変動が生じて、スケジュールを更新しなければならない
ときでも、サービスを提供しているユーザーに対し何の
影響も与えずに、別のスケジュールをスタンバイ面に設
定することができる。Therefore, even when the fluctuation of the track occurs during the communication service and the schedule has to be updated, another schedule is transferred to the standby side without any influence on the user providing the service. Can be set.

【００２１】図３は面認識の回路を示すブロック図であ
る。スケジュールメモリ１のＡ面とＢ面のどちらの面が
アクティブ面で、どちらの面がスタンバイ面であるかを
認識する手段の１つとして、ＡＣＴビットを設けた回路
を示す。この図において、３はＡＣＴビット、４はＥ−
ＮＯＲ回路、５はフリップフロップ（ＦＦ）である。FIG. 3 is a block diagram showing a surface recognition circuit. A circuit provided with an ACT bit is shown as one means for recognizing which of the A side and the B side of the schedule memory 1 is the active side and which side is the standby side. In this figure, 3 is an ACT bit, 4 is an E-
NOR circuits 5 are flip-flops (FF).

【００２２】ＡＣＴビット３からの出力信号は、スケジ
ュールメモリ１のどちらの面がアクティブ面かを示す信
号であり、ＡＣＴビット３は、ソフトウエアによって発
生される面切り換え要求の信号を受信するたびに、０→
１→０→１→０→……と、１／２カウンタのように出力
信号をトグルさせる機能を有する。The output signal from the ACT bit 3 is a signal indicating which surface of the schedule memory 1 is the active surface, and the ACT bit 3 outputs the signal for requesting surface switching generated by software each time. , 0 →
It has a function of toggling the output signal like a 1/2 counter in the order of 1 → 0 → 1 → 0 → ....

【００２３】この面認識の回路においては、ソフトウエ
アによるＡＣＴ／ＳＢＹ面指定信号（アクティブ面／ス
タンバイ面のどちらの面にアクセスするかを指定する信
号）を設定し、その信号をＥ−ＮＯＲ回路４の一方の端
子に入力する。そして、ＡＣＴビット３の出力信号（ト
グル信号）をＥ−ＮＯＲ回路４の他方の端子に入力し、
Ｅ−ＮＯＲ回路４の出力信号を、ソフトウエアによって
スケジュールメモリ１にアクセスする時のメモリアドレ
スの１ビットとして用いる。In the surface recognition circuit, an ACT / SBY surface designating signal (a signal designating which surface, the active surface or the standby surface, is to be accessed) by software is set, and the signal is set in the E-NOR circuit. Input to one terminal of 4. Then, the output signal (toggle signal) of the ACT bit 3 is input to the other terminal of the E-NOR circuit 4,
The output signal of the E-NOR circuit 4 is used as one bit of the memory address when the schedule memory 1 is accessed by software.

【００２４】図４はＡＣＴビットの切り換えのタイミン
グを示すタイミングチャートである。ここで、ＡＣＴビ
ットで示す信号は、ＡＣＴビット３から出力される、ス
ケジュールメモリ１のアクティブ面を示す信号であり、
この図に示すように切り換えられる。FIG. 4 is a timing chart showing the timing of switching the ACT bit. Here, the signal indicated by the ACT bit is a signal indicating the active surface of the schedule memory 1 output from the ACT bit 3,
Switching is performed as shown in this figure.

【００２５】図５はＥ−ＮＯＲ回路４の出力信号の真理
値表を示す説明図である。この図において、ＡＣＴ／Ｓ
ＢＹ面指定信号はソフトウエアによってアクセスすると
きに指定する面を示す信号、トグル信号は現在どちらの
面がアクティブ面になっているかを示す信号、Ｅ−ＮＯ
Ｒの出力信号はソフトウエアによってスケジュールメモ
リ１にアクセスする時のアドレスの内の１ビットにする
信号である。FIG. 5 is an explanatory diagram showing a truth table of output signals of the E-NOR circuit 4. In this figure, ACT / S
The BY plane designation signal is a signal indicating a plane designated when accessed by software, the toggle signal is a signal indicating which plane is currently the active plane, and E-NO.
The output signal of R is a signal for setting 1 bit in the address when the schedule memory 1 is accessed by software.

【００２６】このようにして、ハードウエアによってス
ケジュールメモリ１のどちらの面がアクティブ面かスタ
ンバイ面かを認識することができるので、ソフトウエア
によってスケジュールメモリ１にアクセスする場合に
は、スケジュールメモリ１のＡ面、Ｂ面のどちらの面が
アクティブ面かスタンバイ面かを認識する必要なしに、
ただアクティブ面かスタンバイ面かを指定するだけで、
スケジュールメモリ１にアクセスすることができる。In this way, since which side of the schedule memory 1 is the active side or the standby side can be recognized by the hardware, when the schedule memory 1 is accessed by software, the schedule memory 1 Without having to know which side, A or B, is the active or standby side,
Just specify the active surface or the standby surface,
The schedule memory 1 can be accessed.

【００２７】図３に示した面認識の回路では、ＡＣＴビ
ット３は、現在どちらの面がアクティブ面になっている
かを示す信号を出力するので、その信号をスケジュール
周期終了のタイミングでフリップフロップ５に取り込
み、フリップフロップ５の出力信号を、ハードウエアに
よってスケジュールメモリ１のアクティブ面からスケジ
ュールデータを読み出す時のメモリアドレスの内の１ビ
ットとして用いる。In the face recognition circuit shown in FIG. 3, the ACT bit 3 outputs a signal indicating which face is currently the active face, so that signal is flip-flop 5 at the timing of the end of the schedule cycle. The output signal of the flip-flop 5 is used as 1 bit of the memory address when the schedule data is read from the active surface of the schedule memory 1 by the hardware.

【００２８】つまり、図６に示すように、ソフトウエア
による面切り換え要求を受けると、すぐにスケジュール
メモリ１の面を切り換えずに、現在のスケジュールの周
期Ｔが終了するまで面切り換えを行わず、スケジュール
周期Ｔ終了のタイミングで、スケジュールメモリ１の面
を切り換える。That is, as shown in FIG. 6, when the surface switching request by the software is received, the surface of the schedule memory 1 is not immediately switched, and the surface switching is not performed until the cycle T of the current schedule ends. The surface of the schedule memory 1 is switched at the timing of the end of the schedule cycle T.

【００２９】このように、ソフトウエアによって面切り
換え要求を受けても、スケジュール周期Ｔが終了してか
ら面を切り換える。したがって、通信サービス中にスケ
ジュールメモリ１の面（アクティブ面／スタンバイ面）
の切り換え作業を行っても、各ユーザーの割り当てられ
た帯域を保障することができる。As described above, even if the surface switching request is received by the software, the surface switching is performed after the schedule period T ends. Therefore, the surface of the schedule memory 1 (active surface / standby surface) during communication service
Even if the switching work is performed, the bandwidth allocated to each user can be guaranteed.

【００３０】図７はスケジュール周期長制御回路を示す
ブロック図である。ソフトウエアによってスケジュール
周期長を容易に変更することができるように、スケジュ
ールを格納しているスケジュールメモリ１とは別に、ス
ケジュール周期長を格納するスケジュール周期長レジス
タ６を設けた回路を示す。この図において、６はスケジ
ュール周期長レジスタ、７はアドレスカウンタ、８は一
致検出回路である。FIG. 7 is a block diagram showing a schedule cycle length control circuit. In order to easily change the schedule cycle length by software, a circuit provided with a schedule cycle length register 6 for storing the schedule cycle length separately from the schedule memory 1 for storing the schedule is shown. In this figure, 6 is a schedule cycle length register, 7 is an address counter, and 8 is a coincidence detection circuit.

【００３１】このスケジュール周期長制御回路では、ス
ケジュール周期長レジスタ６の値と、ハードウエアによ
ってスケジュールメモリ１にアクセスする時のメモリア
ドレスを生成しているアドレスカウンタ７の値との一致
検出を行い、一致検出回路８からの出力信号によって、
アドレスカウンタ７に“０”の値をロードさせる。ソフ
トウエアによってスケジュール周期長レジスタ６の値が
変更された場合にも、一致検出回路８によってアドレス
カウンタ７の周期を変更させる。In this schedule cycle length control circuit, coincidence detection between the value of the schedule cycle length register 6 and the value of the address counter 7 which generates the memory address when the schedule memory 1 is accessed by hardware is performed, By the output signal from the coincidence detection circuit 8,
The address counter 7 is loaded with the value “0”. Even when the value of the schedule cycle length register 6 is changed by software, the cycle of the address counter 7 is changed by the coincidence detection circuit 8.

【００３２】図８はスケジュール周期長制御回路のタイ
ミングを示すタイミングチャートであり、この図に示す
ようなタイミングで、アドレスカウンタ７、スケジュー
ル周期長レジスタ、および一致検出回路８の出力が変化
する。FIG. 8 is a timing chart showing the timing of the schedule cycle length control circuit. The outputs of the address counter 7, the schedule cycle length register, and the match detection circuit 8 change at the timings shown in this figure.

【００３３】したがって、現在サービスを提供している
スケジュールの周期長だけを変更したい時には、ソフト
ウエアによってスケジュールを格納しているスケジュー
ルメモリ１に直接アクセスする必要なしに、ただスケジ
ュール周期長レジスタ６の値を変更するだけでよい。Therefore, when it is desired to change only the cycle length of the schedule currently providing the service, the value of the schedule cycle length register 6 is simply set without the need to directly access the schedule memory 1 storing the schedule by software. Just change it.

【００３４】図９はスケジュール周期長レジスタの詳細
回路を示すブロック図である。この図において、９は第
１スケジュール周期長レジスタ、１０は第２スケジュー
ル周期長レジスタ、１１はＥ−ＯＲ回路、１２はＥ−Ｎ
ＯＲ回路、１３，１４はレジスタ、１５は２対１セレク
タである。FIG. 9 is a block diagram showing a detailed circuit of the schedule cycle length register. In this figure, 9 is a first schedule cycle length register, 10 is a second schedule cycle length register, 11 is an E-OR circuit, and 12 is an E-N.
The OR circuits, 13 and 14 are registers, and 15 is a 2-to-1 selector.

【００３５】この図に示すように、スケジュール周期長
レジスタ６として、アクティブ面用とスタンバイ面用の
両方を設ける。すなわち、スケジュール周期長レジスタ
６を、第１スケジュール周期長レジスタ９と第２スケジ
ュール周期長レジスタ１０との２面構成とする。As shown in this figure, as the schedule cycle length register 6, both the active surface and the standby surface are provided. That is, the schedule cycle length register 6 has a two-sided configuration including the first schedule cycle length register 9 and the second schedule cycle length register 10.

【００３６】そして、第１スケジュール周期長レジスタ
９と第２スケジュール周期長レジスタ１０とのどちらの
レジスタに、ソフトウエアによってスケジュール周期長
を設定するかは、ＡＣＴビット（トグル信号）３とソフ
トウエアからのＡＣＴ／ＳＢＹ面指定信号とのＥ−ＯＲ
及びＥ−ＮＯＲをとり、それぞれ第１スケジュール周期
長レジスタ９と第２スケジュール周期長レジスタ１０の
イネーブル信号とする。そして、図３で示したフリップ
フロップ５の出力信号（アクティブ面を示す信号）によ
って２対１セレクタ１５を切り換え、２対１セレクタ１
５からのスケジュール周期長でサービスを提供する。The ACT bit (toggle signal) 3 and the software determine which register, the first schedule cycle length register 9 or the second schedule cycle length register 10, is used to set the schedule cycle length by software. E-OR with ACT / SBY plane designation signal
And E-NOR are taken as the enable signals for the first schedule cycle length register 9 and the second schedule cycle length register 10, respectively. Then, the 2-to-1 selector 15 is switched by the output signal of the flip-flop 5 shown in FIG.
Services are provided with a schedule cycle length from 5 onwards.

【００３７】図１０はＥ−ＯＲ回路１１とＥ−ＮＯＲ回
路１２の出力信号の真理値表を示す説明図である。図９
に示すように、第１スケジュール周期長レジスタ９と第
２スケジュール周期長レジスタ１０との出力信号は、図
３のフリップフロップ５の出力信号（アクティブ面を示
す信号）を制御信号とする２対１セレクタ１５によって
選択される。２対１セレクタ１５の出力信号をスケジュ
ールメモリ１のアクティブ面のスケジュール周期長とし
て、アドレスカウンタ７を制御する。FIG. 10 is an explanatory diagram showing a truth table of output signals of the E-OR circuit 11 and the E-NOR circuit 12. Figure 9
As shown in FIG. 3, the output signals of the first schedule cycle length register 9 and the second schedule cycle length register 10 are 2 to 1 with the output signal of the flip-flop 5 in FIG. It is selected by the selector 15. The address counter 7 is controlled by using the output signal of the 2-to-1 selector 15 as the schedule cycle length of the active surface of the schedule memory 1.

【００３８】したがって、スケジュールメモリ１のアク
ティブ面とスタンバイ面に対し、それぞれ周期が異なる
スケジュールを設定することができ、設定後、スケジュ
ールメモリ１の面を切り換えると、同時に２対１セレク
タ１５によりスケジュール周期長も自動的に切り換わる
ので、ソフトウエアによって、面を切り換えた後にスケ
ジュール周期長を新たに設定し直す必要がなくなる。Therefore, it is possible to set schedules having different cycles for the active surface and the standby surface of the schedule memory 1. When the surfaces of the schedule memory 1 are switched after setting, the schedule cycle is simultaneously set by the 2: 1 selector 15. Since the length is also automatically switched, it is not necessary for software to newly set the schedule cycle length after switching the surface.

【００３９】また、ソフトウエアによって第１スケジュ
ール周期長レジスタ９と第２スケジュール周期長レジス
タ１０にスケジュール周期長を設定した後、第１スケジ
ュール周期長レジスタ９と第２スケジュール周期長レジ
スタ１０からの出力信号を、スケジュール周期終了タイ
ミングで、レジスタ１３とレジスタ１４にそれぞれ取り
込み、これにより、現在サービスを提供しているスケジ
ュールの周期が終了するタイミングで、スケジュール周
期長を更新する。Also, after the schedule cycle lengths are set in the first schedule cycle length register 9 and the second schedule cycle length register 10 by software, the outputs from the first schedule cycle length register 9 and the second schedule cycle length register 10 The signal is taken into the register 13 and the register 14 at the schedule cycle end timing, and the schedule cycle length is updated at the timing when the cycle of the schedule currently providing the service ends.

【００４０】図１１はスケジュール周期の変更のタイミ
ングを示すタイミングチャートであり、この図に示すよ
うなタイミングで、スケジュール周期の変更を行う。し
たがって、通信サービス中にスケジュール周期を変更す
る時においても、ユーザーに帯域を保障することができ
る。FIG. 11 is a timing chart showing the timing of changing the schedule cycle, and the schedule cycle is changed at the timing shown in this figure. Therefore, the bandwidth can be guaranteed to the user even when the schedule cycle is changed during the communication service.

【００４１】図１２は多数の出力回線が存在する場合の
回路構成を示すブロック図である。この図に示すよう
に、多数の出力回線が存在する場合には、図３で示した
面認識の回路と、図７で示したスケジュール周期長制御
回路とを、各出力回線毎に設けた構成とする。この図に
おいて、１６はカウンタ、１７はｎ対１セレクタであ
る。FIG. 12 is a block diagram showing a circuit configuration when there are many output lines. As shown in this figure, when there are a large number of output lines, the surface recognition circuit shown in FIG. 3 and the schedule cycle length control circuit shown in FIG. 7 are provided for each output line. And In this figure, 16 is a counter and 17 is an n-to-1 selector.

【００４２】この多出力回線回路においては、カウンタ
１６で回線の数をカウントし、このカウンタ１６から回
線番号を示す信号Ｋを出力させ、この信号Ｋを制御信号
とするｎ対１セレクタ１７によって、各回線（回線０，
１，２……ｎ）とスケジュールメモリ１とのアクセスを
時分割で行う構成とする。In this multi-output line circuit, the counter 16 counts the number of lines, the counter 16 outputs the signal K indicating the line number, and the n-to-1 selector 17 using this signal K as a control signal Each line (line 0,
1, 2, ... N) and the schedule memory 1 are accessed by time division.

【００４３】図１３はカウンタとｎ対１セレクタとのタ
イミングを示すタイミングチャートである。この図に示
すように、多出力回線回路では、１セルスロット内に各
回線が時分割でスケジュールメモリ１とアクセスする方
式をとる。FIG. 13 is a timing chart showing the timings of the counter and the n: 1 selector. As shown in this figure, in the multi-output line circuit, each line accesses the schedule memory 1 in a time division manner within one cell slot.

【００４４】１セルスロットの時間は、図８で示したア
ドレスカウンタの１カウントの時間であり、時分割の際
には、この１カウントの時間内に全ての回線を少なくと
も一巡するように時分割周期を設定する。この場合、全
ての回線に対し、同一スケジュールの順序でバッファの
読み出しを行うことになるが、回線ごとにスケジュール
周期長レジスタを設けているので、回線ごとにバッファ
の読み出し周期長を設定することができる。したがっ
て、単一のスケジュールメモリで複数の出力回線のトラ
フィックシェーピング処理を行うことが可能となる。 The time for one cell slot is the same as that shown in FIG.
It is one count time of the dress counter, and when the time is shared.
To reduce all lines within this 1 count time
The time-division cycle is set so that it also makes one cycle. In this case, all
For all lines, the buffers are
It will be read, but schedule for each line
Since a cycle length register is provided, a buffer is provided for each line.
The read cycle length can be set. According to
A single schedule memory for multiple output line
Fick shaping processing can be performed.

【００４５】図１４はスケジュールメモリにデュアルポ
ート型のメモリを用いた構成を示すブロック図である。
上記に述べた構成において、スケジュールメモリ１にシ
ングルポート型のメモリを用いた場合には、１面構成で
は、図１５の（ａ）に示すような回路となり、２面構成
では、図１５の（ｂ）に示すような回路となる。FIG. 14 is a block diagram showing a configuration using a dual port type memory as the schedule memory.
When a single-port type memory is used as the schedule memory 1 in the above-described configuration, the circuit as shown in FIG. The circuit is as shown in b).

【００４６】図１５の（ａ）に示した１面構成回路であ
れば、セレクタ１８により、ハードウエアとソフトウエ
アとが時分割でスケジュールメモリ１にアクセスするこ
とになり、ソフトウエアによって非同期にスケジュール
メモリ１にアクセスすることができない。In the case of the single-sided configuration circuit shown in FIG. 15A, the selector 18 causes the hardware and software to access the schedule memory 1 in a time division manner, and the software asynchronously schedules. The memory 1 cannot be accessed.

【００４７】一方、図１５の（ｂ）に示した２面構成回
路であれば、セレクタ１９とセレクタ２０により、ソフ
トウエアによって非同期にスケジュールメモリ１にアク
セスすることができるが、スタンバイ面しかアクセスす
ることができない。On the other hand, in the case of the two-sided configuration circuit shown in FIG. 15B, the schedule memory 1 can be asynchronously accessed by software by the selector 19 and the selector 20, but only the standby side is accessed. I can't.

【００４８】そこで、スケジュールメモリ１にデュアル
ポート型のメモリを用い、一方のポートはハードウエア
によるアクセス用、もう一方のポートはソフトウエアに
よるアクセス用とする。Therefore, a dual port type memory is used as the schedule memory 1, one port is used for access by hardware, and the other port is used for access by software.

【００４９】これにより、ソフトウエアによって、アク
ティブ面とスタンバイ面のに両方に非同期にアクセスす
ることが可能となり、図１５の（ａ）と（ｂ）に示した
セレクタ１８、セレクタ１９およびセレクタ２０の回路
も削除することができる。As a result, it becomes possible to access both the active surface and the standby surface asynchronously by software, and the selector 18, the selector 19 and the selector 20 shown in FIGS. Circuits can also be deleted.

【００５０】[0050]

【発明の効果】この発明によれば、通信サービス中にト
ラフィックの変動が生じ、バッファの読み出しスケジュ
ールを変更しなければならない場合でも、サービスを提
供しているユーザーに対し、何の影響も与えることな
く、かつ、複雑な制御を必要とせず、容易にしかも円滑
にバッファの読み出しスケジュールを変更することが可
能となり、ＡＴＭ通信システムにおけるトラフィックシ
ェーピングの向上に寄与するところが大きい。また、ス
ケジュール周期長レジスタに記憶した周期長を書き換え
ることで、スケジュールの読み出し周期長だけを変更す
ることができる。例えば、Ａ−Ｂ−Ｃ−Ｄ−Ｅという周
期のスケジュールでバッファを読み出しているときに、
Ａ−Ｂ−Ｃ−Ｄという周期長に切り換えた場合には、バ
ッファの読み出し順序（スケジュールの順序）を変更す
ることなく、Ｅのバッファの読み出しを遅延させること
ができる。これにより、スケジュールの順序を変更する
ことなく、部分的なスケジュールの調整が可能となる。 According to the present invention, even if traffic fluctuations occur during a communication service and the read schedule of the buffer has to be changed, it is possible to provide a service to a user who provides the service. The buffer read schedule can be changed easily and smoothly without any influence and without requiring complicated control, which largely contributes to improvement of traffic shaping in the ATM communication system. In addition,
Rewrites the cycle length stored in the schedule cycle length register
Change the read cycle length of the schedule.
You can For example, the circumference of ABCDE
When reading the buffer according to the schedule
If the cycle length is changed to ABCD,
Change the buffer reading order (schedule order)
Without delaying the reading of the E buffer
You can This will change the schedule order
It is possible to partially adjust the schedule.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例の構成を示すブロック図で
ある。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【図２】面切り換えの状態を示す説明図である。FIG. 2 is an explanatory diagram showing a state of surface switching.

【図３】面認識の回路を示すブロック図である。FIG. 3 is a block diagram showing a circuit for surface recognition.

【図４】ＡＣＴビットの切り換えのタイミングを示すタ
イミングチャートである。FIG. 4 is a timing chart showing the timing of switching ACT bits.

【図５】Ｅ−ＮＯＲ回路の出力信号の真理値表を示す説
明図である。FIG. 5 is an explanatory diagram showing a truth table of output signals of an E-NOR circuit.

【図６】面切り換えのタイミングを示すタイミングチャ
ートである。FIG. 6 is a timing chart showing the timing of surface switching.

【図７】スケジュール周期長制御回路を示すブロック図
である。FIG. 7 is a block diagram showing a schedule cycle length control circuit.

【図８】スケジュール周期長制御回路のタイミングを示
すタイミングチャートである。FIG. 8 is a timing chart showing the timing of the schedule cycle length control circuit.

【図９】スケジュール周期長レジスタの詳細回路を示す
ブロック図である。FIG. 9 is a block diagram showing a detailed circuit of a schedule cycle length register.

【図１０】Ｅ−ＯＲ回路とＥ−ＮＯＲ回路の出力信号の
真理値表を示す説明図である。FIG. 10 is an explanatory diagram showing a truth table of output signals of an E-OR circuit and an E-NOR circuit.

【図１１】スケジュール周期の変更のタイミングを示す
タイミングチャートである。FIG. 11 is a timing chart showing the timing of changing the schedule cycle.

【図１２】多数の出力回線が存在する場合の回路構成を
示すブロック図である。FIG. 12 is a block diagram showing a circuit configuration when a large number of output lines exist.

【図１３】カウンタとｎ対１セレクタとのタイミングを
示すタイミングチャートである。FIG. 13 is a timing chart showing timings of a counter and an n: 1 selector.

【図１４】スケジュールメモリにデュアルポート型のメ
モリを用いた構成を示すブロック図である。FIG. 14 is a block diagram showing a configuration using a dual port type memory as a schedule memory.

【図１５】スケジュールメモリにシングルポート型のメ
モリを用いた場合の構成を示すブロック図である。FIG. 15 is a block diagram showing a configuration when a single-port type memory is used as a schedule memory.

【符号の説明】[Explanation of symbols]

１ スケジュールメモリ ２ スケジュールメモリアクセス制御部 ３ ＡＣＴビット ４ Ｅ−ＮＯＲ回路 ５ フリップフロップ ６ スケジュール周期長レジスタ ７ アドレスカウンタ ８ 一致検出回路 ９ 第１スケジュール周期長レジスタ １０ 第２スケジュール周期長レジスタ １１ Ｅ−ＯＲ回路 １２ Ｅ−ＮＯＲ回路 １３，１４ レジスタ １５ ２対１セレクタ １６ カウンタ １７ ｎ対１セレクタ １８，１９，２０ セレクタ 1 Schedule memory 2 Schedule memory access controller 3 ACT bits 4 E-NOR circuit 5 flip-flops 6 Schedule cycle length register 7 address counter 8 Match detection circuit 9 First schedule cycle length register 10 Second schedule cycle length register 11 E-OR circuit 12 E-NOR circuit 13,14 registers 15 2 to 1 selector 16 counter 17 n to 1 selector 18, 19, 20 selector

フロントページの続き (72)発明者 蔵屋 久義 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株 式会社内 (72)発明者 三浦 健司 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株 式会社内 (56)参考文献 特開 平５−37562（ＪＰ，Ａ) 特開 平６−350630（ＪＰ，Ａ) 特開 平８−97832（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04Q 3/00 Front page continuation (72) Inventor Hisashi Kuraya 2-6, Jomi, Chuo-ku, Osaka City, Osaka Prefecture Fujitsu Kansai Digital Technology Co., Ltd. (72) Kenji Miura, Jomi, Chuo-ku, Osaka City, Osaka Prefecture C. 2-6 Fujitsu Kansai Digital Technology Co., Ltd. (56) Reference JP-A-5-37562 (JP, A) JP-A-6-350630 (JP, A) JP-A-8-97832 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) H04L 12/28 H04Q 3/00

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 出力回線上に複数のバッファを設け、各
バッファの読み出し周期をスケジュールとしてスケジュ
ールメモリに記憶し、その読み出しスケジュールに従っ
て各バッファからセルを読み出し出力することにより帯
域管理を行うＡＴＭ通信システムのトラフィックシェー
ピング装置において、 スケジュールメモリをアクティブ面とスタンバイ面の２
面で構成し、アクティブ面に記憶されたスケジュールでバッファの読
み出しが行われるようにスケジュールメモリのアクティ
ブ面からスケジュールを読み出し、バッファの読み出し
スケジュールの変更時には、スタンバイ面のスケジュー
ルを書き換えて、所定のタイミングでアクティブ面とス
タンバイ面を切り換えることにより、バッファの読み出
しスケジュールを変更する スケジュールメモリアクセス
制御手段を設け、さらに、 スケジュールの読み出し周期長を記憶し、この記憶内容
を書き換えることでスケジュールの読み出し周期長を変
更することが可能なスケジュール周期長レジスタを設
け、 スケジュールメモリのアクティブ面に記憶されたスケジ
ュールに従い、スケジュール周期長レジスタに記憶され
た周期長で、バッファの読み出しが行われるようにした
ことを特徴とする ＡＴＭ通信システムのトラフィックシ
ェーピング装置。1. An ATM communication system in which a plurality of buffers are provided on an output line, a read cycle of each buffer is stored as a schedule in a schedule memory, and a cell is read out from each buffer according to the read schedule to output and manage the band. In the traffic shaping device, the schedule memory is divided into the active side and the standby side.
Buffers read by the schedule stored in the active surface.
The schedule memory activity is
Read the schedule from the screen and read the buffer
When changing the schedule, the schedule of the standby side
Rewrite the active surface and slide at a specified timing.
Buffer reading by switching the standby side
A schedule memory access control means is provided to change the schedule , and the read cycle length of the schedule is stored.
By changing the read cycle length of the schedule.
A schedule cycle length register that can be changed
The schedule stored on the active side of the schedule memory
Stored in the schedule cycle length register according to the
The buffer is read with the specified cycle length.
A traffic shaping device for an ATM communication system, comprising: 【請求項２】 スケジュールメモリのアクティブ面とス
タンバイ面の切り換え状態を記憶する状態記憶部を有
し、スケジュールメモリのアクティブ面とスタンバイ面
を切り換える毎にその状態記憶部の状態を切り換え、そ
の状態記憶部の状態により、スケジュールメモリのどち
らの面がアクティブ面かスタンバイ面かを認識すること
が可能な面認識の回路をさらに備えてなる請求項１記載
のＡＴＭ通信システムのトラフィックシェーピング装
置。2. A state memory section for storing the switching state of the active side and the standby side of the schedule memory, the state of the state memory section is switched every time the active side and the standby side of the schedule memory are switched, and the state storage is performed. 2. The traffic shaping device for an ATM communication system according to claim 1, further comprising a face recognition circuit capable of recognizing which face of the schedule memory is the active face or the standby face according to the state of the unit. 【請求項３】 スケジュール周期長レジスタが、アクテ
ィブ面用とスタンバイ面用の２面で構成され、スケジュ
ールメモリのアクティブ面とスタンバイ面に対し、それ
ぞれ周期長が異なるスケジュールを設定することを特徴
とする請求項１記載のＡＴＭ通信システムのトラフィッ
クシェーピング装置。 3. A schedule cycle length register is composed of two surfaces, one for an active surface and one for a standby surface, and schedules having different cycle lengths are set for the active surface and the standby surface of a schedule memory. A traffic shaping device for an ATM communication system according to claim 1 . 【請求項４】 トラフィックシェーピング処理を行う出
力回線毎にスケジュールメモリアクセス制御手段とスケ
ジュール周期長レジスタを設け、スケジュールメモリア
クセス制御手段とスケジュール周期長レジスタを順次選
択することにより複数のスケジュールメモリアクセス制
御手段とスケジュール周期長レジスタから１セルスロッ
ト内に時分割で単一のスケジュールメモリに対してアク
セスを可能とするセレクタ部と、出力回線数を順次カウ
ントすることによりセレクタ部を切り換えるための信号
を生成するカウンタ部をさらに備え、単一のスケジュー
ルメモリで複数の出力回線のトラフィックシェーピング
処理を行うことを特徴とする請求項１記載のＡＴＭ通信
システムのトラフィックシェーピング装置。 4. A schedule memory access control means and a schedule for each output line for performing traffic shaping processing.
A schedule memory access control means and a schedule cycle length register are sequentially selected to provide a schedule memory access control means and a schedule cycle length register into a single schedule memory in one cell slot by time division. Further, it further comprises a selector unit that enables access and a counter unit that sequentially generates a signal for switching the selector unit by sequentially counting the number of output lines, and traffic shaping processing of a plurality of output lines with a single schedule memory. The traffic shaping device for an ATM communication system according to claim 1, wherein