JP2533958B2 - Data preceding set device - Google Patents

Description

【発明の詳細な説明】 〔発明の概要〕 プロセッサからのチャネル内ローカルメモリ上のデー
タアクセスにおける、一時データ格納用レジスタへのデ
ータ先行セット装置に関し、 余分なレジスタアクセスなどを不要にし、プロセッサ
負荷の削減、処理時間の短縮を目的とし、 アドレスとデータの転送を最初アドレス、次データの
順にバスを占有して行なう時分割のレジスタアクセスイ
ンタフェースと、データ格納用メモリと、ポインタ値を
セットされ、該ポインタ値のインクリメント機能を持
つ、前記メモリアクセス用アドレスを発生するポインタ
レジスタと、前記メモリのリード／ライトデータを一時
格納するパラメータレジスタを持ち、前のデータ転送直
後に前記メモリを読出して読出しデータをパラメータレ
ジスタへセットし、次のデータ転送期間では該レジスタ
内の読出しデータをバスへ送出するデータ先行セット装
置において、最初のメモリアクセスでは、ポインタレジ
スタにポインタ値をセットする動作と同時に、該ポイン
タ値でデータ格納用メモリを読出してその読出しデータ
をパラメータレジスタへセットするよう構成する。The present invention relates to a data precedent setting device for a temporary data storage register in data access on a local memory in a channel from a processor, which eliminates unnecessary register access and the like, and reduces processor load. For the purpose of reduction and processing time reduction, a time-divisional register access interface that transfers the address and data by occupying the bus in the order of the first address and the next data, a data storage memory, and a pointer value are set. It has a pointer register for generating the memory access address and a parameter register for temporarily storing the read / write data of the memory, which has a pointer value increment function, and reads the read data from the memory immediately after the previous data transfer. Set it in the parameter register and In the data preceding setting device that sends the read data in the register to the bus during the data transfer period, the first memory access reads the data storage memory with the pointer value at the same time as the operation of setting the pointer value in the pointer register. The read data is set in the parameter register.

〔産業上の利用分野〕[Industrial applications]

本発明は、プロセッサからのチャネル内ローカルメモ
リ上のデータアクセスにおける、一時データ格納用レジ
スタへのデータ先行セット装置に関する。The present invention relates to a data precedent setting device for a temporary data storage register in data access on a local memory in a channel from a processor.

近年、コンピュータシステムの高性能化にともない、
プロセッサの負荷分散の要求が高まって来ている。この
ため、チャネル側にもサブプロセッサを設けてチャネル
のインテリジェント化を図ったりして来ている。この
時、メインプロセッサとサブプロセッサの間で制御情報
をやり取りする必要があり、その手段として多くの場合
チャネル内にローカルメモリを設け、このメモリを介し
てメイン／サブ両プロセッサのやり取りを行っている。In recent years, along with the high performance of computer systems,
There is an increasing demand for load balancing of processors. For this reason, sub-processors are also provided on the channel side to make the channel intelligent. At this time, it is necessary to exchange control information between the main processor and the sub-processors, and in many cases, a local memory is provided in the channel as a means for exchanging control information between the main / sub processors. .

〔従来の技術〕[Conventional technology]

ローカルメモリは各チャネルに持つため、プロセッサ
から直接指定可能なアドレス空間に全ローカルメモリを
配置すると、アドレス空間の減少という問題が発生す
る。このため従来技術では、第４図のように一時データ
格納用レジスタ（パラメータレジスタ）23とメモリ内ア
ドレス保持用のポインタレジスタ24を設けて、これらに
よりメモリアクセスして、メインメモリのアドレス空間
の減少を防いでいる。この第４図で10はメインプロセッ
サ、20はチャネルで一般には複数個ある。21は各チャネ
ルに設けられるローカルメモリ、22は同サブプロセッ
サ、25は同インタフェース／メモリ制御部である。Since there is a local memory for each channel, if all the local memories are arranged in the address space that can be directly specified by the processor, the problem that the address space decreases will occur. Therefore, in the prior art, a temporary data storage register (parameter register) 23 and an in-memory address holding pointer register 24 are provided as shown in FIG. 4, and memory access is performed by these to reduce the address space of the main memory. Is preventing. In FIG. 4, reference numeral 10 is a main processor, and 20 is a channel. Reference numeral 21 is a local memory provided for each channel, 22 is the same sub processor, and 25 is the same interface / memory control unit.

メイン、サブ各プロセッサ間の通信は、メインプロセ
ッサがローカルメモリに情報（通信内容）を書込み、サ
ブプロセッサがこれを読出し、またこの逆にすることで
行なわれるが、ローカルメモリ21への書込みは、プロセ
ッサが書込むべき情報をパラメータレジスタ23へ書込
み、アドレスをポインタレジスタ24へ書込み、これらの
レジスタ23,24の情報、アドレスを用いてローカルメモ
リ21が自己へ書込みを行なう、等の要領でなされる。ポ
インタレジスタ24はインクリメント機能を持っているの
で、後続の書込みは単に当該情報をパラメータレジスタ
23へ書込むだけでよい。Communication between the main and sub processors is performed by the main processor writing information (communication content) in the local memory, the sub processor reading this information, and vice versa. The information to be written by the processor is written to the parameter register 23, the address is written to the pointer register 24, and the information and addresses of these registers 23 and 24 are used to write to the local memory 21 by itself. . Since the pointer register 24 has the increment function, subsequent writing simply writes the relevant information to the parameter register.
Just write to 23.

書込みを行なった旨の通知を受けて、または適当な周
期で、相手プロセッサはローカルメモリ21を読出す。こ
れはローカルメモリを読出しモードにし、必要によりポ
インタレジスタへポインタ値をセットすればよく、その
後のアドレスはポインタレジスタ24がインクリメントし
ながら発生する。Upon receiving the notification that writing has been performed or at an appropriate cycle, the partner processor reads the local memory 21. This is done by setting the local memory to the read mode and setting the pointer value in the pointer register as needed, and the subsequent address is generated while the pointer register 24 increments.

パラメータ、ポインタ各レジスタはメイン、サブ両プ
ロセッサがアクセス可能であり、そのアドレスは、これ
らのプロセッサのアドレス空間内にある。ローカルメモ
リのアドレス空間はこれとは別であり、従ってメインメ
モリのアドレス空間の減少が妨げる。ローカルメモリの
使用は、この分をメインメモリに置くのに比べて、メイ
ンメモリのバスの輻輳を回避できるという大きな利点が
ある。ローカルメモリの容量は、一般に数バイト〜数10
キロバイトである。バス上の情報（データ）／アドレス
転送は、時分割で行なう方式もある。The parameter and pointer registers can be accessed by both the main and sub processors, and their addresses are in the address space of these processors. The local memory address space is separate from this, thus reducing the main memory address space. The use of the local memory has a great advantage that congestion of the main memory bus can be avoided as compared with the case where the local memory is used. The amount of local memory is generally several bytes to several tens.
It is a kilobyte. There is also a method in which information (data) / address transfer on the bus is performed in a time division manner.

レジスタ23,24のアクセス用インタフェースとして上
位アドレス、下位アドレス、上位データ、下位データの
順に転送するインタフェースを使用すると、第５図、第
６図の如くなる。即ち第５図に示すようにレジスタアク
セスインタフェースRAIはパラメータレジスタ23の上位
アドレスADH、同下位アドレスADL、該レジスタ23へセッ
トする上位データDTH、同下位データDTLの順で転送する
ので、リードアクセスなら、ADH,ADLでレジスタ23が選
択され、次の時点ではその内容DTH,DTLを送出すること
になるから、ADH,ADLが送られた時点T₁ではレジスタ23
の内容（データ）は確定していなければならない。これ
には、T₁以前にローカルメモリを読出してその読出しデ
ータをレジスタ23へセットしておかなければならず、こ
のため先行セットという方法が採られる。If an interface for transferring the upper address, the lower address, the upper data, and the lower data in this order is used as an interface for accessing the registers 23 and 24, the results are as shown in FIGS. That is, as shown in FIG. 5, the register access interface RAI transfers the upper address ADH of the parameter register 23, the lower address ADL of the same, the upper data DTH set in the register 23, and the lower data DTL in this order, so that read access , ADH, ADL select register 23, and the contents DTH, DTL will be sent at the next time point, so register 23 will be sent at the time point T ₁ when ADH, ADL is sent.
The contents (data) of must be fixed. For this purpose, it is necessary to read the local memory before T ₁ and set the read data in the register 23. Therefore, the method of preceding setting is adopted.

第６図はこれを説明する図で、τ_１〜τ₄,τ_５〜τ₈,
……が各アクセスサイクルであるが、このサイクルの始
まるとき、本例ではτ_５でポインタレジスタ24をカウン
トイネーブルWEにし、ポインタレジスタ24をインクリメ
ントしてτ_６以降ではｎ＋１にする。出力イネーブルOE
は出しておき、そしてτ_６でチップセレクトCSを出して
メモリバスへローカルメモリのアドレスｎ＋１のデータ
を出力し、τ_７でこれをパラメータレジスタ23へロード
する。τ_７はDTHの、またτ_８はDTLの送出期間であるか
ら、これでシステムバスへデータ転送を支障なく行なう
ことができる。FIG. 6 is a diagram for explaining this, in which τ _{1 to} τ ₄ , τ _{5 to} τ ₈ ,
...... While it is the access cycle, when the start of the cycle, in this example the pointer register 24 to the count enable WE in tau _5, the pointer register 24 is incremented to tau ₆ or later to n + 1. Output enable OE
Leave out it is and outputs the address n + 1 of the data in the local memory to the memory bus issues a chip select CS in tau _6, load it with tau ₇ to the parameter register 23. Since τ ₇ is a DTH transmission period and τ ₈ is a DTL transmission period, data can be transferred to the system bus without any trouble.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

パラメータレジスタのアドレスとデータを時分割転送
する方式では上記のように、前回のパラメータレジスタ
のアクセスの直後、次回のアドレス転送中に、次回デー
タをローカルメモリからパラメータレジスタへ先行セッ
トするという方法が採られるが、一番最初の（ポインタ
レジスタを書換えたときの）パラメータレジスタアクセ
ス時にはメモリからの先行セットは行なわれていないか
ら、そのとき該レジスタにあったものは所望のものでは
なく、リードして得られたデータは無意味なものであ
る。従来は、これを防ぐため、１回目のリードデータは
捨て、１つ進んでしまったポインタを１つ戻して最初の
状態にし、これで再度パラメータレジスタをリードして
正しいデータを取る、という処理をしている。As described above, the method of time-divisionally transferring the address and data of the parameter register employs a method of immediately setting the next data from the local memory to the parameter register immediately after the previous access to the parameter register and during the next address transfer. However, when the parameter register is accessed for the first time (when the pointer register is rewritten), the preceding set from the memory is not performed, so that what was in the register at that time is not the desired one and can be read. The data obtained are meaningless. Conventionally, in order to prevent this, the process of discarding the first read data and returning the pointer that has advanced by one to the first state and reading the parameter register again to obtain correct data is performed. are doing.

従ってメモリリード時は、ポインタセット、パラ
メータレジスタをリードし、リードデータは捨てる、
ポインタ再セット（１つ戻す）、パラメータレジスタ
再リード、という４回のレジスタアクセス動作が必要と
なり、プロセッサ負荷増大、処理時間増大といった問題
があった。ポインタレジスタへポインタ値をセットして
そこからのローカルメモリデータを読出すという動作は
プログラム実行中に頻繁に出てくるので、上記〜に
よる処理時間増大は無視できない。Therefore, when reading the memory, the pointer set and parameter register are read, and the read data is discarded.
Four register access operations, that is, pointer resetting (returning by one) and parameter register rereading, are required, which causes problems such as increased processor load and increased processing time. Since the operation of setting the pointer value in the pointer register and reading the local memory data from the pointer register frequently occurs during the execution of the program, the increase in the processing time due to (1) to (2) above cannot be ignored.

本発明は上記の問題点を解決すべくなされたもので、
余分なレジスタアクセスなどを不要にし、プロセッサ負
荷の削減、処理時間の短縮を目的とするものである。The present invention has been made to solve the above problems,
The purpose is to reduce processor load and processing time by eliminating the need for extra register access.

〔課題を解決するための手段〕[Means for solving the problem]

第１図に示すように本発明では、最初のメモリアクセ
スではポインタレジスタ24のアドレスADH,ADLをバスへ
送出して該レジスタを指定し、続いて該レジスタへセッ
トするポインタ値DTH,DTLをバスへ送出して該値をレジ
スタ24へセットする（τ_１〜τ_４）が、このセットした
ポインタ値（新ポインタ）をアドレスとしてローカルメ
モリ24を読出し（τ_６）、その読出したデータRDをパラ
メータレジスタ24へセットする。As shown in FIG. 1, in the present invention, in the first memory access, the addresses ADH and ADL of the pointer register 24 are sent to the bus to designate the register, and then the pointer values DTH and DTL to be set in the register are sent to the bus. To the register 24 (τ ₁ to τ ₄ ), the local memory 24 is read (τ ₆ ) using the pointer value (new pointer) thus set as an address, and the read data RD is used as a parameter. Set in register 24.

〔作用〕[Action]

本発明では、最初から所望データをローカルメモリよ
り読出すことができる。即ち、ポインタレジスタのアド
レスを送って（τ₁,τ_２）該レジスタを指定し、次いで
ポインタ値を送って（τ₃,τ_４）これを該レジスタへセ
ットし、これでローカルメモリをアクセスし（τ_５）、
読出しデータRDをメモリバスに得（τ_６）、パラメータ
レジスタ23へセットする（τ_７）間に、該パラメータレ
ジスタ23のアドレスADH,ADLが送られ（τ₅,τ_６）、該
レジスタ23の内容送出に入る（τ₇,τ_８）が、この時点
τ_７では所望アドレスのローカルメモリデータがパラメ
ータレジスタ23にセットされるから、最初から所望デー
タである。In the present invention, desired data can be read from the local memory from the beginning. That is, the address of the pointer register is sent (τ ₁ , τ ₂ ) to specify the register, and then the pointer value is sent (τ ₃ , τ ₄ ) to set this register to access the local memory. (Τ ₅ ),
While the read data RD is obtained on the memory bus (τ ₆ ) and set in the parameter register 23 (τ ₇ ), the addresses ADH and ADL of the parameter register 23 are sent (τ ₅ , τ ₆ ), and the register 23 When the content transmission starts (τ ₇ , τ ₈ ), at this time τ ₇ , the local memory data of the desired address is set in the parameter register 23, so that it is the desired data from the beginning.

２回目以降は従来方式と同じであり、読出しでポイン
タレジスタ24はインクリメントし、そのインクリメント
したポインタ値でローカルメモリ21を読出し、読出した
データをパラメータレジスタ23へセットし、このセット
した読出しデータがバスへ送出され、以下同様動作を指
定された回数だけ繰り返す。From the second time onward, the same as the conventional method, the pointer register 24 is incremented by reading, the local memory 21 is read with the incremented pointer value, the read data is set in the parameter register 23, and this set read data is stored in the bus. The same operation is repeated a specified number of times.

〔実施例〕〔Example〕

第１図は第６図と対応する図で、全図を通してそうで
あるが、同じ部分には同じ符号が付してある。従ってRA
Iはレジスタアクセスインタフェース、CSはチップセレ
クト、OEは出力イネーブルである。FIG. 1 is a view corresponding to FIG. 6, and is the same throughout all the drawings, but the same portions are denoted by the same reference numerals. Therefore RA
I is a register access interface, CS is a chip select, and OE is an output enable.

第２図は本発明のデータ先行セット装置を適用するメ
モリシステムで、構成は第４図と同じである。FIG. 2 is a memory system to which the data precedent set device of the present invention is applied, and the configuration is the same as that of FIG.

第３図は第２図の詳細図である。インタフェース／メ
モリ制御部25は、インタフェース制御部25a、レジスタ
アクセス制御部25b、メモリインタフェース制御部25cか
らなる。26はライト用のそして27はリード用の各マルチ
プレクサ、31〜35はバッファである。FIG. 3 is a detailed view of FIG. The interface / memory controller 25 comprises an interface controller 25a, a register access controller 25b, and a memory interface controller 25c. 26 are write multiplexers, 27 are read multiplexers, and 31 to 35 are buffers.

この図の動作を第１図も参照して説明すると、先ず始
めにメインプロセッサ10からレジスタアクセスインタフ
ェースRAIを経由してポインタレジスタ24にポインタ値
（アクセスするローカルメモリの最初のアドレス）を送
り（τ₃,τ_４）これを該レジスタへライトする
（τ_５）。レジスタ24にポインタ値がセットされたらレ
ジスタアクセス制御部25bはメモリインタフェース制御
部25cに対してメモリデータをリードするよう指示を出
すとともに、パラメータレジスタ23のライト用マルチプ
レクサ26をバッファ34側に切換え、メモリ21の読出しデ
ータがレジスタ23へセットされるようにする。The operation of this figure will be described with reference to FIG. 1 as well. First, the main processor 10 sends a pointer value (the first address of the local memory to be accessed) to the pointer register 24 via the register access interface RAI (τ ₃ , τ ₄ ) Write this to the register (τ ₅ ). When the pointer value is set in the register 24, the register access control unit 25b gives an instruction to the memory interface control unit 25c to read the memory data, and switches the write multiplexer 26 of the parameter register 23 to the buffer 34 side to store the memory data. The read data of 21 is set in the register 23.

次のサイクル（τ_６）でメモリ21は、メモリインタフ
ェース制御部25cが出力したチップセレクト信号CSと出
力イネーブル信号OEを受け（これでメモリは読出し指示
を受けたことになる）、ポインタレジスタ24が出すアド
レスのデータを出力する。メモリ21から出力されたデー
タは34−26−23の経路でパラメータレジスタ23に入り、
レジスタアクセス制御部25bが出力するセットクロック
により該レジスタ23へセットされる。In the next cycle (τ ₆ ), the memory 21 receives the chip select signal CS and the output enable signal OE output by the memory interface controller 25c (which means that the memory has received the read instruction), and the pointer register 24 The data of the address to output is output. The data output from the memory 21 enters the parameter register 23 through the route 34-26-23,
It is set in the register 23 by the set clock output from the register access control unit 25b.

メインプロセッサ10はパラメータレジスタ23をリード
しに行き（τ₅,τ_６）、メモリ制御部はメインプロセッ
サ10からの指示により、インタフェース制御部25aを経
由してリードマルチプレクサ27を制御して、パラメータ
レジスタ23の内容をレジスタアクセスインタフェースRA
I上に出力する。こうして最初からポインタレジスタの
指示するアドレスのメモリデータをリードすることがで
きる。The main processor 10 goes to read the parameter register 23 (τ ₅ , τ ₆ ), and the memory control unit controls the read multiplexer 27 via the interface control unit 25a according to an instruction from the main processor 10 to read the parameter register 23. Register access interface RA
Output on I. Thus, the memory data at the address designated by the pointer register can be read from the beginning.

第１図などではアドレスの上位ADH、下位ADL、データ
の上位DTH、下位DTLの順で時分割転送するが、これは逆
にアドレスの下位ADL、上位ADH、データの下位DTL、上
位DTHの順で時分割転送してもよく、その他適宜の変更
が可能である。In Fig. 1 etc., time-division transfer is performed in the order of upper ADH of address, lower ADL, upper DTH of data, lower DTL, but conversely, lower ADL of address, upper ADH, lower DTL of data, upper DTH. Alternatively, the data may be transferred in a time division manner, and other appropriate changes are possible.

〔発明の効果〕〔The invention's effect〕

以上説明したように、従来はメモリデータリード時に
は、ポインタセット、パラメータレジスタをリード
し、データは捨てる、ポインタ再セット、パラメー
タレジスタ再リード、という４回のレジスタアクセス動
作が必要となっていたが、本発明により、これがポイ
ンタセット、パラメータレジスタをリード、という２
回の動作で済むようになった。この結果、プロセッサの
負荷軽減、処理時間短縮が可能となり、コンピュータシ
ステムの性能向上に大きく寄与する。As described above, conventionally, when memory data is read, four register access operations of pointer set and parameter register reading, data discarding, pointer resetting, and parameter register rereading are required. According to the invention, this is a pointer set, a parameter register read, 2
It only needs to be done once. As a result, the load on the processor can be reduced and the processing time can be shortened, which greatly contributes to improving the performance of the computer system.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明のデータ先行セット装置を説明するタイ
ムチャート、 第２図は本発明を実施するメモリシステムのブロック
図、 第３図は第２図の具体例を示すブロック図、 第４図は従来例を示すブロック図、 第５図はアドレスとデータの時分割転送の説明図、 第６図はデータ先行セット方式の説明図である。 第１図でADH,ADLはアドレス、DTH,DTLHデータ、RDはリ
ードデータ、また第２図で21はデータ格納用メモリ、23
はパラメータレジスタ、24はポインタレジスタである。FIG. 1 is a time chart for explaining a data precedent setting device of the present invention, FIG. 2 is a block diagram of a memory system for implementing the present invention, FIG. 3 is a block diagram showing a concrete example of FIG. 2, and FIG. Is a block diagram showing a conventional example, FIG. 5 is an explanatory diagram of time division transfer of address and data, and FIG. 6 is an explanatory diagram of a data preceding set method. In FIG. 1, ADH and ADL are addresses, DTH and DTLH data, RD is read data, and in FIG. 2, 21 is a data storage memory and 23.
Is a parameter register and 24 is a pointer register.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tatsuya Yamaguchi 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】アドレスとデータの転送を最初アドレス、
次データの順にバスを占有して行なう時分割のレジスタ
アクセスインタフェースと、 データ格納用メモリ（21）と、 ポインタ値をセットされ、該ポインタ値のインクリメン
ト機能を持つ、前記メモリアクセス用アドレスを発生す
るポインタレジスタ（24）と、 前記メモリのリード／ライトデータを一時格納するパラ
メータレジスタ（23）を持ち、 前のデータ転送直後に前記メモリを読出して読出しデー
タをパラメータレジスタへセットし、次のデータ転送期
間では該レジスタ内の読出しデータをバスへ送出する機
能を有するデータ先行セット装置において、 最初のメモリアクセスでは、ポインタレジスタにポイン
タ値をセットする動作と同時に、該ポインタ値でデータ
格納用メモリを読出してその読出しデータをパラメータ
レジスタへセットする機能をもつことを特徴とするデー
タ先行セット装置。1. Transfer of address and data is first address,
A time-divisional register access interface for occupying the bus in the order of the next data, a data storage memory (21), and a pointer value are set, and the memory access address having the function of incrementing the pointer value is generated. It has a pointer register (24) and a parameter register (23) for temporarily storing the read / write data of the memory, reads the memory immediately after the previous data transfer, sets the read data in the parameter register, and transfers the next data. In the data preceding set device having a function of sending the read data in the register to the bus during the period, the first memory access reads the data storage memory with the pointer value at the same time as the operation of setting the pointer value in the pointer register. The read data to the parameter register. Data preceding the set apparatus characterized by having the ability to.