JP2001144600A - 多電源対応の半導体集積回路用入出力バッファ - Google Patents
多電源対応の半導体集積回路用入出力バッファInfo
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Abstract
(57)【要約】
【課題】 電源投入時の誤信号出力を無くした多電源対
応の集積回路用入出力バッファを得る。 【解決手段】 レベルシフタの出力をリセットするリセ
ット系回路を内部に有する第１のレベルシフタ及び第２
のレベルシフタと、トライステートバッファとで構成さ
れ、第１のレベルシフタの出力信号がトライステートバ
ッファの入力端子に接続され、第２のレベルシフタの出
力信号がトライステートバッファの出力コントロール端
子に接続した。
応の集積回路用入出力バッファを得る。 【解決手段】 レベルシフタの出力をリセットするリセ
ット系回路を内部に有する第１のレベルシフタ及び第２
のレベルシフタと、トライステートバッファとで構成さ
れ、第１のレベルシフタの出力信号がトライステートバ
ッファの入力端子に接続され、第２のレベルシフタの出
力信号がトライステートバッファの出力コントロール端
子に接続した。
Description
【０００１】
【発明の属する技術分野】本発明は電源投入時の誤信号
出力を無くした多電源対応の集積回路用入出力バッファ
に関する。
出力を無くした多電源対応の集積回路用入出力バッファ
に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化により、
電源の低電圧化が進んでいる。ところが半導体実装基板
上には、部品コストを下げる目的で旧世代の高電圧イン
ターフェイスを持つ半導体素子が実装されることが多
い。これらと通信するため、半導体素子の外部は高電圧
に耐えられるよう設計した高電圧インターフェイスを持
たせ、一方で内部を低電圧化し集積度を上げた設計を行
うことにより、低消費電力、高スピード、大規模回路を
持ち合わせた多電源の半導体集積回路が多くなってき
た。
電源の低電圧化が進んでいる。ところが半導体実装基板
上には、部品コストを下げる目的で旧世代の高電圧イン
ターフェイスを持つ半導体素子が実装されることが多
い。これらと通信するため、半導体素子の外部は高電圧
に耐えられるよう設計した高電圧インターフェイスを持
たせ、一方で内部を低電圧化し集積度を上げた設計を行
うことにより、低消費電力、高スピード、大規模回路を
持ち合わせた多電源の半導体集積回路が多くなってき
た。
【０００３】
【発明が解決しようとする課題】しかしながら、多電源
の半導体集積回路では、電源投入順序により予想外の動
作することがある。コスト低減のため、制御装置として
用いて、被制御装置を直接接続するような回路では、誤
信号により問題が発生する可能性があり、外部でこの誤
動作を防ぐ回路が従来必要であった。
の半導体集積回路では、電源投入順序により予想外の動
作することがある。コスト低減のため、制御装置として
用いて、被制御装置を直接接続するような回路では、誤
信号により問題が発生する可能性があり、外部でこの誤
動作を防ぐ回路が従来必要であった。
【０００４】本発明は、上記従来の問題点や事情に鑑み
てなされたものであって、以上の問題点を内部で克服
し、誤動作を防止する外部回路を不要とするものであ
る。
てなされたものであって、以上の問題点を内部で克服
し、誤動作を防止する外部回路を不要とするものであ
る。
【０００５】
【課題を解決するための手段】すなわち、本発明に係る
多電源対応の半導体集積回路用入出力バッファは、以下
の特徴を有することにより前記目的を達成できる。 １．信号電圧レベルを変換するレベルシフタを有する多
電源対応の半導体集積回路用入出力バッファであって、
前記レベルシフタの出力をリセットするリセット系回路
を設けることで、電源投入時の誤信号出力を無くしたこ
とを特徴とする多電源対応の半導体集積回路用入出力バ
ッファ。 ２．信号系回路とリセット系回路とからなるレベルシフ
タを有する多電源対応の半導体集積回路用入出力バッフ
ァであって、前記信号系回路は、内部信号（１０１）を
高電源電圧が供給された第１の電圧変換回路（２０３
ａ）内の第１のＮ型トランジスタ（２０３２ａ）のゲー
トに接続するとともに、低電源電圧が供給された第１の
インバータ（２０８）に接続し、該第１のインバータ
（２０８）の出力を第１の電圧変換回路（２０３ａ）内
の第２のＮ型トランジスタ（２０３４ａ）のゲートに入
力し、前記第１の電圧変換回路（２０３ａ）の第１のＰ
型トランジスタ（２０３１ａ）と第２のＰ型トランジス
タ（２０３３ａ）を各々ゲートとドレインを襷掛け状に
接続し、前記第１の電圧変換回路の出力信号（２０５）
を高電源電圧が供給された第２のインバータ（２０６）
に接続し、該第２のインバータ（２０６）の出力を高電
源電圧が供給された第３のインバータ（２０７）に接続
し、該第３のインバータ（２０７）の出力が、レベルシ
フタ出力信号（１０２）として構成され、前記リセット
系回路（２０２）は、高電源電圧が供給された第２の電
圧変換回路（２０３ｂ）を内蔵し、第３のＮ型トランジ
スタ（２０３２ｂ）のゲートには、接地電位を接続し、
第４のＮ型トランジスタ（２０３４ｂ）のゲートには、
低電源電圧を接続し、前記第２の電圧変換回路内の第３
のＰ型トランジスタと（２０３１ｂ）第４のＰ型トラン
ジスタ（２０３３ｂ）を各々ゲートとドレインを襷掛け
状に接続し、前記第２の電圧変換回路（２０３ｂ）の出
力信号（２１２）を高電源電圧が供給された第４のイン
バータ（２１３）に接続し、該第４のインバータ（２１
３）の出力信号（２１６）を、高電源電圧が供給された
第５のインバータ（２１４）に接続するとともに、高電
源電圧が供給された第５のＰ型トランジスタ（２１１）
のゲートに接続し、該第５のＰ型トランジスタ（２１
１）のドレインを電圧変換回路の出力信号（２１２）に
接続して構成され、前記第５のインバータ（２１４）の
出力であるリセット系回路の出力信号（２１５）を信号
系回路（２０１）の第５のＮ型トランジスタ（２０４）
のゲートに入力し、該第５のＮ型トランジスタ（２０
４）のドレインを前記第１の電圧変換回路の出力信号
（２０５）に接続したことを特徴とする多電源対応の半
導体集積回路用入出力バッファ。 ３．前記第５のＰ型トランジスタ（２１１）の導通状態
におけるプルアップ能力を、前記第４のＮ型トランジス
タ（２０３４ｂ）の導通状態におけるプルダウン能力よ
り小さくしたことを特徴とする請求項２に記載の多電源
対応の半導体集積回路用入出力バッファ。 ４．前記リセット系回路を内部に有する第１のレベルシ
フタと、前記リセット系回路を内部に有する第２のレベ
ルシフタと、トライステートバッファとで構成され、前
記第１のレベルシフタの出力信号が前記トライステート
バッファの入力端子に接続され、前記第２のレベルシフ
タの出力信号が前記トライステートバッファの出力コン
トロール端子に接続されたことを特徴とする請求項１〜
３のいずれかに記載の多電源対応の半導体集積回路用入
出力バッファ。 ５．前記リセット系回路を、複数の信号系回路で共有し
た複数のレベルシフタを有することを特徴とする請求項
１〜３のいずれかに記載の多電源対応の半導体集積回路
用入出力バッファ。 ６．第１の信号系回路及び第２の信号系回路を複数有
し、前記リセット系回路と、複数の出力コントロール信
号と、複数のトライステートバッファと、複数の外部出
力端子で構成され、前記第１の信号系回路の出力信号が
前記トライステートバッファの入力端子に接続され、前
記第２の信号系回路の出力信号が前記トライステートバ
ッファの出力コントロール端子に接続されたことを特徴
とする請求項５に記載の多電源対応の半導体集積回路用
入出力バッファ。 ７．前記高電源電圧を略５Ｖ、前記低電源電圧を略３Ｖ
としたことを特徴とする請求項１〜６のいずれかに記載
の多電源対応の半導体集積回路用入出力バッファ。 ８．前記高電源電圧を半導体集積回路の外部インタフェ
ースの電源電圧、前記低電源電圧を半導体集積回路の内
部電源電圧としたことを特徴とする請求項１〜７のいず
れかに記載の多電源対応の半導体集積回路用入出力バッ
ファ。
多電源対応の半導体集積回路用入出力バッファは、以下
の特徴を有することにより前記目的を達成できる。 １．信号電圧レベルを変換するレベルシフタを有する多
電源対応の半導体集積回路用入出力バッファであって、
前記レベルシフタの出力をリセットするリセット系回路
を設けることで、電源投入時の誤信号出力を無くしたこ
とを特徴とする多電源対応の半導体集積回路用入出力バ
ッファ。 ２．信号系回路とリセット系回路とからなるレベルシフ
タを有する多電源対応の半導体集積回路用入出力バッフ
ァであって、前記信号系回路は、内部信号（１０１）を
高電源電圧が供給された第１の電圧変換回路（２０３
ａ）内の第１のＮ型トランジスタ（２０３２ａ）のゲー
トに接続するとともに、低電源電圧が供給された第１の
インバータ（２０８）に接続し、該第１のインバータ
（２０８）の出力を第１の電圧変換回路（２０３ａ）内
の第２のＮ型トランジスタ（２０３４ａ）のゲートに入
力し、前記第１の電圧変換回路（２０３ａ）の第１のＰ
型トランジスタ（２０３１ａ）と第２のＰ型トランジス
タ（２０３３ａ）を各々ゲートとドレインを襷掛け状に
接続し、前記第１の電圧変換回路の出力信号（２０５）
を高電源電圧が供給された第２のインバータ（２０６）
に接続し、該第２のインバータ（２０６）の出力を高電
源電圧が供給された第３のインバータ（２０７）に接続
し、該第３のインバータ（２０７）の出力が、レベルシ
フタ出力信号（１０２）として構成され、前記リセット
系回路（２０２）は、高電源電圧が供給された第２の電
圧変換回路（２０３ｂ）を内蔵し、第３のＮ型トランジ
スタ（２０３２ｂ）のゲートには、接地電位を接続し、
第４のＮ型トランジスタ（２０３４ｂ）のゲートには、
低電源電圧を接続し、前記第２の電圧変換回路内の第３
のＰ型トランジスタと（２０３１ｂ）第４のＰ型トラン
ジスタ（２０３３ｂ）を各々ゲートとドレインを襷掛け
状に接続し、前記第２の電圧変換回路（２０３ｂ）の出
力信号（２１２）を高電源電圧が供給された第４のイン
バータ（２１３）に接続し、該第４のインバータ（２１
３）の出力信号（２１６）を、高電源電圧が供給された
第５のインバータ（２１４）に接続するとともに、高電
源電圧が供給された第５のＰ型トランジスタ（２１１）
のゲートに接続し、該第５のＰ型トランジスタ（２１
１）のドレインを電圧変換回路の出力信号（２１２）に
接続して構成され、前記第５のインバータ（２１４）の
出力であるリセット系回路の出力信号（２１５）を信号
系回路（２０１）の第５のＮ型トランジスタ（２０４）
のゲートに入力し、該第５のＮ型トランジスタ（２０
４）のドレインを前記第１の電圧変換回路の出力信号
（２０５）に接続したことを特徴とする多電源対応の半
導体集積回路用入出力バッファ。 ３．前記第５のＰ型トランジスタ（２１１）の導通状態
におけるプルアップ能力を、前記第４のＮ型トランジス
タ（２０３４ｂ）の導通状態におけるプルダウン能力よ
り小さくしたことを特徴とする請求項２に記載の多電源
対応の半導体集積回路用入出力バッファ。 ４．前記リセット系回路を内部に有する第１のレベルシ
フタと、前記リセット系回路を内部に有する第２のレベ
ルシフタと、トライステートバッファとで構成され、前
記第１のレベルシフタの出力信号が前記トライステート
バッファの入力端子に接続され、前記第２のレベルシフ
タの出力信号が前記トライステートバッファの出力コン
トロール端子に接続されたことを特徴とする請求項１〜
３のいずれかに記載の多電源対応の半導体集積回路用入
出力バッファ。 ５．前記リセット系回路を、複数の信号系回路で共有し
た複数のレベルシフタを有することを特徴とする請求項
１〜３のいずれかに記載の多電源対応の半導体集積回路
用入出力バッファ。 ６．第１の信号系回路及び第２の信号系回路を複数有
し、前記リセット系回路と、複数の出力コントロール信
号と、複数のトライステートバッファと、複数の外部出
力端子で構成され、前記第１の信号系回路の出力信号が
前記トライステートバッファの入力端子に接続され、前
記第２の信号系回路の出力信号が前記トライステートバ
ッファの出力コントロール端子に接続されたことを特徴
とする請求項５に記載の多電源対応の半導体集積回路用
入出力バッファ。 ７．前記高電源電圧を略５Ｖ、前記低電源電圧を略３Ｖ
としたことを特徴とする請求項１〜６のいずれかに記載
の多電源対応の半導体集積回路用入出力バッファ。 ８．前記高電源電圧を半導体集積回路の外部インタフェ
ースの電源電圧、前記低電源電圧を半導体集積回路の内
部電源電圧としたことを特徴とする請求項１〜７のいず
れかに記載の多電源対応の半導体集積回路用入出力バッ
ファ。
【０００６】
【実施例】本発明の多電源対応の集積回路用入出力バッ
ファについて、以下、具体的な実施例を挙げて、図面を
用いて詳細に説明する。図１は、実施例１の多電源対応
の半導体集積回路用出力バッファの回路図である。図２
は、本発明の多電源対応の半導体集積回路用入出力バッ
ファにおけるレベルシフタの回路図である。図３は、実
施例２の複数の多電源対応の半導体集積回路用出力バッ
ファの回路図である。図４は、従来の多電源対応の半導
体集積回路用入出力バッファにおけるレベルシフタの回
路図である。なお、各図面内のＰはＰ型ＭＯＳトランジ
スタ、ＮはＮ型ＭＯＳトランジスタを示すものである。
ファについて、以下、具体的な実施例を挙げて、図面を
用いて詳細に説明する。図１は、実施例１の多電源対応
の半導体集積回路用出力バッファの回路図である。図２
は、本発明の多電源対応の半導体集積回路用入出力バッ
ファにおけるレベルシフタの回路図である。図３は、実
施例２の複数の多電源対応の半導体集積回路用出力バッ
ファの回路図である。図４は、従来の多電源対応の半導
体集積回路用入出力バッファにおけるレベルシフタの回
路図である。なお、各図面内のＰはＰ型ＭＯＳトランジ
スタ、ＮはＮ型ＭＯＳトランジスタを示すものである。
【０００７】（実施例１）本実施例は、高電源電圧ＶＤ
Ｄ５（外部インタフェース電圧）を５Ｖ、低電源電圧Ｖ
ＤＤ３（内部電圧）を３Ｖとする、２電源の集積回路に
用いた例である。本実施例では、出力バッファをもって
説明するが、入力バッファに対しても同様な構成で実現
できる。
Ｄ５（外部インタフェース電圧）を５Ｖ、低電源電圧Ｖ
ＤＤ３（内部電圧）を３Ｖとする、２電源の集積回路に
用いた例である。本実施例では、出力バッファをもって
説明するが、入力バッファに対しても同様な構成で実現
できる。
【０００８】図１に示すように、出力バッファ１０は、
（第１の）レベルシフタ２０ａ、（第２の）レベルシフ
タ２０ｂ、トライステートバッファ１０３から構成され
ている。３Ｖの内部信号１０１は、レベルシフタ２０ａ
で電圧変換し、レベルシフタ出力信号１０２を出力す
る。レベルシフタ出力信号１０２は、トライステートバ
ッファ１０３を通して、外部出力端子１０４に信号を出
力する。出力コントロール信号１０５はレベルシフタ２
０ｂで電圧変換後、トライステートバッファ１０３の出
力コントロール信号１０６として外部出力端子１０４の
出力制御を行う。
（第１の）レベルシフタ２０ａ、（第２の）レベルシフ
タ２０ｂ、トライステートバッファ１０３から構成され
ている。３Ｖの内部信号１０１は、レベルシフタ２０ａ
で電圧変換し、レベルシフタ出力信号１０２を出力す
る。レベルシフタ出力信号１０２は、トライステートバ
ッファ１０３を通して、外部出力端子１０４に信号を出
力する。出力コントロール信号１０５はレベルシフタ２
０ｂで電圧変換後、トライステートバッファ１０３の出
力コントロール信号１０６として外部出力端子１０４の
出力制御を行う。
【０００９】図２は、本実施例に用いられるレベルシフ
タ２０の回路図であり、レベルシフタ２０ａとレベルシ
フタ２０ｂはこれと同じ回路構成である。レベルシフタ
２０は、信号系回路２０１とリセット系回路２０２から
なり、ＭＯＳトランジスタで構成している。３Ｖの内部
信号１０１は、高電源電圧ＶＤＤ５を供給する（第１
の）電圧変換回路２０３ａの（第１の）Ｎ型トランジス
タ２０３２ａのゲートに入力する。
タ２０の回路図であり、レベルシフタ２０ａとレベルシ
フタ２０ｂはこれと同じ回路構成である。レベルシフタ
２０は、信号系回路２０１とリセット系回路２０２から
なり、ＭＯＳトランジスタで構成している。３Ｖの内部
信号１０１は、高電源電圧ＶＤＤ５を供給する（第１
の）電圧変換回路２０３ａの（第１の）Ｎ型トランジス
タ２０３２ａのゲートに入力する。
【００１０】さらに、内部信号１０１は（第１の）イン
バータ２０８に接続し、その出力を（第２の）Ｎ型トラ
ンジスタ２０３４ａのゲートに入力する。（第１の）電
圧変換回路２０３ａの（第１の）Ｐ型トランジスタ２０
３１ａと（第２の）Ｐ型トランジスタ２０３３ａは、ゲ
ートとドレインを襷掛け状に接続し、（第１の）Ｎ型ト
ランジスタ２０３２ａと（第２の）Ｎ型トランジスタ２
０３４ａと共に動作して電源電圧を変換する。（第１
の）電圧変換回路２０３ａの５Ｖの出力信号２０５を
（第２の）インバータ２０６で受け、さらにその出力を
（第３の）インバータ２０７で反転し、レベルシフタ出
力信号１０２を出力する。
バータ２０８に接続し、その出力を（第２の）Ｎ型トラ
ンジスタ２０３４ａのゲートに入力する。（第１の）電
圧変換回路２０３ａの（第１の）Ｐ型トランジスタ２０
３１ａと（第２の）Ｐ型トランジスタ２０３３ａは、ゲ
ートとドレインを襷掛け状に接続し、（第１の）Ｎ型ト
ランジスタ２０３２ａと（第２の）Ｎ型トランジスタ２
０３４ａと共に動作して電源電圧を変換する。（第１
の）電圧変換回路２０３ａの５Ｖの出力信号２０５を
（第２の）インバータ２０６で受け、さらにその出力を
（第３の）インバータ２０７で反転し、レベルシフタ出
力信号１０２を出力する。
【００１１】リセット系回路２０２は、電圧変換回路２
０３ａと同じ（第２の）電圧変換回路２０３ｂを内蔵
し、（第３の）Ｎ型トランジスタ２０３２ｂのゲートに
は、接地電位ＧＮＤ（０Ｖ）を入力し、（第４の）Ｎ型
トランジスタ２０３４ｂのゲートには、低電源電圧ＶＤ
Ｄ３を入力する。電圧変換回路２０３ｂの出力信号２１
２は、（第４の）インバータ２１３で受け、信号２１６
を出力する。
０３ａと同じ（第２の）電圧変換回路２０３ｂを内蔵
し、（第３の）Ｎ型トランジスタ２０３２ｂのゲートに
は、接地電位ＧＮＤ（０Ｖ）を入力し、（第４の）Ｎ型
トランジスタ２０３４ｂのゲートには、低電源電圧ＶＤ
Ｄ３を入力する。電圧変換回路２０３ｂの出力信号２１
２は、（第４の）インバータ２１３で受け、信号２１６
を出力する。
【００１２】インバータ２１３の出力信号２１６は（第
５の）インバータ２１４に伝えるとともに、（第５の）
Ｐ型トランジスタ２１１のゲートに接続し、Ｐ型トラン
ジスタ２１１の出力を電圧変換回路の出力信号２１２に
フィードバックする。インバータ２１４で生成したリセ
ット系回路の出力信号２１５を信号系回路２０１の（第
５の）Ｎ型トランジスタ２０４のゲートに入力し、その
出力を電圧変換回路の出力信号２０５に接続する。
５の）インバータ２１４に伝えるとともに、（第５の）
Ｐ型トランジスタ２１１のゲートに接続し、Ｐ型トラン
ジスタ２１１の出力を電圧変換回路の出力信号２１２に
フィードバックする。インバータ２１４で生成したリセ
ット系回路の出力信号２１５を信号系回路２０１の（第
５の）Ｎ型トランジスタ２０４のゲートに入力し、その
出力を電圧変換回路の出力信号２０５に接続する。
【００１３】ただし、（第５の）Ｐ型トランジスタ２１
１の導通状態におけるプルアップ能力は、Ｎ型トランジ
スタ２０３４ｂの導通状態におけるプルダウン能力より
小さくする。また、Ｎ型トランジスタ２１１はリセット
系回路の出力信号２１５をより早く信号系回路２０１に
出力し、電圧変換回路の出力信号２０５の電圧が上がる
のを抑えるために設けている。レベルシフタ２０ｂは、
図２の内部信号１０１を１０５、レベルシフタ出力信号
１０２を１０６と読み替えた構成となる。
１の導通状態におけるプルアップ能力は、Ｎ型トランジ
スタ２０３４ｂの導通状態におけるプルダウン能力より
小さくする。また、Ｎ型トランジスタ２１１はリセット
系回路の出力信号２１５をより早く信号系回路２０１に
出力し、電圧変換回路の出力信号２０５の電圧が上がる
のを抑えるために設けている。レベルシフタ２０ｂは、
図２の内部信号１０１を１０５、レベルシフタ出力信号
１０２を１０６と読み替えた構成となる。
【００１４】（実施例１の動作）本実施例におけるレベ
ルシフタの動作を図２を用いて説明する。先ず、電源電
圧がＶＤＤ５＝５Ｖ、ＶＤＤ３＝３Ｖの定常状態を想定
して説明する。内部信号１０１が３Ｖとする。Ｎ型トラ
ンジスタ２０３２ａはＯＮし、Ｐ型トランジスタ２０３
３ａがＯＮになり、電圧変換回路の出力信号２０５には
ＶＤＤ５が供給され５Ｖになる。同時に、インバータ２
０８で反転された３Ｖの内部信号１０１は、Ｎ型トラン
ジスタ２０３４ａをＯＦＦし、電圧変換回路の出力信号
２０５をＧＮＤから切り離し、電圧変換回路の出力信号
２０５を５Ｖにすることを補助する。
ルシフタの動作を図２を用いて説明する。先ず、電源電
圧がＶＤＤ５＝５Ｖ、ＶＤＤ３＝３Ｖの定常状態を想定
して説明する。内部信号１０１が３Ｖとする。Ｎ型トラ
ンジスタ２０３２ａはＯＮし、Ｐ型トランジスタ２０３
３ａがＯＮになり、電圧変換回路の出力信号２０５には
ＶＤＤ５が供給され５Ｖになる。同時に、インバータ２
０８で反転された３Ｖの内部信号１０１は、Ｎ型トラン
ジスタ２０３４ａをＯＦＦし、電圧変換回路の出力信号
２０５をＧＮＤから切り離し、電圧変換回路の出力信号
２０５を５Ｖにすることを補助する。
【００１５】Ｎ型トランジスタ２０４がＯＦＦになって
いれば、電圧変換回路の出力信号２０５は保持され、イ
ンバータ２０６と２０７を通り、レベルシフタ出力信号
１０２には５Ｖが出力される。反対に、３Ｖの内部信号
１０１に０Ｖが入力されたとすると、インバータ２０８
により反転された３Ｖの信号が、Ｎ型トランジスタ２０
３４ａに入力されＯＮする。電圧変換回路の出力信号２
０５は０Ｖになり、Ｐ型トランジスタ２０３１ａはＯＮ
し、Ｐ型トランジスタ２０３３ａはＯＦＦすることによ
り、電圧変換回路の出力信号２０５は０Ｖに安定し、イ
ンバータ２０６と２０７を通過したレベルシフタ出力信
号１０２には、０Ｖが出力される。このとき、Ｎ型トラ
ンジスタ２０３２ａは、０Ｖが入力されておりＯＦＦと
なっている。
いれば、電圧変換回路の出力信号２０５は保持され、イ
ンバータ２０６と２０７を通り、レベルシフタ出力信号
１０２には５Ｖが出力される。反対に、３Ｖの内部信号
１０１に０Ｖが入力されたとすると、インバータ２０８
により反転された３Ｖの信号が、Ｎ型トランジスタ２０
３４ａに入力されＯＮする。電圧変換回路の出力信号２
０５は０Ｖになり、Ｐ型トランジスタ２０３１ａはＯＮ
し、Ｐ型トランジスタ２０３３ａはＯＦＦすることによ
り、電圧変換回路の出力信号２０５は０Ｖに安定し、イ
ンバータ２０６と２０７を通過したレベルシフタ出力信
号１０２には、０Ｖが出力される。このとき、Ｎ型トラ
ンジスタ２０３２ａは、０Ｖが入力されておりＯＦＦと
なっている。
【００１６】次に、リセット系回路の動作を説明する。
Ｎ型トランジスタ２０３４ｂには、ＶＤＤ３が入力され
ＯＮし、電圧変換回路の出力信号２１２は０Ｖになり、
Ｐ型トランジスタ２０３１ｂはＯＮし、Ｐ型トランジス
タ２０３３ｂはＯＦＦすることにより電圧変換回路の出
力信号２１２は、０Ｖに安定する。Ｎ型トランジスタ２
０３２ｂはＧＮＤ（０Ｖ）が入力されておりＯＦＦして
いる。電圧変換回路の出力信号２１２の０Ｖはインバー
タ２１３と２１４を通り、リセット系回路の出力信号２
１５として０ＶをＮ型トランジスタ２０４に供給する。
Ｎ型トランジスタ２０４はＯＦＦし、電圧変換回路の出
力信号２０５には影響しない。また、電圧変換回路の出
力信号２１２を反転するインバータ２１３の出力信号２
１６は、Ｐ型トランジスタ２１１に５Ｖを供給し、電圧
変換回路の出力信号２１２に影響しない。
Ｎ型トランジスタ２０３４ｂには、ＶＤＤ３が入力され
ＯＮし、電圧変換回路の出力信号２１２は０Ｖになり、
Ｐ型トランジスタ２０３１ｂはＯＮし、Ｐ型トランジス
タ２０３３ｂはＯＦＦすることにより電圧変換回路の出
力信号２１２は、０Ｖに安定する。Ｎ型トランジスタ２
０３２ｂはＧＮＤ（０Ｖ）が入力されておりＯＦＦして
いる。電圧変換回路の出力信号２１２の０Ｖはインバー
タ２１３と２１４を通り、リセット系回路の出力信号２
１５として０ＶをＮ型トランジスタ２０４に供給する。
Ｎ型トランジスタ２０４はＯＦＦし、電圧変換回路の出
力信号２０５には影響しない。また、電圧変換回路の出
力信号２１２を反転するインバータ２１３の出力信号２
１６は、Ｐ型トランジスタ２１１に５Ｖを供給し、電圧
変換回路の出力信号２１２に影響しない。
【００１７】次に、本実施例の回路が有効となる電源投
入時の動作を説明する。通常、多電源回路基板では、高
電圧から低電圧を生成するため、電圧の高いＶＤＤ５＝
５Ｖ、ＶＤＤ３＝０Ｖとなった状態を説明する。まず、
リセット系回路２０２から説明する。Ｎ型トランジスタ
２０３４ｂのゲートにはＶＤＤ３が接続されているが、
ＶＤＤ３＝０ＶなのでＮ型トランジスタ２０３４ｂはＯ
ＦＦとなっている。また、Ｎ型トランジスタ２０３２ｂ
のゲートにはＧＮＤが接続されており、Ｎ型トランジス
タ２０３２ｂもＯＦＦとなっている。
入時の動作を説明する。通常、多電源回路基板では、高
電圧から低電圧を生成するため、電圧の高いＶＤＤ５＝
５Ｖ、ＶＤＤ３＝０Ｖとなった状態を説明する。まず、
リセット系回路２０２から説明する。Ｎ型トランジスタ
２０３４ｂのゲートにはＶＤＤ３が接続されているが、
ＶＤＤ３＝０ＶなのでＮ型トランジスタ２０３４ｂはＯ
ＦＦとなっている。また、Ｎ型トランジスタ２０３２ｂ
のゲートにはＧＮＤが接続されており、Ｎ型トランジス
タ２０３２ｂもＯＦＦとなっている。
【００１８】電圧変換回路の出力信号２１２は電源投入
時０Ｖである可能性が高く、Ｐ型トランジスタ２０３１
ｂはＯＮし、ＶＤＤ５を供給する。この間Ｐ型トランジ
スタ２０３３ｂもＯＮし、電圧変換回路の出力信号２１
２にＶＤＤ５を供給する。Ｐ型トランジスタ２０３１ｂ
と２０３３ｂは互いにＯＦＦするまで電圧変換回路の出
力信号２１２の電位を上げる。次段のインバータ２１３
は電圧変換回路の出力信号２１２の反転信号である信号
２１６に０Ｖを出力し、Ｐ型トランジスタ２１１がＯＮ
することにより電圧変換回路の出力信号２１２は５Ｖで
確定する。電圧変換回路の出力信号２１２は、インバー
タ２１３と２１４を通り、リセット系回路の出力信号２
１５は５Ｖになる。
時０Ｖである可能性が高く、Ｐ型トランジスタ２０３１
ｂはＯＮし、ＶＤＤ５を供給する。この間Ｐ型トランジ
スタ２０３３ｂもＯＮし、電圧変換回路の出力信号２１
２にＶＤＤ５を供給する。Ｐ型トランジスタ２０３１ｂ
と２０３３ｂは互いにＯＦＦするまで電圧変換回路の出
力信号２１２の電位を上げる。次段のインバータ２１３
は電圧変換回路の出力信号２１２の反転信号である信号
２１６に０Ｖを出力し、Ｐ型トランジスタ２１１がＯＮ
することにより電圧変換回路の出力信号２１２は５Ｖで
確定する。電圧変換回路の出力信号２１２は、インバー
タ２１３と２１４を通り、リセット系回路の出力信号２
１５は５Ｖになる。
【００１９】この時の信号系回路２０１を説明する。Ｖ
ＤＤ３＝０Ｖなので、内部信号１０１は０Ｖであり、イ
ンバータ２０８に供給する電源も０Ｖなので、Ｎ型トラ
ンジスタ２０３２ａとＮ型トランジスタ２０３４ａのゲ
ートには共に０Ｖが入力される。これは、上述の電源投
入時のリセット系回路の電圧変換回路２０３ｂと同じ条
件であり、電圧変換回路の出力信号２０５にＰ型トラン
ジスタ２０３１とＰ型トランジスタ２０３３ａから電荷
が供給され、電圧が上昇しようとする。しかし、リセッ
ト系回路２０２の出力信号２１５は５Ｖであり、Ｎ型ト
ランジスタ２０４に入力されており、電圧変換回路の出
力信号２０５のレベルを下げ、インバータ２０６とイン
バータ２０７を通りレベルシフタ出力信号１０２から誤
信号５Ｖ出力を阻止し、０Ｖを出力する。
ＤＤ３＝０Ｖなので、内部信号１０１は０Ｖであり、イ
ンバータ２０８に供給する電源も０Ｖなので、Ｎ型トラ
ンジスタ２０３２ａとＮ型トランジスタ２０３４ａのゲ
ートには共に０Ｖが入力される。これは、上述の電源投
入時のリセット系回路の電圧変換回路２０３ｂと同じ条
件であり、電圧変換回路の出力信号２０５にＰ型トラン
ジスタ２０３１とＰ型トランジスタ２０３３ａから電荷
が供給され、電圧が上昇しようとする。しかし、リセッ
ト系回路２０２の出力信号２１５は５Ｖであり、Ｎ型ト
ランジスタ２０４に入力されており、電圧変換回路の出
力信号２０５のレベルを下げ、インバータ２０６とイン
バータ２０７を通りレベルシフタ出力信号１０２から誤
信号５Ｖ出力を阻止し、０Ｖを出力する。
【００２０】本実施例によるレベルシフタ２０ａと２０
ｂを含む図１の動作を説明する。図１に示す回路の期待
動作は、電源がＶＤＤ５＝５Ｖ、ＶＤＤ３＝３Ｖの定常
状態時に、出力コントロール信号１０５が３Ｖの時、内
部信号１０１＝３Ｖでは外部出力端子１０４から５Ｖを
出力し、内部信号１０１＝０Ｖでは外部出力端子１０４
から０Ｖを出力することを期待している。電源投入時、
ＶＤＤ５＝５Ｖ、ＶＤＤ３＝０Ｖとなる状態になって
も、本実施例のレベルシフタを用いれば、出力コントロ
ール信号１０５＝０Ｖは、信号１０６＝０Ｖに変換さ
れ、トライステートバッファ１０３は内部信号１０１を
遮断し、外部出力端子１０４へ誤信号を出力しない。
ｂを含む図１の動作を説明する。図１に示す回路の期待
動作は、電源がＶＤＤ５＝５Ｖ、ＶＤＤ３＝３Ｖの定常
状態時に、出力コントロール信号１０５が３Ｖの時、内
部信号１０１＝３Ｖでは外部出力端子１０４から５Ｖを
出力し、内部信号１０１＝０Ｖでは外部出力端子１０４
から０Ｖを出力することを期待している。電源投入時、
ＶＤＤ５＝５Ｖ、ＶＤＤ３＝０Ｖとなる状態になって
も、本実施例のレベルシフタを用いれば、出力コントロ
ール信号１０５＝０Ｖは、信号１０６＝０Ｖに変換さ
れ、トライステートバッファ１０３は内部信号１０１を
遮断し、外部出力端子１０４へ誤信号を出力しない。
【００２１】仮に、従来のレベルシフタをここで用いる
と、レベルシフタ出力信号１０２と信号１０６が５Ｖと
なり、トライステートバッファ１０３が導通となり外部
出力端子１０４から５Ｖが出力されてしまう。図４に従
来のレベルシフタを示す。電源投入時、ＶＤＤ５＝５
Ｖ、ＶＤＤ３＝０Ｖとなると、Ｎ型トランジスタ４０３
２と４０３４がＯＦＦし、信号４０５の電圧が上昇し誤
信号が発生する。
と、レベルシフタ出力信号１０２と信号１０６が５Ｖと
なり、トライステートバッファ１０３が導通となり外部
出力端子１０４から５Ｖが出力されてしまう。図４に従
来のレベルシフタを示す。電源投入時、ＶＤＤ５＝５
Ｖ、ＶＤＤ３＝０Ｖとなると、Ｎ型トランジスタ４０３
２と４０３４がＯＦＦし、信号４０５の電圧が上昇し誤
信号が発生する。
【００２２】本実施例は、複数電源の投入順序によら
ず、誤信号を出力することを防ぐことができる。また、
複数電源を生成する時、低電圧側から電源を供給する必
要がなく、電源供給装置の制約を減らせ、半導体実装基
板上の部品点数やコストを削減できる。さらに、信号系
回路２０１の電圧変換回路２０３ａと、リセット系回路
２０２の電圧変換回路２０３ｂに同じ回路を用いること
により、半導体製造上の誤差を補完するため、製造条件
を拘束しない。
ず、誤信号を出力することを防ぐことができる。また、
複数電源を生成する時、低電圧側から電源を供給する必
要がなく、電源供給装置の制約を減らせ、半導体実装基
板上の部品点数やコストを削減できる。さらに、信号系
回路２０１の電圧変換回路２０３ａと、リセット系回路
２０２の電圧変換回路２０３ｂに同じ回路を用いること
により、半導体製造上の誤差を補完するため、製造条件
を拘束しない。
【００２３】（実施例２）本発明に係る実施例２を図３
を用いて説明する。図３は、レベルシフタの信号系回路
を信号毎に配置し、リセット系回路を共有する複数出力
バッファを説明する図である。本実施例は、図３に示す
ように、４個のレベルシフタの信号系回路２０１ａ、２
０１ｂ、２０１ｃ、２０１ｄと、１個のレベルシフタの
リセット系回路２０２と３Ｖの内部信号３０１と３０
２、３Ｖの出力コントロール信号３０２と３０４、２個
のトライステートバッファ３０９と３１０、２個の外部
出力端子３１１と３１２からなる。内部信号３０１は
（第１の）信号系回路２０１ａに接続され、その出力信
号３０５はトライステートバッファ３０９の入力に接続
され、出力コントロール信号３０２は（第２の）信号系
回路２０１ｂに接続され、その出力はトライステートバ
ッファ３０９の出力コントロール信号３０６となり、ト
ライステートバッファ３０９の出力は外部出力端子３１
１に接続されている。同様に、内部信号３０３は（第１
の）信号系回路２０１ｃに接続され、その出力信号３０
７はトライステートバッファ３１０の入力に接続され、
出力コントロール信号３０４は（第２の）信号系回路２
０１ｄに接続され、その出力はトライステートバッファ
３１０の出力コントロール信号３０８となり、トライス
テートバッファ３１０の出力は外部出力端子３１２に接
続されている。リセット系回路２０２の出力信号２１５
は、信号系回路２０１ａ、２０１ｂ、２０１ｃ、２０１
ｄ各々の内部にあるＮ型トランジスタ２０４のゲートに
接続（図２参照）されている。なお、信号系回路２０１
ａ、２０１ｂ、２０１ｃ、２０１ｄとリセット系回路２
０２は、図２で説明した信号系回路２０１とリセット系
回路２０２と同様の構成である。
を用いて説明する。図３は、レベルシフタの信号系回路
を信号毎に配置し、リセット系回路を共有する複数出力
バッファを説明する図である。本実施例は、図３に示す
ように、４個のレベルシフタの信号系回路２０１ａ、２
０１ｂ、２０１ｃ、２０１ｄと、１個のレベルシフタの
リセット系回路２０２と３Ｖの内部信号３０１と３０
２、３Ｖの出力コントロール信号３０２と３０４、２個
のトライステートバッファ３０９と３１０、２個の外部
出力端子３１１と３１２からなる。内部信号３０１は
（第１の）信号系回路２０１ａに接続され、その出力信
号３０５はトライステートバッファ３０９の入力に接続
され、出力コントロール信号３０２は（第２の）信号系
回路２０１ｂに接続され、その出力はトライステートバ
ッファ３０９の出力コントロール信号３０６となり、ト
ライステートバッファ３０９の出力は外部出力端子３１
１に接続されている。同様に、内部信号３０３は（第１
の）信号系回路２０１ｃに接続され、その出力信号３０
７はトライステートバッファ３１０の入力に接続され、
出力コントロール信号３０４は（第２の）信号系回路２
０１ｄに接続され、その出力はトライステートバッファ
３１０の出力コントロール信号３０８となり、トライス
テートバッファ３１０の出力は外部出力端子３１２に接
続されている。リセット系回路２０２の出力信号２１５
は、信号系回路２０１ａ、２０１ｂ、２０１ｃ、２０１
ｄ各々の内部にあるＮ型トランジスタ２０４のゲートに
接続（図２参照）されている。なお、信号系回路２０１
ａ、２０１ｂ、２０１ｃ、２０１ｄとリセット系回路２
０２は、図２で説明した信号系回路２０１とリセット系
回路２０２と同様の構成である。
【００２４】（実施例２の動作）信号系回路２０１ａ、
２０１ｂ、２０１ｃ、２０１ｄ２０１とリセット系回路
２０２は、実施例１と同様の動作をする。電源投入後、
ＶＤＤ５＝５Ｖ、ＶＤＤ３＝３Ｖの定常状態の時、３Ｖ
の内部信号３０１と３０３、３Ｖの出力コントロール信
号３０２と３０４は、４個のレベルシフタの信号系回路
２０１で、５Ｖの信号３０５と３０７、５Ｖの出力コン
トロール信号３０６と３０８に変換される。これらの５
Ｖの信号と出力コントロール信号はトライステートバッ
ファ３０９と３１０により、外部出力端子３１１と３１
２に５Ｖの信号を出力する。
２０１ｂ、２０１ｃ、２０１ｄ２０１とリセット系回路
２０２は、実施例１と同様の動作をする。電源投入後、
ＶＤＤ５＝５Ｖ、ＶＤＤ３＝３Ｖの定常状態の時、３Ｖ
の内部信号３０１と３０３、３Ｖの出力コントロール信
号３０２と３０４は、４個のレベルシフタの信号系回路
２０１で、５Ｖの信号３０５と３０７、５Ｖの出力コン
トロール信号３０６と３０８に変換される。これらの５
Ｖの信号と出力コントロール信号はトライステートバッ
ファ３０９と３１０により、外部出力端子３１１と３１
２に５Ｖの信号を出力する。
【００２５】電源投入時、ＶＤＤ５＝５Ｖ、ＶＤＤ３＝
０Ｖの状態では、本発明の誤信号出力を防ぐように、レ
ベルシフタのリセット系回路２０２が機能し、リセット
系回路の出力信号２１５が５Ｖになることにより、レベ
ルシフタの信号系回路２０１から誤信号が出力されるこ
とを防ぐ。このリセット系回路の出力信号２１５は、複
数の信号系回路２０１に接続し、回路の節約が可能にな
る。本実施例においては、上述のようにレベルシフタの
リセット系回路を共有することにより回路の節約ができ
る。
０Ｖの状態では、本発明の誤信号出力を防ぐように、レ
ベルシフタのリセット系回路２０２が機能し、リセット
系回路の出力信号２１５が５Ｖになることにより、レベ
ルシフタの信号系回路２０１から誤信号が出力されるこ
とを防ぐ。このリセット系回路の出力信号２１５は、複
数の信号系回路２０１に接続し、回路の節約が可能にな
る。本実施例においては、上述のようにレベルシフタの
リセット系回路を共有することにより回路の節約ができ
る。
【００２６】
【発明の効果】以上、詳述した本発明の多電源対応の半
導体集積回路用入出力バッファは、以下の効果を奏する
ものである。 １．複数電源の投入順序によらず、誤信号を出力するこ
とを防ぐことができる。 ２．複数電源を生成する時、低電圧側から電源を供給す
る必要がなく、電源供給装置の制約を減らせ、半導体実
装基板上の部品点数やコストを削減できる。 ３．信号系回路の電圧変換回路と、リセット系回路の電
圧変換回路に同じ回路を用いることにより、半導体製造
上の誤差を補完するため、製造条件を拘束しない。
導体集積回路用入出力バッファは、以下の効果を奏する
ものである。 １．複数電源の投入順序によらず、誤信号を出力するこ
とを防ぐことができる。 ２．複数電源を生成する時、低電圧側から電源を供給す
る必要がなく、電源供給装置の制約を減らせ、半導体実
装基板上の部品点数やコストを削減できる。 ３．信号系回路の電圧変換回路と、リセット系回路の電
圧変換回路に同じ回路を用いることにより、半導体製造
上の誤差を補完するため、製造条件を拘束しない。
【図１】実施例１の多電源対応の半導体集積回路用出力
バッファの回路図である。
バッファの回路図である。
【図２】本発明の多電源対応の半導体集積回路用入出力
バッファにおけるレベルシフタの回路図である。
バッファにおけるレベルシフタの回路図である。
【図３】実施例２の複数の多電源対応の半導体集積回路
用出力バッファの回路図である。
用出力バッファの回路図である。
【図４】従来の多電源対応の半導体集積回路用入出力バ
ッファにおけるレベルシフタの回路図である。
ッファにおけるレベルシフタの回路図である。
ＶＤＤ５ 高電源電圧（外部インターフェイス電圧） ＶＤＤ３ 低電源電圧（内部電圧） Ｐ Ｐ型ＭＯＳトランジスタ Ｎ Ｎ型ＭＯＳトランジスタ １０ 出力バッファ ２０、２０ａ、２０ｂ：レベルシフタ １０１ 内部信号 １０２ レベルシフタ出力信号 １０３ トライステートバッファ １０４ 外部出力端子 １０５、１０６ 出力コントロール信号 ２０１、２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ 信
号系回路 ２０２ リセット系回路 ２０３ａ、２０３ｂ 電圧変換回路 ２０３１ａ、２０３１ｂ、２０３３ａ、２０３３ｂ Ｐ
型トランジスタ ２０３２ａ、２０３２ｂ、２０３４ａ、２０３４ｂ Ｎ
型トランジスタ ２０４ Ｎ型トランジスタ ２０５ 電圧変換回路の出力信号 ２０６、２０７、２０８、２１３、２１４ インバータ ２１１ Ｐ型トランジスタ ２１２ 電圧変換回路の出力信号 ２１５ リセット系回路の出力信号 ２１６ インバータ２１３の出力信号 ３０ 実施例２の複数出力バッファ ３０１、３０３ 内部信号 ３０２、３０４ ３Ｖの出力コントロール信号 ３０５、３０７ レベルシフタの出力信号 ３０６、３０８ ５Ｖの出力コントロール信号 ３０９、３１０ トライステートバッファ ３１１、３１２ 外部出力端子
号系回路 ２０２ リセット系回路 ２０３ａ、２０３ｂ 電圧変換回路 ２０３１ａ、２０３１ｂ、２０３３ａ、２０３３ｂ Ｐ
型トランジスタ ２０３２ａ、２０３２ｂ、２０３４ａ、２０３４ｂ Ｎ
型トランジスタ ２０４ Ｎ型トランジスタ ２０５ 電圧変換回路の出力信号 ２０６、２０７、２０８、２１３、２１４ インバータ ２１１ Ｐ型トランジスタ ２１２ 電圧変換回路の出力信号 ２１５ リセット系回路の出力信号 ２１６ インバータ２１３の出力信号 ３０ 実施例２の複数出力バッファ ３０１、３０３ 内部信号 ３０２、３０４ ３Ｖの出力コントロール信号 ３０５、３０７ レベルシフタの出力信号 ３０６、３０８ ５Ｖの出力コントロール信号 ３０９、３１０ トライステートバッファ ３１１、３１２ 外部出力端子
Claims (8)
- 【請求項１】 信号電圧レベルを変換するレベルシフタ
を有する多電源対応の半導体集積回路用入出力バッファ
であって、前記レベルシフタの出力をリセットするリセ
ット系回路を設けることで、電源投入時の誤信号出力を
無くしたことを特徴とする多電源対応の半導体集積回路
用入出力バッファ。 - 【請求項２】 信号系回路とリセット系回路とからなる
レベルシフタを有する多電源対応の半導体集積回路用入
出力バッファであって、前記信号系回路は、内部信号
（１０１）を高電源電圧が供給された第１の電圧変換回
路（２０３ａ）内の第１のＮ型トランジスタ（２０３２
ａ）のゲートに接続するとともに、低電源電圧が供給さ
れた第１のインバータ（２０８）に接続し、該第１のイ
ンバータ（２０８）の出力を第１の電圧変換回路（２０
３ａ）内の第２のＮ型トランジスタ（２０３４ａ）のゲ
ートに入力し、前記第１の電圧変換回路（２０３ａ）の
第１のＰ型トランジスタ（２０３１ａ）と第２のＰ型ト
ランジスタ（２０３３ａ）を各々ゲートとドレインを襷
掛け状に接続し、前記第１の電圧変換回路の出力信号
（２０５）を高電源電圧が供給された第２のインバータ
（２０６）に接続し、該第２のインバータ（２０６）の
出力を高電源電圧が供給された第３のインバータ（２０
７）に接続し、該第３のインバータ（２０７）の出力
が、レベルシフタ出力信号（１０２）として構成され、
前記リセット系回路（２０２）は、高電源電圧が供給さ
れた第２の電圧変換回路（２０３ｂ）を内蔵し、第３の
Ｎ型トランジスタ（２０３２ｂ）のゲートには、接地電
位を接続し、第４のＮ型トランジスタ（２０３４ｂ）の
ゲートには、低電源電圧を接続し、前記第２の電圧変換
回路内の第３のＰ型トランジスタと（２０３１ｂ）第４
のＰ型トランジスタ（２０３３ｂ）を各々ゲートとドレ
インを襷掛け状に接続し、前記第２の電圧変換回路（２
０３ｂ）の出力信号（２１２）を高電源電圧が供給され
た第４のインバータ（２１３）に接続し、該第４のイン
バータ（２１３）の出力信号（２１６）を、高電源電圧
が供給された第５のインバータ（２１４）に接続すると
ともに、高電源電圧が供給された第５のＰ型トランジス
タ（２１１）のゲートに接続し、該第５のＰ型トランジ
スタ（２１１）のドレインを電圧変換回路の出力信号
（２１２）に接続して構成され、前記第５のインバータ
（２１４）の出力であるリセット系回路の出力信号（２
１５）を信号系回路（２０１）の第５のＮ型トランジス
タ（２０４）のゲートに入力し、該第５のＮ型トランジ
スタ（２０４）のドレインを前記第１の電圧変換回路の
出力信号（２０５）に接続したことを特徴とする多電源
対応の半導体集積回路用入出力バッファ。 - 【請求項３】 前記第５のＰ型トランジスタ（２１１）
の導通状態におけるプルアップ能力を、前記第４のＮ型
トランジスタ（２０３４ｂ）の導通状態におけるプルダ
ウン能力より小さくしたことを特徴とする請求項２に記
載の多電源対応の半導体集積回路用入出力バッファ。 - 【請求項４】 前記リセット系回路を内部に有する第１
のレベルシフタと、前記リセット系回路を内部に有する
第２のレベルシフタと、トライステートバッファとで構
成され、前記第１のレベルシフタの出力信号が前記トラ
イステートバッファの入力端子に接続され、前記第２の
レベルシフタの出力信号が前記トライステートバッファ
の出力コントロール端子に接続されたことを特徴とする
請求項１〜３のいずれかに記載の多電源対応の半導体集
積回路用入出力バッファ。 - 【請求項５】 前記リセット系回路を、複数の信号系回
路で共有した複数のレベルシフタを有することを特徴と
する請求項１〜３のいずれかに記載の多電源対応の半導
体集積回路用入出力バッファ。 - 【請求項６】 第１の信号系回路及び第２の信号系回路
を複数有し、前記リセット系回路と、複数の出力コント
ロール信号と、複数のトライステートバッファと、複数
の外部出力端子で構成され、前記第１の信号系回路の出
力信号が前記トライステートバッファの入力端子に接続
され、前記第２の信号系回路の出力信号が前記トライス
テートバッファの出力コントロール端子に接続されたこ
とを特徴とする請求項５に記載の多電源対応の半導体集
積回路用入出力バッファ。 - 【請求項７】 前記高電源電圧を略５Ｖ、前記低電源電
圧を略３Ｖとしたことを特徴とする請求項１〜６のいず
れかに記載の多電源対応の半導体集積回路用入出力バッ
ファ。 - 【請求項８】 前記高電源電圧を半導体集積回路の外部
インタフェースの電源電圧、前記低電源電圧を半導体集
積回路の内部電源電圧としたことを特徴とする請求項１
〜７のいずれかに記載の多電源対応の半導体集積回路用
入出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32660999A JP2001144600A (ja) | 1999-11-17 | 1999-11-17 | 多電源対応の半導体集積回路用入出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32660999A JP2001144600A (ja) | 1999-11-17 | 1999-11-17 | 多電源対応の半導体集積回路用入出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144600A true JP2001144600A (ja) | 2001-05-25 |
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ID=18189729
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32660999A Pending JP2001144600A (ja) | 1999-11-17 | 1999-11-17 | 多電源対応の半導体集積回路用入出力バッファ |
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