JP3430452B2 - 欠相検出・判定回路 - Google Patents
欠相検出・判定回路Info
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Description
相信号の異常を検出し、異常であると判定するための欠
相検出・判定回路に関する。
の概念的ブロックダイヤグラムである。
電流が流れ、ステータの中を永久磁石を含むロータが回
転する。3相ブラシレスモータの構造および駆動原理は
公知であるので、この明細書では説明を省略する。
するために、例えば磁気素子からなる3個の角度センサ
ーが円周上に等間隔で設けられている。
に、3相の矩形波A,B,Cである。この信号は励磁シ
ーケンス回路SEQに送られる。
矩形波A,B,Cの発生頻度に比例する回転パルスRP
を発生する。
/Vにおいて、回転パルスRPの発生頻度に比例する電
圧信号に変換される。
回路AMPで増幅され、電力増幅回路POWERに負帰
還信号として送られる。
ス回路SEQからの信号に基づき、各巻線U,V,Wに
励磁電流を送る。
シレスモータの回転速度を指定する信号である。
て、所定の回転速度で回転をする。
である。
1,D2,D3で微分され、図3の微分信号D(A),
D(B),D(C)を作る。
波形整形回路F1,F2,F3で波形整形され、図3の
信号F(A),F(B),F(C)となる。
Rゲートに通すことにより、3相の矩形波形の発生頻度
に比例する回路パルス信号RPを得ることができる。
うに、正常な時には3相の矩形波A,B,Cの1周期に
12個のパルス信号RPが発生する。
角度センサーが作動しない場合あるいは角度センサーと
の結線が断線している場合がある。
が故障すると、矩形波Aは常時Hステートまたは常時L
ステートになる。この結果、矩形波Aの微分信号D
(A)はゼロになり、矩形波Aが常時Hステートになっ
たときの回転パルスRP(H)も、上記Lステートにな
ったときの回転パルスRP(L)も、図4に示すよう
に、1周期に12個発生すべき回転パルスRPが、8個
しか発生しないことになる。
あり、2個の角度センサーまたは2本の結線について故
障が発生すると、1周期につき回転パルスRPは4個し
か発生しない。
もかかわらず、モータ制御回路は低速で回転しているも
のとして巻線電流U,V,Wを制御することになり、正
常な制御を行うことができない。この結果、異常な回転
むらをもったまま高速回転してしまうことがある。
するために、排他的論理和回路を用いて、角度センサ、
または結線の故障を検出することができる。
力がHステートまたはLステートの時は出力はLステー
トで、その他の場合は出力がHステートになるゲート回
路である。
相の矩形波A,B,Cが入力されると、排他的論理和回
路の出力EOR(O)は常にHステートになる。
障により、信号Aが常にLステートまたはHステートに
なると、それぞれの場合の排他的論理和回路の出力EO
R(L)とEOR(H)はそれぞれ図4に示すようにな
る。また2信号A,Bが常にLステートまたはHステー
トになると、出力は信号Cによって定まり、Hステート
またはLステートになる。なお、この明細書において
は、少なくとも1つの相信号が、常にHステートまたは
Lステートになることを、欠相という。
送ることにより、角度センサーまたは結線の欠相を検知
することができる。そしてこの欠相信号により、モータ
の駆動回路を制御することにより、適宜、モータを停止
することも可能である。
は、角度センサーの感度あるいはノイズ等の原因により
一瞬だけ異常となり、すぐに回復することがある。この
ような場合、モーターには慣性があるので短時間の偶発
的なノイズでは回転はほとんど変動せず実用上の問題と
ならないことが多い。
が欠相であることを示すことから直ちに角度センサーま
たは結線の異常であるとすることは実用的ではない。
駆動回路の設計思想により定められるべできある。
号が所定以上の頻度で発生することが所定回数以上続く
ときに、異常であると判定する欠相検出・判定回路を提
案することを課題とする。
とするとき、時刻0から時刻T/2までの時刻t(0<
t<T/2)までの時刻ではHステート、時刻T/2か
ら時刻Tまでの時刻t(T/2<t<T)ではLステー
トである関数をf(t)とすると、正常時には出力がA
=f(t)、B=f(t−T/3)、C=f(t−2T
/3)となるように配置されたローターの3つの回転角
センサーと、その出力A,B,Cの発生頻度に対応する
回転パルスRPを発生する回転パルス発生回路を備える
ブラシレスモータの巻線電流制御回路の回転角センサー
の出力A,B,Cの欠相を検出し、異常であるか否かを
判定する欠相検出・判定回路であって、上記出力A,
B,Cを3入力する排他的論理和回路EORと、上記排
他的論理和回路EORの出力によりクリアされ上記回転
パルスRPを計数する第1の計数回路CNT1と、上記
第1の計数回路CNT1の出力xが予め定められた値n
を超えると出力信号を発生する第1の比較回路CMP1
と、上記第1の比較回路CMP1の出力でクリアされ上
記排他的論理和回路の出力を計数する第2の計数回路C
NT2と、第2の計数回路CNT2の出力が予め定めら
れた値mを越えると出力信号ALARMを発生する第2
の比較回路CMP2を備え、第2の比較回路の出力が発
生したとき異常であると判定することを特徴とする欠相
検出・判定回路によって解決された。
とめて、キャリー信号を出力する計数回路として実現で
きる。第2の計数回路と第2の比較回路についても同様
である。
ヤグラムである。出力A,B,Cは図4に示すような波
形を有するので、正常時には排他的論理和回路の出力E
OR(0)は常にHステートで一定となる。
クリアされないので、回転パルスRPは第1の計数回路
CNT1で計数され続ける。
第1の比較回路CMP1の設定値nを越えるので、第1
の比較回路CMP1は出力を発生し、それによって第2
の計数回路CNT2はクリアされる。
計数する第2の計数回路CNT2の出力yは第2の比較
回路CMP2の設定値mを越えないので、第2の比較回
路CMP2は出力(ALARM)を発生しない。すなわ
ち、異常とは判定されない。
えば信号Aが常にHステートまたはLステートになる
と、図4から分かるように、排他的論理和回路EORの
出力EOR(L)、EOR(H)がLステートになる場
合がある。
1の計数回路CNT1はクリアされる(CL)。したが
ってその時点から回転パルスRPの計数が第1の計数回
路CNT1で行われる。
にHステートまたはLステートになる状態が頻繁に起こ
らないときは、第1の計数回路CNT1は頻繁にクリア
されないので、第1の計数回路の出力xが第1の比較回
路の設定値nにまで達することができ、第2の計数回路
CNT2はクリアされる(CL)。
を計数する第2の計数回路の出力は、第2の比較回路C
MP2の設定値mに達せず、第2の比較回路CMP2は
出力(ALARM)を発生しない。
にHステートまたはLステートになることが少ない頻度
で起こるときは異常であるとは判定されない。
テートまたはLステートになることが頻繁に起こる場合
を考える。
は頻繁にLステートになり、第1の計数回路CNT1は
頻繁にクリアされる。従って、その出力は第1の比較回
路CMP1の設定値nに到達しない。これ故、第1の比
較回路CMP1は出力を発生せず、第2の計数回路CN
T2はクリアされない。従って、第2の計数回路CNT
2は、排他的論理和回路EORの出力を計数し続ける。
トまたはLステートになることが頻繁に起こる期間が充
分に長く継続すれば、第2の計数回路CNT2は第2の
比較回路CMP2の設定値mに到達する。このとき、第
2の比較回路CMP2は警報信号としての出力(ALA
RM)を発生する。
回路は、信号A,B,Cの中の1つまたは2つの出力信
号が常にHステートまたはLステートになる状態が頻繁
に起こることが、充分に長い期間継続するときに、信号
A,B,Cのセンサーまたは結線に異常があると判定し
て警報信号を発生する。
の設定値n,mとしては、1以上の任意の値を選ぶこと
ができる。その値が小さいときは、異常の検出感度が高
くなるが、異常とする必要がない軽度の異常を異常とし
て検出することがあり、その値が大きいときは、異常の
検出感度が低くなる。その選択は設計思想により定ま
る。
施例のブロックダイヤグラムである。
回路CNT1,CNT2と第1,第2の比較回路CMP
1,CMP2が、それぞれ計数値n,mでキャリー信号
(R)を発生する第1,第2のキャリー付き計数回路と
して実現されている。
ビットの値いが全てHステートまたはLステートになっ
たとき、桁上げ信号または桁下げ信号として出力される
信号である。例えば計数回路が24 まで計数できるとき
は、24 計数毎にキャリー信号を発生する。
回路CMP1,CMP2の設定値n,mをそれぞれ
2p ,2q (p,qは整数;p>0,q>0)に選んだ
ときに簡単に実現できる実施例である。例えばp=4,
q=8は好ましい実施例である。
Rの出力、第1,第2のキャリー付き計数回路CNT
(n),CNT(m)の入力と出力、それらのクリア信
号CL、ON−OFF信号OFFの極性を調整するため
に、排他的論理和回路EORの後段に第1のシフトレジ
スタL1が置かれている。第1のシフトレジスタL1の
Q出力で第2のキャリー付き計数回路CNT(m)がク
リアされ、Qの反転出力とON−OFF信号のANDゲ
ートG1の出力で第1のキャリー付き計数回路CNT
(n)がクリアされる。第1のシフトレジスタL1に
は、リセット信号RESETと、クロック信号CLOC
Kが送られる。
ので説明を省略する。なお、シフトレジスタL1、ゲー
トG1 ,G2 等の機能は、このブロック図を見れば、当
業者であれば自明であるので、これについても説明を省
略する。
のに対し、図8はカスタムゲートアレイを用いた本発明
の実施例のブロックダイヤグラムである。両者は基本的
設計は同じであるので、相違点のみを以下に説明する。
き計数回路CNT(n),CNT(m)に論理の競合
(ハザード)が起こることがある。すなわち、論理ステ
ートがHステートからLステートまたはその逆に遷移す
る過渡的期間に予想できない論理が成立し、誤動作する
ことがある。図8の構成では、これを防止するために第
1と第2のキャリー付き計数回路CNT(n),CNT
(m)の出力端子の後段にシフトレジスタL2,L3が
配置されている。
(n),CNT(m)の出力が反転しても、直ちにはシ
フトレジスタL2,L3の出力は変化しないので、論理
の競合を避けることができる。
回路の出力信号OLと、第2のキャリー付き計数回路C
NT(m)の出力を2入力とするNANDゲートG4の
出力を、シフトレジスタL4,L5,L6で、構成した
ラッチ回路LATCHで保持し、その出力を警報信号
(ALARM)としている。
ないときは、異常であると判定されない。
ックダイヤグラム。
常時におけるパルス波形
EORの出力の正常時と異常時の波形
ム。
ム。
ム
き計数回路 L1,L2,L3,L4,L5,L6 シフトレジスタ G1,G2,G3,G4 ゲート回路 IN 入力端子 A,B,C ロータの角度位置を示す角度センサーの出
力信号 D 排他的論理和回路の出力 x 第1の計数回路の出力 y 第2の計数回路の出力 n 第1の比較回路の設定値 m 第2の比較回路の設定値 RP 回転パルス CL クリア信号 CLOCK クロック信号 CLK クロック信号 RESET リセット信号 OFF ON−OFF信号 OL 過負荷検出回路の出力 LATCH ラッチ回路
Claims (2)
- 【請求項1】 ローターの回転周期をTとするとき、時
刻0から時刻T/2までの時刻t(0<t<T/2)ま
での時刻ではHステート、時刻T/2から時刻Tまでの
時刻t(T/2<t<T)ではLステートである関数を
f(t)とすると、正常時には出力がA=f(t)、B
=f(t−T/3)、C=f(t−2T/3)となるよ
うに配置されたローターの3つの回転角センサーと、そ
の出力A,B,Cの発生頻度に対応する回転パルスRP
を発生する回転パルス発生回路を備えるブラシレスモー
タの巻線電流制御回路の回転角センサーの出力A,B,
Cの欠相を検出し、異常であるか否かを判定する欠相検
出・判定回路であって、上記出力A,B,Cを3入力す
る排他的論理和回路EORと、上記排他的論理和回路E
ORの出力によりクリアされ上記回転パルスRPを計数
する第1の計数回路CNT1と、上記第1の計数回路C
NT1の出力xが予め定められた値nを超えると出力信
号を発生する第1の比較回路CMP1と、上記第1の比
較回路CMP1の出力でクリアされ上記排他的論理和回
路の出力を計数する第2の計数回路CNT2と、第2の
計数回路CNT2の出力が予め定められた値mを越える
と出力信号ALARMを発生する第2の比較回路CMP
2を備え、第2の比較回路の出力が発生したとき異常で
あると判定することを特徴とする欠相検出・判定回路。 - 【請求項2】 上記第1の計数回路と上記第1の比較回
路が第1のキャリー付き計数回路として実現され、上記
第2の計数回路と上記第2の比較回路が第2のキャリー
付き計数回路として実現されていることを特徴とする請
求項1記載の欠相検出・判定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28023694A JP3430452B2 (ja) | 1994-11-15 | 1994-11-15 | 欠相検出・判定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28023694A JP3430452B2 (ja) | 1994-11-15 | 1994-11-15 | 欠相検出・判定回路 |
Publications (2)
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JPH08149877A JPH08149877A (ja) | 1996-06-07 |
JP3430452B2 true JP3430452B2 (ja) | 2003-07-28 |
Family
ID=17622203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP28023694A Expired - Fee Related JP3430452B2 (ja) | 1994-11-15 | 1994-11-15 | 欠相検出・判定回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3430452B2 (ja) |
Families Citing this family (1)
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---|---|---|---|---|
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-
1994
- 1994-11-15 JP JP28023694A patent/JP3430452B2/ja not_active Expired - Fee Related
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---|---|
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