JP3430270B2 - Display control device - Google Patents
Display control deviceInfo
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- JP3430270B2 JP3430270B2 JP01940294A JP1940294A JP3430270B2 JP 3430270 B2 JP3430270 B2 JP 3430270B2 JP 01940294 A JP01940294 A JP 01940294A JP 1940294 A JP1940294 A JP 1940294A JP 3430270 B2 JP3430270 B2 JP 3430270B2
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば液晶表示部を備
えた電子機器において、表示データのメモリへの書込み
を制御する表示制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display control device for controlling writing of display data to a memory in an electronic device having a liquid crystal display section, for example.
【０００２】[0002]
【従来の技術】図５はシステムメモリ内に表示用ビデオ
メモリ（ＶＲＡＭ）を備えた従来の表示制御装置の構成
を示すもので、中央処理装置（ＣＰＵ）１１には、デー
タ及びアドレスバス１２を介して前記システムメモリ１
３が接続されると共に、ドットマトリクス型液晶表示部
（ＬＣＤ）１４のセグメント側ディスプレイドライバ
（Ｄ／ＤSEG ）１５ａ，１５ｂが接続される。2. Description of the Related Art FIG. 5 shows a configuration of a conventional display control device having a display video memory (VRAM) in a system memory. A central processing unit (CPU) 11 is provided with a data and address bus 12. Through the system memory 1
3, the segment side display drivers (D / DSEG) 15a and 15b of the dot matrix type liquid crystal display (LCD) 14 are also connected.
【０００３】また、前記ＣＰＵ１１には、液晶表示制御
部（ＬＣＤＣ）１１ａが備えられ、この液晶表示制御部
１１ａからの制御信号は、前記システムメモリ１３やＤ
／ＤSEG １５ａ，１５ｂに供給されると共に、コモン側
ディスプレイドライバ（Ｄ／ＤCOM ）１６に供給され
る。Further, the CPU 11 is provided with a liquid crystal display control unit (LCDC) 11a, and control signals from the liquid crystal display control unit 11a are transmitted to the system memory 13 and D.
/ DSEG 15a, 15b and the common side display driver (D / DCOM) 16.
【０００４】すなわち、前記図５における従来の表示制
御装置では、システムメモリ１３内にＶＲＡＭ１３ａが
備えられており、被表示データの書込みと読出しは、こ
のシステムメモリ１３内のＶＲＡＭ１３ａに対してＣＰ
Ｕ１１が直接アクセスするので、ソフト的負担が少ない
利点がある。That is, in the conventional display control device shown in FIG. 5, the system memory 13 is provided with the VRAM 13a, and the writing and reading of the display target data are performed by the CP to the VRAM 13a in the system memory 13.
Since U11 directly accesses, there is an advantage that the software load is small.
【０００５】しかし、ＬＣＤ１４での表示動作中は、Ｖ
ＲＡＭ１３ａ内の表示データを常にＤ／ＤSEG １５ａ，
１５ｂに対して転送する必要が生じるため、特に、表示
画素数が多くなると一垂直表示期間内におけるデータ転
送量、つまり、前記ＶＲＡＭ１３ａとのデータアクセス
数が多くなり、消費電流が増加する問題がある。However, during the display operation on the LCD 14, V
The display data in the RAM 13a is always displayed by the D / DSEG 15a,
In particular, when the number of display pixels is increased, the amount of data transferred within one vertical display period, that is, the number of data accesses to the VRAM 13a is increased, which causes an increase in current consumption. .
【０００６】図６はディスプレイドライバチップ内に表
示用ビデオメモリ（ＶＲＡＭ）を備えた従来の他の表示
制御装置の構成を示すもので、ＣＰＵ２１には、データ
及びアドレスバス２２を介してシステムメモリ２３，液
晶表示部（ＬＣＤ）２４のセグメント側ディスプレイド
ライバ（Ｄ／ＤSEG ）２５ａ，２５ｂが接続される。FIG. 6 shows the configuration of another conventional display control device having a display video memory (VRAM) in a display driver chip. The CPU 21 has a system memory 23 via a data and address bus 22. , Segment-side display drivers (D / DSEG) 25a and 25b of the liquid crystal display (LCD) 24 are connected.
【０００７】そして、前記ＣＰＵ２１からＤ／ＤSEG ２
５ａ，２５ｂに対しては、該Ｄ／ＤSEG ２５ａ，２５ｂ
内のＶＲＡＭ２６ａ，２６ｂに対する表示データ及び書
込み制御信号が供給され、さらに、Ｄ／ＤSEG ２５ａ内
に備えられた液晶表示制御部（ＬＣＤＣ）２７からの表
示タイミング信号は、各Ｄ／ＤSEG ２５ａ，２５ｂに供
給されると共に、Ｄ／ＤCOM （コモン側ディスプレイド
ライバ）２８に供給される。From the CPU 21, D / DSEG 2
5 / 25b, the D / DSEG 25a, 25b
Display data and write control signals for the VRAMs 26a and 26b in the D / DSEG 25a and 25b are supplied to the D / DSEG 25a and 25b. In addition to being supplied, it is supplied to the D / DCOM (common side display driver) 28.
【０００８】すなわち、前記図６における従来の表示制
御装置では、ＬＣＤ２４での表示動作中は、前記Ｄ／Ｄ
SEG ２５ａ，２５ｂ内のＶＲＡＭ２６ａ，２６ｂに書込
まれたビットパターンデータによりそのままＬＣＤ２４
のセグメントが駆動されるため、表示画素数が多くて
も、ＣＰＵ２１側とのデータアクセス数は少なくて済
み、しかも、表示用メモリとして多ビット出力メモリが
利用できるので、消費電流が少ないという利点がある。That is, in the conventional display control device shown in FIG. 6, the D / D is displayed during the display operation on the LCD 24.
The LCD 24 as it is by the bit pattern data written in the VRAMs 26a and 26b in the SEGs 25a and 25b.
Since the segment is driven, even if the number of display pixels is large, the number of data accesses to the CPU 21 side is small, and since a multi-bit output memory can be used as a display memory, there is an advantage that current consumption is small. is there.
【０００９】しかしながら、機器の小型化等の目的でＣ
ＰＵ２１からＤ／ＤSEG ２５ａ，２５ｂに対するシステ
ムバス２２の本数削減を図ると、該ＣＰＵ２１からＤ／
ＤSEG ２５ａ，２５ｂに対するコマンド，アドレス，表
示データのアクセス処理を、ソフトウエア制御により行
なう必要があるため、前記図５におけるシステムメモリ
内にＶＲＡＭを備えた従来の表示制御装置よりも、ソフ
ト設計における負担が多い問題がある。However, for the purpose of downsizing the equipment, C
When reducing the number of system buses 22 from the PU 21 to the D / DSEG 25a, 25b,
Since it is necessary to perform the access processing of commands, addresses, and display data for the DSEGs 25a and 25b by software control, the load on software design is more burdened than that of the conventional display control device having the VRAM in the system memory in FIG. There are many problems.
【００１０】[0010]
【発明が解決しようとする課題】つまり、従来の装置に
あって、一方の表示制御装置では、システムメモリ内Ｖ
ＲＡＭ１３ａとのデータアクセスに伴う消費電流が大き
い問題があり、また、他方の表示制御装置では、ＣＰＵ
２１とのデータアクセスに伴うソフト的負担が多い問題
がある。That is, in the conventional device, one of the display control devices has a V in the system memory.
There is a problem that a large current consumption occurs due to data access to the RAM 13a, and in the other display control device, a CPU
There is a problem in that a lot of software load is required due to the data access with 21.
【００１１】本発明は前記課題に鑑みなされたもので、
ＣＰＵから与えられる表示データを表示用メモリに記憶
させる際に、ソフト設計の負担の軽減が可能になる表示
制御装置を提供することを目的とする。The present invention has been made in view of the above problems,
An object of the present invention is to provide a display control device capable of reducing the load of software design when the display data given from the CPU is stored in the display memory.
【００１２】[0012]
【課題を解決するための手段】すなわち、本発明に係わ
る第１の表示制御装置は、ドットマトリクス型の表示ス
クリーンと、この表示スクリーンを駆動してデータを表
示させる表示駆動回路と、この表示駆動回路に備えられ
前記表示スクリーンの表示領域に対応するデータ記憶領
域を有する第１の画像メモリと、装置動作を制御するＣ
ＰＵと、このＣＰＵにより直接アドレス制御されるシス
テムメモリと、このシステムメモリに備えられ前記第１
の画像メモリに対応するデータ記憶領域を有する第２の
画像メモリと、前記ＣＰＵから前記システムメモリに対
するアドレスデータを解読し該システムメモリの何れの
データ記憶領域に対するデータ書込みであるかを判断す
るアドレス解読部と、このアドレス解読部において前記
ＣＰＵから前記システムメモリの第２の画像メモリに対
するデータ書込みであると判断された際に、該ＣＰＵか
ら第２の画像メモリに書込まれる被表示データとそのア
ドレスデータとを前記表示駆動回路に転送するデータ転
送制御回路とを備えて構成したものである。That is, a first display control device according to the present invention is a dot matrix type display screen, a display drive circuit for driving the display screen to display data, and a display drive circuit. A first image memory provided in the circuit and having a data storage area corresponding to the display area of the display screen; and C for controlling the operation of the device.
A PU, a system memory directly addressed by the CPU, and the first memory provided in the system memory.
Second image memory having a data storage area corresponding to the image memory, and address decoding for decoding address data for the system memory from the CPU and determining which data storage area of the system memory the data is written to And the address to be displayed written in the second image memory from the CPU when the CPU determines in the address decoding unit that the CPU writes data to the second image memory in the system memory. And a data transfer control circuit for transferring data to the display drive circuit.
【００１３】また、本発明に係わる第２の表示制御装置
は、ドットマトリクス型の表示スクリーンと、この表示
スクリーンを駆動してデータを表示させる表示駆動回路
と、この表示駆動回路に備えられ前記表示スクリーンの
表示領域に対応するデータ記憶領域を有する第１の画像
メモリと、装置動作を制御するＣＰＵと、このＣＰＵに
より直接アドレス制御されるシステムメモリと、このシ
ステムメモリに備えられ前記第１の画像メモリに対応す
るデータ記憶領域を有する第２の画像メモリと、前記シ
ステムメモリにあって、前記第１の画像メモリ以外のデ
ータ記憶領域に備えられたウインドウ用画像メモリと、
前記ＣＰＵから前記システムメモリに対するアドレスデ
ータを解読し該システムメモリの何れのデータ記憶領域
に対するデータ書込みであるかを判断するアドレス解読
部と、このアドレス解読部において前記ＣＰＵから前記
システムメモリのウインドウ用画像メモリに対するデー
タ書込みであると判断された際に、該ＣＰＵからウイン
ドウ用画像メモリに対するアドレスデータを所定の変位
量で加算又は減算するアドレス演算回路と、前記アドレ
ス解読部において前記ＣＰＵから前記システムメモリの
第２の画像メモリに対するデータ書込みであると判断さ
れた際には、該ＣＰＵから第２の画像メモリに書込まれ
る被表示データとそのアドレスデータとを前記表示駆動
回路に転送し、前記ＣＰＵから前記システムメモリのウ
インドウ用画像メモリに対するデータ書込みであると判
断された際には、該ＣＰＵからウインドウ用画像メモリ
に書込まれる被表示データと前記アドレス演算回路によ
り演算されたアドレスデータとを前記表示駆動回路に転
送するデータ転送制御回路とを備えて構成したものであ
る。A second display control device according to the present invention includes a dot matrix type display screen, a display drive circuit for driving the display screen to display data, and the display provided in the display drive circuit. A first image memory having a data storage area corresponding to the display area of the screen, a CPU for controlling the operation of the apparatus, a system memory directly addressed by the CPU, and the first image provided in the system memory A second image memory having a data storage area corresponding to the memory; a window image memory provided in a data storage area of the system memory other than the first image memory;
An address decoding unit that decodes address data for the system memory from the CPU and determines which data storage area of the system memory the data is written to, and an image for a window of the system memory from the CPU in the address decoding unit An address operation circuit that adds or subtracts address data to the window image memory from the CPU with a predetermined displacement amount when it is determined that the data is written to the memory, and the CPU of the system memory from the CPU in the address decoding unit. When it is determined that the data is written to the second image memory, the display data to be written in the second image memory and its address data are transferred from the CPU to the display drive circuit, and the CPU drives the display drive circuit. Image memory for windows of the system memory When it is determined that the data is written to the memory, the display data written from the CPU to the window image memory and the address data calculated by the address calculation circuit are transferred to the display drive circuit. And a control circuit.
【００１４】また、本発明に係わる第３の表示制御装置
は、前記第１又は第２の表示制御装置のデータ転送制御
回路にあって、前記ＣＰＵからのアドレス設定により前
記システムメモリに記憶された被表示データを読出し前
記表示駆動回路の第１の画像メモリに転送して書込むダ
イレクトメモリアクセス（ＤＭＡ）制御回路を備えて構
成したものである。A third display control device according to the present invention is the data transfer control circuit of the first or second display control device, and is stored in the system memory according to an address setting from the CPU. A direct memory access (DMA) control circuit for reading out display target data and transferring and writing the data to the first image memory of the display drive circuit is provided.
【００１５】また、本発明に係わる第４の表示制御装置
は、前記第１又は第２又は第３の表示制御装置にあっ
て、前記表示スクリーンを、液晶表示部とし、前記表示
駆動回路を、前記第１の画像メモリを有するセグメント
駆動回路とコモン駆動回路とから構成したものである。A fourth display control device according to the present invention is the first, second or third display control device, wherein the display screen is a liquid crystal display section and the display drive circuit is It is composed of a segment drive circuit having the first image memory and a common drive circuit.
【００１６】[0016]
【作用】つまり、前記第１の表示制御装置では、表示ス
クリーンを駆動してデータを表示させる表示駆動回路
に、該表示スクリーンの表示領域に対応するデータ記憶
領域を有する第１の画像メモリが備えられると共に、Ｃ
ＰＵにより直接アドレス制御されるシステムメモリに、
前記第１の画像メモリに対応するデータ記憶領域を有す
る第２の画像メモリが備えられ、前記ＣＰＵからシステ
ムメモリに対するアドレスデータを解読するアドレス解
読部において、システムメモリの第２の画像メモリに対
するデータ書込みであると判断された際には、該第２の
画像メモリに書込まれる被表示データとそのアドレスデ
ータとが、データ転送制御回路により前記表示駆動回路
に転送され、第１の画像メモリに対し被表示データが書
込まれて表示されるので、データ表示中におけるＣＰＵ
と表示駆動回路間のデータアクセス数が少なくて済み、
しかも、ソフト設計においては、ＣＰＵからシステムメ
モリに対するデータ書込みを考慮するだけで、表示駆動
回路における被表示データの書込み表示が行なえること
になる。That is, in the first display control device, the display drive circuit for driving the display screen to display the data includes the first image memory having the data storage area corresponding to the display area of the display screen. As well as C
In the system memory directly addressed by the PU,
A second image memory having a data storage area corresponding to the first image memory is provided, and an address decoding unit for decoding address data for the system memory from the CPU writes data to the second image memory of the system memory. If it is determined that the data to be displayed and its address data written in the second image memory are transferred to the display drive circuit by the data transfer control circuit, Since the data to be displayed is written and displayed, the CPU during data display
And the number of data access between the display drive circuit is small,
Moreover, in the software design, the writing and display of the display target data in the display drive circuit can be performed only by considering the writing of data from the CPU to the system memory.
【００１７】また、前記第２の表示制御装置では、表示
スクリーンを駆動してデータを表示させる表示駆動回路
に、該表示スクリーンの表示領域に対応するデータ記憶
領域を有する第１の画像メモリが備えられると共に、Ｃ
ＰＵにより直接アドレス制御されるシステムメモリに、
前記第１の画像メモリに対応するデータ記憶領域を有す
る第２の画像メモリ及びウインドウ用画像メモリが備え
られ、前記ＣＰＵからシステムメモリに対するアドレス
データを解読するアドレス解読部において、システムメ
モリの第２の画像メモリに対するデータ書込みであると
判断された際には、該第２の画像メモリに書込まれる被
表示データとそのアドレスデータとが、データ転送制御
回路により前記表示駆動回路に転送され、第１の画像メ
モリに対し被表示データが書込まれて表示され、また、
システムメモリのウインドウ用画像メモリに対するデー
タ書込みであると判断された際には、該ウインドウ用画
像メモリに対するアドレスデータをアドレス演算回路に
より所定の変位量で加算又は減算し、この演算後のアド
レスデータと前記ウインドウ用画像メモリに書込まれる
被表示データとが、データ転送制御回路により前記表示
駆動回路に転送され、第１の画像メモリに対し被表示デ
ータが書込まれてウインドウ表示されるので、表示スク
リーンの全体表示だけでなく、ウインドウ表示にあって
も、ソフト設計においては、ＣＰＵからシステムメモリ
に対するデータ書込みを考慮するだけで、表示駆動回路
における被表示データの書込み表示が行なえることにな
る。In the second display control device, the display drive circuit for driving the display screen to display the data is provided with the first image memory having the data storage area corresponding to the display area of the display screen. As well as C
In the system memory directly addressed by the PU,
A second image memory having a data storage area corresponding to the first image memory and an image memory for windows are provided, and in the address decoding unit which decodes address data for the system memory from the CPU, When it is determined that the data is written in the image memory, the display target data written in the second image memory and its address data are transferred to the display drive circuit by the data transfer control circuit, Displayed data is written and displayed in the image memory of
When it is determined that the data is written to the window image memory of the system memory, the address data for the window image memory is added or subtracted by a predetermined displacement amount by the address operation circuit, and the address data after the operation is added. The display data written in the window image memory is transferred to the display drive circuit by the data transfer control circuit, and the display data is written in the first image memory and displayed in the window. In the software design, not only the whole screen display but also the window display can be achieved by writing the display target data in the display drive circuit only by considering the writing of data from the CPU to the system memory.
【００１８】また、前記第３の表示制御装置では、前記
第１又は第２の表示制御装置にあって、そのデータ転送
制御回路に、さらに、ダイレクトメモリアクセス（ＤＭ
Ａ）制御回路が備えられ、このＤＭＡにより、ＣＰＵか
らのアドレス設定によりシステムメモリに記憶された被
表示データが読出され、表示駆動回路の第１の画像メモ
リに転送されて書込まれるので、ソフト設計の負担少な
く、前記システムメモリと表示駆動回路の第１の画像メ
モリとの間の被表示データの書換え処理は直接的に行な
われることになる。In the third display control device, the data transfer control circuit in the first or second display control device is further provided with direct memory access (DM).
A) A control circuit is provided, and by this DMA, the display target data stored in the system memory is read by the address setting from the CPU, transferred to the first image memory of the display drive circuit, and written. The burden of design is small, and the rewriting process of the displayed data between the system memory and the first image memory of the display drive circuit is directly performed.
【００１９】また、前記第４の表示制御装置では、前記
第１又は第２又は第３の表示制御装置にあって、その表
示スクリーンが液晶表示部からなり、その表示駆動回路
が第１の画像メモリを有するセグメント駆動回路とコモ
ン駆動回路とからなるので、液晶表示においても、ソフ
ト設計の負担少なく、セグメント駆動回路への被表示デ
ータの書込み表示が行なえることになる。Further, in the fourth display control device, in the first, second or third display control device, the display screen thereof comprises a liquid crystal display section, and the display drive circuit thereof has a first image. Since the segment drive circuit having a memory and the common drive circuit are included, the display design data can be written and displayed in the segment drive circuit with a small software design load even in the liquid crystal display.
【００２０】[0020]
【実施例】以下図面により本発明の一実施例について説
明する。図１は本発明を適用した表示制御装置の構成を
示すブロック図である。中央処理装置（ＣＰＵ）３１
は、液晶ドットマトリクス表示部（ＬＣＤ）３２に対す
る被表示データを生成すると共に、回路各部の動作制御
を行なうもので、このＣＰＵ３１には、データ及びアド
レスバスを含むシステムバス３３を介してシステムメモ
リ３４が接続される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a display control device to which the present invention is applied. Central processing unit (CPU) 31
Generates the data to be displayed on the liquid crystal dot matrix display (LCD) 32 and controls the operation of each part of the circuit. Are connected.
【００２１】このシステムメモリ３４には、ビデオメモ
リ（ＶＲＡＭ）３５が備えられ、このＶＲＡＭ３５に
は、前記ＬＣＤ３２で表示させるべく被表示データがＣ
ＰＵ３１から転送されて記憶保持される。The system memory 34 is provided with a video memory (VRAM) 35. In the VRAM 35, the data to be displayed is C to be displayed on the LCD 32.
It is transferred from the PU 31 and stored and held.
【００２２】一方、前記ＣＰＵ３１の内部には、システ
ムバス３３に接続された液晶表示制御部（ＬＣＤＣ）３
６が設けられる。このＬＣＤＣ３６からの被表示データ
とそのアドレスデータは、液晶表示用バス（ＬＣＤＢＵ
Ｓ）３７を介してセグメント側ディスプレイドライバ
（Ｄ／ＤSEG ）３８ａ，３８ｂに転送され、また、ＬＣ
ＤＣ３６からの表示制御信号は、前記Ｄ／ＤSEG ３８
ａ，３８ｂ及びコモン側ディスプレイドライバ（Ｄ／Ｄ
COM ）３９に供給される。On the other hand, inside the CPU 31, a liquid crystal display control unit (LCDC) 3 connected to the system bus 33 is provided.
6 is provided. The displayed data and its address data from the LCDC 36 are transferred to the liquid crystal display bus (LCDBU).
S) 37 and transferred to the segment side display drivers (D / DSEG) 38a, 38b, and LC
The display control signal from the DC 36 is the D / DSEG 38
a, 38b and common side display driver (D / D
COM) 39.
【００２３】前記Ｄ／ＤSEG ３８ａ，３８ｂには、表示
用ＶＲＡＭ４０ａ，４０ｂが備えられるもので、ＬＣＤ
３２は、この表示用ＶＲＡＭ４０ａ，４０ｂにビットマ
ップパターンとして書込まれた被表示データに対応して
駆動される。The D / DSEGs 38a and 38b are provided with display VRAMs 40a and 40b.
The reference numeral 32 is driven in correspondence with the display target data written as a bitmap pattern in the display VRAMs 40a and 40b.
【００２４】図２は前記表示制御装置におけるＬＣＤＣ
３６に関連する部分を抜出して示すもので、ＣＰＵ３１
のメモリインターフェイス部３１ａからのアドレスバス
３３ａ及びデータバス３３ｂ、そして、Ｒ／Ｗ（書込み
／読出し）制御信号線４１は、システムメモリ３４及び
ＬＣＤＣ３６に対して同様にして接続される。FIG. 2 shows the LCDC in the display control device.
A portion related to 36 is extracted and shown.
The address bus 33a and the data bus 33b from the memory interface unit 31a, and the R / W (write / read) control signal line 41 are similarly connected to the system memory 34 and the LCDC 36.
【００２５】ＬＣＤＣ３６は、ＣＰＵ３１からシステム
メモリ３４に対するデータの書込みに際し、データ，ア
ドレスをマルチプレクサ３６ａに取込み、そのアドレス
データに基づき、前記システムメモリ３４の中のＶＲＡ
Ｍ３５に対する書込みか否かを判断する。ＶＲＡＭ３５
に書込む場合には、このマルチプレクサ３６ａに取込ま
れた被表示データ及びそのアドレスデータは、時分割的
に、ＬＣＤＢＵＳ３７を介して順次Ｄ／ＤSEG ３８ａ，
３８ｂに転送される。When writing data from the CPU 31 to the system memory 34, the LCDC 36 fetches the data and address into the multiplexer 36a, and based on the address data, the VRA in the system memory 34.
It is determined whether or not the writing is to M35. VRAM35
In the case of writing to the multiplexer 36a, the displayed data and its address data fetched by the multiplexer 36a are time-divisionally sequentially passed through the LCDBUS 37 to the D / DSEG 38a,
38b.
【００２６】図３は前記表示制御装置におけるマルチプ
レクサ３６ａ内部の構成を示すブロック図である。図４
は前記表示制御装置におけるシステムメモリ内ＶＲＡＭ
３５とＤ／ＤSEG内ＶＲＡＭ４０ａ，４０ｂとのアドレ
ス対応関係を示す図であり、同図（Ａ）はシステムメモ
リ内ＶＲＡＭ３５の被表示データ記憶領域を示す図、同
図（Ｂ）はＤ／ＤSEG 内ＶＲＡＭ４０ａ，４０ｂの被表
示データ記憶領域を示す図である。FIG. 3 is a block diagram showing the internal structure of the multiplexer 36a in the display control device. Figure 4
Is a VRAM in the system memory in the display controller
35 and the V / RAMs 40a and 40b in the D / DSEG, showing the address correspondence, FIG. 19A shows the display data storage area of the VRAM 35 in the system memory, and FIG. It is a figure which shows the to-be-displayed data storage area of VRAM40a, 40b.
【００２７】マルチプレクサ３６ａは、アドレスバス３
３ａからのアドレスデータを一旦保持するラッチ（Ａ）
５１を含むアドレス演算回路５２、及びデータバス３３
ｂからの表示データを一旦保持するラッチ（Ｄ）５３を
有している。The multiplexer 36a includes the address bus 3
Latch (A) for temporarily holding the address data from 3a
Address arithmetic circuit 52 including 51, and data bus 33
It has a latch (D) 53 for temporarily holding the display data from b.
【００２８】本実施例において、前記アドレスバス３３
ａは２０ビットバスで、データバス３３ｂは８ビットバ
スで構成される。また、前記アドレスバス３３ａはデコ
ーダ５４に接続される。このデコーダ５４は、アドレス
データの上位ビットをデコードし、アドレスがシステム
メモリ３４のＶＲＡＭ３５をアクセスする場合に信号Ｓ
を出力するように機能する。In this embodiment, the address bus 33 is used.
a is a 20-bit bus, and the data bus 33b is an 8-bit bus. The address bus 33a is connected to the decoder 54. The decoder 54 decodes the upper bits of the address data, and when the address accesses the VRAM 35 of the system memory 34, the signal S
Function to output.
【００２９】セレクタ５５は、前記デコーダ５４から信
号Ｓを入力すると、アドレス演算回路５２を介して出力
されるアドレスデータと、ラッチ（Ｄ）５３を介して出
力される被表示データとを、時分割的にＬＣＤＢＵＳ３
７に対して送出する。このＬＣＤＢＵＳ３７は、８ビッ
トバスで構成されるもので、このＬＣＤＢＵＳ３７で転
送されるアドレスデータは、下位１バイトデータ“Ａ
Ｘ”と上位１バイトデータ“ＡＹ”とに分割されて送出
される。When the signal S is input from the decoder 54, the selector 55 time-divisions the address data output via the address operation circuit 52 and the displayed data output via the latch (D) 53. LCDBUS3
Send to 7. The LCDBUS 37 is composed of an 8-bit bus, and the address data transferred by the LCDBUS 37 is low-order 1-byte data "A".
X "and upper 1-byte data" AY "are divided and transmitted.
【００３０】なお、前記セレクタ５５から送出されるア
ドレスデータの分割ポイントが、図４（Ａ）におけるシ
ステムメモリ３４のＶＲＡＭ３５でのデータ書込み折返
し位置（Ｘバイト数）を決定するもので、この場合、下
位１バイトデータ“ＡＸ”の有効ビット数は８ビットで
なくてもよい。The division point of the address data sent from the selector 55 determines the data write-back position (X byte number) in the VRAM 35 of the system memory 34 in FIG. 4A. In this case, The number of effective bits of the lower 1-byte data “AX” may not be 8 bits.
【００３１】ＤＸＡレジスタ５６及びＤＹＡレジスタ５
７は、それぞれ、予め設定されるアドレス変位量“ＤＸ
Ａ”“ＤＹＡ”を記憶するもので、この各アドレス変位
量“ＤＸＡ”“ＤＹＡ”は、アドレス演算回路５２に与
えられ、ラッチ（Ａ）５１に記憶されたアドレスデータ
に対して加減算処理される。DXA register 56 and DYA register 5
7 is the preset address displacement amount “DX
A ”and“ DYA ”are stored, and the respective address displacement amounts“ DXA ”and“ DYA ”are given to the address operation circuit 52, and addition / subtraction processing is performed on the address data stored in the latch (A) 51. .
【００３２】ここで、ＬＣＤ３２の表示領域に対するＤ
／ＤSEG 内ＶＲＡＭ４０ａ，４０ｂ及びシステムメモリ
内ＶＲＡＭ３５の対応関係について説明する。ＬＣＤ３
２は、縦（Ｙ方向）１６０ドット，横（Ｘ方向）２５６
ドットの表示画素を有する表示スクリーンで構成され
る。Here, D for the display area of the LCD 32
The correspondence between the / DSEG VRAMs 40a and 40b and the system memory VRAM 35 will be described. LCD3
2 is 160 dots vertically (Y direction) and 256 dots horizontally (X direction)
It is composed of a display screen having display pixels of dots.
【００３３】Ｄ／ＤSEG ３８ａ，３８ｂに備えられるＶ
ＲＡＭ４０ａ，４０ｂは、それぞれ１６０×１２８ドッ
トのデータ記憶領域を有するもので、前記表示スクリー
ン（ＬＣＤ３２）に表示される被表示データが２分割さ
れて記憶される。V provided in the D / DSEG 38a, 38b
Each of the RAMs 40a and 40b has a data storage area of 160 × 128 dots, and the display target data displayed on the display screen (LCD 32) is divided into two and stored.
【００３４】そして、前記マルチプレクサ３６ａから転
送されるアドレスデータの下位バイトデータ“ＡＸ”に
より、Ｄ／ＤSEG ３８ａ，３８ｂが選択されると共に、
ＶＲＡＭ４０ａ，４０ｂのＸ方向アドレスが指定され、
上位バイトデータ“ＡＹ”によりＹ方向アドレスが指定
される。Then, the lower byte data "AX" of the address data transferred from the multiplexer 36a selects the D / DSEG 38a, 38b, and
The X-direction addresses of the VRAMs 40a and 40b are designated,
The Y-direction address is designated by the upper byte data “AY”.
【００３５】システムメモリ３４に備えられるＶＲＡＭ
３５のデータ記憶領域は、前記Ｄ／ＤSEG ３８ａ，３８
ｂの各ＶＲＡＭ４０ａ，４０ｂを合わせたデータ記憶領
域（１６０×２５６dots）以上の領域を有するもので、
このシステムメモリ内ＶＲＡＭ３５の領域中に、Ｄ／Ｄ
SEG 内ＶＲＡＭ４０ａ，４０ｂに対応した表示データ記
憶領域Ｐ（１６０×２５６dots）が確保される。VRAM provided in the system memory 34
The data storage area 35 includes the D / DSEG 38a, 38
b has a data storage area (160 × 256 dots) or more in which each VRAM 40a, 40b is combined,
In the area of the VRAM 35 in the system memory, D / D
A display data storage area P (160 × 256 dots) corresponding to the VRAMs 40a and 40b in the SEG is secured.
【００３６】また、ＬＣＤＣ３６には、ダイレクトメモ
リアクセス回路（ＤＭＡ）５８，表示タイミング制御部
３６ｂ，及び競合回避制御部３６ｃが備えられる。ＤＭ
Ａ５８は、前記ＣＰＵ３１によりスタートアドレス
（ｓ），Ｘ方向バイト数（ｓ），Ｙ方向ビット数（ｙ）
が設定されると、該スタートアドレス（ｓ）を起点とし
た矩形領域（ｘ×ｙ）に対応する被表示データをシステ
ムメモリ３４のＶＲＡＭ３５から自動的に読出し、Ｄ／
ＤSEG ３８ａ，３８ｂのＶＲＡＭ４０ａ，４０ｂに対し
書込む機能を有するもので、本実施例において、ＤＭＡ
５８は、前記マルチプレクサ３６ａの内部に構成され
る。Further, the LCDC 36 is provided with a direct memory access circuit (DMA) 58, a display timing control section 36b, and a conflict avoidance control section 36c. DM
A58 is a start address (s), the number of bytes in the X direction (s), and the number of bits in the Y direction (y) by the CPU 31.
Is set, the displayed data corresponding to the rectangular area (x × y) starting from the start address (s) is automatically read from the VRAM 35 of the system memory 34, and D /
It has a function of writing to the VRAMs 40a and 40b of the DSEGs 38a and 38b. In this embodiment, the DMA is used.
58 is formed inside the multiplexer 36a.
【００３７】表示タイミング制御部３６ｂは、Ｄ／ＤSE
G ３８ａ，３８ｂ及びＤ／ＤCOM ３９に対し、ＬＣＤ３
２を駆動するのに必要な表示タイミング信号を出力する
もので、この表示タイミング信号に応じてＤ／ＤCOM ３
９からコモン信号が発生されると共に、Ｄ／ＤSEG ３８
ａ，３８ｂからそのＶＲＡＭ４０ａ，４０ｂに記憶され
た被表示ビットマップデータに基づくセグメント信号が
発生される。The display timing control unit 36b controls the D / DSE
LCD3 for G 38a, 38b and D / DCOM 39
It outputs the display timing signal required to drive the D.D.D.COM 3 according to the display timing signal.
A common signal is generated from 9 and D / DSEG 38
A segment signal based on the displayed bit map data stored in the VRAMs 40a and 40b is generated from a and 38b.
【００３８】競合回避制御部２６ｃは、前記Ｄ／ＤSEG
３８ａ，３８ｂのＶＲＡＭ４０ａ，４０ｂに対する被表
示データの書込みタイミングが、該ＶＲＡＭ４０ａ，４
０ｂからＬＣＤ３２に対する表示のためのデータ読出し
タイミングと重ならないように制御するもので、その競
合回避信号は、前記表示タイミング制御部３６ｂによる
ＬＣＤ３２のタイミング制御動作と、ＣＰＵ３１から得
られるデータ書込み制御信号に基づき生成される。The conflict avoidance control unit 26c uses the D / DSEG
The write timing of the display target data to the VRAMs 40a, 40b of the 38a, 38b is the VRAMs 40a, 4b.
0b to the data read timing for display on the LCD 32 so as not to overlap, and the contention avoidance signal is the timing control operation of the LCD 32 by the display timing control section 36b and the data write control signal obtained from the CPU 31. It is generated based on.
【００３９】次に、前記構成による表示制御装置の動作
について説明する。ＣＰＵ３１がシステムメモリ３４の
ＶＲＡＭ３５に対し、ＬＣＤ３２に表示させるべき被表
示データの書込みを行なう場合は、ＣＰＵ３１のメモリ
インターフェイス部３１ａからＲ／Ｗ信号線４１に書込
み信号が出力され、アドレスバス３３ａにアドレスデー
タが、データバス３３ｂに表示データが出力される。す
ると、システムメモリ３４では、前記アドレスバス３３
ａを介して与えられたアドレスデータに応じて前記デー
タバス３３ｂを介して与えられた被表示データが書込ま
れる。Next, the operation of the display control device having the above configuration will be described. When the CPU 31 writes the display target data to be displayed on the LCD 32 to the VRAM 35 of the system memory 34, the memory interface unit 31a of the CPU 31 outputs a write signal to the R / W signal line 41 and outputs the address to the address bus 33a. The data and the display data are output to the data bus 33b. Then, in the system memory 34, the address bus 33
The display target data applied via the data bus 33b is written according to the address data applied via a.
【００４０】一方、ＬＣＤＣ３６では、前記アドレスバ
ス３３ａを介してシステムメモリ３４に与えられるアド
レスデータが、マルチプレクサ３６ａに備えられるアド
レス演算回路５２のラッチ（Ａ）５１に記憶され、ま
た、前記データバス３３ｂを介してシステムメモリ３４
に与えられる被表示データが、同アドレス演算回路５２
のラッチ（Ｄ）５３に記憶される。On the other hand, in the LCDC 36, the address data given to the system memory 34 via the address bus 33a is stored in the latch (A) 51 of the address operation circuit 52 provided in the multiplexer 36a, and the data bus 33b is also provided. Through the system memory 34
The displayed data given to the
Stored in the latch (D) 53.
【００４１】すると、デコーダ５４では、アドレスバス
３３ａを介して得られるアドレスデータに基づき、ＣＰ
Ｕ３１からデータバス３３ｂに出力されたデータがシス
テムメモリ３４のＶＲＡＭ３５に書込まれる被表示デー
タであるかが判断される。Then, in the decoder 54, based on the address data obtained via the address bus 33a, the CP
It is determined whether the data output from U31 to the data bus 33b is the displayed data written in the VRAM 35 of the system memory 34.
【００４２】このデコーダ５４において、前記ＣＰＵ３
１からデータバス３３ｂに出力されたデータが、システ
ムメモリ３４のＶＲＡＭ３５に書込まれる被表示データ
であると判断されると、該システムメモリ内ＶＲＡＭ３
５に対するデータ書込み処理と並行して、前記ラッチ
（Ａ）５１に記憶されるアドレスデータ及び前記ラッチ
（Ｄ）５３に記憶される被表示データは、セレクタ５５
からＬＣＤＢＵＳ３７に対して時分割出力される。In the decoder 54, the CPU 3
If it is determined that the data output from the data bus 33b to the data bus 33b is the display target data written in the VRAM 35 of the system memory 34, the VRAM 3 in the system memory is displayed.
In parallel with the data writing process for 5, the address data stored in the latch (A) 51 and the displayed data stored in the latch (D) 53 are stored in the selector 55.
From LCDBUS 37 to time-division output.
【００４３】つまり、前記セレクタ５５は、ラッチ
（Ａ）５１に記憶されたアドレスデータの下位バイトＡ
Ｘ及び上位バイトＡＹ、ラッチ（Ｄ）５３に記憶された
被表示データＤＤを順次選択的にＬＣＤＢＵＳ３７に対
し送出するもので、このＬＣＤＢＵＳ３７に送出された
アドレス及び被表示データは、Ｄ／ＤSEG ３８ａ，３８
ｂに転送され、該アドレスデータに応じて指定されるＶ
ＲＡＭ４０ａ，４０ｂ内のデータ記憶領域に対し被表示
データが書込まれる。That is, the selector 55 uses the lower byte A of the address data stored in the latch (A) 51.
X and the upper byte AY and the display data DD stored in the latch (D) 53 are sequentially and selectively transmitted to the LCDBUS 37. The address and the display data transmitted to the LCDBUS 37 are the D / DSEG 38a, 38
V which is transferred to b and designated according to the address data
Displayed data is written in the data storage areas in the RAMs 40a and 40b.
【００４４】こうして、Ｄ／ＤSEG ３８ａ，３８ｂのＶ
ＲＡＭ４０ａ，４０ｂに書込まれた被表示データは、Ｌ
ＣＤＣ３６の表示タイミング制御部３６ｂから出力され
る表示タイミング信号に基づいて読出され、セグメント
信号としてＬＣＤ３２のセグメント電極に与えられるも
ので、これにより、ＬＣＤ３２は、Ｄ／ＤCOM ３９から
のコモン信号に同期して表示駆動される。Thus, V of D / DSEG 38a, 38b
The displayed data written in the RAMs 40a and 40b is L
It is read out based on the display timing signal output from the display timing control section 36b of the CDC 36 and is given to the segment electrode of the LCD 32 as a segment signal, whereby the LCD 32 is synchronized with the common signal from the D / DCOM 39. Display driven.
【００４５】次に、ＬＣＤ３２の表示画面にウインドウ
を開いて他の被表示データを元の被表示データに重ねて
表示する場合を説明する。例えば図４（Ｂ）に示すよう
に、ＬＣＤ３２に対応するＤ／ＤSEG 内ＶＲＡＭ４０
ａ，４０ｂのデータ記憶エリアに対し、その起点アドレ
ス（画面の左上端）からＸ方向にアドレスｂｘ，Ｙ方向
にアドレスｂｙを移動した点（ｂｘ，ｂｙ）からウイン
ドウデータを書込み表示する場合について説明する。Next, a case will be described in which a window is opened on the display screen of the LCD 32 and another displayed data is displayed so as to be superimposed on the original displayed data. For example, as shown in FIG. 4B, the VRAM 40 in the D / DSEG corresponding to the LCD 32
A case will be described in which window data is written and displayed from the starting point address (upper left corner of the screen) at the address bx in the X direction and the address by moving in the Y direction to the data storage areas a and 40b (bx, by). To do.
【００４６】まず、ＣＰＵ３１は、図４（Ａ）に示すよ
うに、システムメモリ３４のＶＲＡＭ３５のデータ記憶
領域に対し、現在表示中の被表示データが記憶されてい
る表示データ記憶領域Ｐ以外の領域を対象としてウイン
ドウ用被表示データＷを書込むもので、ここで、システ
ムメモリ内ＶＲＡＭ３５上での前記ウインドウ用被表示
データＷの書込み開始アドレスをａｘ，ａｙとする。First, as shown in FIG. 4A, the CPU 31 has an area other than the display data storage area P in which the currently displayed data is stored in the data storage area of the VRAM 35 of the system memory 34. For writing the window displayed data W, where the write start addresses of the window displayed data W on the VRAM 35 in the system memory are ax and ay.
【００４７】この場合、ＣＰＵ３１において、マルチプ
レクサ３６ａのＤＸＡレジスタ５６及びＤＹＡレジスタ
５７に記憶させるべきアドレス変位量“ＤＸＡ”“ＤＹ
Ａ”が、図４に示すように、
ａｘ＋ＤＸＡ＝ｂｘ
ａｙ＋ＤＹＡ＝ｂｙ
を満たす値として設定される。In this case, in the CPU 31, the address displacement amounts "DXA" and "DY" to be stored in the DXA register 56 and the DYA register 57 of the multiplexer 36a.
As shown in FIG. 4, A ″ is set as a value that satisfies ax + DXA = bx ay + DYA = by.
【００４８】すると、アドレス演算回路５２において、
ラッチ（Ａ）５１に記憶されたアドレスデータの下位バ
イト，上位バイトに対し、それぞれ前記ＤＸＡレジスタ
５６，ＤＹＡレジスタ５７に設定記憶されたアドレス変
位量“ＤＸＡ”“ＤＹＡ”が加算され、アドレスデータ
“ＡＸ”“ＡＹ”としてセレクタ５５を介しＤ／ＤSEG
３８ａ，３８ｂに転送される。また、これと共に、デー
タバス３３ｂを介してラッチ（Ｄ）５３に記憶されたウ
インドウ用被表示データＷも、セレクタ５５を介してＤ
／ＤSEG ３８ａ，３８ｂに転送される。Then, in the address calculation circuit 52,
The address displacement amounts "DXA" and "DYA" set and stored in the DXA register 56 and the DYA register 57 are added to the lower byte and the upper byte of the address data stored in the latch (A) 51, respectively, and the address data " D / DSEG through selector 55 as AX "" AY "
38a, 38b. Along with this, the window display data W stored in the latch (D) 53 via the data bus 33b is also D via the selector 55.
/ DSEG 38a, 38b.
【００４９】これにより、Ｄ／ＤSEG ３８ａ，３８ｂで
は、前記マルチプレクサ３６ａのセレクタ５５を介し転
送されたウインドウ用被表示データＷが、そのアドレス
データ“ＡＸ”“ＡＹ”に基づいてＶＲＡＭ４０ａ，４
０ｂに書込まれる。As a result, in the D / DSEG 38a, 38b, the window display data W transferred through the selector 55 of the multiplexer 36a is transferred to the VRAMs 40a, 4 based on the address data "AX""AY".
It is written to 0b.
【００５０】よって、システムメモリ３４のＶＲＡＭ３
５の所定エリアをアドレスしてウインドウデータを書込
む場合、ＬＣＤＣ３６を介してアドレスデータ及びウイ
ンドウデータがＤ／ＤSEG ３８ａ，３８ｂに転送される
ので、ＬＣＤ３２には自動的に前記アドレス変位量“Ｄ
ＸＡ”“ＤＹＡ”に基づき設定された指定領域にウイン
ドウ表示されるようになる。Therefore, the VRAM 3 of the system memory 34
When writing the window data by addressing the predetermined area of No. 5, the address data and the window data are transferred to the D / DSEG 38a, 38b via the LCDC 36, so that the address displacement amount "D" is automatically displayed on the LCD 32.
The window is displayed in the designated area set based on XA "" DYA ".
【００５１】この場合、表示画面全体に対応する被表示
データとウインドウ用被表示データとは、システムメモ
リ内ＶＲＡＭ３５中の別領域に記憶されるので、該ウイ
ンドウデータを上書きする場合に、その元の表示データ
領域を退避させる処理を実行する必要はない。また、Ｃ
ＰＵ３１からシステムメモリ３４に対するアドレスデー
タに基づき、該システムメモリ３４内の何れのデータ記
憶領域に対する被表示データの書込みかを判断するデコ
ーダ５４において、そのアドレス判断の内容を変更すれ
ば、システムメモリ３４内で被表示データの記憶領域を
さらに増設することができる。In this case, since the display data corresponding to the entire display screen and the window display data are stored in different areas of the VRAM 35 in the system memory, when the window data is overwritten, the original data is stored. It is not necessary to execute the process of saving the display data area. Also, C
In the decoder 54 that determines which data storage area in the system memory 34 the display target data is to be written based on the address data from the PU 31 to the system memory 34, if the content of the address determination is changed, The storage area for the displayed data can be further expanded by.
【００５２】また、ＬＣＤＣ３６のマルチプレクサ３６
ａに備えられるＤＭＡ５８の機能を利用することで、シ
ステムメモリ３４のＶＲＡＭ３５に書込まれたウインド
ウ用被表示データ及びウインドウで隠される部分の被表
示データを、直接的にＤ／ＤSEG ３８ａ．３８ｂのＶＲ
ＡＭ４０ａ，４０ｂに書込むことができるので、ウイン
ドウの表示，復帰の処理を容易に行なうことができる。Further, the multiplexer 36 of the LCDC 36
By utilizing the function of the DMA 58 provided in the system memory 34, the window display data written in the VRAM 35 of the system memory 34 and the display data of the portion hidden by the window are directly transferred to the D / DSEG 38a. 38b VR
Since data can be written in the AMs 40a and 40b, window display and restoration processing can be easily performed.
【００５３】また、ＣＰＵ３１が被表示データを読込む
場合には、システムメモリ３４のＶＲＡＭ３５から直接
読出されるので、ＬＣＤＣ３６を動作させる必要はな
い。したがって、前記構成の表示制御装置によれば、Ｃ
ＰＵ３１からシステムメモリ３４に対するデータ書込み
の際に、そのアドレスデータからシステムメモリ内ＶＲ
ＡＭ３５に対し書込まれる被表示データであるかをＬＣ
ＤＣ３６内マルチプレクサ３６ａのアドレスデコーダ５
４において判断し、システムバス３３から被表示データ
とそのアドレスデータとを直接ＬＣＤＣ３６内マルチプ
レクサ３６ａに取込み、セレクタ５５からＬＣＤＢＵＳ
３７を介して時分割的にＤ／ＤSEG ３８ａ，３８ｂ内の
表示用ＶＲＡＭ４０ａ，４０ｂに転送し、このＤ／ＤSE
G 内ＶＲＡＭ４０ａ，４０ｂにビットマップデータとし
て書込まれた被表示データが上記ＬＣＤＣ３６からの表
示タイミング信号に応じてＬＣＤ３２にて表示されるの
で、ソフトウエア開発者は、表示データ書込みについ
て、システムメモリ内ＶＲＡＭ３５に対する直接のアク
セスだけを考えれば足りることになり、ソフト設計の負
担を軽減することができる。しかも、Ｄ／Ｄ内ＶＲＡＭ
４０ａ，４０ｂに被表示データが確保されるので、消費
電流の少ない表示動作を行なうことができる。Further, when the CPU 31 reads the display target data, it is not necessary to operate the LCDC 36 because it is directly read from the VRAM 35 of the system memory 34. Therefore, according to the display control device having the above configuration, C
When data is written from the PU 31 to the system memory 34, the VR in the system memory is calculated from the address data.
LC is used to determine whether the displayed data is written to AM35.
Address decoder 5 of multiplexer 36a in DC 36
4, the data to be displayed and its address data are directly fetched from the system bus 33 to the multiplexer 36a in the LCDC 36, and the selector 55 outputs the LCDBUS.
The data is transferred to the display VRAMs 40a and 40b in the D / DSEGs 38a and 38b in a time division manner via the D.
The display data written in the VRAMs 40a and 40b in the G as bitmap data is displayed on the LCD 32 in response to the display timing signal from the LCDC 36. Therefore, the software developer writes the display data in the system memory. It suffices to consider only the direct access to the VRAM 35, and the software design load can be reduced. Moreover, VRAM in D / D
Since the data to be displayed is secured in 40a and 40b, it is possible to perform a display operation with low current consumption.
【００５４】[0054]
【発明の効果】以上のように、本発明の第１の表示制御
装置によれば、表示スクリーンを駆動してデータを表示
させる表示駆動回路に、該表示スクリーンの表示領域に
対応するデータ記憶領域を有する第１の画像メモリが備
えられると共に、ＣＰＵにより直接アドレス制御される
システムメモリに、前記第１の画像メモリに対応するデ
ータ記憶領域を有する第２の画像メモリが備えられ、前
記ＣＰＵからシステムメモリに対するアドレスデータを
解読するアドレス解読部において、システムメモリの第
２の画像メモリに対するデータ書込みであると判断され
た際には、該第２の画像メモリに書込まれる被表示デー
タとそのアドレスデータとが、データ転送制御回路によ
り前記表示駆動回路に転送され、第１の画像メモリに対
し被表示データが書込まれて表示されるので、データ表
示中におけるＣＰＵと表示駆動回路間のデータアクセス
数が少なくて済み、しかも、ソフト設計においては、Ｃ
ＰＵからシステムメモリに対するデータ書込みを考慮す
るだけで、表示駆動回路における被表示データの書込み
表示が行なえるようになる。As described above, according to the first display control device of the present invention, the display drive circuit for driving the display screen to display the data has the data storage area corresponding to the display area of the display screen. And a second image memory having a data storage area corresponding to the first image memory is provided in the system memory directly addressed by the CPU. When the address decoding unit that decodes the address data for the memory determines that the data is written to the second image memory of the system memory, the displayed data and the address data thereof written in the second image memory are written. Are transferred to the display drive circuit by the data transfer control circuit, and the data to be displayed is transferred to the first image memory. Because it is displayed filled-in, require less number of data accesses between the CPU and the display driver circuit in the data display, moreover, in the software design, C
Only by considering the writing of data from the PU to the system memory, it is possible to write and display the displayed data in the display drive circuit.
【００５５】また、本発明の第２の表示制御装置によれ
ば、表示スクリーンを駆動してデータを表示させる表示
駆動回路に、該表示スクリーンの表示領域に対応するデ
ータ記憶領域を有する第１の画像メモリが備えられると
共に、ＣＰＵにより直接アドレス制御されるシステムメ
モリに、前記第１の画像メモリに対応するデータ記憶領
域を有する第２の画像メモリ及びウインドウ用画像メモ
リが備えられ、前記ＣＰＵからシステムメモリに対する
アドレスデータを解読するアドレス解読部において、シ
ステムメモリの第２の画像メモリに対するデータ書込み
であると判断された際には、該第２の画像メモリに書込
まれる被表示データとそのアドレスデータとが、データ
転送制御回路により前記表示駆動回路に転送され、第１
の画像メモリに対し被表示データが書込まれて表示さ
れ、また、システムメモリのウインドウ用画像メモリに
対するデータ書込みであると判断された際には、該ウイ
ンドウ用画像メモリに対するアドレスデータをアドレス
演算回路により所定の変位量で加算又は減算し、この演
算後のアドレスデータと前記ウインドウ用画像メモリに
書込まれる被表示データとが、データ転送制御回路によ
り前記表示駆動回路に転送され、第１の画像メモリに対
し被表示データが書込まれてウインドウ表示されるの
で、表示スクリーンの全体表示だけでなく、ウインドウ
表示にあっても、ソフト設計においては、ＣＰＵからシ
ステムメモリに対するデータ書込みを考慮するだけで、
表示駆動回路における被表示データの書込み表示が行な
えるようになる。According to the second display control device of the present invention, the display drive circuit for driving the display screen to display the data has the first data storage area corresponding to the display area of the display screen. An image memory is provided, and a system memory directly address-controlled by the CPU is provided with a second image memory having a data storage area corresponding to the first image memory and an image memory for windows. When the address decoding unit that decodes the address data for the memory determines that the data is written to the second image memory of the system memory, the displayed data and the address data thereof written in the second image memory are written. Are transferred to the display drive circuit by the data transfer control circuit, and
When the data to be displayed is written and displayed in the image memory of the system memory, and when it is determined that the data is written to the window image memory of the system memory, the address data for the window image memory is calculated. The address data after the calculation and the display data to be written in the window image memory are transferred to the display drive circuit by the data transfer control circuit, and the first image Since the data to be displayed is written to the memory and displayed in the window, not only the entire display of the display screen but also the window display can be achieved simply by considering the writing of data from the CPU to the system memory when designing the software. ,
It becomes possible to write and display the data to be displayed in the display drive circuit.
【００５６】また、本発明の第３の表示制御装置によれ
ば、前記第１又は第２の表示制御装置にあって、そのデ
ータ転送制御回路に、さらに、ダイレクトメモリアクセ
ス（ＤＭＡ）制御回路が備えられ、このＤＭＡにより、
ＣＰＵからのアドレス設定によりシステムメモリに記憶
された被表示データが読出され、表示駆動回路の第１の
画像メモリに転送されて書込まれるので、ソフト設計の
負担少なく、前記システムメモリと表示駆動回路の第１
の画像メモリとの間の被表示データの書換え処理は直接
的に行なわれるようになる。According to the third display control device of the present invention, in the first or second display control device, the data transfer control circuit further includes a direct memory access (DMA) control circuit. It is equipped with this DMA,
The display target data stored in the system memory is read out by the address setting from the CPU, transferred to the first image memory of the display drive circuit and written therein, so that the burden of software design is reduced and the system memory and the display drive circuit are reduced. First of
The rewriting process of the displayed data to and from the image memory is directly performed.
【００５７】また、本発明の第４の表示制御装置によれ
ば、前記第１又は第２又は第３の表示制御装置にあっ
て、その表示スクリーンが液晶表示部からなり、その表
示駆動回路が第１の画像メモリを有するセグメント駆動
回路とコモン駆動回路とからなるので、液晶表示におい
ても、ソフト設計の負担少なく、セグメント駆動回路へ
の被表示データの書込み表示が行なえるようになる。According to the fourth display control device of the present invention, in the first, second or third display control device, the display screen is composed of a liquid crystal display section, and the display drive circuit is provided. Since the segment drive circuit having the first image memory and the common drive circuit are provided, the display design can be written and displayed in the segment drive circuit with a light load of software design even in the liquid crystal display.
【図１】本発明の一実施例に係わる表示制御装置の構成
を示すブロック図。FIG. 1 is a block diagram showing a configuration of a display control device according to an embodiment of the present invention.
【図２】前記表示制御装置におけるＬＣＤＣに関連する
部分を抜出して示す図。FIG. 2 is a diagram in which a portion related to an LCDC in the display control device is extracted and shown.
【図３】前記表示制御装置におけるマルチプレクサ内部
の構成を示すブロック図。FIG. 3 is a block diagram showing an internal configuration of a multiplexer in the display control device.
【図４】前記表示制御装置におけるシステムメモリ内Ｖ
ＲＡＭとＤ／ＤSEG 内ＶＲＡＭとのアドレス対応関係を
示す図。FIG. 4 is a view showing V in a system memory in the display control device.
The figure which shows the address correspondence of RAM and VRAM in D / DSEG.
【図５】システムメモリ内に表示用ビデオメモリ（ＶＲ
ＡＭ）を備えた従来の表示制御装置の構成を示すブロッ
ク図。FIG. 5 shows a display video memory (VR) in the system memory.
The block diagram which shows the structure of the conventional display control apparatus provided with AM).
【図６】ディスプレイドライバチップ内に表示用ビデオ
メモリ（ＶＲＡＭ）を備えた従来の他の表示制御装置の
構成を示すブロック図。FIG. 6 is a block diagram showing the configuration of another conventional display control device having a display video memory (VRAM) in a display driver chip.
３１…中央処理装置（ＣＰＵ）、３１ａ…メモリインタ
ーフェイス部、３２…液晶ドットマトリクス表示部（Ｌ
ＣＤ）、３３…システムバス、３３ａ…アドレスバス、
３３ｂ…データバス、３４…システムメモリ、３５…シ
ステムメモリ内ビデオメモリ（ＶＲＡＭ）、３６…液晶
表示制御部（ＬＣＤＣ）、３６ａ…マルチプレクサ、３
６ｂ…表示タイミング制御部、３６ｃ…競合回避制御
部、３７…液晶表示用バス（ＬＣＤＢＵＳ）、３８ａ，
３８ｂ…セグメント側ディスプレイドライバ（Ｄ／ＤSE
G ）、３９…コモン側ディスプレイドライバ（Ｄ／ＤCO
M ）、４０ａ，４０ｂ…表示用ビデオメモリ（ＶＲＡ
Ｍ）、４１…Ｒ／Ｗ（書込み／読出し）制御信号線、５
１…ラッチ（Ａ）、５２…アドレス演算回路、５３…ラ
ッチ（Ｄ）、５４…アドレスデコーダ、５５…セレク
タ、５６…ＤＸＡレジスタ、５７…ＤＹＡレジスタ、５
８…ダイレクトメモリアクセス回路（ＤＭＡ）。31 ... Central processing unit (CPU), 31a ... Memory interface section, 32 ... Liquid crystal dot matrix display section (L
CD), 33 ... system bus, 33a ... address bus,
33b ... Data bus, 34 ... System memory, 35 ... System memory video memory (VRAM), 36 ... Liquid crystal display control unit (LCDC), 36a ... Multiplexer, 3
6b ... Display timing control section, 36c ... Conflict avoidance control section, 37 ... Liquid crystal display bus (LCDBUS), 38a,
38b ... Segment side display driver (D / DSE
G), 39 ... Common side display driver (D / DCO
M), 40a, 40b ... Display video memory (VRA
M), 41 ... R / W (write / read) control signal line, 5
1 ... Latch (A), 52 ... Address arithmetic circuit, 53 ... Latch (D), 54 ... Address decoder, 55 ... Selector, 56 ... DXA register, 57 ... DYA register, 5
8 ... Direct memory access circuit (DMA).
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 5/00 ５５０ Ｇ０９Ｇ 5/00 ５５０Ｐ (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 631 G06F 3/153 330 G06F 3/153 336 G09G 3/36 G09G 5/00 550 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI G09G 5/00 550 G09G 5/00 550P (58) Fields investigated (Int.Cl. 7 , DB name) G09G 3/20 631 G06F 3/153 330 G06F 3/153 336 G09G 3/36 G09G 5/00 550
Claims (4)
と、 この表示スクリーンを駆動してデータを表示させる表示
駆動回路と、 この表示駆動回路に備えられ前記表示スクリーンの表示
領域に対応するデータ記憶領域を有する第１の画像メモ
リと、 装置動作を制御するＣＰＵと、 このＣＰＵにより直接アドレス制御されるシステムメモ
リと、 このシステムメモリに備えられ前記第１の画像メモリに
対応するデータ記憶領域を有する第２の画像メモリと、 前記ＣＰＵから前記システムメモリに対するアドレスデ
ータを解読し該システムメモリの何れのデータ記憶領域
に対するデータ書込みであるかを判断するアドレス解読
部と、 このアドレス解読部において前記ＣＰＵから前記システ
ムメモリの第２の画像メモリに対するデータ書込みであ
ると判断された際に、該ＣＰＵから第２の画像メモリに
書込まれる被表示データとそのアドレスデータとを前記
表示駆動回路に転送するデータ転送制御回路と、を具備
したことを特徴とする表示制御装置。1. A dot matrix type display screen, a display drive circuit for driving the display screen to display data, and a data storage area provided in the display drive circuit and corresponding to a display area of the display screen. A first image memory, a CPU for controlling the operation of the apparatus, a system memory whose address is directly controlled by this CPU, and a second data storage area provided in the system memory and corresponding to the first image memory. An image memory, an address decoding unit that decodes address data to the system memory from the CPU and determines which data storage area of the system memory the data is written to, and an address decoding unit from the CPU to the system memory in the address decoding unit. Data writing to the second image memory of A display control, comprising: a data transfer control circuit for transferring, when judged, the display target data written in the second image memory from the CPU and its address data to the display drive circuit. apparatus.
と、 この表示スクリーンを駆動してデータを表示させる表示
駆動回路と、 この表示駆動回路に備えられ前記表示スクリーンの表示
領域に対応するデータ記憶領域を有する第１の画像メモ
リと、 装置動作を制御するＣＰＵと、 このＣＰＵにより直接アドレス制御されるシステムメモ
リと、 このシステムメモリに備えられ前記第１の画像メモリに
対応するデータ記憶領域を有する第２の画像メモリと、 前記システムメモリにあって、前記第１の画像メモリ以
外のデータ記憶領域に備えられたウインドウ用画像メモ
リと、 前記ＣＰＵから前記システムメモリに対するアドレスデ
ータを解読し該システムメモリの何れのデータ記憶領域
に対するデータ書込みであるかを判断するアドレス解読
部と、 このアドレス解読部において前記ＣＰＵから前記システ
ムメモリのウインドウ用画像メモリに対するデータ書込
みであると判断された際に、該ＣＰＵからウインドウ用
画像メモリに対するアドレスデータを所定の変位量で加
算又は減算するアドレス演算回路と、 前記アドレス解読部において前記ＣＰＵから前記システ
ムメモリの第２の画像メモリに対するデータ書込みであ
ると判断された際には、該ＣＰＵから第２の画像メモリ
に書込まれる被表示データとそのアドレスデータとを前
記表示駆動回路に転送し、前記ＣＰＵから前記システム
メモリのウインドウ用画像メモリに対するデータ書込み
であると判断された際には、該ＣＰＵからウインドウ用
画像メモリに書込まれる被表示データと前記アドレス演
算回路により演算されたアドレスデータとを前記表示駆
動回路に転送するデータ転送制御回路と、を具備したこ
とを特徴とする表示制御装置。2. A dot matrix type display screen, a display drive circuit for driving the display screen to display data, and a data storage area provided in the display drive circuit and corresponding to a display area of the display screen. A first image memory, a CPU for controlling the operation of the apparatus, a system memory whose address is directly controlled by this CPU, and a second data storage area provided in the system memory and corresponding to the first image memory. An image memory, an image memory for windows provided in a data storage area other than the first image memory in the system memory, and any one of the system memories for decoding address data for the system memory from the CPU Address decoding unit that determines whether data is written to the data storage area An address for adding or subtracting address data from the CPU to the window image memory by a predetermined displacement amount when the address decoding unit determines that the CPU writes data to the window image memory of the system memory. An arithmetic circuit, and display data to be written from the CPU to the second image memory when the address decoding unit determines that the CPU is writing data to the second image memory of the system memory. The address data is transferred to the display drive circuit, and when it is determined by the CPU that the data is written to the window image memory of the system memory, the display target written in the window image memory from the CPU is displayed. The data and the address calculated by the address calculation circuit Display control apparatus characterized by the data provided with a data transfer control circuit for transferring the display driving circuit.
からのアドレス設定により前記システムメモリに記憶さ
れた被表示データを読出し前記表示駆動回路の第１の画
像メモリに転送して書込むダイレクトメモリアクセス
（ＤＭＡ）制御回路を有することを特徴とする請求項１
又は請求項２記載の表示制御装置。3. The data transfer control circuit is the CPU
7. A direct memory access (DMA) control circuit for reading out display target data stored in the system memory according to an address setting from the device, transferring the data to the first image memory of the display drive circuit, and writing the data. 1
Alternatively, the display control device according to claim 2.
なり、前記表示駆動回路は、前記第１の画像メモリを有
するセグメント駆動回路とコモン駆動回路とからなるこ
とを特徴とする請求項１又は請求項２又は請求項３何れ
か１項記載の表示制御装置。4. The display screen comprises a liquid crystal display section, and the display drive circuit comprises a segment drive circuit having the first image memory and a common drive circuit. The display control device according to claim 2.
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| JP3194993 | 1993-02-22 | ||
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